KR20150107160A - Electronic device and method for fabricating the same - Google Patents

Abstract

Provided is an electronic device and a manufacturing method thereof. The electronic device includes a semiconductor memory. The semiconductor memory according to an embodiment of the present invention includes: a plurality of stacked structures formed on a substrate; a plurality of conductive patterns in contact with the stacked structures; and a separator separating the conductive patterns from each other and having a first insulating material and a second insulating material stacked. The second insulating material has a higher selection ratio of the conductive patterns than that of the first insulating material.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}[0001] ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME [0002]

본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치 또는 시스템에서의 이들의 응용에 관한 것이다.
This patent document relates to memory circuits or devices and their applications in electronic devices or systems.

최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
2. Description of the Related Art In recent years, semiconductor devices capable of storing information in a variety of electronic devices such as computers and portable communication devices have been demanded for miniaturization, low power consumption, high performance, and diversification of electronic devices. Such a semiconductor device may be a semiconductor device such as a resistive random access memory (RRAM), a phase-change random access memory (PRAM), or the like, capable of storing data by using characteristics of switching between different resistance states according to an applied voltage or current. , Ferroelectric Random Access Memory (FRAM), Magnetic Random Access Memory (MRAM), and E-fuse.

본 발명의 실시예들이 해결하려는 과제는, 평탄화 공정에 따른 도전 패턴의 손상 및 균일도가 개선될 수 있는 전자 장치 및 그 제조방법을 제공하는 것이다.
SUMMARY OF THE INVENTION An object of the present invention is to provide an electronic device and a method of manufacturing the same that can improve the damage and uniformity of the conductive pattern due to the planarization process.

상기 과제를 해결하기 위한 본 발명의 실시예에 따른 전자장치는, 반도체 메모리를 포함하는 전자장치로서, 상기 반도체 메모리는, 기판 상에 형성되는 복수의 적층구조물; 상기 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴; 상기 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 상기 제 2 절연물질은 상기 제 1 절연물질보다 상기 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다.According to an aspect of the present invention, there is provided an electronic device including a semiconductor memory, the semiconductor memory including: a plurality of stacked structures formed on a substrate; A plurality of conductive patterns which are respectively in contact with the plurality of stacked structures; Wherein the second insulating material comprises a first insulating material and a second insulating material, the second insulating material having a greater etch selectivity for the plurality of conductive patterns than the first insulating material, Can have a ratio.

상기 제 1 절연물질은 산화물을 포함하며 상기 제 2 절연물질은 질화물을 포함할 수 있다.The first insulating material may include an oxide and the second insulating material may include nitride.

상기 도전패턴은 상기 적층구조물 상에 형성되고, 상기 적층구조물들은 상기 제 1 절연물질에 의해 상호 분리될 수 있다.The conductive pattern may be formed on the laminated structure, and the laminated structures may be separated from each other by the first insulating material.

상기 적층구조물의 측벽에 형성된 스페이서 절연막을 더 포함할 수 있다.And a spacer insulating film formed on a sidewall of the stacked structure.

상기 복수의 적층구조물은 두개의 강자성체 사이에 터널베리어층이 개재된 자기터널 접합(magnetic tunnel junction; MTJ)을 포함할 수 있다.The plurality of stacked structures may include a magnetic tunnel junction (MTJ) in which a tunnel barrier layer is interposed between two ferromagnetic bodies.

상기 전자 장치는, 마이크로프로세서를 더 포함하고,The electronic device further includes a microprocessor,

상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.Wherein the microprocessor comprises: a control unit for receiving a signal including a command from outside the microprocessor, performing extraction or decoding of the command, or input / output control of a signal of the microprocessor; An operation unit for performing an operation according to a result of decoding the instruction by the control unit; And a storage unit that stores data for performing the operation, data corresponding to a result of performing the operation, or address of data for performing the operation, wherein the semiconductor memory is a part of the storage unit have.

상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.The electronic device may further include a processor, the processor including: a core unit for performing an operation corresponding to the instruction using data in accordance with an instruction input from the outside of the processor; A cache memory unit for storing data for performing the operation, data corresponding to a result of performing the operation, or an address of data for performing the operation; And a bus interface connected between the core portion and the cache memory portion and transferring data between the core portion and the cache memory portion, wherein the semiconductor memory may be part of the cache memory portion within the processor .

상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.The electronic device further comprising a processing system, the processing system comprising: a processor for interpreting a received command and controlling an operation of the information according to a result of interpreting the command; A program for interpreting the command and an auxiliary memory for storing the information; A main memory for moving and storing the program and the information from the auxiliary memory so that the processor can perform the calculation using the program and the information when the program is executed; And an interface device for performing communication with at least one of the processor, the auxiliary memory device, and the main memory device, and the semiconductor memory is a part of the auxiliary memory device or the main memory device in the processing system .

상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.The electronic device further includes a data storage system, wherein the data storage system includes: a storage device for storing data and storing the stored data irrespective of a supplied power supply; A controller for controlling data input / output of the storage device according to an instruction input from the outside; A temporary storage device for temporarily storing data exchanged between the storage device and the outside; And an interface for performing communication with the exterior with at least one of the storage device, the controller, and the temporary storage device, wherein the semiconductor memory is a part of the storage device or the temporary storage device .

상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, Wherein the electronic device further comprises a memory system,

데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.A memory that stores data and maintains stored data regardless of the power supplied; A memory controller for controlling data input / output of the memory in response to a command input from the outside; A buffer memory for buffering data exchanged between the memory and the outside; And an interface for externally communicating with at least one of the memory, the memory controller and the buffer memory, wherein the semiconductor memory may be part of the memory or the buffer memory within the memory system.

기판 상에 복수의 적층구조물을 형성하는 단계; 상기 복수의 적층구조물을 덮는 제 1 및 제 2 절연층을 순차적으로 형성하는 단계; 상기 제 1 및 제 2 절연층을 선택적으로 식각하여 상기 복수의 적층구조물 각각을 노출시키는 콘택 홀을 형성하는 단계; 상기 콘택홀이 형성된 기판상에 도전물질을 형성하는 단계; 상기 제 2 절연층이 노출될때까지 상기 도전물질을 연마하여 상기 적층구조물에 콘택된 복수의 도전패턴을 형성하는 단계를 포함할 수 있다.Forming a plurality of stacked structures on a substrate; Sequentially forming first and second insulating layers covering the plurality of stacked structures; Forming a contact hole exposing each of the plurality of stacked structures by selectively etching the first and second insulating layers; Forming a conductive material on the substrate on which the contact hole is formed; And polishing the conductive material until the second insulating layer is exposed to form a plurality of conductive patterns contacted to the stacked structure.

상기 제 2 절연층은 상기 복수의 도전패턴과 상기 제 1 절연패턴에 대하여 식각 선택비를 갖을 수 있다.The second insulating layer may have an etch selectivity with respect to the plurality of conductive patterns and the first insulating pattern.

상기 제 2 절연층은 상기 제 1 절연층보다 상기 복수의 도전패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다.The second insulating layer may have a greater etch selectivity for the plurality of conductive patterns than the first insulating layer.

상기 제 2 절연층을 형성하는 단계는, 상기 제 1 절연층 상에 제 2 절연층을 증착하는 단계; 및 상기 제 2 절연층을 평탄화 하는 단계를 포함할 수 있다.The forming of the second insulating layer may include: depositing a second insulating layer on the first insulating layer; And planarizing the second insulating layer.

상기 도전물질을 연마하는 단계는 화학적기계적연마(chemical mechanical polishing ; CMP) 공정을 포함할 수 있다.The step of polishing the conductive material may include a chemical mechanical polishing (CMP) process.

상기 복수의 적층구조물을 형성한 후 상기 복수의 적층구조물 상에 스페이서 절연막을 형성하는 단계를 포함할 수 있다.And forming a spacer insulating film on the plurality of stacked structures after forming the plurality of stacked structures.

상기 복수의 적층구조물을 형성하는 단계는 기판 상에 제 1 자성층, 터널 베리어층 및 제2 자성층을 형성하는 단계; 제 1 마스크 패턴을 이용하여 상기 제 1 자성층, 상기 터널 베리어층 및 상기 제 2 자성층을 식각하여 적층구조물을 형성할 수 있다.
The forming of the plurality of stacked structures may include forming a first magnetic layer, a tunnel barrier layer, and a second magnetic layer on the substrate; The first magnetic layer, the tunnel barrier layer, and the second magnetic layer may be etched using the first mask pattern to form a laminated structure.

상술한 실시예에 의한 전자 장치 및 그 제조방법에 의하면, 선택비가 다른 다중 분리막을 형성하여 도전패턴의 손상을 방지하고 균일도를 개선할 수 있다.
According to the electronic device and the manufacturing method thereof according to the above-described embodiments, it is possible to prevent the damage of the conductive pattern and to improve the uniformity by forming a multi-layered film having a different selection ratio.

도 1은 본발명의 실시예에 따른 반도체 메모리를 도시한 도면이다.
도 2 내지 도 9은 본발명의 실시예에 따른 반도체 메모리의 제조방법을 설명하기 위한 도면이다.
도 10은 본 발명의 실시예에 따른 마이크로프로세서의 구성도이다.
도 11은 본 발명의 실시예에 따른 프로세서의 구성도이다.
도 12는 본 발명의 실시예에 따른 시스템의 구성도이다.
도 13은 본 발명의 실시예에 따른 데이터 저장 시스템의 구성도이다.
도 14는 본 발명의 실시예에 따른 메모리 시스템의 구성도이다.1 is a diagram illustrating a semiconductor memory according to an embodiment of the present invention.
2 to 9 are views for explaining a method of manufacturing a semiconductor memory according to an embodiment of the present invention.
10 is a configuration diagram of a microprocessor according to an embodiment of the present invention.
11 is a configuration diagram of a processor according to an embodiment of the present invention.
12 is a configuration diagram of a system according to an embodiment of the present invention.
13 is a configuration diagram of a data storage system according to an embodiment of the present invention.
14 is a configuration diagram of a memory system according to an embodiment of the present invention.

이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다. In the following, various embodiments are described in detail with reference to the accompanying drawings.

도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다. The drawings are not necessarily drawn to scale, and in some instances, proportions of at least some of the structures shown in the figures may be exaggerated to clearly show features of the embodiments. When a multi-layer structure having two or more layers is disclosed in the drawings or the detailed description, the relative positional relationship or arrangement order of the layers as shown is only a specific example and the present invention is not limited thereto. The order of relationships and arrangements may vary. In addition, a drawing or a detailed description of a multi-layer structure may not reflect all layers present in a particular multi-layer structure (e.g., there may be more than one additional layer between the two layers shown). For example, if the first layer is on the substrate or in the multilayer structure of the drawings or the detailed description, the first layer may be formed directly on the second layer or may be formed directly on the substrate As well as the case where more than one other layer is present between the first layer and the second layer or between the first layer and the substrate.

도 1은 본발명의 실시예에 따른 반도체 메모리를 도시한 도면이다.1 is a diagram illustrating a semiconductor memory according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 메모리는 기판(100) 상에 형성되는 복수의 적층구조물(110), 복수의 적층구조물(110) 상에 형성되는 복수의 도전패턴(150), 복수의 도전패턴(150)들을 상호 분리하기 위한 분리막(140)을 포함할 수 있다.1, a semiconductor memory according to an embodiment of the present invention includes a plurality of stacked structures 110 formed on a substrate 100, a plurality of conductive patterns 150 formed on the plurality of stacked structures 110, And a separation membrane 140 for separating the plurality of conductive patterns 150 from each other.

기판(100)에는 소정의 구조물이 형성되어 있을 수 있다. 여기서, 소정의 구조물은 트랜지스터 등의 스위칭소자(미도시)와 복수의 적층구조물(110)의 하단에 연결되어 전류를 공급하기 위한 하부 콘택(미도시)을 포함할 수 있다.A predetermined structure may be formed on the substrate 100. Here, the predetermined structure may include a switching element (not shown) such as a transistor and a lower contact (not shown) connected to a lower end of the plurality of stacked structures 110 to supply current.

적층구조물(110)은 상부전극과 하부전극(미도시)을 통해 인가되는 바이어스에 의하여 가변저항 특성을 나타내며, 단일막 또는 다중막을 포함할 수 있다. 예컨대, 적층구조물(110)은 가변 저항 특성을 나타내는 물질로 상변화물질을 포함할 수 있다. 상변화물질은 외부 자극(예컨대, 전압 또는 전류)에 의해 비정질상태(Amorphous state) 또는 결정질상태(Crystal state)로 변화하여 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 예컨대, 상변화물질은 칼코겐화합물(chalcogen compound)을 포함할 수 있다.The stacked structure 110 exhibits a variable resistance characteristic by a bias applied through the upper electrode and the lower electrode (not shown), and may include a single layer or a multi-layer. For example, the stacked structure 110 may include a phase change material as a material exhibiting a variable resistance characteristic. The phase change material may have a property of switching between different resistance states by changing into an amorphous state or a crystalline state by an external stimulus (e.g., voltage or current). For example, the phase change material may comprise a chalcogen compound.

또한, 적층구조물(110)은 금속산화물을 포함할 수 있다. 금속산화물은 막내 공공(vacancy)을 포함하고, 외부 자극에 의한 공공의 거동에 따른 도전경로(conductive path)의 생성 및 소멸에 의하여 서로 다른 저항 상태 사이를 스위칭하는 특성을 가질 수 있다. 예컨대, 금속산화물은 전이금속산화물(Transition Metal Oxide, TMO), 페로브스카이트(Perovskite) 계열의 산화물 등을 포함할 수 있다.Further, the stacked structure 110 may include a metal oxide. The metal oxide includes vacancies in the film and may have a property of switching between different resistance states by generation and disappearance of a conductive path depending on the behavior of the pores due to external stimuli. For example, the metal oxide may include a transition metal oxide (TMO), a perovskite-based oxide, and the like.

한편, 본 실시예는 이에 한정되는 것이 아니며, 적층구조물(110)은 상부전극 또는/및 하부전극에 인가되는 바이어스에 서로 다른 저항 상태 사이를 스위칭할 수 있는 가변 저항 특성을 만족하는 모든 물질을 적용할 수 있다. 실시예에서는 적층구조물(200)이 두개의 강자성층 사이에 터널 베리어층이 개재된 자기터널접합(magnetic tunnel junction; MTJ) 일 수 있다. However, the present embodiment is not limited to this, and the laminated structure 110 may apply all the materials satisfying the variable resistance characteristic capable of switching between different resistance states in the bias applied to the upper electrode and / or the lower electrode can do. In an embodiment, the stacked structure 200 may be a magnetic tunnel junction (MTJ) in which a tunnel barrier layer is interposed between two ferromagnetic layers.

적층구조물(110)의 측면에는 스페이서 절연막(130)이 형성될 수 있다.A spacer insulating layer 130 may be formed on a side surface of the stacked structure 110.

스페이서 절연막(130)은 상부가 일부 오픈된 영역을 갖도록 할 수 있다. 따라서, 적층구조물(110)과 도전패턴(150)이 전기적으로 연결되도록 할 수 있다.The spacer insulating film 130 may have a region where the upper portion is partially opened. Therefore, the stacked structure 110 and the conductive pattern 150 can be electrically connected.

복수의 도전패턴(150)은 복수의 분리막(140) 사이에 개재되어 복수의 적층구조물(110)상에 각각 콘택되며 비트라인(미도시)과 연결될 수 있다. 또한 도전패턴(150)은 상부전극으로 형성될 수 있다.A plurality of conductive patterns 150 may be interposed between the plurality of separation films 140 and may be respectively connected to the plurality of stacked structures 110 and connected to bit lines (not shown). Also, the conductive pattern 150 may be formed as an upper electrode.

분리막(140)은 제 1 절연물질(141)과 제 2 절연물질(142)이 순차적으로 적층되어 형성될 수 있다. 복수의 적층구조물(110)은 제 1 절연물질(141)에 의해 상호 분리될 수 있다.The separator 140 may be formed by sequentially laminating a first insulating material 141 and a second insulating material 142. The plurality of stacked structures 110 may be separated from each other by the first insulating material 141.

제 2 절연물질(142)은 제 1 절연물질(141)보다 낮은 높이로 적층되어 형성될 수 있고 도전패턴(150)과 동일한 높이의 상면을 가질 수 있다.The second insulating material 142 may be stacked at a lower height than the first insulating material 141 and may have a top surface having the same height as the conductive pattern 150.

여기서, 제 2 절연물질(142)은 복수의 도전패턴(150)과 제 1 절연물질(141)에 대하여 식각 선택비를 갖는 물질을 사용할 수 있다. 자세히는, 제 2 절연물질(142)은 제 1 절연물질(141) 보다 도전패턴(150)에 대하여 높은 식각 선택비를 갖을 수 있다. 예컨대, 제 1 절연물질(141)은 산화물을 포함할 수 있으며 제 2 절연물질(142)은 질화물을 포함할 수 있다. The second insulating material 142 may include a plurality of conductive patterns 150 and a material having an etching selectivity to the first insulating material 141. More specifically, the second insulating material 142 may have a higher etch selectivity with respect to the conductive pattern 150 than the first insulating material 141. For example, the first insulating material 141 may comprise an oxide and the second insulating material 142 may comprise nitride.

상술한 반도체 메모리 장치에 따르면, 제 1 절연물질(141)상에 제 2 절연물질(142)이 형성되며, 제 2 절연물질(142)은 제 1 절연물질(141)보다 절연패턴(150)에 대한 식각 선택비가 크다. According to the semiconductor memory device described above, the second insulating material 142 is formed on the first insulating material 141, and the second insulating material 142 is formed on the insulating pattern 150 The etching selectivity ratio is large.

따라서, 도전패턴(150)을 상호분리하는 연마공정시, 제 2 절연물질(142)을 제 1 절연물질(141) 상부에 형성하여 도전패턴(150)의 손실 및 균일도 열화를 방지하며 이에따른, 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있도록 한다. The second insulating material 142 is formed on the first insulating material 141 to prevent loss and uniformity deterioration of the conductive pattern 150 during the polishing process for separating the conductive patterns 150 from each other, Thereby maintaining the electrical characteristics and stable resistance of the semiconductor memory.

도 2 내지 도 8은 본발명의 실시예에 따른 반도체 메모리의 제조방법을 설명하기 위한 도면이다.2 to 8 are views for explaining a method of manufacturing a semiconductor memory according to an embodiment of the present invention.

도 2에 도시된 바와같이, 기판(200)상에 적층구조물(210) 및 제 1 마스크 패턴(220)을 형성한다.As shown in FIG. 2, a stacked structure 210 and a first mask pattern 220 are formed on a substrate 200.

적층구조물(210)은 변경 가능한 자화 방향을 갖는 강자성층과 고정된 자화 방향을 갖는 강자성층 및 사이에 개재되는 터널 베리어층을 포함하는 자기터널접합일 수 있다. 자세히는, 기판 상에 제 1 자성층, 터널 베리어층 및 제 2 자성층을 순차적으로 형성할 수 있다.The stacked structure 210 may be a magnetic tunnel junction including a ferromagnetic layer having a changeable magnetization direction, a ferromagnetic layer having a fixed magnetization direction, and a tunnel barrier layer interposed therebetween. More specifically, a first magnetic layer, a tunnel barrier layer, and a second magnetic layer may be sequentially formed on a substrate.

제 1 마스크 패턴(220)은 도전 물질, 절연 물질, 유기 물질, 반도체 물질 등 다양한 물질을 포함하는 단일막 또는 다중막으로 형성될 수 있다. The first mask pattern 220 may be formed of a single film or multiple films including various materials such as a conductive material, an insulating material, an organic material, and a semiconductor material.

제 1 마스크 패턴(220)은 복수의 적층구조물(210)의 형상을 정의(Define)하기 위한 박막으로서, 각각의 제 1 마스크 패턴(220)이 하나의 적층구조물(210)의 형상을 정의할 수 있다.The first mask pattern 220 is a thin film for defining the shape of the plurality of stacked structures 210. Each first mask pattern 220 can define the shape of one stacked structure 210 have.

도 3을 참조하면, 제 1 마스크 패턴(220)을 식각 마스크로 적층구조물(210)을 선택적으로 식각할 수 있다. 이때, 식각 공정에서 제 1 마스크 패턴(220)의 일부는 손실될 수 있다. 식각된 복수의 적층구조물(210a)은 소정의 간격 이격되어 형성될 수 있다.Referring to FIG. 3, the stacked structure 210 may be selectively etched using the first mask pattern 220 as an etch mask. At this time, in the etching process, a part of the first mask pattern 220 may be lost. The plurality of etched laminated structures 210a may be formed with a predetermined spacing.

도 4를 참조하면, 복수의 적층구조물(210a) 상에 스페이서 절연막(230)을 형성한다. 스페이서 절연막(230)은 질화막 계열의 물질을 증착하여 형성할 수 있다. 예컨데, 스페이서 절연막(230)은 실리콘 질화물(SiN)으로 형성할 수 있다.Referring to FIG. 4, a spacer insulating layer 230 is formed on a plurality of stacked structures 210a. The spacer insulating layer 230 may be formed by depositing a nitride-based material. For example, the spacer insulating layer 230 may be formed of silicon nitride (SiN).

이어서, 복수의 적층구조물(210a) 및 스페이서 절연막(230)을 덮는 분리막(240)을 형성하는 단계를 진행할 수 있다.Then, a step of forming a separation film 240 covering the plurality of stacked structures 210a and the spacer insulating film 230 may be performed.

먼저, 제 1 절연층(241)은 복수의 적층구조물(200) 및 스페이서 절연막(230)의 표면에 형성될 수 있다. 이어서, 제 2 절연층(242)은 제 1 절연층(241) 상에 형성될 수 있다. First, the first insulating layer 241 may be formed on the surfaces of the plurality of stacked structures 200 and the spacer insulating film 230. The second insulating layer 242 may then be formed on the first insulating layer 241. [

제 2 절연층(242)은 제 1 절연층(241) 보다 식각 선택비가 높을 수 있다. 또한, 제 2 절연층(242)은 제 1 절연층(241) 보다 이후에 형성될 도전패턴(도9의 270a 참조)에 대한 식각 선택비가 더 클 수 있다.The second insulating layer 242 may have an etching selectivity higher than that of the first insulating layer 241. In addition, the second insulating layer 242 may have an etching selectivity ratio to a conductive pattern to be formed later than the first insulating layer 241 (see 270a in FIG. 9).

제 1 절연층(241)은 산화막 계열의 물질, 예컨대 실리콘 산화막(SiO₂), TEOS, BPSG, BSG, PSG, FSG, SOG 중 어느 하나를 포함할 수 있으며 적층구조물 사이의 공간을 매립하는 두께로 증착할 수 있다. 예컨대, 제 1 절연층(241)은 실리콘 산화막(SiO₂)을 1500Å 두께로 증착할 수 있다.The first insulating layer 241 may include any one of oxide based materials such as silicon oxide (SiO ₂ ), TEOS, BPSG, BSG, PSG, FSG, and SOG. Can be deposited. For example, the first insulating layer 241 may be formed by depositing a silicon oxide (SiO ₂ ) film to a thickness of 1500 Å.

제 2 절연층(242)은 질화물로 형성될 수 있다. 예컨대, 실리콘 카바이드(SiC), 실리콘 나이트라이드(SiN), 실리콘 옥시나이트라이드(SiON) 및 실리콘 옥시카바이드(SiOC)로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함할 수 있다. 예컨대, 제 2 절연층(242)은 제 1 절연층(242) 상에 나이트라이드를 1700Å 두께로 증착할 수 있다. The second insulating layer 242 may be formed of nitride. For example, at least one selected from the group consisting of silicon carbide (SiC), silicon nitride (SiN), silicon oxynitride (SiON), and silicon oxycarbide (SiOC). For example, the second insulating layer 242 may deposit nitride on the first insulating layer 242 to a thickness of 1700A.

또한, 제 2 절연층(242)은 평탄화 공정, 예컨대, CMP(Chemical Mechanical Polishing) 공정에서 하부층의 손실을 억제하거나 정확히 제어하는 역할을 수행한다.In addition, the second insulating layer 242 functions to suppress or accurately control the loss of the lower layer in a planarization process, for example, a CMP (Chemical Mechanical Polishing) process.

도 5를 참조하면, 제 2 절연층(242)의 일부를 남기는 평탄화 공정을 진행할 수 있다. 예컨대, CMP 공정 등을 수행하여 나이트라이드가 700Å 두께인 제 2 절연층(242a)를 형성할 수 있다.Referring to FIG. 5, a planarization process for leaving a portion of the second insulation layer 242 may be performed. For example, a CMP process or the like may be performed to form a second insulating layer 242a having a thickness of 700 A thick.

본 발명의 실시예에 따르면, 제 2 절연층(242a)은 제 1 절연층(241)에 대하여 식각 선택비를 가진다. 따라서, 제 1 절연층(241)만을 이용하여 평탄화 공정을 진행하는 것보다 제 1 절연층(241)상에 제 2 절연층(242a)을 추가로 형성하여 평탄화 공정을 진행할때 웨이퍼의 가장자리부와 중심부의 균일도가 크게 향상될 수 있다.According to an embodiment of the present invention, the second insulating layer 242a has an etch selectivity with respect to the first insulating layer 241. [ Therefore, when the second insulation layer 242a is further formed on the first insulation layer 241 and the planarization process is performed, only the first insulation layer 241 is used, The uniformity of the central portion can be greatly improved.

도 6를 참조하면, 분리막(240) 상에 제 2 마스크 패턴(250)을 형성한다.Referring to FIG. 6, a second mask pattern 250 is formed on the separation layer 240.

제 2 마스크 패턴(250)은 비정질 탄소층(Amorphous Carbon Layer; ACL), 실리콘 산화질화막(Silicon Oxynitride; SiON) 및 하부 반사방지막(Bottom Anti-Reflective Coating; BARC)으로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있다.The second mask pattern 250 may include at least one selected from the group consisting of an amorphous carbon layer (ACL), a silicon oxynitride (SiON) layer, and a bottom anti-reflective coating (BARC) .

이어서, 컨택 홀이 형성될 영역을 덮는 감광막 패턴(260)을 형성한다. 감광막 패턴(260)은 콘택 홀 형성을 위한 제 2 하드마스크 패턴(250)을 선택 식각 하기 위한 것이다. 감광막 패턴(260)은 주로 탄소를 포함하는 감광성 폴리머(Polymer)일 수 있다. Then, a photoresist pattern 260 is formed to cover the region where the contact hole is to be formed. The photoresist pattern 260 is for selectively etching the second hard mask pattern 250 for forming a contact hole. The photoresist pattern 260 may be a photosensitive polymer mainly containing carbon.

도 7을 참조하면, 감광막 패턴(260)에 의하여 식각 된 제 2 하드마스크 패턴(250a)을 이용하여 분리막(240a) 및 스페이서 절연막(230a)을 선택 식각하여 홀(280)을 형성한다. 홀(280)은 분리막(240a)을 관통하고 복수의 적층구조물(110)의 최상부층을 오픈하도록 한다. 이후, 제 2 하드마스크 패턴(250a)은 제거할 수 있다.Referring to FIG. 7, a hole 280 is formed by selectively etching the separation layer 240a and the spacer insulation layer 230a using the second hard mask pattern 250a etched by the photoresist pattern 260. Referring to FIG. The holes 280 penetrate the separation membrane 240a and allow the uppermost layer of the plurality of stacked structures 110 to open. Thereafter, the second hard mask pattern 250a may be removed.

도 8을 참조하면, 콘택 홀(H)을 채우고 분리막(240a)을 덮는 도전물질(270)을 형성할 수 있다.Referring to FIG. 8, a conductive material 270 filling the contact hole H and covering the separation layer 240a may be formed.

도전물질(270)은 백금(Pt), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 루테늄(Ru) 및 티타늄 질화물(TiN)로 이루어진 군으로부터 선택된 어느 하나 이상을 포함할 수 있으며, 화학 증착(CVD), 물리 증착(PVD) 및 원자층 증착(ALD) 방식으로도 형성할 수 있다.The conductive material 270 may include at least one selected from the group consisting of platinum (Pt), tungsten (W), titanium (Ti), tantalum (Ta), ruthenium (Ru), and titanium nitride (TiN) But may also be formed by chemical vapor deposition (CVD), physical vapor deposition (PVD), and atomic layer deposition (ALD).

도 9를 참조하면, 도전물질(270) 상부에 연마공정을 진행하여 분리된 도전패턴(270a)을 형성한다. 예컨대, CMP 공정을 이용하여 제 2 절연층(242b)의 표면이 노출될때까지 도전물질(270)을 연마하여 도전패턴(270a)을 형성한다. 도전패턴(270a)은 적층구조물(210)의 상부에 접속되도록 형성될 수 있다.Referring to FIG. 9, a polishing process is performed on the conductive material 270 to form a separated conductive pattern 270a. For example, the CMP process is used to polish the conductive material 270 until the surface of the second insulating layer 242b is exposed to form the conductive pattern 270a. The conductive pattern 270a may be formed to be connected to the upper portion of the laminated structure 210. [

만일, 분리된 도전패턴(270a)을 형성하기 위해 제 1 절연층(241a)만을 이용하여 연마공정을 진행한다면, 제 1 절연층(241a)과 도전패턴(270a)의 선택비 부족으로 인해 도전패턴(270a)의 손실량이 많아지며 표면의 균일도 역시 열화된다. If the polishing process is performed using only the first insulating layer 241a in order to form the separated conductive patterns 270a, due to the lack of selection of the first insulating layer 241a and the conductive patterns 270a, The loss of the surface 270a is increased and the uniformity of the surface is also deteriorated.

하지만, 본 발명의 실시예에 따르면, 분리막(240a)은 제 1 절연층(241a) 상부에 제 2 절연층(242b)이 추가로 증착된 다층 구조로 형성될 수 있다. 또한, 제 2 절연층(242b)은 제 1 절연층(241a) 보다 도전패턴(270a) 대하여 식각 선택비가 크다. 따라서, 연마공정을 이용하여 도전패턴(270a)을 형성할 시, 제 2 절연층(242b)은 도전패턴(270a)의 높이 조절이 용이하도록 식각 종말점으로 기능할 수 있다. 또한, 도전패턴(270a)의 손실(Loss)양의 제어 및 균일도 열화를 방지하여 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있도록 한다. However, according to the embodiment of the present invention, the separation layer 240a may be formed in a multi-layer structure in which a second insulation layer 242b is further deposited on the first insulation layer 241a. In addition, the second insulating layer 242b has a larger etch selectivity with respect to the conductive pattern 270a than the first insulating layer 241a. Accordingly, when the conductive pattern 270a is formed using the polishing process, the second insulating layer 242b can function as an etching end point to facilitate adjustment of the height of the conductive pattern 270a. In addition, the control of the amount of loss of the conductive pattern 270a and the deterioration of the uniformity are prevented, so that the electrical characteristics and the stable resistance of the semiconductor memory can be maintained.

도 10은 본 발명의 실시예에 따른 메모리 장치를 포함하는 마이크로프로세서의 구성도의 일 예이다.10 is an example of a configuration diagram of a microprocessor including a memory device according to an embodiment of the present invention.

도 10을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.10, the microprocessor 1000 can control and adjust a series of processes for receiving and processing data from various external devices and then transmitting the result to an external device. The storage unit 1010, An operation unit 1020, a control unit 1030, and the like. The microprocessor 1000 may be any of a variety of devices such as a central processing unit (CPU), a graphic processing unit (GPU), a digital signal processor (DSP), an application processor Data processing apparatus.

기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.The storage unit 1010 may be a processor register, a register or the like and may store data in the microprocessor 1000 and may include a data register, an address register, a floating point register, And may include various registers. The storage unit 1010 may temporarily store data for performing operations in the operation unit 1020, addresses for storing execution result data, and data for execution.

기억부(1010)는 전술한 반도체 장치의 실시예를 포함할 수 있다. 예컨대, 기억부(1010)는 기판 상에 형성되는 복수의 적층구조물, 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴, 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 제 2 절연물질은 제 1 절연물질보다 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다. 도전패턴의 균일도가 향상되어 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있다. 결과적으로, 마이크로프로세서(1000)의 신뢰성을 증가시킬 수 있다.The storage unit 1010 may include an embodiment of the semiconductor device described above. For example, the storage unit 1010 separates a plurality of laminated structures formed on a substrate, a plurality of conductive patterns and a plurality of conductive patterns, which are respectively in contact with the plurality of laminated structures, and the first insulating material and the second insulating material And the second insulating material may have a greater etch selectivity for a plurality of conductive patterns than the first insulating material. The uniformity of the conductive pattern is improved and the electrical characteristics and stable resistance of the semiconductor memory can be maintained. As a result, the reliability of the microprocessor 1000 can be increased.

연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.The operation unit 1020 can perform various arithmetic operations or logical operations according to the result of decoding the instruction by the control unit 1030. [ The operation unit 1020 may include one or more arithmetic and logic units (ALUs) and the like.

제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.The control unit 1030 receives a signal from a storage unit 1010, an operation unit 1020 and an external device of the microprocessor 1000 and performs extraction and decoding of the instruction and control of signal input / output of the microprocessor 1000 , And can execute the processing represented by the program.

본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.The microprocessor 1000 according to the present embodiment may further include a cache memory unit 1040 that can input data input from an external device or temporarily store data to be output to an external device. In this case, the cache memory unit 1040 can exchange data with the storage unit 1010, the operation unit 1020, and the control unit 1030 through the bus interface 1050.

도 11은 본 발명의 실시예에 따른 메모리 장치를 포함하는 프로세서의 구성도의 일 예이다. 11 is an example of a configuration diagram of a processor including a memory device according to an embodiment of the present invention.

도 11을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.11, the processor 1100 includes various functions in addition to the function of a microprocessor for controlling and adjusting a series of processes of receiving and processing data from various external devices and sending the result to an external device Performance, and versatility. The processor 1100 includes a core unit 1110 serving as a microprocessor, a cache memory unit 1120 serving to temporarily store data, and a bus interface 1430 for transferring data between the internal and external devices . The processor 1100 may include various system on chips (SoCs) such as a multi core processor, a graphics processing unit (GPU), an application processor (AP) have.

본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.The core unit 1110 of the present embodiment is a part for performing arithmetic logic operations on data input from an external apparatus and may include a storage unit 1111, an operation unit 1112, and a control unit 1113. [

기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.The storage unit 1111 may be a processor register, a register or the like and may store data in the processor 1100 and may include a data register, an address register, a floating point register, It may contain various registers. The storage unit 1111 may temporarily store an address in which data for performing an operation, execution result data, and data for execution in the operation unit 1112 are stored. The arithmetic operation unit 1112 performs arithmetic operations in the processor 1100. The arithmetic operation unit 1112 can perform various arithmetic operations and logical operations according to the result of decoding the instructions by the control unit 1113. [ The operation unit 1112 may include one or more arithmetic and logic units (ALUs) and the like. The control unit 1113 receives signals from a storage unit 1111, an operation unit 1112, an external device of the processor 1100, etc., extracts or decodes a command, controls signal input / output by the processor 1100, The processing represented by the program can be executed.

캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예를 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 기판 상에 형성되는 복수의 적층구조물, 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴, 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 제 2 절연물질은 제 1 절연물질보다 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다. 도전패턴의 균일도가 향상되어 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있다. 결과적으로, 프로세서(1100)의 신뢰성을 증가시킬 수 있다. The cache memory unit 1120 temporarily stores data to compensate for a difference in data processing speed between the core unit 1110 operating at a high speed and an external device operating at a low speed. The cache memory unit 1120 includes a primary storage unit 1121, A secondary storage unit 1122, and a tertiary storage unit 1123. In general, the cache memory unit 1120 includes a primary storage unit 1121 and a secondary storage unit 1122, and may include a tertiary storage unit 1123 when a high capacity is required. have. That is, the number of storage units included in the cache memory unit 1120 may vary depending on the design. Here, the processing speeds for storing and discriminating data in the primary, secondary, and tertiary storage units 1121, 1122, and 1123 may be the same or different. If the processing speed of each storage unit is different, the speed of the primary storage unit may be the fastest. One or more storage units of the primary storage unit 1121, the secondary storage unit 1122, and the tertiary storage unit 1123 of the cache memory unit 1120 may include an embodiment of the above-described semiconductor device. For example, the cache memory unit 1120 may include a plurality of stacked structures formed on a substrate, a plurality of conductive patterns that are respectively in contact with the plurality of stacked structures, a plurality of conductive patterns, The second insulating material may have a greater etch selectivity for a plurality of conductive patterns than the first insulating material. The uniformity of the conductive pattern is improved and the electrical characteristics and stable resistance of the semiconductor memory can be maintained. As a result, the reliability of the processor 1100 can be increased.

도 11에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다. 11 shows the case where the primary, secondary, and tertiary storage units 1121, 1122, and 1123 are all configured in the cache memory unit 1120. However, the primary, secondary, and tertiary storage units 1121, The tertiary storage units 1121, 1122, and 1123 are all formed outside the core unit 1110 to compensate for the difference in processing speed between the core unit 1110 and the external apparatus. Alternatively, the primary storage unit 1121 of the cache memory unit 1120 may be located inside the core unit 1110, and the secondary storage unit 1122 and the tertiary storage unit 1123 may be located inside the core unit 1110 So that the function of compensating the processing speed difference can be further strengthened. Alternatively, the primary and secondary storage units 1121 and 1122 may be located inside the core unit 1110, and the tertiary storage unit 1123 may be located outside the core unit 1110.

버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.The bus interface 1430 connects the core unit 1110, the cache memory unit 1120, and an external device, thereby enabling efficient transmission of data.

본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.The processor 1100 according to the present embodiment may include a plurality of core units 1110 and a plurality of core units 1110 may share the cache memory unit 1120. The plurality of core units 1110 and the cache memory unit 1120 may be directly connected or may be connected through a bus interface 1430. The plurality of core portions 1110 may all have the same configuration as the core portion described above. When the processor 1100 includes a plurality of core units 1110, the primary storage unit 1121 of the cache memory unit 1120 includes a plurality of core units 1110 corresponding to the number of the plurality of core units 1110, And the secondary storage unit 1122 and the tertiary storage unit 1123 may be configured to be shared within the plurality of core units 1110 through a bus interface 1130. [ Here, the processing speed of the primary storage unit 1121 may be faster than the processing speed of the secondary and tertiary storage units 1122 and 1123. In another embodiment, the primary storage unit 1121 and the secondary storage unit 1122 are configured in the respective core units 1110 corresponding to the number of the plurality of core units 1110, and the tertiary storage unit 1123 May be configured to be shared by a plurality of core units 1110 via a bus interface 1130. [

본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다. The processor 1100 according to the present embodiment includes an embedded memory unit 1140 that stores data, a communication module unit 1150 that can transmit and receive data wired or wirelessly with an external apparatus, A memory control unit 1160, a media processing unit 1170 for processing data output from the processor 1100 or data input from an external input device to the external interface device, and the like. Modules and devices. In this case, a plurality of modules added to the core unit 1110, the cache memory unit 1120, and mutual data can be exchanged through the bus interface 1130.

여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다. The embedded memory unit 1140 may include a nonvolatile memory as well as a volatile memory. The volatile memory may include a dynamic random access memory (DRAM), a moblie DRAM, a static random access memory (SRAM), and a memory having a similar function. The nonvolatile memory may be a read only memory (ROM) , NAND flash memory, PRAM (Phase Change Random Access Memory), RRAM (Resistive Random Access Memory), STTRAM (Spin Transfer Torque Random Access Memory), MRAM (Magnetic Random Access Memory) .

통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다. The communication module unit 1150 may include a module capable of connecting with a wired network, a module capable of connecting with a wireless network, and the like. The wired network module may be connected to a local area network (LAN), a universal serial bus (USB), an Ethernet, a power line communication (PLC), or the like, as well as various devices for transmitting and receiving data through a transmission line. ), And the like. The wireless network module may be implemented as an Infrared Data Association (IrDA), a Code Division Multiple Access (CDMA), a Time Division Multiple Access (CDMA), or the like, as well as various devices that transmit and receive data without a transmission line. (TDMA), Frequency Division Multiple Access (FDMA), Wireless LAN, Zigbee, Ubiquitous Sensor Network (USN), Bluetooth, Radio Frequency Identification (RFID) , Long Term Evolution (LTE), Near Field Communication (NFC), Wireless Broadband Internet (WIBRO), High Speed Downlink Packet Access (HSDPA) Wideband CDMA (WCDMA), Ultra Wide Band (UWB), and the like.

메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다. The memory control unit 1160 is used for processing and managing data transmitted between the processor 1100 and an external storage device operating according to a different communication standard. The memory control unit 1160 may include various memory controllers, for example, an IDE (Integrated Device Electronics) Such as Serial Advanced Technology Attachment (SATA), Small Computer System Interface (SCSI), Redundant Array of Independent Disks (RAID), Solid State Disk (SSD), External SATA, Personal Computer Memory Card International Association (PCMCIA) Universal Serial Bus, Secure Digital (SD), mini Secure Digital (mSD), micro Secure Digital (SD), Secure Digital High Capacity (SDHC) A Memory Stick Card, a Smart Media Card (SM), a Multi Media Card (MMC), an Embedded MMC (eMMC) When card (Compact Flash; CF) may include a controller for controlling the like.

미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.The media processing unit 1170 processes data processed by the processor 1100, data input from an external input device, video data, voice data, and the like, and outputs the data to the external interface device. The media processing unit 1170 may be a graphics processing unit (GPU), a digital signal processor (DSP), a high definition audio (HD Audio), a high definition multimedia interface ) Controller and the like.

도 12는 본 발명의 실시예에 따른 메모리 장치를 포함하는 시스템의 구성도의 일 예이다.12 is an example of a configuration diagram of a system including a memory device according to an embodiment of the present invention.

도 12를 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.Referring to FIG. 12, the system 1200 is an apparatus for processing data, and can perform input, processing, output, communication, storage, and the like in order to perform a series of operations on data. The system 1200 may include a processor 1210, a main memory 1220, an auxiliary memory 1230, an interface device 1240, and the like. The system 1200 of the present embodiment may be a computer, a server, a PDA (Personal Digital Assistant), a portable computer, a web tablet, a wireless phone, a mobile phone A mobile phone, a smart phone, a digital music player, a portable multimedia player (PMP), a camera, a global positioning system (GPS), a video camera, Such as a voice recorder, a telematics, an audio visual system, a smart television, or the like.

프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.The processor 1210 can control the processing of the input instruction and the processing of the data stored in the system 1200. The microprocessor unit includes a microprocessor unit (MPU), a central processing unit (CPU) ), A single / multi core processor, a graphics processing unit (GPU), an application processor (AP), a digital signal processor (DSP), and the like .

주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예를 포함할 수 있다. 예를 들어, 주기억장치(1220)는 기판 상에 형성되는 복수의 적층구조물, 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴, 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 제 2 절연물질은 제 1 절연물질보다 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다. 도전패턴의 균일도가 향상되어 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있다. 이를 통해, 주기억장치(1220)의 신뢰성이 증가할 수 있다. 결과적으로, 시스템(1200)의 신뢰성이 증가할 수 있다. The main storage unit 1220 is a storage unit that can move and store program codes and data from the auxiliary storage unit 1230 when the program is executed. The stored contents can be preserved even when the power is turned off. Main memory 1220 may include an embodiment of the above-described semiconductor device. For example, the main storage device 1220 may include a plurality of stacked structures formed on a substrate, a plurality of conductive patterns respectively contacting the plurality of stacked structures, a plurality of conductive patterns, The second insulating material may have a greater etch selectivity for a plurality of conductive patterns than the first insulating material. The uniformity of the conductive pattern is improved and the electrical characteristics and stable resistance of the semiconductor memory can be maintained. Thus, the reliability of the main memory 1220 can be increased. As a result, the reliability of the system 1200 can be increased.

또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.The main memory 1220 may further include volatile memory type static random access memory (SRAM), dynamic random access memory (DRAM), or the like, all of which are erased when the power is turned off. Alternatively, the main memory 1220 may be a static random access memory (SRAM) of a volatile memory type, a dynamic random access memory (DRAM), or the like, which does not include the semiconductor device of the above- And the like.

보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예를 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 기판 상에 형성되는 복수의 적층구조물, 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴, 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 제 2 절연물질은 제 1 절연물질보다 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다. 도전패턴의 균일도가 향상되어 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있다. 이를 통해, 보조기억장치(1230)의 신뢰성이 증가할 수 있다. 결과적으로, 시스템(1200)의 신뢰성이 증가할 수 있다. The auxiliary storage device 1230 refers to a storage device for storing program codes and data. It is slower than main memory 1220 but can hold a lot of data. The auxiliary storage device 1230 may include an embodiment of the above-described semiconductor device. For example, the auxiliary memory device 1230 may include a plurality of stacked structures formed on a substrate, a plurality of conductive patterns, each of which is in contact with each of the plurality of stacked structures, a plurality of conductive patterns, The second insulating material may have a greater etch selectivity for a plurality of conductive patterns than the first insulating material. The uniformity of the conductive pattern is improved and the electrical characteristics and stable resistance of the semiconductor memory can be maintained. Thus, the reliability of the auxiliary storage device 1230 can be increased. As a result, the reliability of the system 1200 can be increased.

또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.The auxiliary storage device 1230 may be a magnetic tape, a magnetic disk, a laser disk using light, a magneto-optical disk using the two, a solid state disk (SSD), a USB memory (Universal Serial Bus Memory) USB memory, Secure Digital (SD), mini Secure Digital card (mSD), micro Secure Digital (micro SD), Secure Digital High Capacity (SDHC) A Smart Card (SM), a MultiMediaCard (MMC), an Embedded MMC (eMMC), a Compact Flash (CF) (See 1300 in FIG. 10). Alternatively, the auxiliary storage device 1230 may be a magnetic tape, a magnetic disk, a laser disk using light, a magneto-optical disk using both of them, a solid state disk (DVD) SSD), a USB memory (Universal Serial Bus Memory), a Secure Digital (SD) card, a mini Secure Digital card (mSD), a microSecure digital card (microSD) A Secure Digital High Capacity (SDHC), a Memory Stick Card, a Smart Media Card (SM), a Multi Media Card (MMC), an Embedded MMC (eMMC ), And a data storage system (see 1300 in FIG. 10) such as a Compact Flash (CF) card.

인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.The interface device 1240 may be for exchanging commands, data, and the like between the system 1200 and the external device of the present embodiment. The interface device 1240 may include a keypad, a keyboard, a mouse, a speaker, A microphone, a display, various human interface devices (HID), communication devices, and the like. The communication device may include a module capable of connecting with a wired network, a module capable of connecting with a wireless network, and the like. The wired network module may be connected to a local area network (LAN), a universal serial bus (USB), an Ethernet, a power line communication (PLC), or the like, as well as various devices for transmitting and receiving data through a transmission line. ), And the like. The wireless network module may include various devices for transmitting and receiving data without a transmission line, such as an Infrared Data Association (IrDA), a Code Division Multiple Access (CDMA) (TDMA), a frequency division multiple access (FDMA), a wireless LAN, a Zigbee, a Ubiquitous Sensor Network (USN), a Bluetooth ), Radio Frequency Identification (RFID), Long Term Evolution (LTE), Near Field Communication (NFC), Wireless Broadband Internet (WIBRO) , High Speed Downlink Packet Access (HSDPA), Wideband Code Division Multiple Access (WCDMA), Ultra Wide Band (UWB), and the like.

도 13은 본 발명의 실시예에 따른 메모리 장치를 포함하는 데이터 저장 시스템의 구성도의 일 예이다.13 is an example of a configuration diagram of a data storage system including a memory device according to an embodiment of the present invention.

도 13을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.13, the data storage system 1300 includes a storage device 1310 having a nonvolatile property for storing data, a controller 1320 for controlling the storage device 1310, an interface 1330 for connection to an external device, And temporary storage 1340 for temporary storage of data. The data storage system 1300 may be a disk type such as a hard disk drive (HDD), a compact disk read only memory (CDROM), a digital versatile disk (DVD), a solid state disk (USB) memory, Secure Digital (SD), mini Secure Digital card (mSD), microSecure digital card (micro SD), high capacity secure digital card Digital High Capacity (SDHC), Memory Stick Card, Smart Media Card (SM), Multi Media Card (MMC), Embedded MMC (eMMC) And may be in the form of a card such as a flash card (Compact Flash; CF).

저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.The storage device 1310 may include a non-volatile memory that semi-permanently stores the data. The nonvolatile memory includes a ROM (Read Only Memory), a NOR Flash Memory, a NAND Flash Memory, a PRAM (Phase Change Random Access Memory), a RRAM (Resistive Random Access Memory), a MRAM .

컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.The controller 1320 may control the exchange of data between the storage device 1310 and the interface 1330. To this end, controller 1320 may include a processor 1321 that performs operations, such as operations, to process instructions entered via interface 1330 outside data storage system 1300.

인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다. The interface 1330 is for exchanging commands and data between the data storage system 1300 and an external device. When the data storage system 1300 is a card, the interface 1330 may be a USB (Universal Serial Bus) memory, a Secure Digital (SD) card, a mini Secure Digital card (mSD) A micro SD card, a Secure Digital High Capacity (SDHC) card, a Memory Stick Card, a Smart Media Card (SM), a Multi Media Card (MMC) Compatible with the interfaces used in devices such as a hard disk, an embedded MMC (eMMC), a compact flash (CF), or the like, or compatible with interfaces used in devices similar to these devices . When the data storage system 1300 is in the form of a disk, the interface 1330 may be an Integrated Device Electronics (IDE), a Serial Advanced Technology Attachment (SATA), a Small Computer System Interface (SCSI), an External SATA (eSATA) Memory Card International Association), Universal Serial Bus (USB), and the like, or compatible with interfaces similar to these interfaces. Interface 1330 may be compatible with one or more interfaces having different types.

임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 받노체 장치의 실시예를 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 기판 상에 형성되는 복수의 적층구조물, 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴, 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 제 2 절연물질은 제 1 절연물질보다 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다. 도전패턴의 균일도가 향상되어 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있다. 이를 통해, 임시 저장 장치(1340)의 신뢰성이 증가할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 데이터 저장 특성을 향상시키고 신뢰성이 증가할 수 있다.The temporary storage device 1340 may temporarily store data in order to efficiently transfer data between the interface 1330 and the storage device 1310 in accordance with diversification and high performance of the interface with the external device, . Temporary storage device 1340 may include embodiments of the above described receiving device. For example, the temporary storage device 1340 separates a plurality of laminated structures formed on a substrate, a plurality of conductive patterns and a plurality of conductive patterns, which are respectively in contact with the plurality of laminated structures, The second insulating material may have a greater etch selectivity for a plurality of conductive patterns than the first insulating material. The uniformity of the conductive pattern is improved and the electrical characteristics and stable resistance of the semiconductor memory can be maintained. Thereby, the reliability of the temporary storage device 1340 can be increased. As a result, the data storage characteristics of the data storage system 1300 can be improved and reliability can be increased.

도 14는 본 발명의 실시예에 따른 메모리 장치를 포함하는 메모리 시스템의 구성도의 일 예이다.14 is an example of a configuration diagram of a memory system including a memory device according to an embodiment of the present invention.

도 14를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.14, the memory system 1400 includes a memory 1410 having a nonvolatile characteristic, a memory controller 1420 for controlling the memory 1420, an interface 1430 for connecting to an external device, and the like, . The memory system 1400 may include a solid state disk (SSD), a USB memory (Universal Serial Bus Memory), a Secure Digital (SD), a mini Secure Digital card (mSD) , A micro secure digital card (micro SD), a secure digital high capacity (SDHC), a memory stick card, a smart media card (SM), a multi media card (MMC), an embedded MMC (eMMC), and a compact flash (CF) card.

데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예를 포함할 수 있다. 예를 들어, 메모리(1410)는 기판 상에 형성되는 복수의 적층구조물, 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴, 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 제 2 절연물질은 제 1 절연물질보다 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다. 도전패턴의 균일도가 향상되어 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있다. 이를 통해, 메모리(1410)의 신뢰성이 가능할 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성이 향상되고 크기를 감소시킬 수 있다. Memory 1410 for storing data may include embodiments of the semiconductor devices described above. For example, the memory 1410 may include a plurality of stacked structures formed on a substrate, a plurality of conductive patterns respectively contacting the plurality of stacked structures, a plurality of conductive patterns, And the second insulating material may have a greater etch selectivity for a plurality of conductive patterns than the first insulating material. The uniformity of the conductive pattern is improved and the electrical characteristics and stable resistance of the semiconductor memory can be maintained. Through this, the reliability of the memory 1410 may be possible. As a result, the data storage characteristics of the memory system 1400 can be improved and reduced in size.

더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.In addition, the memory of the present embodiment may be a non-volatile memory such as a ROM (Read Only Memory), a NOR Flash Memory, a NAND Flash Memory, a PRAM (Phase Change Random Access Memory), an RRAM (Resistive Random Access Memory) Memory) and the like.

메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.Memory controller 1420 may control the exchange of data between memory 1410 and interface 1430. [ To this end, the memory controller 1420 may include a processor 1421 for processing instructions entered through the interface 1430 outside the memory system 1400.

인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.The interface 1430 is for exchanging commands and data between the memory system 1400 and an external device and includes a USB (Universal Serial Bus), a Secure Digital (SD) card, a mini Secure Digital card (mSD), microsecure digital card (micro SD), Secure Digital High Capacity (SDHC), Memory Stick Card, Smart Media Card (SM), MultiMediaCard Compatible with interfaces used in devices such as a MultiMediaCard (MMC), an embedded MMC (eMMC), a Compact Flash (CF), and the like, It can be compatible with the interface used. Interface 1430 may be compatible with one or more interfaces having different types.

본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예를 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 기판 상에 형성되는 복수의 적층구조물, 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴, 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고, 제 2 절연물질은 제 1 절연물질보다 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖을 수 있다. 도전패턴의 균일도가 향상되어 반도체 메모리의 전기적 특성 및 안정적인 저항을 유지할 수 있다. 결과적으로 이를 통해, 버퍼 메모리(1440)의 신뢰성이 증가할 수 있다. 결과적으로, 메모리 시스템(1400)의 데이터 저장 특성을 향상시킬 수 있고 신뢰성을 증가시킬 수 있다.The memory system 1400 of the present embodiment includes a buffer memory (not shown) for efficiently transmitting and receiving data between the interface 1430 and the memory 1410 in accordance with diversification and high performance of an interface with an external device, a memory controller, 1440). The buffer memory 1440 for temporarily storing data may include an embodiment of the above-described semiconductor device. For example, the buffer memory 1440 may include a plurality of stacked structures formed on a substrate, a plurality of conductive patterns that are respectively in contact with the plurality of stacked structures, a plurality of conductive patterns, The second insulating material may have a greater etch selectivity for a plurality of conductive patterns than the first insulating material. The uniformity of the conductive pattern is improved and the electrical characteristics and stable resistance of the semiconductor memory can be maintained. As a result, through this, the reliability of the buffer memory 1440 can be increased. As a result, the data storage characteristics of the memory system 1400 can be improved and reliability can be increased.

더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.In addition, the buffer memory 1440 of the present embodiment may be a static random access memory (SRAM) having a characteristic of being volatile, a dynamic random access memory (DRAM), a read only memory (ROM) having nonvolatile characteristics, a NOR flash memory, A flash memory, a phase change random access memory (PRAM), a resistive random access memory (RRAM), a spin transfer random access memory (STTRAM), and a magnetic random access memory (MRAM). Alternatively, the buffer memory 1440 may include a static random access memory (SRAM), a dynamic random access memory (DRAM), and a read only memory (ROM) having nonvolatile characteristics, instead of the semiconductor device of the above- Memory, a NOR flash memory, a NAND flash memory, a PRAM (Phase Change Random Access Memory), a Resistive Random Access Memory (RRAM), a Spin Transfer Torque Random Access Memory (STTRAM), a Magnetic Random Access Memory (MRAM) have.

도 10 내지 도 14의 전자 장치 또는 시스템의 예시들의 특징은, 다양한 장치, 시스템, 또는 어플리케이션(application)에서 구현될 수 있다. 예를 들어, 모바일 폰 또는 다른 휴대용 통신 장치, 태블릿 컴퓨터, 노트북 또는 랩탑 컴퓨너, 게임기, 스마트 TV 셋, TV 셋탑 박스, 멀티미비어 서버, 유무선 통신 기능을 갖는 디지털 카메라, 무선 통신 기능을 갖는 손목 시계 또는 다른 착용 장치 등이 있다.The features of the illustrations of the electronic device or system of Figs. 10-14 can be implemented in a variety of devices, systems, or applications. For example, a mobile phone or other portable communication device, a tablet computer, a laptop or laptop computer, a game machine, a smart TV set, a TV set-top box, a Multimedia server, a digital camera with wired / Clocks or other wearing devices.

이상으로 해결하고자 하는 과제를 위한 실시예가 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.It should be understood that various changes and modifications may be made without departing from the spirit and scope of the present invention as set forth in the appended claims.

110, 210: 적층구조물
130, 230 : 스페이서 절연막
140, 240: 분리막
141: 제 1 절연물질
241: 제 1 절연층
142: 제 2 절연물질
242: 제 2 절연층
150, 270a: 도전패턴110, 210: laminated structure
130, 230: a spacer insulating film
140, 240: Membrane
141: First insulating material
241: first insulating layer
142: Second insulating material
242: second insulating layer
150, 270a: conductive pattern

Claims (17)

반도체 메모리를 포함하는 전자 장치로서,
상기 반도체 메모리는,
기판 상에 형성되는 복수의 적층구조물;
상기 복수의 적층구조물에 각각 콘택되는 복수의 도전패턴;
상기 복수의 도전패턴들을 상호 분리하며, 제 1 절연물질과 제 2 절연물질이 적층된 분리막을 포함하고,
상기 제 2 절연물질은 상기 제 1 절연물질보다 상기 복수의 도전 패턴에 대하여 더 큰 식각 선택비를 갖는
전자 장치.
An electronic device comprising a semiconductor memory,
The semiconductor memory may further include:
A plurality of stacked structures formed on a substrate;
A plurality of conductive patterns which are respectively in contact with the plurality of stacked structures;
And a separating layer separating the plurality of conductive patterns from each other and stacking a first insulating material and a second insulating material,
Wherein the second insulating material has a greater etch selectivity for the plurality of conductive patterns than the first insulating material
Electronic device.
제 1 항에 있어서,
상기 제 1 절연물질은 산화물을 포함하며 상기 제 2 절연물질은 질화물을 포함하는 전자 장치.
The method according to claim 1,
Wherein the first insulating material comprises an oxide and the second insulating material comprises a nitride.
제 1 항에 있어서,
상기 도전패턴은 상기 적층구조물 상에 형성되고, 상기 적층구조물들은 상기 제 1 절연물질에 의해 상호 분리되는 전자 장치.
The method according to claim 1,
Wherein the conductive pattern is formed on the laminated structure, and the laminated structures are separated from each other by the first insulating material.
제 1 항에 있어서,
상기 적층구조물의 측벽에 형성된 스페이서 절연막을 더 포함하는 전자 장치.
The method according to claim 1,
And a spacer insulating film formed on a sidewall of the stacked structure.
제 1 항에 있어서,
상기 복수의 적층구조물은 두개의 강자성체 사이에 터널베리어층이 개재된 자기터널 접합(magnetic tunnel junction; MTJ)을 포함하는 전자 장치.
The method according to claim 1,
Wherein the plurality of stacked structures comprises a magnetic tunnel junction (MTJ) in which a tunnel barrier layer is interposed between two ferromagnetic bodies.
제 1 항에 있어서,
상기 전자 장치는, 마이크로프로세서를 더 포함하고,
상기 마이크로프로세서는,
상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
전자 장치.
The method according to claim 1,
The electronic device further includes a microprocessor,
The microprocessor,
A control unit for receiving a signal including an instruction from outside the microprocessor and performing extraction or decoding of the instruction or input / output control of a signal of the microprocessor;
An operation unit for performing an operation according to a result of decoding the instruction by the control unit; And
And a storage unit for storing data for performing the operation, data corresponding to a result of performing the operation, or address of data for performing the operation,
Wherein the semiconductor memory is a part of the memory unit in the microprocessor
Electronic device.
제 1 항에 있어서,
상기 전자 장치는, 프로세서를 더 포함하고,
상기 프로세서는,
상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
전자 장치.
The method according to claim 1,
The electronic device further includes a processor,
The processor comprising:
A core unit for performing an operation corresponding to the instruction using data according to an instruction input from the outside of the processor;
A cache memory unit for storing data for performing the operation, data corresponding to a result of performing the operation, or an address of data for performing the operation; And
And a bus interface connected between the core unit and the cache memory unit and transmitting data between the core unit and the cache memory unit,
Wherein the semiconductor memory is part of the cache memory unit
Electronic device.
제 1 항에 있어서,
상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
상기 프로세싱 시스템은,
수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
전자 장치.
The method according to claim 1,
The electronic device further includes a processing system,
The processing system comprising:
A processor for interpreting a received command and controlling an operation of information according to a result of interpreting the command;
A program for interpreting the command and an auxiliary memory for storing the information;
A main memory for moving and storing the program and the information from the auxiliary memory so that the processor can perform the calculation using the program and the information when the program is executed; And
And an interface device for performing communication with at least one of the processor, the auxiliary memory device, and the main memory device,
Wherein the semiconductor memory is a part of the auxiliary memory or the main memory in the processing system
Electronic device.
제 1 항에 있어서,
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
상기 데이터 저장 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
전자 장치.
The method according to claim 1,
The electronic device further includes a data storage system,
The data storage system comprising:
A storage device that stores data and maintains stored data regardless of the supplied power;
A controller for controlling data input / output of the storage device according to an instruction input from the outside;
A temporary storage device for temporarily storing data exchanged between the storage device and the outside; And
And an interface for performing communication with at least one of the storage device, the controller, and the temporary storage device,
Wherein the semiconductor memory is a part of the storage device or the temporary storage device in the data storage system
Electronic device.
제 1 항에 있어서,
상기 전자 장치는, 메모리 시스템을 더 포함하고,
상기 메모리 시스템은,
데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
전자 장치.
The method according to claim 1,
The electronic device further includes a memory system,
The memory system comprising:
A memory that stores data and maintains stored data regardless of the power supplied;
A memory controller for controlling data input / output of the memory in response to a command input from the outside;
A buffer memory for buffering data exchanged between the memory and the outside; And
And an interface for performing communication with at least one of the memory, the memory controller, and the buffer memory,
Wherein the semiconductor memory is a memory or a part of the buffer memory
Electronic device.
기판 상에 복수의 적층구조물을 형성하는 단계;
상기 복수의 적층구조물을 덮는 제 1 및 제 2 절연층을 순차적으로 형성하는 단계;
상기 제 1 및 제 2 절연층을 선택적으로 식각하여 상기 복수의 적층구조물 각각을 노출시키는 콘택 홀을 형성하는 단계;
상기 콘택홀이 형성된 기판상에 도전물질을 형성하는 단계;
상기 제 2 절연층이 노출될때까지 상기 도전물질을 연마하여 상기 적층구조물에 콘택된 복수의 도전패턴을 형성하는 단계를 포함하는
전자 장치의 제조방법.
Forming a plurality of stacked structures on a substrate;
Sequentially forming first and second insulating layers covering the plurality of stacked structures;
Forming a contact hole exposing each of the plurality of stacked structures by selectively etching the first and second insulating layers;
Forming a conductive material on the substrate on which the contact hole is formed;
And polishing the conductive material until the second insulating layer is exposed to form a plurality of conductive patterns contacted to the stacked structure
A method of manufacturing an electronic device.
제 11 항에 있어서
상기 제 2 절연층은 상기 복수의 도전패턴과 상기 제 1 절연패턴에 대하여 식각 선택비를 갖는 전자 장치의 제조방법.
The method of claim 11, wherein
Wherein the second insulating layer has an etching selection ratio with respect to the plurality of conductive patterns and the first insulating pattern.
제 11 항에 있어서,
상기 제 2 절연층은 상기 제 1 절연층보다 상기 복수의 도전패턴에 대하여 더 큰 식각 선택비를 갖는 전자 장치의 제조방법.
12. The method of claim 11,
Wherein the second insulating layer has a greater etch selectivity with respect to the plurality of conductive patterns than the first insulating layer.
제 11 항에 있어서,
상기 제 2 절연층을 형성하는 단계는,
상기 제 1 절연층 상에 제 2 절연층을 증착하는 단계; 및
상기 제 2 절연층을 평탄화 하는 단계를 포함하는 전자장치 제조방법.
12. The method of claim 11,
Wherein forming the second insulating layer comprises:
Depositing a second insulating layer on the first insulating layer; And
And planarizing the second insulating layer.
제 11 항에 있어서,
상기 도전물질을 연마하는 단계는 화학적기계적연마(chemical mechanical polishing ; CMP) 공정을 포함하는 전자 장치 제조방법.
12. The method of claim 11,
Wherein the step of polishing the conductive material comprises a chemical mechanical polishing (CMP) process.
제 11 항에 있어서,
상기 복수의 적층구조물을 형성한 후 상기 복수의 적층구조물 상에 스페이서 절연막을 형성하는 단계를 포함하는 전자 장치 제조방법.
12. The method of claim 11,
And forming a spacer insulating film on the plurality of stacked structures after forming the plurality of stacked structures.
제 11 항에 있어서,
상기 복수의 적층구조물을 형성하는 단계는
기판 상에 제 1 자성층, 터널 베리어층 및 제2 자성층을 형성하는 단계;
제 1 마스크 패턴을 이용하여 상기 제 1 자성층, 상기 터널 베리어층 및 상기 제 2 자성층을 식각하여 적층구조물을 형성하는
전자 장치 제조 방법12. The method of claim 11,
The step of forming the plurality of stacked structures
Forming a first magnetic layer, a tunnel barrier layer, and a second magnetic layer on a substrate;
The first magnetic layer, the tunnel barrier layer, and the second magnetic layer are etched using the first mask pattern to form a laminated structure
Electronic device manufacturing method

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