KR20150106169A - 버퍼 회로 - Google Patents

버퍼 회로 Download PDF

Info

Publication number
KR20150106169A
KR20150106169A KR1020140028317A KR20140028317A KR20150106169A KR 20150106169 A KR20150106169 A KR 20150106169A KR 1020140028317 A KR1020140028317 A KR 1020140028317A KR 20140028317 A KR20140028317 A KR 20140028317A KR 20150106169 A KR20150106169 A KR 20150106169A
Authority
KR
South Korea
Prior art keywords
unit
output
current
voltage
sink
Prior art date
Application number
KR1020140028317A
Other languages
English (en)
Inventor
이명환
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140028317A priority Critical patent/KR20150106169A/ko
Priority to US14/498,623 priority patent/US9438215B2/en
Publication of KR20150106169A publication Critical patent/KR20150106169A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/01—Shaping pulses
    • H03K5/02—Shaping pulses by amplifying
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
    • H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
    • H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
    • H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

입력단의 입력전압과 출력단의 출력전압을 비교하여 증폭하는 증폭부; 상기 증폭부에 연결되며, 상기 입력전압이 가변되는 경우에 상기 증폭부의 싱크 전류를 제어하는 전류싱크부;및 상기 증폭부의 출력단에 연결되며, 상기 전류싱크부의 싱크 전류량을 일정하게 유지하기 위한 전류보상부를 포함하는 버퍼회로가 제공되며, 출력전압이 목표레벨까지 도달하기 위한 세틀링(settling) 시간을 줄일 수 있고, 입력전압 및 출력전압에 따른 위상 마진(phase margin)을 개선하여 버퍼 회로의 안정성 및 신뢰성을 확보할 수 있다.

Description

버퍼 회로{BUFFER CIRCUIT}
본 특허문헌은 버퍼 회로에 관한 것으로서, 특히 입력전압을 버퍼링하여 목표레벨로 세틀링(settling)하는 단위 이득 버퍼(Unit Gain Buffer)에 관한 것이다.
현재 반도체 집적 회로의 기술적 추세를 보면 저전력 동작의 중요성이 점차 커지고 있다. 이는 반도체 수요가 모바일(mobile), 휴대용 기기를 중심으로 확대되고 있으며, 시스템 온 칩(System On Chip), 복합화 등으로 고집적 다기능화되면서 전력 효율성이 반도체 집적 회로의 핵심 요소가 되고 있기 때문이다. 이러한 저전력이 화두가 되고 있는 시점에서 반도체 집적 회로의 내부 회로들의 대기 전류를 줄이기 위한 다양한 방안이 제안되고 있다. 한편, 반도체 집적 회로의 내부에는 다수의 버퍼(buffer)회로들이 구비되며, 이 버퍼들의 소모 전류를 줄이면 집적 회로의 저전력화에 많은 도움이 된다. 통상적인 버퍼 회로의 일종으로서 2단 증폭기가 사용되고 있는데, 이는 2극(2-pole) 시스템으로 반드시 주파수 안정성을 따져 60도 이상의 위상 마진(phase margin)을 확보해주어야 한다. 버퍼 회로의 출력단에는 부하 캐패시터가 연결되어 있으며 버퍼 회로에 인가된 전압이 캐패시터에 차지된다. 여기서, 부하 캐패시터는 용량이 매우 크므로 버퍼 회로의 부하 캐패시턴스가 증가하게 되어 위상 마진에 영향을 주게 된다. 입력노드의 극(pole) 및 출력노드의 극 위치에 따라 버퍼 회로의 위상 마진을 최적화하기 위해서는 외부에서 인가된 바이어스를 이용하여 2단 증폭기의 싱킹(sinking) 전류의 양을 조절한다.
한편, 반도체 집적 회로를 동작시키기 위해서는 외부에서 외부전압을 공급받는데, 외부전압의 전압 레벨이 0[V]로부터 시작하여 일정한 기울기를 가지고 목표전압 레벨까지 상승하게 된다. 이때, 반도체 집적 회로의 내부 회로가 이러한 외부 전압을 직접 인가받게 되면 상승하는 외부전압에 영향을 받고, 래치업(Latch-up)과 같은 문제가 발생되어 반도체 집적 회로에 큰 손상을 일으킨다. 따라서, 반도체 집적 회로는 전원전압이 내부 회로의 안정적인 동작을 위한 목표레벨까지 상승한 경우 파워-업 신호를 활성화하여 반도체 집적 회로가 초기화되도록 한다. 이러한 반도체 집적 회로의 파워-업(power-up)과 같은 불안정한 상황에서 종래 기술의 버퍼 회로는 부하 캐패시터에 존재하는 전하량이 일정하지 않으며, 커플링(coupling)으로 입력전압에 비해 출력전압의 레벨이 상승하게 된다.
이때, 저전력을 위한 버퍼 회로의 싱킹 전류량을 줄이게 되면 버퍼 회로의 출력단에 접속된 부하 캐패시터에 충전된 전하(charge)를 방전하기 위한 시간이 늦어지게 된다. 이는 종래 기술에 따른 버퍼 회로의 소모 전류를 줄이게 되면서 버퍼 회로의 출력전압이 목표레벨에 도달하는 세틀링(settling) 시간이 증가하게 된다.
본 발명의 실시예들이 해결하고자 하는 기술적 과제는 저전력화에 따라 버퍼링 동작의 세틀링(settling) 시간을 줄이고, 안정성을 개선한 버퍼 회로를 제공하기 위한 것이다.
본 발명의 일 실시예에 따른 버퍼 회로는, 입력단의 입력전압과 출력단의 출력전압을 비교하여 증폭하는 증폭부; 상기 증폭부에 연결되며, 상기 입력전압이 가변되는 경우에 상기 증폭부의 싱크 전류를 제어하는 전류싱크부;및 상기 증폭부의 출력단에 연결되며, 상기 전류싱크부의 싱크 전류량을 일정하게 유지하기 위한 전류보상부를 포함할 수 있다.
본 발명의 다른 실시예에 따른 버퍼 회로는, 입력단의 입력전압과 출력단의 출력전압을 비교하여 증폭하는 증폭부; 상기 증폭부에 연결되며, 파워-업 동작 시에 상기 증폭부의 싱크 전류를 제어하는 전류싱크부;및 상기 증폭부의 출력단에 연결되며, 상기 전류싱크부의 싱크 전류량을 일정하게 유지하기 위한 전류보상부를 포함할 수 있다.
본 발명의 일 실시예에 따른 버퍼 회로의 구동 방법은, 증폭부를 통해 입력전압과 피드백된 출력전압을 비교 증폭하여 상기 출력전압을 생성하는 단계; 및 상기 입력전압이 가변되는 경우 및 파워-업 구간인 경우 중 적어도 어느 하나인 경우에, 상기 증폭부의 출력단의 싱크 전류를 상기 입력전압의 가변에 대응하도록 제어하는 단계를 포함할 수 있다.
제안된 실시예의 버퍼 회로는 출력전압이 목표레벨까지 도달하기 위한 세틀링(settling) 시간을 줄일 수 있고, 입력전압 및 출력전압에 따른 위상 마진(phase margin)을 개선하여 버퍼 회로의 안정성 및 신뢰성을 확보할 수 있다.
도1의 본 발명의 일 실시예에 따른 버퍼 회로를 도시한 블록 구성도이다.
도2는 본 발명의 일 실시예에 따른 버퍼 회로의 상세 회로도이다.
도3은 본 발명의 다른 실시예에 따른 버퍼 회로의 상세 회로도이다.
도4는 도3의 제어 신호 생성부의 상세 회로도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예들을 첨부 도면을 참조하여 설명하고자 한다.
도1은 본 발명의 일 실시예에 따른 버퍼 회로를 도시한 블록 구성도이다.
도1을 참조하면, 버퍼 회로는 증폭부(1100)와, 전류싱크부(1200) 및 전류 보상부(1300)를 포함할 수 있다.
먼저, 증폭부(1100)는 입력단의 입력전압(VIN)과 출력단의 출력전압(VOUT)을 비교하여 증폭할 수 있다. 전류싱크부(1200)는 증폭부(1100)에 연결되며, 입력전압(VIN)이 가변되는 경우에 증폭부(1100)의 싱크 전류를 제어할 수 있다. 전류보상부(1300)는 증폭부(1100)의 출력단에 연결되며, 전류싱크부(1200)의 싱크 전류량을 일정하게 유지할 수 있다. 참고로, 버퍼 회로의 상세한 구성 요소는 이후에 도2를 참조하여 설명하기로 한다.
본 발명의 일 실시예에 따른 버퍼 회로는 입력전압(VIN)에 따라 출력전압(VOUT)을 목표레벨까지 도달시키기 위한 증폭부(1100)의 싱크 전류를 제어하는 것이 가능하다. 다시 말해, 증폭부(1100)는 외부에서 인가되는 바이어스전압(VBIAS)에 응답하여 초기에 싱크 전류를 제어한다. 이때, 입력전압(VIN)이 가변전압인 경우에는 이를 감지하여 활성화되는 제어신호(CTRL_EN)에 응답하여 전류싱크부(1200)에서 증폭부(1100)의 싱크 전류를 추가로 제어할 수 있다. 싱크 전류를 추가로 제어함으로써 입력전압(VIN)을 목표레벨에 도달하기 위한 세틀링(settling) 시간을 줄일 수 있다. 하지만, 싱크 전류를 추가로 제어하게 되면서 입력전압(VIN)의 레벨이 가변되는 경우에는 전류싱크부(1200)에서 싱킹(sinking)되는 싱크 전류의 비율이 일정하지 않게 된다. 싱킹 전류의 비율이 일정하지 않으면 버퍼 회로의 입력단의 극(pole)과 출력단의 극(pole)의 위치가 변하게 되면서 위상 마진이 나빠지게 된다. 따라서, 전류 보상부(1300)에서 전류싱크부(1200)의 싱킹되는 싱크 전류가 일정한 비율로 유지되도록 보상할 수 있다. 본 발명의 일 실시예에 따르면 입력전압(VIN)이 가변되는 상황에도 증폭부(1100)의 싱크 전류를 입력전압(VIN)의 가변에 대응하도록 제어할 수 있다. 즉, 입력전압(VIN)의 레벨과 관계없이 증폭부(1100)에서 입력단의 싱크 전류와 출력단의 싱크 전류의 비율을 안정적으로 제어할 수 있기 때문에 입력전압(VIN)에 따른 위상 마진(phase margin)을 개선시킬 수 있다.
도2는 도1의 상세 회로도이다.
도2를 참조하면, 버퍼 회로는 입력단(2000)과, 증폭부(2100)와, 제어신호 생성부(2200)와, 전류싱크부(2300)와, 전류보상부(2400) 및 출력단(2500)을 포함할 수 있다. 여기서 증폭부(2100)는 구동부(2110) 및 초기 전류싱크부(2130)를 포함할 수 있다. 구동부(2110)는 비교부(2111)와, 출력부(2113) 및 피드백부(FEED)로 구성될 수 있다. 또한, 초기 전류싱크부(2130)는 제1초기 전류싱크부(2131) 및 제2초기 전류싱크부(2133)로 구성될 수 있다. 전류싱크부(2300)는 제1전류싱크부(2310) 및 제2전류싱크부(2330)를 포함할 수 있다.
다음으로 버퍼 회로의 구성 요소에 대해 상세하게 설명하면, 증폭부(2100)는 입력단(2000)의 입력전압(VIN)과 출력단(2500)의 출력전압(VOUT)을 비교하여 증폭할 수 있다. 증폭부(2100)의 구성 요소 중 구동부(2110)는 입력전압(VIN)과 출력전압(VOUT)을 비교하여 그 차이만큼 증폭된 전압을 출력전압(VOUT)으로 출력할 수 있다. 구체적으로는 구동부(2110) 내의 비교부(2111)는 입력전압(VIN)과 출력전압(VOUT)을 비교할 수 있다. 비교부(2111)는 제1PMOS 트랜지스터(MP1)와, 제2PMOS 트랜지스터(MP2)와, 제1NMOS 트랜지스터(MN1) 및 제2NMOS 트랜지스터(MN2)를 구비할 수 있다. 먼저, 제1PMOS 트랜지스터(MP1)는 전원전압(VDD)과 제1노드(N1) 사이에 접속된 소스-드레인 경로를 가지며, 제1노드(N1)에 게이트가 접속된다. 또한, 제2PMOS 트랜지스터(MP2)는 전원전압(VDD)과 제2노드(N2) 사이에 접속된 소스-드레인 경로를 가지며, 제1노드(N1)에 게이트가 접속된다. 제1NMOS 트랜지스터(MN1)는 제1노드(N1)와 제1초기 전류싱크부(2131) 사이에 접속된 소스-드레인 경로를 가지며, 게이트로 입력전압(VIN)을 입력받는다. 또한, 제2NMOS 트랜지스터(MN2)는 제2노드(N2)와 제1초기 전류싱크부(2131) 사이에 접속된 소스-드레인 경로를 가지며, 게이트가 제3노드(N3)에 접속된다.
출력부(2113)는 비교부(2111)에서 출력된 출력신호에 응답하여 증폭된 출력전압(VOUT)을 출력할 수 있다. 출력부(2113)는 제3PMOS 트랜지스터(MP3)를 구비할 수 있다. 제3PMOS 트랜지스터(MP3)는 전원전압(VDD)과 제3노드(N3) 사이에 접속된 소스-드레인 경로를 가지며, 게이트로 비교부(2111)에서 출력된 출력신호(즉,제2노드의 신호)를 인가받는다.
피드백부(FEED)는 출력부(2113)에서 발생된 출력전압(VOUT)에 대응하는 전압레벨을 비교부(2111)로 공급할 수 있다. 도2에서는 피드백부(FEED)는 단순히 제3노드(N3)에서 비교부(2111)의 제2NMOS 트랜지스터(MN2)로 피드백된 전압을 전달하는 전송라인으로 구성되었지만, 실시예로서 트랜지스터 등을 추가하여 구성할 수 있다.
초기 전류싱크부(2130)는 외부에서 인가된 바이어스전압(VBIAS)에 응답하여 구동되며, 구동부(2110)의 싱크 전류를 제어할 수 있다. 초기 전류싱크부(2130)의 제1초기 전류싱크부(2131)는 비교부(2111)에 접속되어 비교부(2111)의 싱크 전류를 제어할 수 있다. 다시 말해, 제1초기 전류싱크부(2131)는 제1초기 전류싱크부(2131)와 비교부(2111) 사이에 구비된 제4노드(N4)로부터 전류를 싱킹할 수 있다. 제1초기 전류싱크부(2131)는 제3NMOS 트랜지스터(MN3)를 구비할 수 있다. 제3NMOS 트랜지스터(MN3)는 비교부(2111)와 접지전압(VSS) 사이에 접속된 소스-드레인 경로를 가지며, 게이트로 바이어스전압(VBIAS)을 인가받을 수 있다.
제2초기 전류싱크부(2133)는 출력부(2113)에 접속되어 출력부(2113)의 싱크 전류를 제어할 수 있다. 제2초기 전류싱크부(2133)는 제2초기 전류싱크부(2133)와 출력부(2113) 사이에 구비된 제3노드(N3)로부터 전류를 싱킹할 수 있다. 제2초기 전류싱크부(2133)는 제4 및 제5NMOS 트랜지스터(MN4,MN5)를 구비할 수 있다. 제4NMOS 트랜지스터(MN4) 및 제5NMOS 트랜지스터(MN5)는 제3노드(N3)와 접지전압(VSS) 사이에 직렬 연결되고, 각 트랜지스터(MN4,MN5)는 게이트로 바이어스전압(VBIAS)을 인가받을 수 있다.
제어신호 생성부(2200)는 입력전압(VIN)이 가변되는 경우에 활성화되는 제어신호(CTRL_EN)를 생성할 수 있다. 제어신호 생성부(2200)는 입력전압(VIN)을 인가받아 입력전압(VIN)의 상태를 감지하기 위한 감지회로부로 구성될 수 있으며, 입력전압(VIN)이 고정된 레벨이 아닌 스윙하는 상황을 감지할 수 있다.
전류싱크부(2300)는 제어신호(CTRL_EN)에 응답하여 증폭부(2100)의 싱크 전류를 제어할 수 있다. 전류싱크부(2300)의 구성 요소 중 제1전류싱크부(2310)는 비교부(2111)에 접속되어 비교부(2111)의 싱크 전류를 제어할 수 있다. 이는 입력단(2000)의 입력전압(VIN)에 대응하는 싱크 전류를 제어하는 것을 의미할 수 있다. 제1전류싱크부(2310)는 제1전류싱크부(2310)와 비교부(2111) 사이에 구비된 제5노드(N5)로부터 전류를 싱킹할 수 있다. 제1전류싱크부(2310)는 제6NMOS 트랜지스터(MN6)로 구성될 수 있다. 제6NMOS 트랜지스터(MN6)는 비교부(2111)와 접지전압(VSS) 사이에 접속된 소스-드레인 경로를 가지며, 게이트로 제어신호(CTRL_EN)를 인가받을 수 있다. 제2전류싱크부(2330)는 전류 보상부(2400)에 접속되어 출력단(2500)의 싱크 전류를 제어할 수 있다. 제2전류싱크부(2330)는 제7NMOS 트랜지스터(MN7)로 구성될 수 있다. 제7NMOS 트랜지스터(MN7)는 전류 보상부(2400)와 접지전압(VSS) 사이에 접속된 소스-드레인 경로를 가지고, 게이트로 제어신호(CTRL_EN)를 인가받을 수 있다.
전류보상부(2400)는 증폭부(2100)의 출력단(2500)에 연결되며, 전류싱크부(2300)의 싱크 전류량을 일정하게 유지할 수 있다. 전류보상부(2400)는 출력단(2500)의 출력전압(VOUT)의 제어를 받는 구동 트랜지스터(MNA)를 포함할 수 있다. 구동 트랜지스터(MNA)는 증폭부(2100)의 입력전압(VIN)을 인가받는 제1NMOS 트랜지스터(MN1)의 크기와 동일할 수 있다. 구동 트랜지스터(MNA)는 제3노드(N3)에 연결된 출력단(2500)과 제2제어 전류싱크부(2330) 사이에 접속되고, 게이트가 제3노드(N3)와 출력단(2500) 사이에 접속될 수 있다.
본 발명의 일 실시예에 따르면 전류보상부(2400)를 구성하는 구동 트랜지스터(MNA)가 입력단(2000)의 제1NMOS 트랜지스터(MN1)의 크기와 동일하기 때문에 입력단(2000)의 싱크 전류를 제어하는 제6NMOS 트랜지스터(MN6)와 출력단(2500)의 싱크 전류를 제어하는 제7NMOS 트랜지스터(MN7)의 드레인-소스 전압(VDS)이 동일하게 된다. 따라서, 버퍼 회로는 입력단(2000)의 입력전압(VIN)이 가변하는 경우에도 입력단(2000)의 입력전압(VIN)에 대응하는 싱크 전류와 출력단(2500)의 출력전압(VOUT)에 대응하는 싱크 전류의 비율이 일정하게 유지될 수 있다.
제3노드(N3)와 연결된 출력단(2500)에는 부하 캐패시터(Cload)가 연결될 수 있다.
다음으로 본 발명의 일 실시예에 따른 버퍼 회로의 동작에 대해 설명하면, 증폭부(2100)의 입력단(2000)으로 입력전압(VIN)과 외부로부터 바이어스전압(VBIAS)이 인가된다. 바이어스전압(VBIAS)에 따라 제3 내지 5NMOS 트랜지스터(MN3,MN4,MN5)가 턴-온되면서 비교부(2111)의 싱크 전류를 제어한다. 비교부(2111)에서 입력전압(VIN) 및 제3노드(N3)의 전압의 차이만큼 출력부(2113)로 인가되어 제3PMOS 트랜지스터(MP3)가 턴-온되면서 제3노드(N3)에 증폭된 출력전압(VOUT)이 생성된다. 이렇게 입력전압(VIN)의 버퍼링 동작을 수행함에 있어서, 인가되는 입력전압(VIN)이 가변하는 상황에서 제어신호(CTRL_EN)가 활성화된다. 제어신호(CTRL_EN)에 응답하여 제6NMOS 트랜지스터(MN6)와 제7NMOS 트랜지스터(MN7)가 턴-온된다. 이때, 제7NMOS 트랜지스터(MN7)가 제1NMOS 트랜지스터(MN1)와 동일한 크기의 구동 트랜지스터(MNA)와 연결되어 있다. 따라서, 증폭부(2100)의 출력단(2500)의 싱크 전류를 제어하는 제2전류싱크부(2133)에서 싱킹되는 전류와 입력단(2000)의 싱크 전류를 제어하는 제1전류싱크부(2131)에서 싱킹되는 전류의 비율이 일정하게 유지될 수 있다. 본 발명의 일 실시예에 따른 버퍼 회로는 제어신호(CTRL_EN)에 응답하여 추가적으로 싱크 전류를 제어함으로써 입력전압(VIN)이 목표 레벨까지 빠르게 도달할 수 있다. 또한, 입력전압(VIN)이 가변하는 상황에서도 버퍼 회로의 입력단과 출력단의 전류 싱크 비율을 일정하게 유지함으로써 입력단의 극(pole)과 출력단의 극(pole) 사이의 간격이 일정하게 유지되어 안정적으로 위상 마진을 개선시킬 수 있는 효과를 가져올 수 있다.
도3은 본 발명의 다른 실시예에 따른 버퍼 회로의 상세 회로도이다.
도3을 참조하면, 도2의 버퍼 회로와 동일하게 입력단(3000)과, 증폭부(3100)와, 제어신호 생성부(3200)와, 전류싱크부(3300)와, 전류보상부(3400) 및 출력단(3500)을 포함할 수 있다. 도3의 실시예는 반도체 집적 회로에서 입력전압이 고정된 전압인 경우라도 파워-업(POWER-UP) 동작 시 버퍼 회로의 입력단과 출력단의 전류 싱크 비율을 일정하기 유지하기 위한 것이다.
증폭부(3100)는 구동부(3110) 및 초기 전류싱크부(3130)로 구성될 수 있다. 구동부(3110)는 비교부(3111)와 출력부(3113) 및 피드백부(FEED)를 포함할 수 있다. 초기 전류싱크부(3130)는 제1초기 전류싱크부(3131) 및 제2초기 전류싱크부(3133)를 구비할 수 있다. 전류싱크부(3300)는 제1전류싱크부(3310) 및 제2전류싱크부(3330)를 포함할 수 있다.
구동부(3110)는 입력전압(VIN)과 출력전압(VOUT)을 비교하여 그 차이만큼 증폭된 전압을 출력전압(VOUT)으로 출력할 수 있다. 구동부(3110) 내의 비교부(3111)는 입력전압(VIN)과 출력전압(VOUT)을 비교할 수 있다. 출력부(3113)는 비교부(3111)에서 출력된 출력신호에 응답하여 증폭된 출력전압(VOUT)을 출력할 수 있다. 피드백부(FEED)는 출력부(3113)에서 발생된 출력전압(VOUT)에 대응하는 전압레벨을 비교부(3111)로 공급할 수 있다. 초기 전류싱크부(3130)와 전류보상부(3400)에 대한 설명은 도2에서의 설명과 동일하다.
제어신호 생성부(3200)는 파워-업 동작 시에 활성화되는 파워-업 신호(PWRUP)와 입력전압(VIN) 및 출력전압(VOUT)을 인가받아 제어신호(CTRL_EN)를 생성할 수 있다. 제어신호(CTRL_EN)는 파워-업 신호(PWRUP)가 인가되는 경우 활성화되어 버퍼 회로의 출력전압(VOUT)이 입력전압(VIN)의 레벨과 동일하게 세틀링(settling) 되었을 때 비활성화될 수 있다. 즉, 제어신호(CTRL_EN)는 파워-업 상황과 같이 불안정한 상황에 따라 출력전압(VOUT)이 입력전압(VIN)보다 높은 경우에도 활성화될 수 있다. 이에 대한 자세한 설명은 도4를 참조하여 설명하기로 한다.
전류싱크부(3300)는 증폭부(3100)의 입력단(3000)에 연결되며, 파워-업 동작시에 증폭부(3100)의 싱크 전류를 제어할 수 있다.
제3노드(N3)와 연결된 출력단(3500)에는 부하 캐패시터(Cload)가 연결될 수 있다.
각각의 구성에 대한 세부적인 구성 요소는 도2와 동일하다.
다음으로 본 발명의 다른 실시예인 버퍼 회로의 동작에 대해 설명하면, 증폭부(3100)의 입력단(3000)으로 입력전압(VIN)과 외부로부터 바이어스전압(VBIAS)이 인가된다. 바이어스전압(VBIAS)에 따라 제3 내지 5NMOS 트랜지스터(MN3,MN4,MN5)가 턴-온되면서 비교부(3111)의 싱크 전류를 제어한다. 비교부(3111)에서 입력전압(VIN)과 제3노드(N3)의 전압(VFD)의 차이만큼 출력부(3113)로 인가되어 제3PMOS 트랜지스터(MP3)가 턴-온되면서 제3노드(N3)에 출력전압(VOUT)이 생성된다. 제어신호 생성부(3200)는 파워-업 신호(PWRUP)가 인가되거나, 파워-업 동작이 아닌 불안정한 상황에 따라 출력전압(VOUT)이 입력전압(VIN)보다 높은 경우에 제어신호(CTRL_EN)를 생성할 수 있다. 이렇게 활성화된 제어신호(CTRL_EN)에 응답하여 제6NMOS 트랜지스터(MN6)와 제7NMOS 트랜지스터(MN7)가 턴-온된다. 이때, 제7NMOS 트랜지스터(MN7)가 제1NMOS 트랜지스터(MN1)와 동일한 크기의 구동 트랜지스터(MNA)와 연결되어 있어 입력단(3000)의 입력전압에 대응하는 싱크 전류를 제어하는 제1전류싱크부(3310)와 출력단(3500)의 출력전압에 대응하는 싱크 전류를 제어하는 제2전류싱크부(3330)가 입력전압(VIN) 레벨에 관계없이 싱크 전류의 비율이 일정하게 유지될 수 있다.
파워-업 시점에서는 외부 전원전압(VDD)이 인가되면서 불안정한 상황이 발생할 수 있다. 즉, 파워-업 시점 이후에 버퍼 회로의 출력단에 연결된 부하 캐패시터(Cload)의 전하량이 일정하지 않으며, 외부 전원전압(VDD)의 상승과 함께 증가함에 따라 출력전압(VOUT)이 높아질 수 있다. 따라서, 본 발명의 다른 실시예에 따른 버퍼 회로는 파워-업 신호(PWRUP)가 활성화되거나 출력전압(VOUT)이 입력전압(VIN)보다 높아진 상황에서 제어신호(CTRL_EN)에 응답하여 추가적으로 싱크 전류를 제어함으로써 세틀링(settling) 시간을 줄일 수 있다. 또한, 버퍼 회로의 입력단과 출력단의 전류 싱크 비율을 일정하게 유지함으로써 안정적으로 위상 마진의 개선할 수 있다.
도4는 도3의 제어신호 생성부(3200)의 상세 회로도이다.
도4를 참조하면, 제어신호 생성부(3200)는 기준입력전압 생성부(410)와, 레벨 비교부(430)와, 노어 게이트(450) 및 인버터(470)로 구성될 수 있다.
기준입력전압 생성부(410)는 입력전압(VIN)을 인가받아 일정 레벨만큼 증가시켜 기준입력전압(VIN_REF)을 생성할 수 있다.
레벨 비교부(430)는 기준입력전압(VIN_REF) 및 출력전압(VOUT)의 전압 레벨을 비교하여, 출력전압(VOUT)이 기준입력전압(VIN_REF)와 유사한 경우에 로직하이레벨을 출력할 수 있다. 레벨 비교부(430)에서 출력된 신호와 파워-업 신호(PWRUP)가 노어 게이트(450)와 인버터(470)를 지나 제어신호(CTRL_EN)를 생성할 수 있다. 즉, 로직하이레벨로 활성화된 파워-업 신호(PWRUP)가 인가되는 경우나 레벨 비교부(430)에서 로직하이레벨이 출력되는 경우에 제어신호(CTRL_EN)를 출력할 수 있다.
본 발명의 실시예에 따른 버퍼 회로의 구동 방법으로는 증폭부를 통해 입력전압과 피드백된 출력전압을 비교 증폭하여 출력전압을 생성하고, 입력전압이 가변되는 경우 및 파워-업 구간인 경우 중 적어도 어느 하나인 경우에 증폭부의 출력단의 싱크 전류를 입력전압의 가변에 대응하도록 제어할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
1100:증폭부 1200:전류싱크부
1300:전류 보상부

Claims (20)

  1. 입력단의 입력전압과 출력단의 출력전압을 비교하여 증폭하는 증폭부;
    상기 증폭부에 연결되며, 상기 입력전압이 가변되는 경우에 상기 증폭부의 싱크 전류를 제어하는 전류싱크부;및
    상기 증폭부의 출력단에 연결되며, 상기 전류싱크부의 싱크 전류량을 일정하게 유지하기 위한 전류보상부를 포함하는
    버퍼회로.
  2. 제1항에 있어서,
    상기 전류싱크부는,
    상기 증폭부의 입력단의 싱크 전류를 제어하는 제1전류싱크부;및
    상기 전류보상부에 접속되어 상기 증폭부의 출력단의 싱크 전류를 제어하는 제2전류싱크부를 포함하는
    버퍼 회로.
  3. 제1항에 있어서,
    상기 입력전압을 인가받아 상기 입력전압이 가변되는 경우에 활성화되는 제어신호를 생성하는 제어신호 생성부를 더 포함하고,
    상기 전류싱크부는 상기 제어신호에 의해 제어되는
    버퍼회로.
  4. 제3항에 있어서,
    상기 제어신호 생성부는,
    상기 입력전압의 상태를 감지하기 위한 감지회로부를 포함하는
    버퍼 회로.
  5. 제1항에 있어서,
    상기 증폭부는,
    상기 입력단의 입력전압과 상기 출력단의 출력전압을 비교하여 그 차이만큼 증폭된 전압을 상기 출력전압으로 출력하는 구동부;및
    외부에서 인가된 바이어스전압에 응답하여 구동되는 초기 전류싱크부를 포함하는
    버퍼 회로.
  6. 제5항에 있어서,
    상기 구동부는,
    상기 입력전압과 상기 출력전압을 비교하는 비교부;
    상기 비교부에서 출력된 출력신호에 따라 증폭된 상기 출력전압을 출력하는 출력부;및
    상기 출력부에서 발생된 상기 출력전압에 대응하는 전압레벨을 상기 비교부로 공급하는 피드백부를 포함하는
    버퍼 회로.
  7. 제6항에 있어서,
    상기 초기 전류 싱크부는,
    상기 비교부에 접속되어 상기 비교부의 싱크 전류를 제어하는 제1초기 전류싱크부;및
    상기 출력부에 접속되어 상기 출력부의 싱크 전류를 제어하는 제2초기 전류싱크부를 포함하는
    버퍼 회로.
  8. 제1항에 있어서,
    상기 전류보상부는,
    상기 출력단의 출력전압의 제어를 받는 구동 트랜지스터를 포함하는
    버퍼 회로.
  9. 제8항에 있어서,
    상기 구동 트랜지스터는 상기 입력전압을 인가받는 트랜지스터의 크기와 동일한 버퍼 회로.
  10. 입력단의 입력전압과 출력단의 출력전압을 비교하여 증폭하는 증폭부;
    상기 증폭부의 입력단에 연결되며, 파워-업 동작 시에 상기 증폭부의 싱크 전류를 제어하는 전류싱크부;및
    상기 증폭부의 출력단에 연결되며, 상기 전류싱크부의 싱크 전류량을 일정하게 유지하기 위한 전류보상부를 포함하는
    버퍼 회로.
  11. 제10항에 있어서,
    상기 전류싱크부는,
    상기 증폭부의 입력단의 싱크 전류를 제어하는 제1전류싱크부;및
    상기 전류보상부에 접속되어 상기 증폭부의 출력단의 싱크 전류를 제어하는 제2 전류싱크부를 포함하는
    버퍼 회로.
  12. 제10항에 있어서,
    상기 파워-업 동작 시에 활성화되는 파워-업 신호와 상기 입력전압 및 상기 출력전압을 인가받아 상기 파워-업 동작 시에 활성화되는 제어신호를 생성하기 위한 제어신호 생성부를 더 포함하고,
    상기 전류싱크부는 상기 제어신호에 의해 제어되는
    버퍼 회로.
  13. 제12항에 있어서,
    상기 제어신호 생성부는,
    상기 입력전압이 일정한 레벨만큼 증가된 기준입력전압 및 상기 출력전압의 전압 레벨을 비교하기 위한 레벨 비교부를 포함하며,
    상기 파워-업 신호 또는 상기 레벨 비교부에서 출력된 출력신호에 응답하여 상기 제어신호를 생성하는
    버퍼 회로.
  14. 제10항에 있어서,
    상기 증폭부는,
    상기 입력단의 입력전압과 상기 출력단의 출력전압을 비교하여 그 차이만큼 증폭된 전압을 상기 출력전압으로 출력하는 구동부;및
    외부에서 인가된 바이어스전압에 응답하여 구동되는 초기 전류싱크부를 포함하는
    버퍼 회로.
  15. 제14항에 있어서,
    상기 구동부는,
    상기 입력전압과 상기 출력전압을 비교하는 비교부;
    상기 비교부에서 출력된 출력신호에 따라 증폭된 상기 출력전압을 출력하는 출력부;및
    상기 출력부에서 발생된 상기 출력전압에 대응하는 전압레벨을 상기 비교부로 공급하는 피드백부를 포함하는
    버퍼 회로.
  16. 제14항에 있어서,
    상기 초기 전류싱크부는,
    상기 비교부에 접속되어 상기 비교부의 싱크 전류를 제어하는 제1초기 전류싱크부;및
    상기 출력부에 접속되어 상기 출력부의 싱크 전류를 제어하는 제2초기 전류싱크부를 포함하는
    버퍼 회로.
  17. 제10항에 있어서,
    상기 전류보상부는,
    상기 출력전압의 제어를 받는 구동 트랜지스터를 포함하는
    버퍼 회로.
  18. 제17항에 있어서,
    상기 구동 트랜지스터는 상기 입력전압을 인가받는 트랜지스터의 크기와 동일한 버퍼 회로.
  19. 제10항에 있어서,
    상기 입력전압은 고정전압인 버퍼 회로.
  20. 증폭부를 통해 입력전압과 피드백된 출력전압을 비교 증폭하여 상기 출력전압을 생성하는 단계; 및
    상기 입력전압이 가변되는 경우 및 파워-업 구간인 경우 중 적어도 어느 하나인 경우에,
    상기 증폭부의 출력단의 싱크 전류를 상기 입력전압의 가변에 대응하도록 제어하는 단계
    를 포함하는 버퍼 회로의 구동 방법.
KR1020140028317A 2014-03-11 2014-03-11 버퍼 회로 KR20150106169A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140028317A KR20150106169A (ko) 2014-03-11 2014-03-11 버퍼 회로
US14/498,623 US9438215B2 (en) 2014-03-11 2014-09-26 Buffer circuit for buffering and settling input voltage to target voltage level and operation method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140028317A KR20150106169A (ko) 2014-03-11 2014-03-11 버퍼 회로

Publications (1)

Publication Number Publication Date
KR20150106169A true KR20150106169A (ko) 2015-09-21

Family

ID=54070108

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140028317A KR20150106169A (ko) 2014-03-11 2014-03-11 버퍼 회로

Country Status (2)

Country Link
US (1) US9438215B2 (ko)
KR (1) KR20150106169A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0821819B2 (ja) * 1990-08-30 1996-03-04 三洋電機株式会社 増幅回路
US5362992A (en) * 1992-06-01 1994-11-08 National Semiconductor Corporation Electronic control of peak detector response time
US7049857B2 (en) * 2002-01-17 2006-05-23 International Business Machines Corporation Asymmetric comparator for low power applications
KR100753151B1 (ko) 2005-04-22 2007-08-30 삼성전자주식회사 출력 버퍼용 연산 증폭기 및 이를 이용한 신호 처리 회로
KR100951668B1 (ko) 2008-10-14 2010-04-07 주식회사 하이닉스반도체 반도체 메모리 장치의 버퍼

Also Published As

Publication number Publication date
US20150263711A1 (en) 2015-09-17
US9438215B2 (en) 2016-09-06

Similar Documents

Publication Publication Date Title
US10423176B2 (en) Low-dropout regulators
JP5649857B2 (ja) レギュレータ回路
US8575986B2 (en) Level shift circuit and switching regulator using the same
US10175708B2 (en) Power supply device
JP2006146421A (ja) レギュレータ回路
US7652534B1 (en) Rail-to-rail operational amplifier capable of reducing current consumption
KR20160022819A (ko) 볼티지 레귤레이터
US7804360B2 (en) Dead-time locking circuit
US20150091647A1 (en) Reducing a settling time after a slew condition in an amplifier
US9337778B2 (en) Adaptive bias circuit and power amplifier
US7863969B2 (en) Power supply voltage dropping circuit using an N-channel transistor output stage
US8519773B2 (en) Power switch with one-shot discharge and increased switching speed
US8816774B2 (en) Power amplifier system
US11152896B2 (en) Multistage amplifier with current limiting circuit
US20110156673A1 (en) Internal power generating circuit and semiconductor device including the same
CN106843348B (zh) 电压调节器和包括该电压调节器的移动设备
USRE47432E1 (en) Output stage circuit
KR20150106169A (ko) 버퍼 회로
KR100821570B1 (ko) 고전압 발생 장치
JP2015028817A (ja) 半導体集積回路
US20240126317A1 (en) Low dropout regulator
US9263988B1 (en) Crystal oscillation circuit
US9690310B2 (en) Internal voltage generator of semiconductor device and method for driving the same
JP2016206818A (ja) 電圧レギュレータ、半導体装置、及び電圧レギュレータの電圧生成方法
CN115309231A (zh) 比较电路与负电压生成***

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid