KR20150097076A - 반도체장치 - Google Patents

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KR20150097076A
KR20150097076A KR1020140018202A KR20140018202A KR20150097076A KR 20150097076 A KR20150097076 A KR 20150097076A KR 1020140018202 A KR1020140018202 A KR 1020140018202A KR 20140018202 A KR20140018202 A KR 20140018202A KR 20150097076 A KR20150097076 A KR 20150097076A
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Abstract

반도체장치는 데이터스트로브신호를 분주하여 생성된 내부스트로브신호들에 응답하여 입력데이터를 정렬하여 제1 및 제2 정렬데이터를 생성하는 데이터정렬부; 클럭으로부터 생성된 내부클럭들에 응답하여 제어클럭을 생성하고, 상기 제어클럭으로부터 상기 내부스트로브신호들의 위상을 감지하여 선택신호를 생성하는 위상감지부; 및 상기 선택신호에 응답하여 상기 제1 및 제2 정렬데이터를 선택적으로 제1 및 제2 선택정렬데이터로 전달하는 데이터선택부를 포함한다.

Description

반도체장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체장치에 관한 것이다.
최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체장치들 사이에 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체장치들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것을 말한다. 데이터를 병렬화하기 위해서는 위상이 서로 다른 클럭, 즉, 다중위상(multi-phase)을 갖는 내부클럭이 반도체장치 내부에서 생성되어 데이터 입출력에 이용된다.
본 발명은 데이터스트로브신호를 분주하여 다중위상을 갖는 내부스트로브신호들을 생성하고, 내부클럭을 이용하여 직렬로 들어온 데이터를 병렬화하여 정렬하는 반도체장치를 제공한다.
이를 위해 본 발명은 데이터스트로브신호를 분주하여 생성된 내부스트로브신호들에 응답하여 입력데이터를 정렬하여 제1 및 제2 정렬데이터를 생성하는 데이터정렬부; 클럭으로부터 생성된 내부클럭들에 응답하여 제어클럭을 생성하고, 상기 제어클럭으로부터 상기 내부스트로브신호들의 위상을 감지하여 선택신호를 생성하는 위상감지부; 및 상기 선택신호에 응답하여 상기 제1 및 제2 정렬데이터를 선택적으로 제1 및 제2 선택정렬데이터로 전달하는 데이터선택부를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 데이터스트로브신호를 분주하여 생성된 내부스트로브신호들에 응답하여 입력데이터를 정렬하여 제1 및 제2 정렬데이터를 생성하는 데이터정렬부; 및 클럭으로부터 생성된 내부클럭들에 응답하여 제어클럭을 생성하고, 상기 제어클럭으로부터 상기 내부스트로브신호들의 위상을 감지하여 제1 래치신호, 제2 래치신호 및 선택신호를 생성하고, 상기 제1 래치신호 및 상기 제2 래치신호에 응답하여 내부데이터를 생성하기 위한 데이터입력클럭을 생성하는 데이터제어부를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 위상이 반전된 내부스트로브신호들이 생성되더라도 오류 없이 데이터를 입력받아 정렬할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 제어클럭생성부의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 반도체장치에 포함된 래치합성부의 일 실시예에 따른 도면이다.
도 4는 도 1에 도시된 반도체장치에 포함된 제1 시프팅부의 일 실시예에 따른 도면이다.
도 5는 도 1에 도시된 반도체장치에 포함된 제2 시프팅부의 일 실시예에 따른 도면이다.
도 6은 도 1에 도시된 반도체장치에 포함된 합성부의 일 실시예에 따른 도면이다.
도 7은 도 1에 도시된 반도체장치에 포함된 데이터선택부의 일 실시예에 따른 도면이다.
도 8은 도 1에 도시된 반도체장치에 포함된 내부데이터생성부의 일 실시예에 따른 도면이다.
도 9 및 도 10은 내부스트로브신호들이 정위상을 갖는 경우와 역위상을 갖는 경우를 설명하기 위한 타이밍도이다.
도 11 및 도 12은 내부스트로브신호들이 정위상을 갖는 경우와 역위상을 갖는 경우에 있어 선택신호와 데이터입력클럭들의 생성 동작을 설명하기 위한 타이밍도이다.
도 13 및 도 14는 내부스트로브신호들이 정위상을 갖는 경우와 역위상을 갖는 경우에 있어 정렬데이터 및 선택정렬데이터들의 생성 동작을 설명하기 위한 타이밍도이다.
도 15는 내부데이터들의 생성 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체장치는 내부스트로브신호생성부(1), 데이터제어부(2), 데이터정렬부(3), 데이터선택부(4) 및 내부데이터생성부(5)를 포함한다. 데이터제어부(2)는 위상감지부(21) 및 데이터입력클럭생성부(22)를 포함한다. 위상감지부(21)는 제어클럭생성부(211), 지연부(212) 및 래치합성부(213)를 포함한다.
내부스트로브신호생성부(1)는 데이터스트로브신호(DQS) 및 반전데이터스트로브신호(DQSB)를 분주하여 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)을 생성한다. 내부스트로브신호생성부(1)는 주파수 분주기로 구현될 수 있다. 제2 내부스트로브신호(QDQS)은 제1 내부스트로브신호(IDQS)보다 90°만큼 위상이 늦고, 제3 내부스트로브신호(IDQSB)은 제2 내부스트로브신호(QDQS)보다 90°만큼 위상이 늦으며, 제4 내부스트로브신호(QDQSB)은 제3 내부스트로브신호(IDQSB)보다 90°만큼 위상이 늦게 설정될 수 있다. 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)의 위상 및 주기는 실시예에 따라 다양하게 설정할 수 있다.
제어클럭생성부(211)는 클럭(CLK) 및 라이트레이턴시신호(WLS)에 응답하여 제어클럭(DCLK)을 생성한다. 라이트레이턴시신호(WLS)는 라이트레이턴시에 대한 정보를 포함한다. 제어클럭생성부(211)의 보다 구체적인 구성 및 동작에 대한 설명은 도 2를 참고하여 후술한다.
지연부(212)는 제2 내부스트로브신호(QDQS) 및 제4 내부스트로브신호(QDQSB)를 지연시켜 지연스트로브신호(QDQSD) 및 반전지연스트로브신호(QDQSBD)를 생성한다. 지연부(212)가 제2 내부스트로브신호(QDQS) 및 제4 내부스트로브신호(QDQSB)를 지연시키는 지연구간은 실시예에 따라서 다양하게 설정할 수 있다. 지연부(212)가 제2 내부스트로브신호(QDQS) 및 제4 내부스트로브신호(QDQSB)를 버퍼링하여 지연스트로브신호(QDQSD) 및 반전지연스트로브신호(QDQSBD)를 생성하도록 구현할 수도 있다. 실시예에 따라서, 지연부(212)는 제1 내부스트로브신호(IDQS) 및/또는 제3 내부스트로브신호(IDQSB)를 지연시키도록 구현될수도 있다.
래치합성부(213)는 제1 래치부(214), 제2 래치부(215) 및 선택신호생성부(216)를 포함한다. 제1 래치부(214)는 지연스트로브신호(QDQSD)에 동기하여 제어클럭(DCLK)을 래치하여 제1 래치신호(LAT1)를 생성한다. 제2 래치부(215)는 반전지연스트로브신호(QDQSBD)에 동기하여 제어클럭(DCLK)을 래치하여 제2 래치신호(LAT2)를 생성한다. 선택신호생성부(216)는 제1 래치신호(LAT1) 및 제2 래치신호(LAT2)에 응답하여 선택신호(SEL)를 생성한다. 래치합성부(213)의 보다 구체적인 구성 및 동작에 대한 설명은 도 3을 참고하여 후술한다.
데이터입력클럭생성부(22)는 제1 시프팅부(221), 제2 시프팅부(222) 및 합성부(223)를 포함한다. 제1 시프팅부(221)는 제1 래치신호(LAT1)를 시프팅하여 제1 시프팅신호(SHF1<1:2>)를 생성한다. 제2 시프팅부(222)는 제2 래치신호(LAT2)를 시프팅하여 제2 시프팅신호(SHF2<1:2>)를 생성한다. 합성부(223)는 제1 시프팅신호(SHF1<1:2>) 및 제2 시프팅신호(SHF2<1:2>)를 합성하여 제1 및 제2 데이터입력클럭(DINCLK<1:2>)을 생성한다. 제1 시프팅부(221), 제2 시프팅부(222) 및 합성부(223)의 보다 구체적인 구성 및 동작에 대한 설명은 도 4 내지 도 6을 참고하여 후술한다.
데이터정렬부(3)는 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)에 응답하여 데이터(DIN)를 정렬하여 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 생성한다. 데이터정렬부(3)가 데이터(DIN)를 정렬하는 방식은 실시예에 따라서 다양하게 구현될 수 있다.
데이터선택부(4)는 선택신호(SEL)의 레벨에 따라 제1 내지 제8 정렬데이터(ALIGN<1:8>)를 선택적으로 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)로 전달한다. 데이터선택부(4)의 보다 구체적인 구성 및 동작에 대한 설명은 도 7을 참고하여 후술한다.
내부데이터생성부(5)는 제1 및 제2 데이터입력클럭(DINCLK<1:2>)에 동기하여 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)를 래치하여 제1 내지 제8 내부데이터(IDATA<1:8>)를 생성한다. 내부데이터생성부(5)의 보다 구체적인 구성 및 동작에 대한 설명은 도 8을 참고하여 후술한다.
도 2를 참고하면 제어클럭생성부(211)는 내부클럭생성부(217) 및 에지감지부(218)를 포함한다. 내부클럭생성부(217)는 클럭(CLK) 및 라이트레이턴시신호(WLS)를 입력받아, 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)을 생성한다. 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)은 각각 라이트커맨드(미도시)가 입력되고 라이트레이턴시가 경과된 시점부터 클럭(CLK)의 정수배만큼의 주기가 경과된 시점에서 발생한다. 본 실시예에서, 제1 내부클럭(ICLK1)은 라이트커맨드(미도시)가 입력되고 라이트레이턴시가 경과된 시점부터 클럭(CLK)의 1주기 구간이 경과된 시점에서 발생하고, 제2 내부클럭(ICLK2)은 라이트커맨드(미도시)가 입력되고 라이트레이턴시가 경과된 시점부터 클럭(CLK)의 2주기 구간이 경과된 시점에서 발생된다. 에지감지부(218)는 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)에 응답하여 제어클럭(DCLK)을 생성한다. 본 실시예에서 에지감지부(218)는 제1 내부클럭(ICLK1)의 라이징에지(로직로우레벨에서 로직하이레벨로 천이하는 시점)에서부터 제2 내부클럭(ICLK2)의 라이징에지까지의 구간을 펄스폭으로 갖는 제어클럭(DCLK)을 생성한다. 제어클럭(DCLK)은 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)의 위상 차이, 좀 더 구체적으로는 라이징에지 차이에 의해 발생하므로, PVT(Process, Voltage, Temperature) 변동에 따라 제1 내부클럭(ICLK1) 및 제2 내부클럭(ICLK2)의 위상에 왜곡이 발생하더라도 정상적으로 생성된다.
도 3을 참고하여 래치합성부(213)의 구성을 보다 구체적으로 살펴보면 다음과 같다. 제1 래치부(214) 및 제2 래치부(215)는 플립플롭으로 구현될 수 있다. 제1 래치부(214)는 지연스트로브신호(QDQSD)의 라이징에지에 동기하여 제어클럭(DCLK)을 래치하여 제1 래치신호(LAT1)를 생성한다. 제2 래치부(215)는 반전지연스트로브신호(QDQSBD)의 라이징에지에서 제어클럭(DCLK)을 래치하여 제2 래치신호(LAT2)를 생성한다. 선택신호생성부(216)는 로직하이레벨의 제1 래치신호(LAT1)가 입력되는 경우 로직하이레벨로 설정되는 선택신호(SEL)를 생성한다. 선택신호생성부(216)는 로직하이레벨의 제2 래치신호(LAT2)가 입력되는 경우 로직로우레벨로 설정되는 선택신호(SEL)를 생성한다.
도 4를 참고하면 제1 시프팅부(221)는 제1 래치(224), 제2 래치(225) 및 제3 래치(226)를 포함한다. 제1 래치(224), 제2 래치(225) 및 제3 래치(226)는 플립플롭으로 구현될 수 있다. 제1 래치(224)는 반전지연스트로브신호(QDQSBD)의 라이징에지에 동기하여 제1 래치신호(LAT1)를 래치하여 출력한다. 제2 래치(225)는 지연스트로브신호(QDQSD)의 라이징에지에 동기하여 제1 래치(224)의 출력신호를 래치하여 제1 시프팅신호의 첫번째 비트(SHF1<1>)로 출력한다. 제3 래치(226)는 반전지연스트로브신호(QDQSBD)의 라이징에지에 동기하여 제2 래치(225)의 출력신호를 래치하여 제1 시프팅신호의 두번째 비트(SHF1<2>)로 출력한다.
도 5를 참고하면 제2 시프팅부(222)는 제4 래치(227), 제5 래치(228) 및 제6 래치(229)를 포함한다. 제4 래치(227), 제5 래치(228) 및 제6 래치(229)는 플립플롭으로 구현될 수 있다. 제4 래치(227)는 지연스트로브신호(QDQSD)의 라이징에지에 동기하여 제2 래치신호(LAT2)를 래치하여 출력한다. 제5 래치(228)는 반전지연스트로브신호(QDQSBD)의 라이징에지에 동기하여 제4 래치(227)의 출력신호를 래치하여 제2 시프팅신호의 첫번째 비트(SHF2<1>)로 출력한다. 제6 래치(229)는 지연스트로브신호(QDQSD)의 라이징에지에 동기하여 제5 래치(228)의 출력신호를 래치하여 제2 시프팅신호의 두번째 비트(SHF2<2>)로 출력한다.
도 6을 참고하면 합성부(223)는 제1 논리부(231) 및 제2 논리부(232)를 포함한다. 제1 논리부(231)는 제1 시프팅신호의 첫번째 비트(SHF1<1>) 및 제2 시프팅신호의 첫번째 비트(SHF2<1>)를 입력받아 논리합 연산을 수행하여 제1 데이터입력클럭(DINCLK<1>)을 생성한다. 제2 논리부(232)는 제1 시프팅신호의 두번째 비트(SHF1<2>) 및 제2 시프팅신호의 두번째 비트(SHF2<2>)를 입력받아 논리합 연산을 수행하여 제2 데이터입력클럭(DINCLK<2>)을 생성한다.
도 7을 참고하면 데이터선택부(4)는 제1 선택부(41) 및 제2 선택부(42)를 포함한다. 제1 선택부(41)는 선택신호(SEL)가 로직하이레벨인 경우 제1 정렬데이터그룹(ALIGN<1,2,5,6>)을 제1 선택정렬데이터그룹(ALIGNSEL<1,2,5,6>)으로 전달한다. 제1 선택부(41)는 선택신호(SEL)가 로직로우레벨인 경우 제2 정렬데이터그룹(ALIGN<3,4,7,8>)을 제1 선택정렬데이터그룹(ALIGNSEL<1,2,5,6>)으로 전달한다. 제2 선택부(42)는 선택신호(SEL)가 로직하이레벨인 경우 제2 정렬데이터그룹(ALIGN<3,4,7,8>)을 제2 선택정렬데이터그룹(ALIGNSEL<3,4,7,8>)으로 전달한다. 제2 선택부(42)는 선택신호(SEL)가 로직로우레벨인 경우 제1 선택정렬데이터그룹(ALIGNSEL<1,2,5,6>)을 제2 선택정렬데이터그룹(ALIGNSEL<3,4,7,8>)으로 전달한다. 제1 정렬데이터그룹(ALIGN<1,2,5,6>)에는 제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제5 정렬데이터(ALIGN<5>) 및 제6 정렬데이터(ALIGN<6>)가 포함된다. 제2 정렬데이터그룹(ALIGN<3,4,7,8>)에는 제3 정렬데이터(ALIGN<3>), 제4 정렬데이터(ALIGN<4>), 제7 정렬데이터(ALIGN<7>) 및 제8 정렬데이터(ALIGN<8>)가 포함된다. 제1 선택정렬데이터그룹(ALIGNSEL<1,2,5,6>)에는 제1 선택정렬데이터(ALIGNSEL<1>), 제2 선택정렬데이터(ALIGNSEL<2>), 제5 선택정렬데이터(ALIGNSEL<5>) 및 제6 선택정렬데이터(ALIGNSEL<6>)가 포함된다. 제2 선택정렬데이터그룹(ALIGNSEL<3,4,7,8>)에는 제3 선택정렬데이터(ALIGNSEL<3>), 제4 선택정렬데이터(ALIGNSEL<4>), 제7 선택정렬데이터(ALIGNSEL<7>) 및 제8 선택정렬데이터(ALIGNSEL<8>)가 포함된다.
도 8을 참고하면 내부데이터생성부(5)는 제1 내부데이터생성부(51) 및 제2 내부데이터생성부(52)를 포함한다. 제1 내부데이터생성부(51)는 제1 데이터입력클럭(DINCLK<1>)에 동기하여 제1 선택정렬데이터그룹(ALIGNSEL<1,2,5,6>)을 래치하여 제1 내부데이터그룹(IDATA<1,2,5,6>)을 생성한다. 제2 내부데이터생성부(52)는 제2 데이터입력클럭(DINCLK<2>)에 동기하여 제2 선택정렬데이터그룹(ALIGNSEL<3,4,7,8>)을 래치하여 제2 내부데이터그룹(IDATA<3,4,7,8>)을 생성한다. 제1 내부데이터그룹(IDATA<1,2,5,6>)에는 제1 내부데이터(IDATA<1>), 제2 내부데이터(IDATA<2>), 제5 내부데이터(IDATA<5>) 및 제6 내부데이터(IDATA<6>)가 포함된다. 제2 내부데이터그룹(IDATA<3,4,7,8>)에는 제3 내부데이터(IDATA<3>), 제4 내부데이터(IDATA<4>), 제7 내부데이터(IDATA<7>) 및 제8 내부데이터(IDATA<8>)가 포함된다.
도 9 및 도 10을 참고하여 데이터(DIN)가 입력될 때 내부스트로브신호들이 정위상으로 생성되는 경우와 역위상으로 생성되는 경우를 나누어 살펴보면 다음과 같다. 도 9를 참고하면 라이트커맨드(WT)가 입력된 후 라이트레이턴시(WL) 및 tDQSS만큼의 구간이 경과된 시점부터 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 정위상으로 생성되는 경우를 확인할 수 있다. 즉, t11, t12, t13 및 t14 시점에서 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 순차적으로 발생하는 것을 내부스트로브신호들이 정위상으로 생성되는 경우로 정의한다. 도 10을 참고하면 라이트커맨드(WT)가 입력된 후 라이트레이턴시(WL) 및 tDQSS만큼의 구간이 경과된 시점부터 제1 내부스트로브신호(IDQS), 제2 내부스트로브신호(QDQS), 제3 내부스트로브신호(IDQSB) 및 제4 내부스트로브신호(QDQSB)가 역위상으로 생성되는 경우를 확인할 수 있다. 즉, t21, t22, t23 및 t24 시점에서 제3 내부스트로브신호(IDQSB), 제4 내부스트로브신호(QDQSB), 제1 내부스트로브신호(IDQS) 및 제2 내부스트로브신호(QDQS)가 순차적으로 발생하는 것을 내부스트로브신호들이 역위상으로 생성되는 경우로 정의한다. 본 실시예에서 라이트레이턴시(WL)는 2로 설정되고, tDQSS는 1tCK로 설정된 경우를 가정한다. tDQSS는 데이터스트로브신호(DQS)와 클럭(CLK) 간의 도메인 크로싱 마진에 대한 스펙을 나타낸다.
도 11을 참고하면 내부스트로브신호들이 정위상으로 생성되는 경우에 있어 선택신호(SEL)와, 제1 및 제2 데이터입력클럭(DINCLK<1:2>)의 생성동작을 확인할 수 있다. 제어클럭(DCLK)은 제1 내부클럭(ICLK1)의 라이징에지가 발생하는 t31 시점에서부터 제2 내부클럭(ICLK2)의 라이징에지가 발생하는 t33 시점까지의 구간동안 로직하이레벨로 발생한다. t32 시점에서 지연스트로브신호(QDQSD)의 라이징에지에 동기하여 제1 래치신호(LAT1)의 로직하이레벨 펄스가 생성된다. 제1 래치신호(LAT1)에 의해 선택신호(SEL)는 로직하이레벨로 설정된다. 제1 데이터입력클럭(DINCLK<1>)은 제1 래치신호(LAT1)가 지연스트로브신호(QDQSD)의 1 주기 구간만큼 시프팅되어 t34 시점에서 발생한다. 제2 데이터입력클럭(DINCLK<2>)은 제1 래치신호(LAT1)가 지연스트로브신호(QDQSD)의 1.5 주기 구간만큼 시프팅되어 t35 시점에서 발생한다. 본 실시예에서, 제1 데이터입력클럭(DINCLK<1>)이 발생하는 t34 시점은 데이터(DIN)의 여섯번째 신호가 입력되는 시점이고, 제2 데이터입력클럭(DINCLK<2>)이 발생하는 t35 시점은 데이터(DIN)의 여덟번째 신호가 입력되는 시점으로 설정되었으나, 실시예에 따라서 다르게 설정될 수도 있다.
도 12를 참고하면 내부스트로브신호들이 역위상으로 생성되는 경우에 있어 선택신호(SEL)와, 제1 및 제2 데이터입력클럭(DINCLK<1:2>)의 생성동작을 확인할 수 있다. 제어클럭(DCLK)은 t41 시점에서부터 t43 시점까지의 구간동안 로직하이레벨로 발생한다. t42 시점에서 반전지연스트로브신호(QDQSBD)의 라이징에지에 동기하여 제2 래치신호(LAT2)의 로직하이레벨 펄스가 생성된다. 제2 래치신호(LAT2)에 의해 선택신호(SEL)는 로직로우레벨로 설정된다. 제1 데이터입력클럭(DINCLK<1>)은 제2 래치신호(LAT2)가 반전지연스트로브신호(QDQSBD)의 1 주기 구간만큼 시프팅되어 t44 시점에서 발생한다. 제2 데이터입력클럭(DINCLK<2>)은 제2 래치신호(LAT2)가 반전지연스트로브신호(QDQSBD)의 1.5 주기 구간만큼 시프팅되어 t45 시점에서 발생한다. 본 실시예에서, 제1 데이터입력클럭(DINCLK<1>)이 발생하는 t44 시점은 데이터(DIN)의 여섯번째 신호가 입력되는 시점이고, 제2 데이터입력클럭(DINCLK<2>)이 발생하는 t45 시점은 데이터(DIN)의 여덟번째 신호가 입력되는 시점으로 설정되었으나, 실시예에 따라서 다르게 설정될 수도 있다.
도 13을 참고하면 내부스트로브신호들이 정위상으로 생성되는 경우에 있어 제1 내지 제8 정렬데이터(ALIGN<1:8>) 및 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)의 생성 동작을 확인할 수 있다.
제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제3 정렬데이터(ALIGN<3>) 및 제4 정렬데이터(ALIGN<4>)는 클럭(CLK)에 동기하여 데이터(DIN)를 순차적으로 래치하여 생성된다. 제1 정렬데이터(ALIGN<1>)는 t51 시점에서 데이터(DIN)의 첫번째 신호를 래치하고, t55 시점에서 데이터(DIN)의 다섯번째 신호를 래치한다. 제2 정렬데이터(ALIGN<2>)는 t52 시점에서 데이터(DIN)의 두번째 신호를 래치하고, t56 시점에서 데이터(DIN)의 여섯번째 신호를 래치한다. 제3 정렬데이터(ALIGN<3>)는 t53 시점에서 데이터(DIN)의 세번째 신호를 래치하고, t57 시점에서 데이터(DIN)의 일곱번째 신호를 래치한다. 제4 정렬데이터(ALIGN<4>)는 t54 시점에서 데이터(DIN)의 네번째 신호를 래치하고, t58 시점에서 데이터(DIN)의 여덟번째 신호를 래치한다. 제1 정렬데이터(ALIGN<1>)를 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 그 결과, 제5 정렬데이터(ALIGN<5>)는 t54 시점에서 데이터(DIN)의 첫번째 신호를 래치하고, t58 시점에서 데이터(DIN)의 다섯번째 신호를 래치한다. 제6 정렬데이터(ALIGN<6>)는 t54 시점에서 데이터(DIN)의 두번째 신호를 래치하고, t58 시점에서 데이터(DIN)의 여섯번째 신호를 래치한다. 제7 정렬데이터(ALIGN<7>)는 t56 시점에서 데이터(DIN)의 세번째 신호를 래치하고, t60 시점에서 데이터(DIN)의 일곱번째 신호를 래치한다. 제8 정렬데이터(ALIGN<8>)는 t56 시점에서 데이터(DIN)의 네번째 신호를 래치하고, t59 시점에서 데이터(DIN)의 여덟번째 신호를 래치한다.
내부스트로브신호들이 정위상으로 생성되어 선택신호(SEL)가 로직하이레벨이므로, 제1 정렬데이터그룹(ALIGN<1,2,5,6>)이 제1 선택정렬데이터그룹(ALIGNSEL<1,2,5,6>)으로 전달되고, 제2 정렬데이터그룹(ALIGN<3,4,7,8>)이 제2 선택정렬데이터그룹(ALIGNSEL<3,4,7,8>)으로 전달된다. 좀 더 구체적으로, 제1 정렬데이터(ALIGN<1>)가 제1 선택정렬데이터(ALIGNSEL<1>)로 전달되고, 제2 정렬데이터(ALIGN<2>)가 제2 선택정렬데이터(ALIGNSEL<2>)로 전달되며, 제3 정렬데이터(ALIGN<3>)가 제3 선택정렬데이터(ALIGNSEL<3>)로 전달되고, 제4 정렬데이터(ALIGN<4>)가 제4 선택정렬데이터(ALIGNSEL<4>)로 전달되며, 제5 정렬데이터(ALIGN<5>)가 제5 선택정렬데이터(ALIGNSEL<5>)로 전달되고, 제6 정렬데이터(ALIGN<6>)가 제6 선택정렬데이터(ALIGNSEL<6>)로 전달되며, 제7 정렬데이터(ALIGN<7>)가 제7 선택정렬데이터(ALIGNSEL<7>)로 전달되고, 제8 정렬데이터(ALIGN<8>)가 제8 선택정렬데이터(ALIGNSEL<8>)로 전달된다.
도 14를 참고하면 내부스트로브신호들이 역위상으로 생성되는 경우에 있어 제1 내지 제8 정렬데이터(ALIGN<1:8>) 및 제1 내지 제8 선택정렬데이터(ALIGNSEL<1:8>)의 생성 동작을 확인할 수 있다.
제1 정렬데이터(ALIGN<1>), 제2 정렬데이터(ALIGN<2>), 제3 정렬데이터(ALIGN<3>) 및 제4 정렬데이터(ALIGN<4>)는 클럭(CLK)에 동기하여 데이터(DIN)를 순차적으로 래치하여 생성된다. 제3 정렬데이터(ALIGN<3>)는 t61 시점에서 데이터(DIN)의 첫번째 신호를 래치하고, t65 시점에서 데이터(DIN)의 다섯번째 신호를 래치한다. 제4 정렬데이터(ALIGN<4>)는 t62 시점에서 데이터(DIN)의 두번째 신호를 래치하고, t66 시점에서 데이터(DIN)의 여섯번째 신호를 래치한다. 제1 정렬데이터(ALIGN<1>)는 t63 시점에서 데이터(DIN)의 세번째 신호를 래치하고, t67 시점에서 데이터(DIN)의 일곱번째 신호를 래치한다. 제2 정렬데이터(ALIGN<2>)는 t64 시점에서 데이터(DIN)의 네번째 신호를 래치하고, t68 시점에서 데이터(DIN)의 여덟번째 신호를 래치한다. 제1 정렬데이터(ALIGN<1>)를 지연시켜 제5 정렬데이터(ALIGN<5>)를 생성하고, 제2 정렬데이터(ALIGN<2>)를 지연시켜 제6 정렬데이터(ALIGN<6>)를 생성하며, 제3 정렬데이터(ALIGN<3>)를 지연시켜 제7 정렬데이터(ALIGN<7>)를 생성하고, 제4 정렬데이터(ALIGN<4>)를 지연시켜 제8 정렬데이터(ALIGN<8>)를 생성한다. 그 결과, 제7 정렬데이터(ALIGN<7>)는 t64 시점에서 데이터(DIN)의 첫번째 신호를 래치하고, t68 시점에서 데이터(DIN)의 다섯번째 신호를 래치한다. 제8 정렬데이터(ALIGN<8>)는 t64 시점에서 데이터(DIN)의 두번째 신호를 래치하고, t68 시점에서 데이터(DIN)의 여섯번째 신호를 래치한다. 제5 정렬데이터(ALIGN<5>)는 t66 시점에서 데이터(DIN)의 세번째 신호를 래치하고, t69 시점에서 데이터(DIN)의 일곱번째 신호를 래치한다. 제6 정렬데이터(ALIGN<6>)는 t66 시점에서 데이터(DIN)의 네번째 신호를 래치하고, t69 시점에서 데이터(DIN)의 여덟번째 신호를 래치한다.
내부스트로브신호들이 역위상으로 생성되어 선택신호(SEL)가 로직로우레벨이므로, 제1 정렬데이터그룹(ALIGN<1,2,5,6>)이 제2 선택정렬데이터그룹(ALIGNSEL<3,4,7,8>)으로 전달되고, 제2 정렬데이터그룹(ALIGN<3,4,7,8>)이 제1 선택정렬데이터그룹(ALIGNSEL<1,2,5,6>)으로 전달된다. 좀 더 구체적으로, 제1 정렬데이터(ALIGN<1>)가 제3 선택정렬데이터(ALIGNSEL<3>)로 전달되고, 제2 정렬데이터(ALIGN<2>)가 제4 선택정렬데이터(ALIGNSEL<4>)로 전달되며, 제5 정렬데이터(ALIGN<5>)가 제7 선택정렬데이터(ALIGNSEL<7>)로 전달되고, 제6 정렬데이터(ALIGN<6>)가 제8 선택정렬데이터(ALIGNSEL<8>)로 전달되며, 제3 정렬데이터(ALIGN<3>)가 제1 선택정렬데이터(ALIGNSEL<1>)로 전달되고, 제4 정렬데이터(ALIGN<4>)가 제2 선택정렬데이터(ALIGNSEL<2>)로 전달되며, 제7 정렬데이터(ALIGN<7>)가 제5 선택정렬데이터(ALIGNSEL<5>)로 전달되고, 제8 정렬데이터(ALIGN<8>)가 제6 선택정렬데이터(ALIGNSEL<6>)로 전달된다.
도 15를 참고하면 제1 내지 제8 내부데이터(IDATA<1:8>)의 생성동작을 확인할 수 있다. t71 시점에서 데이터(DIN)가 입력되는 경우 제1 내지 제3 선택정렬데이터(ALIGNSEL<1:8>)가 정렬되고, t72 시점에서 제1 데이터입력클럭(DINCLK<1>)이 생성되고, t73 시점에서 제2 데이터입력클럭(DINCLK<2>)이 생성된다. 제1 내지 제3 선택정렬데이터(ALIGNSEL<1:8>)가 정렬되는 동작 및 제1 데이터입력클럭(DINCLK<1>) 및 제2 데이터입력클럭(DINCLK<2>)이 생성되는 동작은 앞서, 도 11 내지 도 14를 참고하여 구체적으로 설명하였다.
제1 내부데이터(IDATA<1>)는 t72 시점에서 제1 데이터입력클럭(DINCLK<1>)에 동기하여 제1 선택정렬데이터(ALIGNSEL<1>)의 두번째 신호를 래치하여 생성된다. 제2 내부데이터(IDATA<2>)는 t72 시점에서 제1 데이터입력클럭(DINCLK<1>)에 동기하여 제2 선택정렬데이터(ALIGNSEL<2>)의 두번째 신호를 래치하여 생성된다. 제5 내부데이터(IDATA<5>)는 t72 시점에서 제1 데이터입력클럭(DINCLK<1>)에 동기하여 제5 선택정렬데이터(ALIGNSEL<5>)의 첫번째 신호를 래치하여 생성된다. 제6 내부데이터(IDATA<6>)는 t72 시점에서 제1 데이터입력클럭(DINCLK<1>)에 동기하여 제6 선택정렬데이터(ALIGNSEL<6>)의 첫번째 신호를 래치하여 생성된다. 제3 내부데이터(IDATA<3>)는 t73 시점에서 제2 데이터입력클럭(DINCLK<2>)에 동기하여 제3 선택정렬데이터(ALIGNSEL<3>)의 두번째 신호를 래치하여 생성된다. 제4 내부데이터(IDATA<4>)는 t73 시점에서 제2 데이터입력클럭(DINCLK<2>)에 동기하여 제4 선택정렬데이터(ALIGNSEL<4>)의 두번째 신호를 래치하여 생성된다. 제7 내부데이터(IDATA<7>)는 t73 시점에서 제2 데이터입력클럭(DINCLK<2>)에 동기하여 제7 선택정렬데이터(ALIGNSEL<7>)의 첫번째 신호를 래치하여 생성된다. 제8 내부데이터(IDATA<8>)는 t73 시점에서 제2 데이터입력클럭(DINCLK<2>)에 동기하여 제8 선택정렬데이터(ALIGNSEL<8>)의 첫번째 신호를 래치하여 생성된다.
이상 살펴본 바와 같이, 본 실시예에 따른 반도체장치는 멀티위상을 갖는 내부스트로브들이 정위상으로 생성된 경우와 역위상으로 생성된 경우를 가정하여 데이터들을 각각 정렬시키고, 정렬된 데이터들을 위상이 반전된 데이터들을 포함하는 그룹으로 나누어 선택적으로 전달함으로써, 내부스트로브신호의 위상에 관계없이 오류없이 데이터를 입력받아 정렬할 수 있다.
1: 내부스트로브신호생성부 2: 데이터제어부
3: 데이터정렬부 4: 데이터선택부
5: 내부데이터생성부 21: 위상감지부
22: 데이터입력클럭생성부 211: 제어클럭생성부
212: 지연부 213: 래치합성부
214: 제1 래치부 215: 제2 래치부
216: 선택신호생성부 221: 제1 시프팅부
222: 제2 시프팅부 223: 합성부
217: 내부클럭생성부 218: 에지감지부
224~226: 제1 내지 제3 래치 227~229: 제4 내지 제6 래치
231: 제1 논리부 232: 제2 논리부
41: 제1 선택부 42: 제2 선택부
51: 제1 내부데이터생성부 52: 제2 내부데이터생성부

Claims (20)

  1. 데이터스트로브신호를 분주하여 생성된 내부스트로브신호들에 응답하여 입력데이터를 정렬하여 제1 및 제2 정렬데이터를 생성하는 데이터정렬부;
    클럭으로부터 생성된 내부클럭들에 응답하여 제어클럭을 생성하고, 상기 제어클럭으로부터 상기 내부스트로브신호들의 위상을 감지하여 선택신호를 생성하는 위상감지부; 및
    상기 선택신호에 응답하여 상기 제1 및 제2 정렬데이터를 선택적으로 제1 및 제2 선택정렬데이터로 전달하는 데이터선택부를 포함하는 반도체장치.
  2. 제 1 항에 있어서, 상기 위상감지부는
    상기 클럭으로부터 제1 내부클럭 및 제2 내부클럭을 생성하고, 상기 제1 내부클럭 및 상기 제2 내부클럭의 위상차로부터 상기 제어클럭을 생성하는 제어클럭생성부를 포함하는 반도체장치.
  3. 제 2 항에 있어서, 상기 제1 및 제2 내부클럭은 각각 라이트커맨드가 입력된 후 라이트레이턴시가 경과된 시점부터 상기 클럭의 정수배 구간이 경과된 시점에서 기설정된 펄스폭으로 발생하는 반도체장치.
  4. 제 2 항에 있어서, 상기 제어클럭은 상기 제1 내부클럭의 라이징에지부터 상기 제2 내부클럭의 라이징에지까지의 구간을 펄스폭으로 갖도록 생성되는 반도체장치.
  5. 제 2 항에 있어서, 상기 위상감지부는
    상기 내부스트로브신호들을 지연시켜 지연스트로브신호 및 반전지연스트로브신호를 생성하는 지연부를 더 포함하는 반도체장치.
  6. 제 5 항에 있어서, 상기 위상감지부는
    상기 지연스트로브신호 및 상기 반전지연스트로브신호에 동기하여 상기 제어클럭을 래치하여 제1 및 제2 래치신호를 생성하고, 상기 제1 및 제2 래치신호에 응답하여 상기 선택신호를 생성하는 래치합성부를 더 포함하는 반도체장치.
  7. 제 6 항에 있어서, 상기 래치합성부는
    상기 지연스트로브신호에 동기하여 상기 제어클럭을 래치하여 상기 제1 래치신호를 생성하는 제1 래치부;
    상기 반전지연스트로브신호에 동기하여 상기 제어클럭을 래치하여 상기 제2 래치신호를 생성하는 제2 래치부; 및
    상기 제1 래치신호 및 상기 제2 래치신호를 합성하여 상기 선택신호를 생성하는 선택신호생성부를 포함하는 반도체장치.
  8. 제 6 항에 있어서,
    상기 제1 및 제2 래치신호를 시프팅하여 제1 및 제2 시프팅신호를 생성하고, 상기 제1 및 제2 시프팅신호에 응답하여 데이터입력클럭을 생성하는 데이터입력클럭생성부를 더 포함하는 반도체장치.
  9. 제 8 항에 있어서, 상기 데이터입력클럭생성부는
    상기 제1 래치신호를 시프팅하여 상기 제1 시프팅신호를 생성하는 제1 시프팅부;
    상기 제2 래치신호를 시프팅하여 상기 제2 시프팅신호를 생성하는 제2 시프팅부; 및
    상기 제1 및 제2 시프팅신호를 합성하여 상기 데이터입력클럭을 생성하는 합성부를 포함하는 반도체장치.
  10. 제 8 항에 있어서,
    상기 데이터입력클럭에 응답하여 상기 제1 및 제2 선택정렬데이터를 래치하여 내부데이터를 생성하는 내부데이터생성부를 더 포함하는 반도체장치.
  11. 제 6 항에 있어서, 상기 선택신호는 상기 제1 래치신호에 응답하여 제1 레벨로 설정되고, 상기 제2 래치신호에 응답하여 제2 레벨로 설정되는 반도체장치.
  12. 제 11 항에 있어서, 상기 데이터선택부는 상기 선택신호가 상기 제1 레벨로 설정되는 경우 상기 제1 정렬데이터를 상기 제1 선택정렬데이터로 전달하고, 상기 제2 정렬데이터를 상기 제2 선택정렬데이터로 전달하며, 상기 선택신호가 상기 제2 레벨로 설정되는 경우 상기 제1 정렬데이터를 상기 제2 선택정렬데이터로 전달하고, 상기 제2 정렬데이터를 상기 제1 선택정렬데이터로 전달하는 반도체장치.
  13. 데이터스트로브신호를 분주하여 생성된 내부스트로브신호들에 응답하여 입력데이터를 정렬하여 제1 및 제2 정렬데이터를 생성하는 데이터정렬부; 및
    클럭으로부터 생성된 내부클럭들에 응답하여 제어클럭을 생성하고, 상기 제어클럭으로부터 상기 내부스트로브신호들의 위상을 감지하여 제1 래치신호, 제2 래치신호 및 선택신호를 생성하고, 상기 제1 래치신호 및 상기 제2 래치신호에 응답하여 내부데이터를 생성하기 위한 데이터입력클럭을 생성하는 데이터제어부를 포함하는 반도체장치.
  14. 제 13 항에 있어서, 상기 데이터제어부는
    상기 클럭으로부터 제1 내부클럭 및 제2 내부클럭을 생성하고, 상기 제1 내부클럭 및 상기 제2 내부클럭의 위상차로부터 상기 제어클럭을 생성하는 제어클럭생성부를 포함하는 반도체장치.
  15. 제 14 항에 있어서, 상기 제1 및 제2 내부클럭은 각각 라이트커맨드가 입력된 후 라이트레이턴시가 경과된 시점부터 상기 클럭의 정수배 구간이 경과된 시점에서 기설정된 펄스폭으로 발생하는 반도체장치.
  16. 제 14 항에 있어서, 상기 제어클럭은 상기 제1 내부클럭의 라이징에지부터 상기 제2 내부클럭의 라이징에지까지의 구간을 펄스폭으로 갖도록 생성되는 반도체장치.
  17. 제 13 항에 있어서, 상기 데이터제어부는
    상기 내부스트로브신호들을 지연시켜 지연스트로브신호 및 반전지연스트로브신호를 생성하는 지연부; 및
    상기 지연스트로브신호 및 상기 반전지연스트로브신호에 동기하여 상기 제어클럭을 래치하여 상기 제1 및 제2 래치신호를 생성하고, 상기 제1 및 제2 래치신호에 응답하여 상기 선택신호를 생성하는 래치합성부를 더 포함하는 반도체장치.
  18. 제 13 항에 있어서, 상기 데이터제어부는
    상기 제1 및 제2 래치신호를 시프팅하여 제1 및 제2 시프팅신호를 생성하고, 상기 제1 및 제2 시프팅신호에 응답하여 상기 데이터입력클럭을 생성하는 데이터입력클럭생성부를 더 포함하는 반도체장치.
  19. 제 13 항에 있어서,
    상기 선택신호에 응답하여 상기 제1 및 제2 정렬데이터를 선택적으로 제1 및 제2 선택정렬데이터로 전달하는 데이터선택부를 더 포함하는 반도체장치.
  20. 제 13 항에 있어서,
    상기 데이터입력클럭에 응답하여 상기 제1 및 제2 선택정렬데이터를 래치하여 내부데이터를 생성하는 내부데이터생성부를 더 포함하는 반도체장치.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170047459A (ko) * 2015-10-22 2017-05-08 에스케이하이닉스 주식회사 데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치
KR20180131861A (ko) * 2017-06-01 2018-12-11 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20220053831A (ko) * 2020-10-23 2022-05-02 인테그레이티드 실리콘 솔루션, 인크. 내부 래치 회로 및 이의 래치 신호 생성 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9459931B2 (en) * 2014-01-06 2016-10-04 International Business Machines Corporation Administering a lock for resources in a distributed computing environment
US10447461B2 (en) * 2015-12-01 2019-10-15 Infineon Technologies Austria Ag Accessing data via different clocks
KR102647421B1 (ko) * 2016-10-06 2024-03-14 에스케이하이닉스 주식회사 반도체장치
US10586577B2 (en) * 2016-12-15 2020-03-10 SK Hynix Inc. Semiconductor apparatus, semiconductor system, and training method
KR102681255B1 (ko) * 2017-01-31 2024-07-03 에스케이하이닉스 주식회사 집적회로
KR20190009534A (ko) * 2017-07-19 2019-01-29 에스케이하이닉스 주식회사 반도체장치
KR102414257B1 (ko) * 2017-07-20 2022-06-29 에스케이하이닉스 주식회사 전자장치
US10930709B2 (en) 2017-10-03 2021-02-23 Lockheed Martin Corporation Stacked transparent pixel structures for image sensors
KR102392903B1 (ko) * 2017-10-23 2022-05-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US10607671B2 (en) * 2018-02-17 2020-03-31 Micron Technology, Inc. Timing circuit for command path in a memory device
KR102570959B1 (ko) * 2018-09-18 2023-08-28 에스케이하이닉스 주식회사 집적 회로
US10522204B1 (en) * 2018-11-07 2019-12-31 Realtek Semiconductor Corporation Memory signal phase difference calibration circuit and method
CN111010148B (zh) * 2019-12-19 2023-08-18 西安紫光国芯半导体有限公司 一种高频dram的上升沿触发脉冲生成器及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990056802A (ko) * 1997-12-29 1999-07-15 구본준 위상 비교 회로
KR100865328B1 (ko) * 2006-11-28 2008-10-27 삼성전자주식회사 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법
US20110085387A1 (en) * 2008-02-05 2011-04-14 Hynix Semiconductor, Inc. Semiconductor memory apparatus with clock and data strobe phase detection
JP2011258302A (ja) * 2010-06-09 2011-12-22 Hynix Semiconductor Inc データ入力回路

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4181847B2 (ja) * 2002-10-25 2008-11-19 エルピーダメモリ株式会社 タイミング調整回路、半導体装置及びタイミング調整方法
US7685393B2 (en) 2006-06-30 2010-03-23 Mosaid Technologies Incorporated Synchronous memory read data capture
JP5687412B2 (ja) * 2009-01-16 2015-03-18 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体記憶装置及びそのリード待ち時間調整方法、メモリシステム、並びに半導体装置
US8681839B2 (en) * 2010-10-27 2014-03-25 International Business Machines Corporation Calibration of multiple parallel data communications lines for high skew conditions
US9329623B2 (en) * 2012-08-22 2016-05-03 Micron Technology, Inc. Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal
US8823426B2 (en) * 2012-10-24 2014-09-02 SK Hynix Inc. Deserializers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990056802A (ko) * 1997-12-29 1999-07-15 구본준 위상 비교 회로
KR100865328B1 (ko) * 2006-11-28 2008-10-27 삼성전자주식회사 반도체 메모리 장치의 입력 데이터 정렬 회로 및 방법
US20110085387A1 (en) * 2008-02-05 2011-04-14 Hynix Semiconductor, Inc. Semiconductor memory apparatus with clock and data strobe phase detection
JP2011258302A (ja) * 2010-06-09 2011-12-22 Hynix Semiconductor Inc データ入力回路

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170047459A (ko) * 2015-10-22 2017-05-08 에스케이하이닉스 주식회사 데이터 레이트를 선택할 수 있는 내부 스트로브 신호 생성 회로 및 이를 이용하는 반도체 장치
KR20180131861A (ko) * 2017-06-01 2018-12-11 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
KR20220053831A (ko) * 2020-10-23 2022-05-02 인테그레이티드 실리콘 솔루션, 인크. 내부 래치 회로 및 이의 래치 신호 생성 방법

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