KR20150093771A - Apparatuses and methods to control body potential in memory operations - Google Patents

Abstract

몇몇 실시예들은 장치의 상이한 레벨들에 위치된 메모리 셀들을 포함한 메모리 셀 스트링 및 메모리 셀 스트링에 결합된 데이터 라인을 가진 장치들 및 방법들을 포함한다. 메모리 셀 스트링은 메모리 셀들과 연관된 기둥 바디를 포함한다. 이러한 장치들 중 적어도 하나는 메모리 셀들 중 임의의 메모리 셀에 정보를 저장하도록 및/또는 메모리 셀들 중 임의의 메모리 셀에 저장된 정보의 값을 결정하도록 구성된 모듈을 포함할 수 있다. 모듈은 또한 바디의 전위를 제어하기 위해 데이터 라인 및/또는 소스에 양의 값을 가진 전압을 인가하도록 구성될 수 있다. 다른 실시예들이 설명된다. Some embodiments include devices and methods having a memory cell string including memory cells located at different levels of the device and a data line coupled to the memory cell string. The memory cell string includes a column body associated with the memory cells. At least one of such devices may include a module configured to store information in any of the memory cells and / or to determine the value of information stored in any of the memory cells. The module may also be configured to apply a voltage having a positive value to the data line and / or the source to control the potential of the body. Other embodiments are described.

Description

메모리 동작들에서 바디 전위를 제어하기 위한 장치들 및 방법들 {APPARATUSES AND METHODS TO CONTROL BODY POTENTIAL IN MEMORY OPERATIONS}[0001] APPARATUS AND METHODS TO CONTROL BODY POTENTIAL IN MEMORY OPERATIONS [0002] FIELD OF THE INVENTION [0003]

우선권 출원Priority application

본 출원은, 2012년 12월 6일에 출원된, 미국 출원 일련 번호 제13/707,067호의 우선권의 이득을 주장하며, 이것은 여기에 전체적으로 참조로서 통합된다. This application claims the benefit of priority of U.S. Serial No. 13 / 707,067, filed December 6, 2012, which is hereby incorporated by reference in its entirety.

플래시 메모리와 같은, 메모리 디바이스들은 컴퓨터들 및 많은 전자 아이템들에서 광범위하게 사용된다. 이러한 메모리 디바이스들은 다수의 메모리 셀들을 가진다. 정보는 기록 동작 시 메모리 셀들에 저장될 수 있다. 저장된 정보는 판독 동작에서 획득될 수 있거나 또는 소거 동작에서 삭제될 수 있다. 몇몇 종래의 판독, 기록, 및 소거 동작들은 메모리 디바이스의 몇몇 영역들에서 과잉 캐리어들(예로서, 전자들 또는 홀들)을 발생시킬 수 있다. 몇몇 상황들에서, 이러한 과잉 캐리어들은 이들 동작들의 신뢰성에 영향을 미칠 수 있다. Memory devices, such as flash memory, are widely used in computers and many electronic items. These memory devices have a plurality of memory cells. The information may be stored in memory cells during a write operation. The stored information may be obtained in a read operation or may be deleted in an erase operation. Some conventional read, write, and erase operations may generate excess carriers (e. G., Electrons or holes) in some areas of the memory device. In some situations, these excess carriers can affect the reliability of these operations.

도 1은 본 발명의 실시예에 따라, 메모리 어레이 및 메모리 셀들을 가진 메모리 디바이스의 형태에 있는 장치의 블록도를 도시한다.
도 2a는 본 발명의 실시예에 따라, 메모리 블록들을 가진 메모리 어레이를 포함하며 리셋 회로를 포함한 메모리 디바이스의 일 부분의 개략도를 도시한다.
도 2b는 본 발명의 실시예에 따라, 도 2a의 메모리 디바이스의 일 부분의 구조의 측면도를 도시한다.
도 3은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 기록 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 4는 본 발명의 실시예에 따라, 도 3에 도시된 기록 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 5는 본 발명의 실시예에 따라, 리셋 단계 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 6은 본 발명의 실시예에 따라, 대안적인 리셋 상태 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 7은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 대안적인 기록 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 8은 본 발명의 실시예에 따라, 도 7에 도시된 기록 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 9는 본 발명의 실시예에 따라, 또 다른 대안적인 기록 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 10은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 판독 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 11a는 본 발명의 실시예에 따라, 도 10의 판독 동작 동안, 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 11b는 본 발명의 실시예에 따라, 도 10의 판독 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 대안적인 타이밍 도이다.
도 12는 본 발명의 실시예에 따라, 대안적인 판독 동작 동안, 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다.
도 13은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스의 소거 동작의 상이한 단계들을 예시한 다이어그램을 도시한다.
도 14는 본 발명의 실시예에 따라, 디바이스에서 동작(예로서, 판독, 기록, 또는 소거)을 수행하는 방법에 대한 플로우차트이다.Figure 1 shows a block diagram of an apparatus in the form of a memory device having a memory array and memory cells, in accordance with an embodiment of the present invention.
2A shows a schematic diagram of a portion of a memory device including a memory array having memory blocks and including a reset circuit, in accordance with an embodiment of the present invention.
Figure 2B illustrates a side view of the structure of a portion of the memory device of Figure 2A, in accordance with an embodiment of the present invention.
Figure 3 illustrates a diagram illustrating different steps of a write operation of the memory device of Figures 2A and 2B, in accordance with an embodiment of the present invention.
4 is a timing diagram illustrating waveforms of some of the signals of the memory device of Figs. 2A and 2B during the write operation shown in Fig. 3, in accordance with an embodiment of the present invention.
5 is a timing diagram illustrating waveforms of some of the signals of the memory device of Figs. 2A and 2B during a reset phase, in accordance with an embodiment of the present invention.
Figure 6 is a timing diagram illustrating waveforms of some of the signals of the memory device of Figures 2a and 2b during an alternate reset state, in accordance with an embodiment of the present invention.
Figure 7 illustrates a diagram illustrating different steps of an alternative write operation of the memory device of Figures 2A and 2B, in accordance with an embodiment of the present invention.
FIG. 8 is a timing diagram illustrating waveforms of some of the signals of the memory device of FIGS. 2A and 2B during the write operation shown in FIG. 7, in accordance with an embodiment of the present invention.
9 is a timing diagram illustrating waveforms of some of the signals of the memory device of FIGS. 2A and 2B during another alternative write operation, in accordance with an embodiment of the present invention.
Figure 10 shows a diagram illustrating different steps of the read operation of the memory device of Figures 2A and 2B, in accordance with an embodiment of the present invention.
FIG. 11A is a timing diagram illustrating waveforms of some of the signals of the memory device of FIGS. 2A and 2B during the read operation of FIG. 10, in accordance with an embodiment of the present invention.
FIG. 11B is an alternative timing diagram illustrating waveforms of some of the signals of the memory device of FIGS. 2A and 2B during the read operation of FIG. 10, in accordance with an embodiment of the present invention.
Figure 12 is a timing diagram illustrating waveforms of some of the signals of the memory device of Figures 2A and 2B during an alternate read operation, in accordance with an embodiment of the present invention.
Figure 13 illustrates a diagram illustrating different steps of the erase operation of the memory device of Figures 2A and 2B, in accordance with an embodiment of the present invention.
14 is a flowchart of a method of performing operations (e.g., reading, writing, or erasing) in a device, in accordance with an embodiment of the present invention.

도 1은 본 발명의 실시예에 따라, 메모리 어레이(101) 및 메모리 셀들(103)을 가진 메모리 디바이스(100)의 형태에 있는 장치의 블록도를 도시한다. 메모리 셀들(103)은 라인들(150) 및 라인들(170)과 함께 로우들 및 컬럼들로 배열될 수 있다. 라인들(150)은 신호들(WL0 내지 WLm)을 운반할 수 있으며 메모리 디바이스(100)의 액세스 라인들(예로서, 워드 라인들)의 부분을 형성할 수 있다. 라인들(170)은 신호들(BL0 내지 BLn)을 운반할 수 있으며 메모리 디바이스(100)의 데이터 라인들(예로서, 비트 라인들)의 부분을 형성할 수 있다. Figure 1 shows a block diagram of an apparatus in the form of a memory device 100 having a memory array 101 and memory cells 103, in accordance with an embodiment of the present invention. Memory cells 103 may be arranged in rows and columns with lines 150 and lines 170. [ Lines 150 may carry signals WL0 through WLm and may form part of the access lines (e.g., word lines) of memory device 100. [ Lines 170 may carry signals BL0 through BLn and may form part of the data lines (e.g., bit lines) of memory device 100. [

로우 디코더(108) 및 컬럼 디코더(109)는 라인들(110, 111, 또는 양쪽 모두) 상에서의 로우 어드레스 및 컬럼 어드레스 신호들에 기초하여 메모리 셀들(103)을 액세스하기 위해 어드레스 레지스터(112)에 응답할 수 있다. 감지 증폭기(175)는 메모리 셀들(103)에 저장될 정보의 값들 또는 메모리 셀들(103)로부터 획득된 정보의 값들을 결정하도록 동작할 수 있다. 감지 증폭기(175)는 메모리 셀들(103) 및 입력/출력(I/O) 회로(114) 사이에서 정보를 선택적으로 제공하기 위해 신호들(SLE1 내지 SLEn)에 응답할 수 있다. I/O 회로(114)는 감지 증폭기(175) 및 라인들(110) 사이에서 정보를 교환하도록(예로서, 신호들을 제공하도록) 구성될 수 있다. 라인들(110 및 111)은 메모리 디바이스(100)가 위치되는 패키지 상에서의 메모리 디바이스(100) 또는 핀들(또는 솔더 볼들) 내에 노드들을 포함할 수 있다. Row decoder 108 and column decoder 109 are coupled to address register 112 for accessing memory cells 103 based on row address and column address signals on lines 110,111, You can respond. The sense amplifier 175 may be operable to determine values of information to be stored in the memory cells 103 or values of information obtained from the memory cells 103. The sense amplifier 175 may respond to signals SLE1 through SLEn to selectively provide information between the memory cells 103 and the input / output (I / O) I / O circuit 114 may be configured to exchange information (e.g., to provide signals) between sense amplifier 175 and lines 110. The lines 110 and 111 may include nodes within the memory device 100 or fins (or solder balls) on the package in which the memory device 100 is located.

메모리 제어 유닛(116)은 라인들(110 및 111) 상에 존재하는 신호들에 기초하여 메모리 디바이스(100)의 동작들을 제어할 수 있다. 메모리 디바이스(100)의 외부에 있는 디바이스(예로서, 프로세서 또는 메모리 제어기)는 라인들(110, 111, 또는 양쪽 모두) 상에서의 신호들의 상이한 조합들을 사용하여 메모리 디바이스(100)에 상이한 명령어들(예로서, 판독, 기록, 또는 소거 명령어)을 전송할 수 있다. The memory control unit 116 may control operations of the memory device 100 based on signals present on the lines 110 and 111. A device (e.g., a processor or a memory controller) external to the memory device 100 may use different combinations of signals on the lines 110, 111, or both to cause the memory device 100 to receive different instructions For example, a read, write, or erase command).

메모리 디바이스(100)는 메모리 셀들(103) 상에서 메모리 동작들을 수행하기 위해 명령어들에 응답할 수 있다. 예를 들면, 메모리 디바이스(100)는 메모리 셀들(103)에 저장된 정보의 값을 결정하기 위해 판독 동작 및 메모리 셀들(103)에 정보를 저장(예로서, 프로그램)하기 위해 기록(예로서, 프로그래밍) 동작을 수행할 수 있다. 메모리 디바이스(100)는 또한 메모리 셀들(103)의 일부 또는 모두로부터 정보를 소거하기 위해 소거 동작을 수행할 수 있다. The memory device 100 may respond to instructions to perform memory operations on the memory cells 103. For example, the memory device 100 may be programmed to perform a read operation to determine the value of information stored in the memory cells 103 and a write (e.g., programming) operation to store (e.g., program) ) Operation. The memory device 100 may also perform an erase operation to erase information from some or all of the memory cells 103.

메모리 디바이스(100)는 공급 전압들(Vcc 및 Vss)을 포함한, 공급 전압을 수용할 수 있다. 공급 전압(Vss)은 접지 전위(예로서, 대략 0 볼트들의 값을 가진)에서 동작할 수 있다. 공급 전압(Vcc)은 배터리 또는 교류 대 직류(AC-DC) 변환기 회로와 같은 외부 전원으로부터 메모리 디바이스(100)에 공급된 외부 전압을 포함할 수 있다. 메모리 디바이스(100)는 판독, 기록, 및 소거 동작들에서와 같이, 메모리 디바이스(100)의 동작들에서의 사용을 위한 전압들을 발생시키기 위해 전압 발생기(107)를 포함할 수 있다. 전압 발생기(107)는 양 전하 펌프들(예로서, 양의 값들을 가진 펌핑된 전압들을 제공하기 위해) 및 음 전하 펌프들(예로서, 음의 값들을 가진 펌핑된 전압을 제공하기 위해)과 같은, 전하 펌프들을 포함할 수 있다. The memory device 100 may receive a supply voltage, including supply voltages Vcc and Vss. The supply voltage Vss may operate at the ground potential (e.g., having a value of approximately zero volts). The supply voltage Vcc may comprise an external voltage supplied to the memory device 100 from an external power source such as a battery or an AC to DC converter circuit. The memory device 100 may include a voltage generator 107 to generate voltages for use in operations of the memory device 100, such as in read, write, and erase operations. Voltage generator 107 may be coupled to both positive charge pumps (e.g., to provide pumped voltages with positive values) and negative charge pumps (e.g., to provide pumped voltages with negative values) And the like, charge pumps.

메모리 디바이스(100)는 메모리 디바이스(100)의 메모리 동작(예로서, 판독, 기록, 또는 소거)의 특정한 단계들에서 메모리 디바이스(100)의 상이한 요소들(예로서, 라인들(150 및 170))에 특정한 전압들을 인가하기 위해 신호(리셋)에 응답할 수 있는 리셋 회로(195)를 포함할 수 있다. 상이한 단계들을 포함한 메모리 동작들이 도 2a 내지 도 14를 참조하여 보다 상세히 설명된다. The memory device 100 may be programmed to operate on different elements (e.g., lines 150 and 170) of the memory device 100 in certain steps of memory operation (e.g., reading, writing, And a reset circuit 195 that is responsive to the signal (reset) to apply the particular voltages to the reset circuit 195. Memory operations involving the different steps are described in more detail with reference to Figures 2A-14.

도 1은 예로서 메모리 디바이스(200)의 다른 요소들로부터 분리되는 리셋 회로(195)를 도시한다. 리셋 회로(195)의 일 부분 또는 전체 리셋 회로(195)는 그러나, 또 다른 요소의 부분일 수 있거나 또는 메모리 디바이스(100)의 또 다른 요소의 부분을 포함할 수 있다. 예를 들면, 리셋 회로(195)의 일 부분 또는 전체 리셋 회로(195)는 메모리 제어 유닛(116) 또는 메모리 디바이스(100)의 다른 요소들의 부분일 수 있다. 1 illustrates a reset circuit 195 that is separate from the other elements of the memory device 200 as an example. A portion of the reset circuit 195, or the entire reset circuit 195, however, may be part of another element or may comprise a portion of another element of the memory device 100. For example, part of the reset circuit 195 or the entire reset circuit 195 may be part of the memory control unit 116 or other elements of the memory device 100.

메모리 셀들(103)의 각각은 비트의 부분의 값, 단일 비트의 값, 2, 3, 4, 또는 또 다른 수의 비트들과 같은 다중 비트들의 값을 표현한 정보를 저장하도록 프로그램될 수 있다. 예를 들면, 메모리 셀들(103)의 각각은 단일 비트의 이진 값(“0” 또는 “1”)을 표현한 정보를 저장하도록 프로그램될 수 있다. 셀당 단일 비트는 때때로 단일 레벨 셀로 불리운다. 또 다른 예에서, 메모리 셀들(103)의 각각은 2 비트들의 4개의 가능한 값들("00," "01," "10," 및 "11") 중 하나, 3 비트들의 8개의 가능한 값들("000," "001," "010," "011," "100," "101," "110," 및 "111") 중 하나, 또는 또 다른 수의 다중 비트들의 다른 값들 중 하나와 같은, 다중 비트들에 대한 값을 표현한 정보를 저장하도록 프로그램될 수 있다. 다중 비트들을 저장하기 위한 능력을 가진 셀은 때때로 다중-레벨 셀(또는 다중-상태 셀)로 불리운다. Each of the memory cells 103 may be programmed to store information representative of the value of multiple bits, such as a value of a portion of a bit, a value of a single bit, 2, 3, 4, or another number of bits. For example, each of the memory cells 103 may be programmed to store information representative of a single bit binary value ("0" or "1"). A single bit per cell is sometimes referred to as a single level cell. In another example, each of the memory cells 103 may store one of four possible values of two bits ("00," "01," "10," and "11" 000, "" 001, "" 010, "" 011, "" 100, "" 101, "" 110, "and" 111 " And may be programmed to store information representing values for multiple bits. Cells with the ability to store multiple bits are sometimes referred to as multi-level cells (or multi-state cells).

메모리 디바이스(100)는 비-휘발성 메모리 디바이스를 포함할 수 있으며, 메모리 셀들(103)은 비-휘발성 메모리 셀들을 포함할 수 있고, 따라서 메모리 셀들(103)은 전력(예로서, Vcc, Vss, 또는 양쪽 모두)이 메모리 디바이스(100)로부터 연결 해제될 때 그것들에 저장된 정보를 보유할 수 있다. 예를 들면, 메모리 디바이스(100)는 NAND 플래시 또는 NOR 플래시 메모리 디바이스와 같은, 플래시 메모리 디바이스, 또는 가변 저항 메모리 디바이스(예로서, 상 변화 또는 저항성 랜덤 액세스 메모리(RAM) 디바이스)와 같은, 또 다른 종류의 메모리 디바이스일 수 있다. The memory device 100 may include a non-volatile memory device and the memory cells 103 may include non-volatile memory cells so that the memory cells 103 are powered (e.g., Vcc, Vss, Or both) may retain information stored in them when disconnected from the memory device 100. For example, the memory device 100 may be a flash memory device, such as a NAND flash or NOR flash memory device, or another such as a variable resistance memory device (e.g., a phase-change or resistive random access memory Type memory device.

메모리 디바이스(100)는 메모리 셀들(103)이 동일한 디바이스 상에서 다수의 레벨들에 물리적으로 위치될 수 있는 메모리 디바이스를 포함할 수 있으며, 따라서 메모리 셀들(103) 중 몇몇은 메모리 디바이스(100)의 기판(예로서, 반도체 기판) 위에서 다수의 레벨들로 몇몇 다른 메모리 셀들(103) 위에 적층될 수 있다. The memory device 100 may include a memory device in which the memory cells 103 may be physically located at multiple levels on the same device so that some of the memory cells 103 may be physically located on a substrate (E.g., a semiconductor substrate) on several different memory cells 103 at multiple levels.

이 기술분야의 숙련자는 여기에 설명된 예시적인 실시예들을 모호하지 않게 하도록, 메모리 디바이스(100)가, 그 일부가 도 1에 도시되지 않은, 다른 요소들을 포함할 수 있다는 것을 인식할 수 있다. Those skilled in the art will recognize that the memory device 100 may include other elements, some of which are not shown in FIG. 1, to avoid obscuring the exemplary embodiments described herein.

메모리 디바이스(100)의 적어도 일 부분은 구조들을 포함할 수 있으며 도 2a 내지 도 14를 참조하여 이하에 설명된 메모리 디바이스들과 유사하거나 또는 그것과 동일한 메모리 동작들(예로서, 판독, 기록, 및 소거 동작들)을 사용하여 동작할 수 있다. At least a portion of the memory device 100 may include structures and may include memory operations similar to or similar to those described below with reference to Figures 2A through 14 (e.g., Erase operations).

도 2a는 본 발명의 실시예에 따라, 메모리 블록들(203₀ 및 203₁)을 가진 메모리 어레이(201)를 포함하며, 리셋 회로(295)를 포함한 메모리 디바이스(200)의 일 부분의 개략도를 도시한다. 도 2a는 예로서 두 개의 메모리 블록들(203₀ 및 203₁)을 포함한 메모리 어레이(201) 및 메모리 디바이스(200)를 도시한다. 메모리 디바이스(200)에서 메모리 블록들의 수는 변할 수 있다. 2A shows a schematic diagram of a portion of a memory device 200 including a memory array 201 having memory blocks 203 ₀ and 203 ₁ and including a reset circuit 295 according to an embodiment of the present invention. Respectively. 2A shows a memory array 201 and a memory device 200 that include, by way of example, two memory blocks 203 ₀ and 203 ₁ . The number of memory blocks in memory device 200 may vary.

메모리 디바이스(200)는 각각 신호들(BL0, BL1, 및 BL2)을 운반할 수 있는 라인들(270, 271, 및 272)을 포함할 수 있다. 라인들(270, 271, 및 272)은 도 1의 라인들(170)에 대응할 수 있다. 라인들(270, 271, 및 272)의 각각은 도전성 라인으로서 구조화될 수 있으며 메모리 디바이스(200)의 각각의 데이터 라인의 부분을 형성할 수 있다. 메모리 디바이스(200)는 도전성 라인으로서 구조화될 수 있으며 메모리 디바이스(200)의 소스(예로서, 소스 라인)의 부분을 형성할 수 있는 라인(291)을 포함할 수 있다. 라인(291)은 신호(SRC)(예로서, 소스 라인 신호)와 같은, 신호를 운반할 수 있다. 메모리 블록들(203₀ 및 203₁)은 동일한 라인들(270, 271, 272, 및 291)을 공유할 수 있다. 도 2a는 예로서 3개의 라인들(예로서, 데이터 라인들) (270, 271, 및 272)을 도시한다. 이러한 라인들의 수는 변할 수 있다. The memory device 200 may include lines 270, 271, and 272, which may carry signals BL0, BL1, and BL2, respectively. The lines 270, 271, and 272 may correspond to the lines 170 of FIG. Each of the lines 270, 271, and 272 may be structured as a conductive line and form part of each data line of the memory device 200. The memory device 200 may include a line 291 that may be structured as a conductive line and may form part of the source (e.g., source line) of the memory device 200. Line 291 may carry a signal, such as a signal SRC (e.g., a source line signal). Memory blocks 203 ₀ and 203 ₁ may share the same lines 270, 271, 272, and 291. 2A shows three lines (e.g., data lines) 270, 271, and 272 as examples. The number of such lines may vary.

메모리 디바이스(200)의 리셋 회로(295)는 도 1의 리셋 회로(195)에 대응할 수 있다. 리셋 회로(295)는 도 3 내지 도 14를 참조하여 이하에 보다 상세히 설명된 바와 같이, 메모리 디바이스(200)의 메모리 동작들(예로서, 판독, 기록, 및 소거)에서 특정 시간 간격들로 라인들(270, 271, 272, 및 291)의 일부 또는 모두에 특정한 전압들을 인가(예로서, 결합)하기 위해 신호(리셋)에 응답하도록 구성될 수 있다.The reset circuit 295 of the memory device 200 may correspond to the reset circuit 195 of FIG. The reset circuit 295 is coupled to the memory device 200 at certain time intervals in memory operations (e.g., reading, writing, and erasing) of the memory device 200, as described in more detail below with reference to FIGS. May be configured to respond to a signal (reset) to apply (e.g., couple) certain voltages to some or all of the cells 270, 271, 272, and 291.

도 2a에 도시된 바와 같이, 메모리 블록들(203₀ 및 203₁)은 유사한 또는 동일한 요소들을 포함할 수 있다. 메모리 블록들(203₀ 및 203₁)의 각각은 각각의 신호들(WL0₀, WL1₀, WL2₀, 및 WL3₀) 및 신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)을 운반할 수 있는 각각의 제어 게이트들(250, 251, 252, 및 253)을 포함할 수 있다. 제어 게이트들(250, 251, 252, 및 253)의 각각은 도 1의 라인들(150) 중 하나와 유사할 수 있는 메모리 디바이스(200)의 각각의 액세스 라인의 부분을 형성할 수 있다. 도 2a는 예로서 메모리 블록들(203₀ 및 203₁)의 각각에서의 4개의 제어 게이트들(250, 251, 252, 및 253)을 도시한다. 이러한 제어 게이트들의 수는 변할 수 있다. As shown in FIG. 2A, memory blocks 203 ₀ and 203 ₁ may include similar or identical elements. Each of the memory blocks 203 ₀ and 203 ₁ carries respective signals (WL0 ₀ , WL1 ₀ , WL2 ₀ , and WL3 ₀ ) and signals (WL0 ₁ , WL1 ₁ , WL2 ₁ , and WL3 ₁ ) 251, 252, and 253, respectively, that may be used to control the operation of the device. Each of the control gates 250, 251, 252, and 253 may form part of each access line of the memory device 200, which may be similar to one of the lines 150 of FIG. 2A shows four control gates 250, 251, 252, and 253 in each of the memory blocks 203 ₀ and 203 ₁ , as an example. The number of such control gates may vary.

메모리 블록들(203₀ 및 203₁)의 각각은 메모리 셀 스트링들(231, 232, 및 233)과 같은, 메모리 셀 스트링들로 배열될 수 있는 메모리 셀들(210, 211, 212, 및 213) 및 트랜지스터들(예로서, 선택 트랜지스터들)(261, 262, 263, 및 264)을 포함할 수 있다. 간소화를 위해, 도 2a에서, 메모리 셀 스트링들 중 단지 3개만이 라벨링된다(231, 232, 및 233).Each of memory blocks 203 ₀ and 203 ₁ includes memory cells 210, 211, 212, and 213 that may be arranged into memory cell strings, such as memory cell strings 231, 232, and 233, (E.g., select transistors) 261, 262, 263, and 264. For simplicity, in FIG. 2A, only three of the memory cell strings are labeled (231, 232, and 233).

메모리 셀 스트링들(예로서, 231, 232, 및 233)의 각각은 라인(291) 및 라인들(270, 271, 및 272) 중 하나 사이에 결합된 메모리 셀들(210, 211, 212, 및 213) 및 트랜지스터들(예로서, 선택 트랜지스터들)을 포함할 수 있다. 예를 들면, 메모리 셀 스트링(231)은 라인(291) 및 라인(270) 사이에 결합된, 메모리 셀들(210, 211, 212, 및 213), 트랜지스터(264)(메모리 셀(213) 바로 위), 및 트랜지스터(262)(메모리 셀(210) 바로 아래)를 포함할 수 있다. Each of the memory cell strings (e.g., 231, 232, and 233) includes memory cells 210, 211, 212, and 213 coupled between line 291 and one of the lines 270, 271, ) And transistors (e.g., select transistors). For example, a memory cell string 231 may be formed between the memory cells 210, 211, 212, and 213, the transistor 264 (just above the memory cell 213), coupled between line 291 and line 270, , And a transistor 262 (just below memory cell 210).

동일한 메모리 블록에서 몇몇 메모리 셀들은 동일한 제어 게이트를 공유할 수 있다. 예를 들면, 메모리 블록들(203₀)에서, 메모리 셀들(210)은 동일한 제어 게이트(250)를 공유할 수 있고, 메모리 셀들(211)은 동일한 제어 게이트(251)를 공유할 수 있다. Some memory cells in the same memory block may share the same control gate. For example, in memory blocks 203 ₀ , memory cells 210 may share the same control gate 250, and memory cells 211 may share the same control gate 251.

도 2a는 메모리 블록들(203₀ 및 203₁)의 각각이 6개의 메모리 셀 스트링들 및 각각의 메모리 셀 스트링에서의 4개의 메모리 셀들(210, 211, 212, 및 213)을 포함할 수 있는 예를 도시한다. 블록에서 메모리 셀 스트링들의 수 및 각각의 메모리 셀 스트링에서의 메모리 셀들의 수는 변할 수 있다. 2A shows an example in which each of the memory blocks 203 ₀ and 203 ₁ may include six memory cell strings and four memory cells 210, 211, 212, and 213 in each memory cell string / RTI > The number of memory cell strings in the block and the number of memory cells in each memory cell string may vary.

도 2a에 도시된 바와 같이, 메모리 블록들(203₀ 및 203₁)의 각각에서, 트랜지스터들(261 및 262)은 동일한 선택 게이트(280)와 연관될 수 있다(예로서, 그것을 공유할 수 있다). 선택 게이트(280)는 메모리 디바이스(200)의 선택 라인(예로서, 소스 선택 라인)의 부분을 형성할 수 있다. 트랜지스터들(261 및 262)은 선택 게이트(280)와 연관된 SGS₀ 신호 또는 SGS₁(예로서, 소스 선택 게이트 신호)와 같은, 동일한 신호에 의해 제어될 수 있다(예로서, 턴 온되거나 또는 턴 오프될 수 있다). 예를 들면, 메모리 블록들(203₀)에서의 메모리 동작(예로서, 판독 또는 기록 동작과 같은) 동안, 트랜지스터들(261 및 262)은 메모리 디바이스(200)의 메모리 셀 스트링들을 라인(291)에 결합하기 위해 턴 온될 수 있다(예로서, 신호(SGS₀)를 활성화시킴으로써). 트랜지스터들(261 및 262)은 라인(291)으로부터 메모리 디바이스(200)의 메모리 셀 스트링들을 결합 해제하기 위해 턴 오프될 수 있다(예로서, SGS₀ 신호를 비활성화시킴으로써).2A, in each of memory blocks 203 ₀ and 203 ₁ , transistors 261 and 262 may be associated with the same select gate 280 (e.g., they may share it ). Select gate 280 may form part of a select line (e.g., a source select line) of memory device 200. Transistors 261 and 262 may be controlled by the same signal, such as SGS ₀ signal or SGS ₁ (e.g., source select gate signal) associated with select gate 280 (e.g., Lt; / RTI > For example, during a memory operation (e.g., a read or write operation) at memory blocks 203 ₀ , transistors 261 and 262 may couple memory cell strings of memory device 200 to line 291, (E.g., by activating the signal SGS ₀ ). Transistors 261 and 262 may be turned off (e.g., by deactivating the SGS ₀ signal) to decouple the memory cell strings of memory device 200 from line 291.

메모리 블록들(203₀ 및 203₁)의 각각에서의 트랜지스터들(263 및 264)은 별개의 선택 게이트들(예로서, 드레인 선택 게이트들)(285 및 286)과 연관될 수 있다. 그러나, 동일한 메모리 블록에서의 트랜지스터들(263)은 상기 메모리 블록에서 동일한 선택 게이트(285)와 연관될 수 있다(예로서, 동일한 선택 게이트(285)를 공유할 수 있다). 동일한 메모리 블록에서의 트랜지스터들(264)은 상기 메모리 블록에서 동일한 선택 게이트(286)와 연관될 수 있다(예로서, 동일한 선택 게이트(286)를 공유할 수 있다). 선택 게이트들(285 및 286)의 각각은 메모리 디바이스(200)의 각각의 선택 라인(예로서, 드레인 선택 라인)의 부분을 형성할 수 있다. Transistors 263 and 264 in each of memory blocks 203 ₀ and 203 ₁ may be associated with separate select gates (e.g., drain select gates) 285 and 286. However, transistors 263 in the same memory block may be associated with the same select gate 285 (e.g., may share the same select gate 285) in the memory block. The transistors 264 in the same memory block may be associated with the same select gate 286 in the memory block (e.g., they may share the same select gate 286). Each of select gates 285 and 286 may form part of each select line (e.g., drain select line) of memory device 200.

트랜지스터들(263 및 264) 메모리 블록들(203₀ 및 203₁)은, 판독 또는 기록 동작과 같은, 메모리 동작 동안, 그것들의 각각의 라인들(270, 271, 및 272)에 메모리 디바이스(200)의 메모리 셀 스트링들을 선택적으로 결합하기 위해, 대응 신호들(예로서, 드레인 선택 게이트 신호들)(SGD0₀, SGD1₀, SGD0₁, SGD1₁)에 의해 제어될(예로서, 턴 온 또는 턴 오프) 수 있다. 예를 들면, 메모리 동작 동안, 메모리 블록(203₀)이 선택되고, 메모리 블록(203₁)은 선택되지 않으며, 메모리 셀 스트링(231)이 선택된다면, 신호(SGD1₀)는 라인(270)에 메모리 셀 스트링(231)을 결합하기 위해 활성화될 수 있다. 신호(SGD0₀)는 라인들(270, 271, 및 272)로부터 다른 메모리 셀 스트링들(예로서, 트랜지스터들(261 및 263)을 포함한 스트링들)을 결합 해제하기 위해 비활성화될 수 있다. 메모리 동작(예로서, 판독 또는 기록 동작) 동안, 메모리 블록들(203₀ 및 203₁) 중 단지 하나만이 한 번에 선택될 수 있으며 선택된 메모리 블록에서의 신호들(SGD0₀, SGD1₀, SGD0₁, SGD1₁) 중 단지 하나만이 한 번에 활성화될 수 있다. Transistors 263 and 264 The memory blocks 203 ₀ and 203 ₁ are connected to memory devices 200 on their respective lines 270,271 and 272 during a memory operation such as a read or write operation. (E.g., turn on or turn off) by corresponding signals (e.g., drain select gate signals) SGD0 ₀ , SGD1 ₀ , SGD0 ₁ , SGD1 ₁ to selectively couple memory cell strings of memory cell strings ). For example, during a memory operation, the memory block 203 ₀ is selected, the memory block 203 ₁ is not selected, and the memory cell string 231 is selected, the signal SGD ₁₀ is on line 270 And may be activated to couple the memory cell string 231. Signal SGD0 ₀ may be deactivated to decouple the other memory cell strings (e.g., strings including transistors 261 and 263) from lines 270, 271, and 272. During a memory operation (e.g., a read or write operation), only one of the memory blocks 203 ₀ and 203 ₁ can be selected at a time and signals (SGD _{0 0} , SGD _{1 0} , SGD _{0 1} , SGD1 ₁ ) can be activated at one time.

선택된 메모리 블록은 상기 메모리 셀에 정보를 저장하기 위해(예로서, 기록 동작에서) 또는 상기 메모리 셀에 저장된 정보를 획득하기 위해(예로서, 판독 동작에서) 선택된 적어도 하나의 메모리 셀을 가진 메모리 블록을 나타낸다. 선택된 메모리 셀 스트링은 선택된 메모리 셀을 포함하는 메모리 셀 스트링을 나타낸다. 선택되지 않은 메모리 셀 스트링은 선택된 메모리 셀들을 갖지 않는 메모리 셀 스트링을 나타낸다. 선택되지 않은 메모리 블록은 선택된 메모리 셀들을 갖지 않는 메모리 블록을 나타낸다. The selected memory block may be a memory block having at least one memory cell selected to store information in the memory cell (e.g., in a write operation) or to obtain information stored in the memory cell (e.g., in a read operation) . The selected memory cell string represents a memory cell string including the selected memory cell. An unselected memory cell string represents a memory cell string that does not have selected memory cells. An unselected memory block represents a memory block having no selected memory cells.

도 2b는 본 발명의 실시예에 따라, 도 2a의 메모리 디바이스(200)의 일 부분의 구조의 측면도를 도시한다. 도 2b에 도시된 바와 같이, 메모리 디바이스(200)는 메모리 셀 스트링(231)이 기판(290) 위에 형성될 수 있는 기판(290)을 포함할 수 있다. 기판(290)은 반도체 재료(예로서, 실리콘)를 포함할 수 있다. 메모리 디바이스(200)의 다른 메모리 셀 스트링들은 메모리 셀 스트링(231)의 구조와 유사한 구조들을 가진다. Figure 2B illustrates a side view of the structure of a portion of the memory device 200 of Figure 2A, in accordance with an embodiment of the present invention. 2B, the memory device 200 may include a substrate 290 on which a memory cell string 231 may be formed over the substrate 290. The substrate 290 may comprise a semiconductor material (e.g., silicon). Other memory cell strings of the memory device 200 have structures similar to those of the memory cell string 231.

도 2b에 도시된 바와 같이, 메모리 셀들(210, 211, 212, 및 213)은 디바이스(200)의 z-방향으로, 각각 상이한 레벨들(221, 222, 223, 및 224)에 위치될 수 있다. z-방향은 기판(290)의 두께와 연관된 방향으로 연장될 수 있다. 도 2b는 z-방향과 수직인, x-방향을 또한 도시한다. 2b, the memory cells 210, 211, 212, and 213 may be located at different levels 221, 222, 223, and 224, respectively, in the z-direction of the device 200 . The z-direction may extend in a direction associated with the thickness of the substrate 290. Figure 2b also shows the x-direction, which is perpendicular to the z-direction.

메모리 셀 스트링(231)은 라인(270)에 결합된 바디(240)를 포함할 수 있다. 라인(270)은 도전성 재료(예로서, 도전성 도핑된 다결정 실리콘 또는 다른 도전성 재료)를 포함할 수 있다. 바디(240)는 라인(270)에 결합된 부분(241), 라인(291)에 결합된 부분(242), 및 부분들(241 및 242) 사이에서의 부분(243)을 포함할 수 있다. 바디(240)는 z-방향으로 기판(290)으로부터 바깥쪽으로 연장된 기둥 구조를 가질 수 있다. 바디(240)는 라인들(270 및 291) 사이에서 전류의 도전을 제공할 수 있는 도전성 재료를 포함할 수 있다. 부분들(241 및 242)은 동일한 도전성 유형의 재료들을 포함할 수 있다. 부분(243)은 부분들(241 및 242)의 것과 상이한 도전성 유형의 재료를 포함할 수 있다. 예를 들면, 부분들(241 및 242)은 n-형의 반도체 재료를 포함할 수 있으며, 부분(243)은 p-형의 반도체 재료를 포함할 수 있다. 또 다른 예에서, 부분들(241 및 242)은 p-형의 반도체 재료를 포함할 수 있으며, 부분(243)은 n-형의 반도체 재료를 포함할 수 있다. 부분들(241, 242, 및 243)에서의 반도체 재료들은 다결정 실리콘을 포함할 수 있다. The memory cell string 231 may include a body 240 coupled to the line 270. Line 270 may comprise a conductive material (e.g., conductive doped polycrystalline silicon or other conductive material). The body 240 may include a portion 243 coupled to the line 270, a portion 242 coupled to the line 291, and a portion 243 between the portions 241 and 242. The body 240 may have a columnar structure extending outwardly from the substrate 290 in the z-direction. The body 240 may comprise a conductive material capable of providing a conduction of current between the lines 270 and 291. [ Portions 241 and 242 may include materials of the same conductivity type. Portion 243 may comprise a material of a different conductivity type than that of portions 241 and 242. [ For example, portions 241 and 242 may comprise an n-type semiconductor material and portion 243 may comprise a p-type semiconductor material. In another example, portions 241 and 242 may comprise a p-type semiconductor material and portion 243 may comprise an n-type semiconductor material. The semiconductor materials in portions 241, 242, and 243 may comprise polycrystalline silicon.

도 2b에 도시된 바와 같이, 부분들(241 및 243)은 서로 직접 접촉할 수 있으며 접합(예로서, p-n 접합)(244)을 형성할 수 있다. 부분들(242 및 243)은 서로 직접 접촉할 수 있으며 접합(예로서, p-n 접합)(245)을 형성할 수 있다. 접합들(244 및 245)의 각각은 접합에 걸쳐 전자들 또는 홀들의 흐름을 가능하게 할 수 있다. As shown in FIG. 2B, portions 241 and 243 may be in direct contact with each other and may form a junction (e. G., A p-n junction) 244. Portions 242 and 243 may be in direct contact with each other and may form a junction (e. G., A p-n junction) 245. Each of the junctions 244 and 245 may enable the flow of electrons or holes through the junction.

메모리 셀들(210, 211, 212, 및 213)의 각각은 바디(240)를 둘러싸거나 또는 부분적으로 둘러쌀 수 있다. 메모리 셀들(210, 211, 212, 및 213)과 연관된 제어 게이트들(250, 251, 252, 및 253)은 z-방향으로 바디(240)를 따라 위치될 수 있다. 제어 게이트들(250, 251, 252, 및 253)의 각각은 바디(240)를 둘러싸거나 또는 부분적으로 둘러쌀 수 있다. 제어 게이트들(250, 251, 252, 및 253)의 재료들은 도전성 재료(예로서, 도전성 도핑된 다결정 실리콘 또는 다른 도전성 재료)를 포함할 수 있다. Each of the memory cells 210, 211, 212, and 213 may surround or partially surround the body 240. The control gates 250, 251, 252, and 253 associated with the memory cells 210, 211, 212, and 213 may be positioned along the body 240 in the z-direction. Each of the control gates 250, 251, 252, and 253 may surround or partially surround the body 240. The materials of the control gates 250, 251, 252, and 253 may include a conductive material (e.g., conductive doped polycrystalline silicon or other conductive material).

메모리 셀 스트링(231)은 바디(240) 및 제어 게이트들(250, 251, 252, 및 253)의 각각 사이에 재료들(203, 204, 및 205)을 포함할 수 있다. 재료(205)는 또한 바디(240) 및 선택 게이트들(280 및 286)의 각각 사이에 있을 수 있다. 재료들(203, 204, 및 205)은 메모리 셀들(210, 211, 212, 및 213) 중에서 분리될 수 있다(예로서, z-방향으로).The memory cell string 231 may include materials 203, 204, and 205 between the body 240 and each of the control gates 250, 251, 252, and 253. Material 205 may also be between body 240 and each of select gates 280 and 286. The materials 203, 204, and 205 may be isolated (e.g., in the z-direction) among the memory cells 210, 211, 212, and 213.

재료(203)는 전하(예로서, 전자들)의 터널을 차단할 수 있는 전하 차단 재료(들)(예로서, 실리콘 질화물과 같은 유전체 재료)를 포함할 수 있다. Material 203 may include a charge blocking material (s) (e.g., a dielectric material such as silicon nitride) that may block the tunneling of charges (e.g., electrons).

재료(204)는 메모리 셀(210, 211, 212, 또는 213)에 저장된 정보의 값을 나타내기 위해 전하 저장 기능을 제공할 수 있는 전하 저장(예로서, 전하 트랩) 재료(들)를 포함할 수 있다. 예를 들면, 재료(204)는 도전성 도핑된 다결정 실리콘을 포함할 수 있으며, 이것은 p-형 다결정 실리콘 또는 n-형 다결정 실리콘일 수 있다. 다결정 실리콘은 메모리 셀(예로서, 메모리 셀(210, 211, 212, 또는 213))에서 부동 게이트로서 동작하도록(예로서, 전하를 저장하도록) 구성될 수 있다. 또 다른 예에서, 재료(204)는 실리콘 질화물과 같은 전하 트랩 재료(들)를 포함할 수 있다. Material 204 includes a charge storage (e.g., charge trap) material (s) capable of providing a charge storage function to indicate the value of information stored in memory cells 210, 211, 212, . For example, material 204 may comprise conductive doped polycrystalline silicon, which may be p-type polycrystalline silicon or n-type polycrystalline silicon. The polycrystalline silicon may be configured to operate as a floating gate (e.g., to store charge) in a memory cell (e.g., memory cell 210, 211, 212, or 213). In yet another example, material 204 may include charge trap material (s), such as silicon nitride.

재료(205)는 전하(예로서, 전자들)의 터널링을 허용할 수 있는 터널 유전체 재료(들)(예로서, 실리콘의 산화물)를 포함할 수 있다. The material 205 may comprise a tunnel dielectric material (s) (e.g., an oxide of silicon) that may permit tunneling of charge (e.g., electrons).

라인(291)은 기판(290)의 일 부분 위에 형성될 수 있다. 라인(291) 및 바디(240)의 부분(242)은 동일한 도전성 유형의 재료들을 포함할 수 있다. 도 2b는 예로서 기판(290) 위에 형성된(예로서, 분리 층으로서 형성된) 라인(291)을 도시한다. 대안적으로, 라인(291)은 기판(290)의 일 부분에 형성될 수 있다. 예를 들면, 라인(291)은 기판(290)에서 도핑 영역으로서 형성될 수 있다. Line 291 may be formed over a portion of the substrate 290. Line 291 and portion 242 of body 240 may comprise materials of the same conductivity type. Figure 2B shows a line 291 (e.g. formed as an isolation layer) formed over a substrate 290 by way of example. Alternatively, the line 291 may be formed in a portion of the substrate 290. For example, line 291 may be formed as a doped region in substrate 290.

도 3은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 기록 동작(310)의 기록 단계(315), 리셋 단계(316), 기록 검증 단계(317), 및 또 다른 리셋 단계(316)를 예시한 다이어그램을 도시한다. 다음의 설명은 도 2a, 도 2b, 및 도 3을 참조한다. 메모리 디바이스(200)는 시간에 대하여 순차적인 순서에서(도 3에 도시된 바와 같이) 기록 단계(315), 리셋 단계(316), 기록 검증 단계(317), 및 리셋 단계(316)를 수행할 수 있다. 기록 단계(315)에서, 메모리 디바이스(200)(도 2a)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 정보를 저장할 수 있다. 기록 검증 단계(317)(도 3)에서, 메모리 디바이스(200)는 선택된 메모리 셀에 저장된(기록 단계(315)에 의해 저장된) 정보의 값이 타겟 값에 도달하였는지를 결정할 수 있다. 타겟 값은 선택된 메모리 셀에 저장되도록 의도된 정보의 값을 나타낸다. 선택된 메모리 셀에 저장된 정보의 값은 선택된 메모리 셀의 상태(예로서, 임계 전압)에 기초할 수 있다. Figure 3 illustrates a recording step 315, a reset step 316, a write verify step 317, and a write verify operation 316 of the write operation 310 of the memory device 200 of Figures 2A and 2B, in accordance with an embodiment of the present invention. Figure 31 shows a diagram illustrating another reset step (316). The following description refers to Figures 2a, 2b and 3. The memory device 200 performs a write step 315, a reset step 316, a write verify step 317, and a reset step 316 (as shown in Figure 3) in sequential order with respect to time . 2A) stores information in a memory cell selected from the memory cells 210, 211, 212, and 213 of the memory cell string, such as memory cell string 231, . 3), the memory device 200 may determine whether the value of the information stored in the selected memory cell (stored by the write step 315) has reached the target value. The target value represents the value of the information intended to be stored in the selected memory cell. The value of the information stored in the selected memory cell may be based on the state of the selected memory cell (e.g., threshold voltage).

리셋 단계(316)는 기록 단계(315) 및 기록 검증 단계(317) 사이에서의 시간 간격 동안 수행될 수 있으며 및/또는 기록 검증 단계(317) 후 또한 수행될 수 있다. 예를 들면, 메모리 디바이스(200)는 기록 동작(310)에서 리셋 단계(316)를 바이패스하도록 구성될 수 있다. 그러나, 도 5 및 도 6을 참조하여 이하에 보다 상세히 설명되는 바와 같이, 기록 동작(310)(도 3)에 리셋 단계(316)를 포함하는 것은 메모리 디바이스(200)의 신뢰성을 개선할 수 있다.The reset step 316 may be performed during the time interval between the recording step 315 and the write verify step 317 and / or may be performed after the write verify step 317 as well. For example, the memory device 200 may be configured to bypass the reset step 316 in the write operation 310. [ However, including the reset step 316 in the write operation 310 (FIG. 3) may improve the reliability of the memory device 200, as will be described in more detail below with reference to FIGS. 5 and 6 .

도 3에 도시된 바와 같이, 신호(리셋)는 상이한 레벨들(예로서, 상이한 전압들과 연관된)(V_{디스에이블} 및 V_인에이블)을 가질 수 있다. 레벨(V_{디스에이블})은 레벨(V_인에이블)의 값보다 작은 값(예로서, 0 볼트들)을 가질 수 있다. 메모리 디바이스(200)는 신호(리셋)가 레벨(V_인에이블)을 가질 때 리셋 단계(316)를 수행하도록 구성될 수 있다. 메모리 디바이스(200)(도 2a)는 리셋 단계(316)를 바이패스하고(기록 단계(315) 및 기록 검증 단계(317) 사이에서) 단계들(315 및 317) 사이에서의 시간 간격 동안 신호(리셋)가 레벨(V_{디스에이블})을 가진다면 기록 단계(315) 직후 기록 검증 단계(317)를 수행하도록 구성될 수 있다. 예를 들면, 신호(리셋)가 시간(398)에서 시간(399)으로 동일한 레벨(V_{디스에이블})을 가진다면, 리셋 단계(316)는 바이패스될 수 있다. 대안적으로 또는 부가적으로, 메모리 디바이스(200)는 기록 검증 단계(317)가 수행된 후 리셋 단계(316)를 바이패스하도록 구성될 수 있다. 예를 들면, 신호(리셋)가 시간(399) 후 동일한 레벨(V_{디스에이블})을 가진다면, 시간(399) 후 리셋 단계(316)는 바이패스될 수 있다. As shown in FIG. 3, the signal (reset) may have different levels (e.g., associated with different voltages) (V _disable and V _enable ). The level (V _disable ) may have a value (e.g., 0 volts) that is less than the value of the level (V _enable ). The memory device 200 may be configured to perform a reset step 316 when the signal (reset) has a level (V _enable ). The memory device 200 (Figure 2A) bypasses the reset phase 316 and during the time interval between steps 315 and 317 (between the write phase 315 and the write verify phase 317) Verify 317 immediately after the write step 315 if the write (reset) has a level (V _disable ). For example, if the signal (reset) has the same level (V _disable ) as time 399 at time 398, the reset step 316 may be bypassed. Alternatively or additionally, the memory device 200 may be configured to bypass the reset step 316 after the write verify step 317 is performed. For example, if the signal (reset) has the same level (V _disable ) after time 399, the reset step 316 may be bypassed after time 399.

도 4는 본 발명의 실시예에 따라, 도 3의 기록 동작(310) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 도 4에서, 단계들(315, 316, 및 317)은 도 3에 도시된 것들에 대응한다. 도 4에서의 신호들(예로서, WL0₁, WL1₁, WL2₁, 및 WL3₁)은 도 2a에 도시된 동일한 신호들에 대응한다. 다음의 설명은 도 2a, 도 2b, 도 3, 및 도 4를 참조한다.FIG. 4 is a timing diagram illustrating waveforms of some of the signals of memory device 200 of FIGS. 2A and 2B during write operation 310 of FIG. 3, in accordance with an embodiment of the present invention. In FIG. 4, steps 315, 316, and 317 correspond to those shown in FIG. The signals (e.g., WL0 ₁ , WL1 ₁ , WL2 ₁ , and WL3 ₁ ) in FIG. 4 correspond to the same signals shown in FIG. 2A. The following description refers to Figures 2A, 2B, 3, and 4.

기록 동작(310)(도 3 및 도 4)에서, 메모리 블록(203₀)(도 2a)은 선택된 메모리 블록인 것으로 가정되며 메모리 블록(203₁)은 선택되지 않은 메모리 블록인 것으로 가정된다. 메모리 셀 스트링(231)의 메모리 셀(211)은 선택된 메모리 셀인 것으로 가정된다. 따라서, 메모리 셀 스트링(231)은 선택된 메모리 셀 스트링일 수 있다. 선택된 블록 (신호(WL1₀)와 연관된)의 제어 게이트(251)는 선택된 제어 게이트일 수 있다. 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)은 선택되지 않은 제어 게이트일 수 있다. 선택된 블록(대응 신호(SGD1₀)와 연관된)의 선택 게이트(286)는 선택된 선택 게이트일 수 있다. 선택된 블록(신호(SGD0₀)와 연관된)의 선택 게이트(285)는 선택되지 않은 선택 게이트일 수 있다. 선택된 블록(신호(SGS₀)와 연관된)의 선택 게이트(280)는 선택된 선택 게이트일 수 있다. 메모리 블록(203₁)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된)은 선택되지 않은 제어 게이트들일 수 있다. 선택되지 않은 블록(신호들(SGS₁, SGD0₁, 및 SGD1₁)과 연관된)의 선택 게이트들(280, 285, 및 286)은 선택되지 않은 선택 게이트일 수 있다. In the write operation 310 (FIGS. 3 and 4), it is assumed that memory block 203 ₀ (FIG. 2A) is the selected memory block and memory block 203 ₁ is the unselected memory block. It is assumed that the memory cell 211 of the memory cell string 231 is the selected memory cell. Thus, the memory cell string 231 may be a selected memory cell string. The control gate 251 of the selected block (associated with the signal WL1 ₀ ) may be the selected control gate. The control gates 250, 252, and 253 of the selected block (associated with signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) may be non-selected control gates. The select gate 286 of the selected block (associated with the corresponding signal SGD ₁₀ ) may be the selected select gate. The select gate 285 of the selected block (associated with signal SGD0 ₀ ) may be a non-selected select gate. The select gate 280 of the selected block (associated with signal SGS ₀ ) may be the selected select gate. In memory block 203 ₁ , control gates 250, 251, 252 and 253 (associated with signals WL0 ₁ , WL1 ₁ , WL2 ₁ and WL3 ₁ ) may be unselected control gates . The select gates 280, 285, and 286 of the unselected block (associated with signals SGS ₁ , SGD 0 ₁ , and SGD ₁₁ ) may be unselected select gates.

도 4에 도시된 바와 같이, 기록 단계(315)는 선택된 메모리 셀에 정보를 저장하기 위해 시간들(Tb 및 Td) 사이에서의 시간 간격 동안 수행될 수 있다. 리셋 단계(316)는 시간들(Td 및 Te) 사이에서의 시간 간격 동안 수행될 수 있다. 기록 검증 단계(317)는 시간(Te) 후 수행될 수 있다. As shown in FIG. 4, the write step 315 may be performed during a time interval between times Tb and Td to store information in the selected memory cell. The reset step 316 may be performed during a time interval between times Td and Te. The write verify step 317 may be performed after time Te.

기록 단계(315)에서, 메모리 디바이스(200)는 시간(Tb 및 Tc) 사이에서의 시간 간격 동안 전압(Vpassw)을 선택된 블록(신호(WL1₀)와 연관된)의 제어 게이트(251)에 및 시간들(Tc 및 Td) 사이에서의 시간 간격 동안 전압(Vprg)(예로서, 프로그래밍 전압)을 선택된 블록의 제어 게이트(251)에 인가할 수 있다. 선택된 블록의 라인(251) 상에서의 전압은 시간들(Ta 및 Tb) 사이에서 전압(V0)에 있을 수 있다. 전압(V0)은 0 볼트들(예로서, 접지 전위)의 값을 가질 수 있다. 전압들(Vpassw 및 Vprg)의 각각은 전압(V0)의 것보다 큰 양의 값을 가질 수 있다. 전압(Vprg)의 값은 전압(Vpassw)의 값보다 클 수 있다. In a write step 315 the memory device 200 applies a voltage Vpassw to the control gate 251 of the selected block (associated with the signal WL1 ₀ ) and a time (E.g., a programming voltage) for a time interval between transistors Tc and Td to the control gate 251 of the selected block. The voltage on line 251 of the selected block may be at voltage V0 between times Ta and Tb. The voltage V0 may have a value of zero volts (e.g., ground potential). Each of the voltages Vpassw and Vprg may have a positive value greater than that of the voltage V0. The value of voltage Vprg may be greater than the value of voltage Vpassw.

메모리 디바이스(200)는 시간(Tb 및 Td) 사이에서의 시간 간격 동안 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에 전압(Vpassw)을 인가할 수 있다. 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압은 시간들(Ta 및 Tb) 사이에서 전압(V0)에 있을 수 있다. The memory device 200 is connected to the control gates 250, 252 and 253 of the selected block (associated with the signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) during the time interval between the times Tb and Td The voltage Vpassw can be applied. The voltage on control gates 250, 252, and 253 of the selected block may be at voltage V0 between times Ta and Tb.

메모리 디바이스(200)는 시간(Tb 및 Td) 사이에서의 시간 간격 동안 선택된 블록(신호들(SGD1₀)과 연관된)의 선택 게이트(286)에 전압(Vsg)을 인가할 수 있다. 선택된 블록의 선택 게이트(286) 상에서의 전압은 시간들(Ta 및 Tb) 사이에서 전압(V0)에 있을 수 있다. 전압(Vsg)은 양의 값을 가질 수 있다. The memory device 200 may apply a voltage (Vsg) to the select gate 286 of the time (Tb and Td) (associated with the signals (SGD1 ₀₎₎ selected block during the time interval between. The voltage on select gate 286 of the selected block may be at voltage V0 between times Ta and Tb. The voltage Vsg may have a positive value.

메모리 디바이스(200)는 시간(Ta 및 Td) 사이에서의 시간 간격 동안 선택된 블록(신호들(SGS₀ 및 SGD0₀)과 연관된)의 선택 게이트들(280 및 285)에 전압(V0)을 인가할 수 있다. The memory device 200 applies a voltage V0 to the select gates 280 and 285 of the selected block (associated with signals SGS ₀ and SGD _{0 0} ) during a time interval between times Ta and Td .

라인들(270, 271, 및 272)(도 4에서의 신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장될 정보의 값에 의존하여, 전압(Vbl) 또는 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 시간(Tb 및 Td) 사이에서의 시간 간격 동안 라인(291)(신호(SRC)와 연관된)에 전압(Vsrc)을 인가할 수 있다. 전압(Vsrc)은 양의 값을 가질 수 있다. 예를 들면, 전압(Vsrc)은 메모리 디바이스(200)의 공급 전압(예로서, Vcc)과 같은 값을 가질 수 있다. The voltage on lines 270,271 and 272 (associated with signals BL0, BL1, and BL2 in FIG. 4) depends on the value of the information to be stored in the selected memory cell, Lt; / RTI > voltage V0. The memory device 200 may apply a voltage Vsrc to the line 291 (associated with the signal SRC) during a time interval between times Tb and Td. The voltage Vsrc may have a positive value. For example, the voltage Vsrc may have the same value as the supply voltage of the memory device 200 (e.g., Vcc).

선택되지 않은 블록에 대하여, 신호들(WL0₁, WL1₁, WL2₁, WL3₁)의 파형은 대응하는 제어 게이트들(250, 251, 252, 및 253)(선택되지 않은 블록의)이 부동 상태(예로서, 또 다른 요소에 전기적으로 연결되지 않은)에 있을 수 있음을 나타내기 위해 파선들로 도시된다. 유사하게, 신호들(SGS₁, SGD0₁, 및 SGD1₁)은 선택되지 않은 블록의 대응하는 선택 게이트들(280, 285, 및 286)이 부동 상태에 있을 수 있음을 표시하기 위해 파선들로 도시된다. The waveforms of the signals (WL0 ₁ , WL1 ₁ , WL2 ₁ , WL3 ₁ ) for the unselected block are such that the corresponding control gates 250, 251, 252 and 253 (of the unselected block) (E. G., Not electrically connected to another element). ≪ / RTI > Similarly, the signals SGS ₁ , SGD 0 ₁ , and SGD ₁₁ are shown as dashed lines to indicate that the corresponding select gates 280, 285, and 286 of the unselected block may be in a floating state. do.

기록 단계(315)에서, 선택된 메모리 블록(203₀)에서, 메모리 셀 스트링(231)(선택됨) 및메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 기록 단계(315)의 끝에(예로서, 도 4에서의 시간(398)에서) 음의 전위(예로서, -5 볼트들)로 떨어질 수 있다. 음의 전위는 메모리 블록(203₀)에서 바람직하지 않은 상황들을 야기할 수 있으며 메모리 블록(203₀) 상에서 수행된 다른 동작들(예로서, 기록 검증 단계(317))에 영향을 미칠 수 있다. 바람직하지 않은 상황들은 게이트 스트레스 상황 및 열 전자 주입 상황을 포함할 수 있다. In the recording step 315, in the selected memory block 203 ₀ , the same control gates 250, 251, 252, and 253 as the memory cell string 231 (selected) and the memory cell string 231 are shared The potentials of the body 240 (FIG. 2B) of the unselected memory cell strings are at the negative potential (eg, at -5 volts) at the end of the write step 315 (e.g., at time 398 in FIG. 4) ). Negative potential can affect the memory blocks (203 ₀₎ can result in an undesirable situation in which the memory blocks (203 ₀₎ with other operations (e.g., write verification step 317) performed on. Undesirable conditions may include gate stress conditions and thermal electron injection conditions.

게이트 스트레스 상황은 비교적 낮은 임계 전압을 가진 특정한 메모리 셀(예로서, 도 2b에서의 메모리 셀들(210, 211, 212, 및 213) 중 하나)에서 발생할 수 있다. 특정한 메모리에 셀에서의 게이트 스트레스는 바디(240)로부터 상기 특정한 메모리 셀의 전하 저장 재료(204)(예로서, 부동 게이트)로 이동시키기 위해(예로서, 터널링에 의해) 바디(240)로부터의 과잉 전자들(음의 전위로 인한)에 대한 유리한 상태를 생성할 수 있다. The gate stress situation can occur in a particular memory cell (e.g., one of the memory cells 210, 211, 212, and 213 in FIG. 2B) with a relatively low threshold voltage. The gate stress in the cell in a particular memory may be transferred from the body 240 to the charge storage material 204 (e.g., floating gate) of the particular memory cell (e. G., By tunneling) It can produce favorable states for excess electrons (due to negative potential).

열 전자 주입 상황은 바디(240)의 양쪽 단부들(예로서, 도 2b에서의 메모리 셀들(210 및 213)에 가까운 단부들) 가까이에서 발생할 수 있다. 바디(240)의 이들 단부들에서의 전기장은 비교적 높을 수 있다. 바디(240)로부터의 과잉 전자들(음의 전위로 인한)은 이들 단부들에서 바디(240)로부터 누설될 수 있으며 열 전자들이 된다. 몇몇 경우들에서, 예를 들면, 이들 단부들에 가까운 특정한 메모리 셀들(예로서, 메모리 셀들(210 및 213))이 비교적 낮은 임계 전압을 가진 경우들에서, 열 전자들은 이들 특정한 메모리 셀들의 전하 저장 재료(204)로 주입될 수 있다. The thermal electron injection situation can occur near both ends of the body 240 (e.g., the ends near the memory cells 210 and 213 in Figure 2B). The electric field at these ends of the body 240 may be relatively high. Excess electrons (due to negative potential) from the body 240 can leak from the body 240 at these ends and become thermal electrons. In some cases, for example, when certain memory cells (e. G., Memory cells 210 and 213) near these ends have relatively low threshold voltages, the column electrons may store charge storage Material 204 may be injected.

상기 설명된 바와 같이, 게이트 스트레스 및 열 전자 주입 상황들은 메모리 셀들(210, 211, 212, 및 213) 중 하나 이상의 임계 전압을 변경(예로서, 증가)할 수 있다. 따라서, 메모리 셀들(210, 211, 212, 및 213)에 저장된 정보의 값들(임계 전압 값들에 기초할 수 있는)은 그것들의 의도된 값들로부터 벗어날 수 있다. 그 결과, 메모리 셀들(210, 211, 212, 및 213)에 저장된 정보에서 에러들이 발생할 수 있다. 리셋 단계(316) (도 3 및 도 4)는 리셋 단계(316)의 적어도 일 부분 동안 바디(240)의 전위를 제어(예로서, 증가)하기 위해 수행될 수 있다. 리셋 단계(316)는 리셋 단계(316)의 끝까지 음의 전위(예로서, -5V)에서 0 또는 0에 가까운 볼트들로 바디(240)를 리셋할 수 있다. 그 결과, 언급된 게이트 스트레스 상황 및 열 전자 주입 상황들이 회피될 수 있다. 이것은 메모리 디바이스(200)의 신뢰성을 개선할 수 있다.As described above, the gate stress and thermal electron injection conditions can change (e.g., increase) the threshold voltage of one or more of the memory cells 210, 211, 212, and 213. Thus, the values of information stored in the memory cells 210, 211, 212, and 213 (which may be based on threshold voltage values) may deviate from their intended values. As a result, errors may occur in information stored in memory cells 210, 211, 212, and 213. 3 and 4) may be performed to control (e.g., increase) the potential of the body 240 during at least a portion of the reset step 316. The reset step 316 The reset step 316 may reset the body 240 to zero or near zero volts at a negative potential (e.g., -5V) to the end of the reset step 316. [ As a result, the mentioned gate stress conditions and thermal electron injection situations can be avoided. This can improve the reliability of the memory device 200.

리셋 단계(316)는 리셋 단계(516)(도 5) 또는 리셋 단계(616)(도 6) 중 하나를 포함할 수 있다. 기록 검증 단계(317)는 도 10, 도 11a, 및 도 11b를 참조하여 이하에 설명된 판독 단계(1015) 또는 도 12를 참조하여 이하에 설명된 판독 단계(1235)와 같은, 판독 단계를 포함할 수 있다. The reset step 316 may include either a reset step 516 (FIG. 5) or a reset step 616 (FIG. 6). The write verify step 317 includes a read step, such as the read step 1015 described below with reference to Figures 10, 11A, and 11B, or the read step 1235 described below with reference to Figure 12 can do.

도 5는 본 발명의 실시예에 따라, 리셋 단계(516) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 리셋 단계(516)는 도 4의 리셋 단계(316)에 대응할 수 있다. 따라서, 도 5에서의 리셋 단계(516)와 연관된 파형들은 도 4에서의 리셋 단계(316)를 위해 사용될 수 있다. 5 is a timing diagram illustrating waveforms of some of the signals of memory device 200 of FIGS. 2A and 2B during a reset step 516, in accordance with an embodiment of the present invention. The reset step 516 may correspond to the reset step 316 of FIG. Thus, the waveforms associated with the reset step 516 in FIG. 5 may be used for the reset step 316 in FIG.

도 5에 도시된 바와 같이, 리셋 단계(516)는 시간(598)에서 시작하며 시간(T4)에서 종료될 수 있다. 시간(598)은 도 4에서의 시간(398)(기록 단계(315)의 끝)에 대응할 수 있다. 다음의 설명은 도 2a 내지 도 5를 참조한다.As shown in FIG. 5, the reset step 516 may begin at time 598 and may end at time T4. Time 598 may correspond to time 398 (end of recording step 315) in FIG. The following description refers to Figures 2A-5.

상기 설명된 바와 같이, 바디(240)(도 2b)는 기록 단계(315)(도 3 및 도 4)의 끝에서 음의 전위를 가질 수 있다. 바디(240)에서의 홀들의 부족은 음의 전위가 발생하게 할 수 있는 인자들 중 하나일 수 있다. 메모리 디바이스(200)는 바디(240)의 접합들(244 및 245)(도 2b) 중 하나 또는 양쪽 모두에서 게이트-유도 드레인 누설(GIDL) 전류를 발생시키기 위해 리셋 단계(516)를 수행할 수 있다. 홀들은 GIDL 전류에 의해 발생될 수 있다. 메모리 디바이스(200)는 바디(240)의 전위를 증가시키고, 그에 의해 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해, 바디(240)로 홀들(GIDL 전류로부터 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어할 수 있다. As described above, the body 240 (FIG. 2B) may have a negative potential at the end of the recording step 315 (FIGS. 3 and 4). The lack of holes in the body 240 can be one of the factors that can cause a negative potential to occur. The memory device 200 may perform a reset step 516 to generate a gate-induced drain leakage (GIDL) current at one or both of the junctions 244 and 245 (Figure 2B) of the body 240 have. The holes can be generated by the GIDL current. The memory device 200 injects holes (generated from the GIDL current) into the body 240 to increase the potential of the body 240, thereby eliminating or minimizing the negative potential at the body 240 The potential of the body 240 can be controlled.

GIDL 전류는 라인(270) 상에서의 전압의 값이 선택 게이트(286) 상에서의 전압의 값보다 높을 때 바디(240)(도 2b)의 접합(244)에서 유도될 수 있다. GIDL 전류는 라인(291) 상에서의 전압의 값이 선택 게이트(280) 상에서의 전압의 값보다 높을 때 바디(240)의 접합(245)에서 유도될 수 있다. The GIDL current may be induced at junction 244 of body 240 (FIG. 2B) when the value of the voltage on line 270 is higher than the value of the voltage on select gate 286. The GIDL current may be induced at junction 245 of body 240 when the value of the voltage on line 291 is higher than the value of the voltage on select gate 280. [

따라서, 라인들(270, 271, 272, 291) 및 선택 게이트들(280, 285, 및 286)에 적절한 전압들을 인가함으로써, 메모리 디바이스(200)는 메모리 블록(203₀)(도 2a)에서 메모리 셀 스트링(231)(선택됨) 및 선택되지 않은 메모리 셀 스트링들의 바디(예로서, 바디(240))에 GIDL 전류를 유도할 수 있다. Thus, by applying appropriate voltages to lines 270, 271, 272, and 291 and select gates 280, 285, and 286, memory device 200 is enabled in memory block 203 ₀ The body string 231 (selected) and the body of unselected memory cell strings (e.g., body 240).

예를 들면, 도 5에서 시간들(T1 및 T2) 사이에서, 메모리 디바이스(200)는 전압(V1)을 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된)에, 전압(V2)을 라인(291)(신호(SRC)와 연관된)에, 및 전압(V0)을 선택된 블록(신호들(SGS₀, SGD0₀, 및 SGD1₀)과 연관된)의 선택 게이트들(280, 285, 및 286)에 인가할 수 있다. 시간(T2)에서, 전압(V1)은 그것이 리셋 단계(516)의 끝까지(예로서, 시간(T3 및 T4) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사하게, 전압(V2)은 그것이 리셋 단계(516)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다. For example, in FIG. 5, between times T1 and T2, the memory device 200 receives a voltage V1 through lines 270, 271, and 272 (signals BL0, BL1, and BL2) (Associated with signal SGS ₀ , SGD _{0 0} , and SGD ₁₀ ) to voltage V 2 on line 291 (associated with signal SRC), and voltage V 0 on the selected block Gates 280, 285, and 286, respectively. At time T2, voltage V1 may be reduced such that it can reach voltage V0 until the end of reset step 516 (e.g., between times T3 and T4). Similarly, voltage V2 may be reduced such that it may reach voltage V0 until the end of reset step 516. [

전압들(V1 및 V2)의 각각은 양의 값을 가질 수 있으며 전압(V0)의 값보다 클 수 있다. 전압들(V1 및 V2)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V1)의 값은 전압(V2)의 값과 동일하고, 그보다 작거나 또는 그보다 클 수 있다. 이들 인가된 전압들을 갖고, GIDL 전류는 바디(240)에 홀들을 제공하기 위해 발생될 수 있다. 시간들(T1 및 T2) 사이에서의 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V1 및 V2)의 값보다 작은 한 시간들(T1 및 T2) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류는 시간들(T1 및 T2) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다. Each of the voltages V1 and V2 may have a positive value and may be greater than the value of the voltage V0. The values of the voltages V1 and V2 may be the same or different. For example, the value of voltage V1 may be equal to, less than, or greater than the value of voltage V2. With these applied voltages, a GIDL current can be generated to provide holes in the body 240. [ The voltage V0 applied to the select gates 280,285, and 286 of the selected block between times T1 and T2 may be zero volts. Alternatively, a voltage having a positive value may be applied to the select gates 280, 285, and 286 of the selected block between times T1 and T2 where such a positive value is less than the value of the voltages V1 and V2. So that a GIDL current can occur at junction 244 or 245 or both (Figure 2B) to provide holes in body 240 between times T1 and T2.

따라서, 리셋 단계(516)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(244)에서) 전압(V0)(시간(T0)에서)에서 전압(V1)으로 라인들(270, 271, 및 272) 상에서의 전압을 증가시키고, 라인들(270, 271, 및 272)을 전압(V1)에서 유지하며 시간 간격(예로서, 시간들(T1 및 T2) 사이에서) 동안 선택된 블록의 선택 게이트들(280, 285, 및 286)을 전압(V0)에서 유지할 수 있다. 유사한 방식으로, 리셋 단계(516)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(도 2b에서 접합(245)에서) 전압(V0)으로부터 전압(V2)으로 라인(291) 상에서의 전압을 증가시키며 시간 간격 동안 전압(V2)에서 라인(291)을 유지할 수 있다.Thus, in a reset step 516, the memory device 200 generates a voltage V1 at a voltage V0 (at time T0) (e.g., at junction 244 in Figure 2B) to derive a GIDL current. To increase the voltage on lines 270, 271 and 272 and to maintain lines 270, 271 and 272 at voltage V1 and between time intervals (e.g., between times T1 and T2) The select gates 280, 285, and 286 of the selected block may be maintained at a voltage V0. In a similar manner, in a reset step 516, the memory device 200 compares the voltage on line 291 from voltage V0 to voltage V2 to derive the GIDL current (at junction 245 in Figure 2B) And maintain line 291 at voltage V2 for a time interval.

시간들(T0 및 T4) 사이에서, 메모리 블록(203₀)에서의 제어 게이트들(250, 251, 252, 및 253)(신호들(WL0₀, WL1₀, WL2₀, 및 WL3₀)과 연관된)은 전압(V0)을 갖고 인가될 수 있다. 메모리 블록(203₁)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된) 및 선택 게이트들(280, 285, 및 286)(신호들 SGS₁, SGD0₁, 및 SGD1₁)과 연관된)은 부동 상태에 넣어질 수 있다. Between times T0 and T4 the control gates 250, 251, 252 and 253 (in the memory block 203 ₀ ) (associated with the signals WL0 ₀ , WL1 ₀ , WL2 ₀ and WL3 ₀ ) May be applied with a voltage V0. In memory block 203 ₁ , control gates 250, 251, 252 and 253 (associated with signals WL0 ₁ , WL1 ₁ , WL2 ₁ and WL3 ₁ ) and select gates 280, 285, And 286 (associated with signals SGS ₁ , SGD 0 ₁ , and SGD ₁₁ ) can be put into a floating state.

도 5는 메모리 디바이스(200)가 라인들(270, 271, 272) 상에서(예로서, 전압(V0)에서 전압(V1)으로) 및 또한 라인(291) 상에서(예로서, 전압(V0)에서 전압(V2)으로) 전압을 증가시킬 수 있다. 그러나, 메모리 디바이스(200)는 라인(291) 상에서의 전압 또는 라인들(270, 271, 및 272) 상에서의 전압을 증가시키도록 구성될 수 있다. 예를 들면, 시간들(T1 및 T2) 사이에서, 메모리 디바이스(200)는 라인들(270, 271, 및 272) 상에서 전압을 증가시키며(예로서, 전압(V0)에서 전압(V1)으로) 시간(T0)에서 시간(T2)으로 동일한 전압(V0)에서 라인(291)을 유지할 수 있다. 또 다른 예에서, 메모리 디바이스(200)는 라인(291) 상에서 전압을 증가시키며(예로서, 전압(V0)에서 전압(V2)으로) 시간(T0)에서 시간(T2)으로 동일한 전압(V0)에서 라인들(270, 271, 및 272)을 유지할 수 있다. 5 is a graphical illustration of a memory device 200 having memory devices 200 on lines 270,271 and 272 (e.g., from voltage V0 to voltage V1) and also on line 291 (e.g., The voltage V2). However, the memory device 200 may be configured to increase the voltage on line 291 or the voltage on lines 270, 271, and 272. For example, between times T1 and T2, the memory device 200 increases the voltage on lines 270,271 and 272 (e.g., from voltage V0 to voltage V1) The line 291 can be maintained at the same voltage V0 from the time T0 to the time T2. In another example, the memory device 200 increases the voltage on line 291 (e.g., from a voltage V0 to a voltage V2), and at the same time the voltage V0 from time T0 to time T2, 271, and 272, respectively.

도 6은 본 발명의 실시예에 따라, 제어 게이트들 중 적어도 하나 상에서의 전압이 양의 값을 갖는 리셋 단계(616) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 메모리 디바이스(200)는 도 5의 리셋 단계(516)에 대한 대안으로서 리셋 단계(616)를 수행하도록 구성될 수 있다. 리셋 단계(616)는 도 4의 리셋 단계(316)에 대응할 수 있다. 따라서, 도 6에서의 리셋 단계(616)와 연관된 파형들은 도 4에서의 리셋 단계(316)를 위해 사용될 수 있다. Figure 6 is a graphical representation of waveforms of some of the signals of memory device 200 of Figures 2a and 2b during a reset step 616 where the voltage on at least one of the control gates has a positive value, Fig. The memory device 200 may be configured to perform a reset step 616 as an alternative to the reset step 516 of FIG. The reset step 616 may correspond to the reset step 316 of FIG. Thus, the waveforms associated with the reset step 616 in FIG. 6 may be used for the reset step 316 in FIG.

도 6에 도시된 바와 같이, 리셋 단계(616)는 시간(698)에서 시작하며 시간(T7)에서 종료될 수 있다. 시간(698)은 도 4의 시간(398)(기록 단계(315)의 끝)에 대응할 수 있다. 도 5의 리셋 단계(516)와 유사하게, 메모리 디바이스(200)는 바디(240)의 전위를 증가시키며, 그에 의해 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(GIDL 전류로부터 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 바디(240)의 접합들(244 및 245)(도 2b) 중 하나 또는 양쪽 모두에 GIDL 전류를 유도하도록 리셋 단계(616)를 수행할 수 있다. As shown in FIG. 6, the reset step 616 may begin at time 698 and may end at time T7. Time 698 may correspond to time 398 (end of recording step 315) in FIG. Similar to the reset step 516 of Figure 5, the memory device 200 increases the potential of the body 240 and thereby reduces the potential of the body 240 to remove or minimize the negative potential at the body 240. [ GIDL currents to one or both of the junctions 244 and 245 (FIG. 2B) of the body 240 to control the potential of the body 240, such as by injecting holes (generated from the GIDL current) (Step 616). ≪ / RTI >

리셋 단계(616)에서, 그러나, 메모리 디바이스(200)는 시간들(T0 및 T7) 사이에서의 시간 간격의 적어도 일 부분 동안 선택된 블록(신호들(WL0₀, WL1₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 251, 252, 및 253)에 양의 값을 가진 전압(V3)을 인가할 수 있다. 예를 들면, 메모리 디바이스(200)는 그것이 전압(V5)을 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된)에 및 전압(V6)을 라인(291)(신호(SRC)와 연관된)에 인가하는 동안 시간들(T3 및 T4) 사이에서 선택된 블록의 제어 게이트들(250, 251, 252, 및 253)에 전압(V3)을 인가할 수 있다. 이러한 방식으로 전압들(예로서, V3, V5, 및 V6)을 인가하는 것은 바디(240) 및 라인들(270, 271, 272, 및 291)(도 2b) 사이에서의 영역들에서 전압 차 및 전기장을 감소시킬 수 있다.In the reset step 616, however, the memory device 200 receives the selected block (signals WL0 ₀ , WL1 ₀ , WL2 ₀ , and WL3 ₀₎ during at least a portion of the time interval between times TO and T7 251, 252, and 253) of the memory cell array (e.g., associated with the memory cell array). For example, the memory device 200 determines that it has voltage V5 on lines 270,271 and 272 (associated with signals BL0, BL1, and BL2) and voltage V6 on line 291 251, 252, and 253 of the selected block between times T3 and T4 while applying a voltage V3 (associated with the signal SRC). Applying voltages in this manner (e.g., V3, V5, and V6) results in a voltage difference in the regions between body 240 and lines 270, 271, 272, and 291 The electric field can be reduced.

도 6에서의 시간들(T0 및 T3) 사이에서, 선택된 블록(신호들(SGS₀, SGD0₀, 및 SGD1₀)과 연관된)의 선택 게이트들(280, 285, 및 286)은 전압(V4)(양의 값을 가진)을 갖고 인가될 수 있다. 시간(T2)에서, 전압(V4)은 그것이 시간(T3)까지 전압(V0)에 도달하며 시간(T3)에서 시간(T7)까지 전압(V0)에 남아있을 수 있도록 감소될 수 있다. FIG among hours at 6 (T0 and T3), the selected block (signal s (SGS _0, SGD0 _0, and SGD1 associated with _0)), select gates (280, 285, and 286) of the voltage (V4) (With a positive value). At time T2, voltage V4 can be reduced such that it reaches voltage V0 until time T3 and remains at voltage V0 from time T3 to time T7.

시간(T4)에서, 선택된 블록의 제어 게이트들(250, 251, 252, 및 253) 상에서의 전압(V3)은 그것이 시간(T5)까지 전압(V0)에 도달하며 시간(T5)에서 시간(T7)까지 전압(V5)에 남아있을 수 있도록 감소될 수 있다. At time T4, the voltage V3 on the control gates 250, 251, 252 and 253 of the selected block reaches voltage V0 until time T5 and reaches a time T7 ) To the voltage V5.

시간(T5)에서, 라인들(270, 271, 및 272) 상에서의 전압(V5)은 그것이 리셋 단계(616)의 끝까지(예로서, 시간들(T6 및 T7) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사하게, 시간(T5)에서, 라인(291) 상에서의 전압(V6)은 그것이 리셋 단계(616)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다. At time T5, voltage V5 on lines 270, 271 and 272 is maintained at voltage V0 until the end of reset step 616 (e.g., between times T6 and T7) Can be reduced to reach. Similarly, at time T5, the voltage V6 on line 291 may be reduced such that it may reach voltage V0 until the end of reset step 616. [

전압들(V5 및 V6)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V5)의 값은 전압(V6)의 값과 같고, 그보다 작거나 또는 그보다 클 수 있다. 시간들(T3 및 T5) 사이에서의 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인간된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V5 및 V6)의 값보다 작은 한 시간들(T3 및 T5) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류는 시간들(T3 및 T5) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다.The values of voltages V5 and V6 may be the same or different. For example, the value of voltage V5 may be equal to, less than, or greater than the value of voltage V6. The humanized voltage V0 at the select gates 280, 285, and 286 of the selected block between times T3 and T5 may be zero volts. Alternatively, a positive-valued voltage may be applied to the select gates 280, 285, and 286 of the selected block between times T3 and T5 where such a positive value is less than the value of voltages V5 and V6. And thus a GIDL current may occur in junction 244 or 245 or both (Figure 2B) to provide holes in body 240 between times T3 and T5.

따라서, 리셋 단계(616)에서, 메모리 디바이스(200)는 GIDL 전류(예로서, 도 2b에서 접합(244)에서)를 유도하기 위해 라인들(270, 271, 및 272) 상에서의 전압을 전압(V0)(시간(T0)에서)에서 전압(V5)으로 증가시키고, 전압(V5)에서 라인들(270, 271, 및 272)을 유지하며 시간 간격 동안(예로서, 시간들(T3 및 T5) 사이에서) 전압(V0)에서 선택된 블록의 선택 게이트들(280, 285, 및 286)을 유지할 수 있다. 유사한 방식으로, 리셋 단계(616)에서, 메모리 디바이스(200)는 GIDL 전류(예로서, 도 2b에서 접합(245)에서)를 유도하기 위해 라인(291) 상에서의 전압을 전압(V0)에서 전압(V6)으로 증가시키며 시간 간격 동안 전압(V6)에서 라인(291)을 유지할 수 있다. Thus, in a reset step 616, the memory device 200 may apply a voltage on lines 270, 271, and 272 to a voltage (e. G., At junction 244) to derive a GIDL current (E.g., at times T3 and T5) during a time interval (e.g., at times T0 and V0) (at time T0) to voltage V5 and maintaining lines 270,271 and 272 at voltage V5, 285, and 286 of the selected block at the voltage V0. In a similar manner, in a reset step 616, the memory device 200 applies a voltage on line 291 from voltage V0 to voltage V0 to induce a GIDL current (e.g., at junction 245 in Figure 2B) (V6) and maintain line 291 at voltage V6 for a time interval.

도 6은 메모리 디바이스(200)가 라인들(270, 271, 272, 및 291) 상에서의 전압을 증가시킬 수 있는(예로서, 전압(V0)에서 전압(V5 또는 V6)으로) 예를 도시한다. 그러나, 메모리 디바이스(200)는 단지 라인(291) 상에서의 전압 또는 단지 라인들(270, 271, 및 272) 상에서의 전압을 증가시킬 수 있다. 예를 들면, 시간들(T3 및 T5)에서, 메모리 디바이스(200)는 단지 라인들(270, 271, 및 272) 상에서의 전압을 증가시키며(예로서, 전압(V0)에서 전압(V5)으로) 시간(T0)에서 시간(T7)까지 동일한 전압(V0)에서 라인(291)을 유지할 수 있다. 또 다른 예에서, 메모리 디바이스(200)는 단지 라인(291) 상에서의 전압을 증가시키며(예로서, 전압(V0)에서 전압(V6)으로) 시간(T0)에서 시간(T7)까지 동일한 전압(V0)에서 라인들(270, 271, 및 272)을 유지할 수 있다. Figure 6 shows an example where the memory device 200 can increase the voltage on lines 270,271, 272 and 291 (e.g., from voltage V0 to voltage V5 or V6) . However, the memory device 200 can only increase the voltage on line 291 or the voltage on lines 270, 271, and 272 only. For example, at times T3 and T5, the memory device 200 only increases the voltage on lines 270, 271, and 272 (e.g., from voltage V0 to voltage V5) ) The line 291 can be maintained at the same voltage V0 from the time T0 to the time T7. In yet another example, the memory device 200 may only increase the voltage on line 291 (e.g., from voltage V0 to voltage V6) at time T0 to time T7, V1, V2, V0, and V2.

도 7은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 기록 동작(710)을 예시한 다이어그램을 도시한다. 메모리 디바이스(200)는 기록 동작(310)(도 3 및 도 4)에 대한 대안으로서 기록 동작(710)을 수행하도록 구성될 수 있다. 도 7에서, 기록 동작(710)은 기록 동작(310)(도 3)의 것들과 유사하거나 또는 동일한 단계들(예로서, 315, 316, 및 317)을 포함할 수 있다. 간소화를 위해, 기록 동작들(310 및 710) 사이에서의 유사하거나 또는 동일한 요소들의 설명은 도 7의 설명에서 반복되지 않는다. Figure 7 illustrates a diagram illustrating a write operation 710 of the memory device 200 of Figures 2A and 2B, in accordance with an embodiment of the present invention. The memory device 200 may be configured to perform the write operation 710 as an alternative to the write operation 310 (Figures 3 and 4). In FIG. 7, write operation 710 may include steps similar to or similar to those of write operation 310 (FIG. 3) (e.g., 315, 316, and 317). For simplicity, the description of similar or identical elements between write operations 310 and 710 is not repeated in the description of FIG.

도 7에 도시된 바와 같이, 리셋 단계(316)는 기록 단계(315) 직전 및/또는 후에 수행될 수 있다. 예를 들면, 기록 단계(315)의 처음에서의 시간(791) 전에, 리셋 단계(316)가 수행될 수 있다. 그 후, 또 다른 리셋 단계(316)가 기록 단계(315)의 끝에서(예로서, 시간(398)에서) 수행될 수 있다. 몇몇 경우들에서, 메모리 디바이스(200)에서, 바디(240)(도 2b)는 시간(791)(예로서, 기록 단계(315)가 수행되기 전) 전에 음의 전위를 가질 수 있다. 시간(791) 전에 리셋 단계(316)를 수행하는 것은 바디(240)의 전위를 증가시키기 위해(예로서, 음의 전위에서 약 0 볼트들로 증가시키기 위해) 바디(240)로부터 과잉 전자들을 제거할 수 있다. 이것은 기록 단계(315) 동안 바디(240)에서 발생할 수 있는 전압 부스팅 실패를 회피함으로써와 같이, 기록 단계(315)의 동작을 개선할 수 있다. As shown in FIG. 7, the reset step 316 may be performed immediately before and / or after the recording step 315. For example, a reset step 316 may be performed before the time 791 at the beginning of the recording step 315. [ Thereafter, another reset step 316 may be performed at the end of the recording step 315 (e.g., at time 398). In some instances, in memory device 200, body 240 (FIG. 2B) may have a negative potential before time 791 (e.g., before recording phase 315 is performed). Performing reset step 316 prior to time 791 may remove excess electrons from body 240 to increase the potential of body 240 (e.g., to increase from negative potential to approximately zero volts) can do. This may improve the operation of the recording step 315, such as by avoiding voltage boosting failures that may occur in the body 240 during the recording step 315. [

도 8은 본 발명의 실시예에 따라, 도 7의 기록 동작(710) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 도 8에서의 파형들은 기록 단계(315)가 수행되기 전에(예로서, 시간(791) 전) 수행된 리셋 단계(316)(시간들(Ta 및 Tb) 사이에서)와 연관된 파형들을 제외하고, 도 4에서의 것들 것 유사하거나 또는 동일할 수 있다. 도 8에 도시된 바와 같이, 시간들(Ta 및 Tb) 사이에서의 리셋 단계들(316)과 연관된 파형들은 도 5 또는 도 6에 도시된 것들 과 유사하거나 또는 동일할 수 있다. FIG. 8 is a timing diagram illustrating waveforms of some of the signals of memory device 200 of FIGS. 2A and 2B during write operation 710 of FIG. 7, in accordance with an embodiment of the present invention. The waveforms in FIG. 8, except for the waveforms associated with the reset step 316 (between times Ta and Tb) performed before the write step 315 is performed (e.g., before time 791) They may be similar or identical to those in Fig. As shown in FIG. 8, the waveforms associated with reset steps 316 between times Ta and Tb may be similar or identical to those shown in FIG. 5 or FIG.

도 9는 본 발명의 실시예에 따라, 기록 동작(910) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 메모리 디바이스(200)는 기록 동작(310)(도 3 및 도 4) 또는 기록 동작(710)(도 7 및 도 8)에 대한 대안으로서 기록 동작(910)(도 9)을 수행하도록 구성될 수 있다.Figure 9 is a timing diagram illustrating waveforms of some of the signals of memory device 200 of Figures 2A and 2B during a write operation 910, in accordance with an embodiment of the present invention. The memory device 200 may be configured to perform the write operation 910 (Figure 9) as an alternative to the write operation 310 (Figures 3 and 4) or the write operation 710 (Figures 7 and 8) have.

도 9에서, 기록 단계(925)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 정보를 저장할 수 있다. 기록 검증 단계(927)는 선택된 메모리 셀에 저장된(기록 단계(925)에 의해 저장된) 정보의 값이 타겟 값에 도달하였는지를 결정할 수 있다. 리셋 단계(926)는 바디(240)의 전위를 증가시키며, 그에 의해 기록 단계(925)의 끝에 존재하는 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해, 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 수행될 수 있다. 9, the write step 925 may store information in a memory cell selected from the memory cells 210, 211, 212, and 213 of the memory cell string, such as the memory cell string 231. Write verify step 927 may determine whether the value of information stored in the selected memory cell (stored by write step 925) has reached a target value. The reset step 926 may increase the potential of the body 240 by causing the body 240 to move in the direction of the recording surface 925 with respect to the body 240 in order to remove or minimize the negative potential at the body 240 that is present at the end of the recording step 925. [ May be performed to control the potential of the body 240, such as by injecting a current (e. G., Generated by a GIDL current).

기록 단계(925)에서, 메모리 디바이스(200)는 전압(Vprg)을 시간들(Ta 및 Tc) 사이에서 선택된 블록(신호(WL₁₀)와 연관된)의 제어 게이트(251)에, 전압(Vpassw)을 시간(Ta 및 Tf) 사이에서선택된 블록(신호들(WL₀₀, WL₂₀, 및 WL₃₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에, 및 전압(Vsg)을 시간들(Ta 및 Tb) 사이에서 선택된 블록의 선택 게이트(286)에 인가할 수 있다. 메모리 디바이스(200)는 시간들(Ta 및 Tj) 사이에서 선택된 블록(신호들(SGS₀ 및 SGD0₀)과 연관된)의 선택 게이트들(280 및 285)에 전압(V0)을 인가할 수 있다. In the write step 925, the memory device 200 applies a voltage Vpassw to the control gate 251 of the selected block (associated with the signal WL ₁₀ ) between times Ta and Tc, To the control gates 250, 252 and 253 of the selected block (associated with the signals WL ₀₀ , WL ₂₀ and WL ₃₀ ) between times Ta and Tf and the voltage Vsg at times To the select gate 286 of the selected block between the word lines Ta and Tb. The memory device 200 may apply a voltage (V0) to the select gate (280 and 285) of the time of (Ta and Tj) block selected among (s signal (SGS ₀ and associated with SGD0 _0)).

시간(Tc)에서, 전압(Vprg)은 그것이 시간(Td)까지 전압(V7)에 도달할 수 있도록 감소될 수 있다. 전압(V7)은 양의 값을 가질 수 있다. 시간(Tb)에서, 전압(Vsg)은 그것이 시간(Tc)까지 전압(V0)에 도달하며 시간(Tc)에서 시간(Tj)까지 전압(V0)에 남아있을 수 있도록 감소될 수 있다. At time Tc, the voltage Vprg can be reduced so that it can reach voltage V7 until time Td. The voltage V7 may have a positive value. At time Tb, the voltage Vsg can be reduced such that it reaches voltage V0 until time Tc and remains at voltage V0 from time Tc to time Tj.

기록 단계(925)에서, 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장될 정보의 값에 의존하여, 전압(Vbl) 또는 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 시간(Ta) 및 시간(Td) 사이에서의 시간 간격 동안 라인(291)(신호들(SRC)과 연관된)에 전압(Vsrc)을 인가할 수 있다. The voltage on lines 270, 271 and 272 (associated with signals BL0, BL1, and BL2), depending on the value of the information to be stored in the selected memory cell, Vbl or voltage V0. The memory device 200 may apply a voltage Vsrc to line 291 (associated with signals SRC) during a time interval between time Ta and time Td.

선택되지 않은 블록의 제어 게이트들(250, 251, 252, 및 253)(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된) 및 선택 게이트들(280, 285, 및 286)(신호들 SGS₁, SGD0₁, 및 SGD1₁)과 연관된)은 부동 상태에 넣어질 수 있다. The control gates 250, 251, 252 and 253 (associated with signals WL0 ₁ , WL1 ₁ , WL2 ₁ and WL3 ₁ ) and select gates 280, 285 and 286 of the non- (Associated with signals SGS ₁ , SGD0 ₁ , and SGD1 ₁ ) may be put into a floating state.

기록 단계(925)의 끝에서(예로서, 시간(998)에서), 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 음의 전위로 떨어질 수 있다. 리셋 단계(926)는 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입하기 위해 수행될 수 있다. At the end of the write step 925 (eg, at time 998), the same control gates 250, 251, 252, and 253 as the memory cell string 231 (selected) and the memory cell string 231 The potentials of the body 240 (FIG. 2B) of unselected memory cell strings that share the memory cell strings may drop to negative potentials. The reset step 926 may be performed to inject holes (e.g., generated by the GIDL current) into the body 240.

리셋 단계(926)에서, 메모리 디바이스(200)는 시간(Td)에서 시간(Te)까지 V7에서 선택된 블록의 제어 게이트(251) 상에서의 전압을 유지하며 시간(Td)에서 시간(Tf)까지 Vpassw에서 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압을 유지할 수 있다. 시간(Te)에서, 선택된 블록의 제어 게이트(251) 상에서의 전압(Vprg)은 그것이 시간(Tg)까지 전압(V8)에 도달할 수 있도록 감소될 수 있다. 선택된 블록의 제어 게이트(251) 상에서의 전압은 리셋 단계의 끝까지(예로서, 시간들(Ti 및 Tj) 사이에서) 전압(V8)에 남아있을 수 있다. 시간(Tf)에서, 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압(Vpassw)은 그것이 시간(Tg)까지 전압(V9)에 도달할 수 있도록 감소될 수 있다. 제어 게이트들(250, 252, 및 253) 상에서의 전압은 리셋 단계(926)의 끝까지(예로서, 시간들(Ti 및 Tj) 사이에서) 전압(V9)에 남아있을 수 있다. In a reset step 926, the memory device 200 maintains the voltage on the control gate 251 of the selected block at V7 from the time Td to the time Te, and from the time Td to the time Tf, 252, and 253 of the selected block in block 250, 252, and 253, respectively. At time Te the voltage Vprg on the control gate 251 of the selected block can be reduced so that it can reach voltage V8 until time Tg. The voltage on control gate 251 of the selected block may remain at voltage V8 until the end of the reset phase (e.g., between times Ti and Tj). At time Tf, the voltage Vpassw on the control gates 250, 252 and 253 of the selected block can be reduced so that it can reach voltage V9 until time Tg. The voltage on control gates 250, 252 and 253 may remain at voltage V9 until the end of reset step 926 (e.g., between times Ti and Tj).

전압들(V8 및 V9)의 각각의 양의 값을 가질 수 있다. 전압들(V8 및 V9)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V8)의 값은 전압(V9)의 값과 같고, 그보다 작거나, 또는 그보다 수 있다. 대안적으로, 전압들(V8 및 V9) 중 하나 또는 양쪽 모두는 0 볼트들일 수 있다. 그러나, 양의 값들을 가진 전압들(V8 및 V9)을 사용하는 것은 그것이 리셋 단계(926) 후 기록 검증 단계(927)를 수행할 때 메모리 디바이스(200)에 의해 소비된 전력을 감소시킬 수 있다. And may have a respective positive value of voltages V8 and V9. The values of the voltages V8 and V9 may be the same or different. For example, the value of voltage V8 may be equal to, less than, or greater than the value of voltage V9. Alternatively, one or both of the voltages V8 and V9 may be zero volts. However, using the voltages V8 and V9 with positive values may reduce the power consumed by the memory device 200 when it performs the write verify step 927 after the reset step 926 .

리셋 단계(926)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(244)에서) 전압(V0)(시간(Td)에서)에서 전압(V10)으로 라인들(270, 271, 및 272) 상에서의 전압을 증가시키며 시간 간격 동안(예로서, 시간들(Td 및 Th) 사이에서) 전압(V10)에서 라인들(270, 271, 및 272)을 유지할 수 있다. 시간(Th)에서, 전압(V10)은 그것이 리셋 단계(926)의 끝까지(예로서, 시간들(Ti 및 Tj) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사한 방식으로, 리셋 단계(926)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(245)에서) 전압(V0)에서 전압(V11)으로 라인(291) 상에서의 전압을 증가시키며 시간 간격 동안 전압(V11)에서 라인(291)을 유지할 수 있다. 그 후, 전압(V11)은 그것이 리셋 단계(926)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다. In a reset step 926, the memory device 200 switches from the voltage V0 (at time Td) to the voltage VlO to derive the GIDL current (e.g., at junction 244 in Figure 2b) 271, and 272 at voltage V10 during a time interval (e.g., between times Td and Th), increasing the voltage on lines 270, 271, and 272, have. At time Th the voltage V10 may be reduced such that it can reach voltage V0 until the end of reset step 926 (e.g., between times Ti and Tj). In a similar manner, in a reset step 926, the memory device 200 switches from the voltage V0 to the voltage V11 on line 291 to derive the GIDL current (e.g., at junction 245 in Figure 2B) And maintain line 291 at voltage V11 for a time interval. The voltage V11 can then be reduced such that it can reach voltage V0 until the end of reset step 926. [

전압들(V10 및 V11)의 각각의 양의 값을 가질 수 있다. 전압들(V10 및 V11)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V10)의 값은 전압(V11)의 값과 같고, 그보다 작거나, 또는 그보다 클 수 있다. 시간들(Td 및 Th) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V10 및 V11)의 값보다 작은 한 시간들(Td 및 Th) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류가 시간들(Td 및 Th) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다. And may have a positive value of each of the voltages V10 and V11. The values of the voltages V10 and V11 may be the same or different. For example, the value of voltage V10 may be equal to, less than, or greater than the value of voltage V11. The voltage V0 applied to the select gates 280, 285, and 286 of the selected block between times Td and Th may be zero volts. Alternatively, a positive voltage may be applied to the select gates 280, 285, and 286 of the selected block between times Td and Th that this positive value is less than the value of the voltages V10 and V11. And therefore a GIDL current may occur in junction 244 or 245 or both (Figure 2B) to provide holes in body 240 between times Td and Th.

도 10은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 판독 동작(1010)의 판독 단계(1015) 및 리셋 단계(1016)를 예시한 다이어그램을 도시한다. 다음의 설명은 도 2a, 도 2b, 및 도 10을 참조한다. 판독 단계(1015)에서, 메모리 디바이스(200)(도 2a)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 저장된 정보의 값을 결정(예로서, 판독)할 수 있다. 리셋 단계(1016)는 판독 단계(1015)의 끝에서(예로서, 시간(1097)에서) 수행될 수 있다. 도 10에 도시된 바와 같이, 메모리 디바이스(200)는 신호(리셋)가 레벨(V_인에이블)을 가질 때 리셋 단계(1016)를 수행하도록 구성될 수 있다. 메모리 디바이스(200)는 판독 동작(1010)에서 리셋 단계(1016)를 바이패스하도록 구성될 수 있다. 그러나, 도 11a, 및 도 11b를 참조하여 이하에 보다 상세히 설명되는 바와 같이, 판독 동작(1010)(도 3)에 리셋 단계(1016)를 포함하는 것은 메모리 디바이스(200)의 신뢰성을 개선할 수 있다. Figure 10 shows a diagram illustrating a read step 1015 and a reset step 1016 of the read operation 1010 of the memory device 200 of Figures 2A and 2B, in accordance with an embodiment of the present invention. The following description refers to Figures 2a, 2b, and 10. 2A) includes information stored in a memory cell selected from the memory cells 210, 211, 212, and 213 of the memory cell string, such as memory cell string 231, (E.g., read) a value. The reset step 1016 may be performed at the end of the read step 1015 (e.g., at time 1097). As shown in FIG. 10, the memory device 200 may be configured to perform a reset step 1016 when the signal (reset) has a level (V _enable ). The memory device 200 may be configured to bypass the reset step 1016 in the read operation 1010. [ However, including the reset step 1016 in the read operation 1010 (FIG. 3), as described in more detail below with reference to FIGS. 11A and 11B, may improve the reliability of the memory device 200 have.

도 11a는 본 발명의 실시예에 따라, 도 10의 판독 동작(1010) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 도 11a에서, 단계들(1015 및 1016)은 도 10에 도시된 것들에 대응한다. 도 11a에서의 신호들(예로서, WL0₁, WL1₁, WL2₁, 및 WL3₁)은 도 2a에 도시된 동일한 신호들에 대응한다. 다음의 설명은 도 2a, 도 2b, 도 10, 및 도 11a를 참조한다. FIG. 11A is a timing diagram illustrating waveforms of some of the signals of memory device 200 of FIGS. 2A and 2B during read operation 1010 of FIG. 10, in accordance with an embodiment of the present invention. In Fig. 11A, steps 1015 and 1016 correspond to those shown in Fig. The signals (e.g., WL0 ₁ , WL1 ₁ , WL2 ₁ , and WL3 ₁ ) in FIG. 11A correspond to the same signals shown in FIG. 2A. The following description refers to Figures 2A, 2B, 10, and 11A.

판독 동작(1010) 동안 선택된 및 선택되지 않은 요소들은 기록 동작(310)(도 3 및 도 4)에서의 것들과 동일할 수 있다. 예를 들면, 판독 동작(1010)에서, 메모리 블록(203₀)(도 2a)은 선택된 메모리 블록인 것으로 가정되고, 메모리 블록(203₁)은 선택되지 않은 메모리 블록인 것으로 가정되며, 메모리 셀 스트링(231)은 선택된 메모리 셀 스트링인 것으로 가정된다. 메모리 셀 스트링(231) 및 메모리 셀 스트링의 메모리 셀(211)은 각각 선택된 메모리 셀 스트링 및 선택된 메모리 셀인 것으로 가정된다. 따라서, 선택된 블록(신호(WL1₀))와 연관된)의 제어 게이트(251)는 선택된 제어 게이트일 수 있다. 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)은 선택되지 않은 제어 게이트들일 수 있다. 선택된 블록(대응하는 신호(SGD1₀)와 연관된)의 선택 게이트(286)는 선택된 선택 게이트일 수 있다. 선택된 블록(신호(SGD0₀)와 연관된)의 선택 게이트(285)는 선택되지 않은 선택 게이트일 수 있다. 선택된 블록(신호(SGS₀)와 연관된)의 선택 게이트(280)는 선택된 선택 게이트일 수 있다. 메모리 블록(203₁)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된)은 선택되지 않은 제어 게이트일 수 있다. 선택되지 않은 블록(신호들(SGS₁, SGD0₁, 및 SGD1₁)과 연관된)의 선택 게이트들(280, 285, 및 286)은 선택되지 않은 선택 게이트들일 수 있다. The selected and unselected elements during read operation 1010 may be the same as those in write operation 310 (FIGS. 3 and 4). For example, in a read operation 1010, memory block 203 ₀ (FIG. 2A) is assumed to be the selected memory block, memory block 203 ₁ is assumed to be an unselected memory block, (231) is assumed to be the selected memory cell string. It is assumed that the memory cell string 231 and the memory cell string memory cell 211 are each a selected memory cell string and a selected memory cell. Thus, the control gate 251 of the selected block (associated with signal WL1 ₀ ) may be the selected control gate. The control gates 250, 252, and 253 of the selected block (associated with signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) may be non-selected control gates. The select gate 286 of the selected block (associated with the corresponding signal SGD ₁₀ ) may be the selected select gate. The select gate 285 of the selected block (associated with signal SGD0 ₀ ) may be a non-selected select gate. The select gate 280 of the selected block (associated with signal SGS ₀ ) may be the selected select gate. In memory block 203 ₁ , control gates 250, 251, 252 and 253 (associated with signals WL0 ₁ , WL1 ₁ , WL2 ₁ , and WL3 ₁ ) may be unselected control gates . The select gates 280, 285, and 286 of the unselected block (associated with signals SGS ₁ , SGD0 ₁ , and SGD1 ₁ ) may be unselected select gates.

도 11a에 도시된 바와 같이, 판독 단계(1015)는 선택된 메모리 셀에 저장된 정보의 값을 결정하기 위해 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 수행될 수 있다. 리셋 단계(1016)는 시간들(Tm 및 Tn) 사이에서의 시간 간격 동안 수행될 수 있다. As shown in FIG. 11A, the read step 1015 may be performed during a time interval between times Tl and Tm to determine the value of the information stored in the selected memory cell. Reset step 1016 may be performed during a time interval between times Tm and Tn.

판독 단계(1015)에서, 메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 선택된 블록(신호(WL1₀)와 연관된)의 제어 게이트(251)에 전압(Vread)을 인가할 수 있다. 라인(251) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 시간(Tl 및 Tm) 사이에서의 시간 간격 동안 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에 전압(Vpassr)을 인가할 수 있다. 제어 게이트들(250, 252, 및 253) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 전압들(Vread 및 Vpassr)의 각각은 전압(V0)의 것보다 큰 양의 값을 가질 수 있다. 전압(Vpassr)의 값은 전압(Vread)의 값보다 클 수 있다. In a read step 1015, the memory device 200 applies a voltage Vread to the control gate 251 of the selected block (associated with the signal WL1 ₀ ) during a time interval between times Tl and Tm can do. The voltage on line 251 may be at voltage V0 before time Tl. The memory device 200 is connected to the control gates 250, 252 and 253 of the selected block (associated with the signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) during the time interval between the times Tl and Tm The voltage Vpassr can be applied. The voltage on control gates 250, 252, and 253 may be at voltage V0 before time Tl. Each of the voltages Vread and Vpassr may have a positive value greater than that of the voltage V0. The value of the voltage Vpassr may be larger than the value of the voltage Vread.

판독 단계(1015)에서, 메모리 디바이스(200)는 선택된 블록(신호들(SGD1₀)과 연관된)의 선택 게이트(286) 및 선택된 블록(신호들(SGS₀)과 연관된)의 선택 게이트(280)에 전압(Vsg)을 인가할 수 있다. 선택 게이트들(280 및 286) 상에서의 전압은 시간들(Tl) 전에 전압(V0)에 있을 수 있다. 메모리 디바이스(200)는 판독 단계(1015)에서 선택된 블록(신호(SGD0₀)와 연관된)의 선택 게이트(285)에 전압(V0)을 인가할 수 있다. In the read step 1015, the memory device 200 includes a select gate 280 of the selected block selection (s signal (SGD1 ₀₎ associated with) the gate 286 and the selected block (s signal (SGS ₀₎ associated with) The voltage Vsg can be applied. The voltage on select gates 280 and 286 may be at voltage V0 before times Tl. The memory device 200 may apply a voltage V0 to the select gate 285 of the selected block (associated with the signal SGD0 ₀ ) in the read step 1015.

판독 단계(1015)에서 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은, 선택된 메모리 셀에 저장된 정보의 값에 의존하여, 전압(Vblr) 또는 전압(V0)에 있을 수 있다. 판독 단계(1015)에서 라인(291)(신호(SRC)와 연관된) 상에서의 전압은 전압(V0)에 있을 수 있다. The voltage on lines 270, 271 and 272 (associated with signals BL0, BL1, and BL2) in the read step 1015 depends on the value of the information stored in the selected memory cell, ) Or the voltage V0. The voltage on line 291 (associated with signal SRC) in read step 1015 may be at voltage V0.

선택되지 않은 블록(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된)의 제어 게이트들(250, 251, 252, 및 253) 및 선택되지 않은 블록(신호들(SGS₁, SGD0₁, 및 SGD1₁)과 연관된)의 선택 게이트들(280, 285, 및 286)은 부동 상태에 있을 수 있다. The control gates 250, 251, 252 and 253 of the unselected block (associated with the signals WL0 ₁ , WL1 ₁ , WL2 ₁ and WL3 ₁ ) and the unselected blocks (signals SGS ₁ , The select gates 280, 285, and 286 of the memory cells SGD0, SGD0 ₁ , and SGD1 ₁ ) may be in a floating state.

판독 단계(1015)에서, 메모리 블록(203₀)에서, 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링의 바디(240)(도 2b)의 전위들은 판독 단계(1015)의 끝에서(예로서, 시간(1097)에서) 음의 전위로 떨어질 수 있다. 음의 전위는 상기 설명된 바와 같이(예로서, 도 4 내지 도 6을 참조하여), 게이트 스트레스 및 열 전자 주입 상황들과 같은, 메모리 블록(203₀)에서 바람직하지 않은 상황들을 야기할 수 있다. 리셋 단계(1016) (도 10 및 도 11a)는 음의 전위에서 0 또는 0에 가까운 볼트들로 바디(240)의 전위를 증가시키기 위해서와 같이, 바디(240)의 전위를 제어(예로서, 증가)하기 위해 수행될 수 있다. 그 결과, 판독 단계(1015)에서 게이트 스트레스 상황 및 열 전자 주입 상황들이 회피될 수 있다. 리셋 단계(1016)는 각각 도 5 및 도 6을 참조하여 상기 설명된 리셋 단계(516) 또는 리셋 단계(616)를 포함할 수 있다. 따라서, 도 5에서의 리셋 단계(516) 또는 도 6에서의 리셋 단계(616)와 연관된 파형들은 도 11a에서의 리셋 단계(1016)를 위해 사용될 수 있다. In the read step 1015, in the memory block 203 ₀ , a selection is made to share the same control gates 250, 251, 252, and 253 as the memory cell string 231 (selected) and the memory cell string 231 The potentials of the body 240 (FIG. 2B) of the memory cell string that are not in the memory cell string may drop to a negative potential at the end of the readout stage 1015 (e.g., at time 1097). Negative potentials can cause undesirable conditions in memory block 203 ₀ , such as gate stress and thermoelectron injection situations, as described above (e.g., with reference to Figures 4-6) . The reset step 1016 (FIGS. 10 and 11A) controls the potential of the body 240 (e.g., to increase the potential of the body 240 to zero or near zero at negative potentials) Increase). As a result, in the read step 1015, the gate stress situation and thermal electron injection conditions can be avoided. Reset step 1016 may include reset step 516 or reset step 616 described above with reference to Figures 5 and 6, respectively. Thus, the waveforms associated with the reset step 516 in FIG. 5 or the reset step 616 in FIG. 6 may be used for the reset step 1016 in FIG. 11A.

도 3의 설명에서 상기 언급된 바와 같이, 기록 검증 단계(317)는 판독 단계(1015)(도 10 및 도 11a)와 같은, 판독 단계를 포함할 수 있다. 따라서, 도 3에서 기록 검증 단계(317) 및 리셋 단계(316)(도 3에서의 시간(399) 후 리셋 단계(316))의 조합을 위한 파형들은 도 11a의 판독 단계(1015) 및 리셋 단계(1016)의 조합의 것들과 유사하거나 또는 동일할 수 있다. As noted above in the description of FIG. 3, write verify step 317 may include a read step, such as read step 1015 (FIGS. 10 and 11A). Thus, the waveforms for the combination of the write verify step 317 and the reset step 316 (the reset step 316 after time 399 in FIG. 3) in FIG. 3 correspond to the read step 1015 and reset step 1015 of FIG. Lt; RTI ID = 0.0 > 1016 < / RTI >

도 11b는 본 발명의 실시예에 따라, 도 10의 판독 동작 동안 도 2a 및 도 2b의 메모리 디바이스의 신호들 중 몇몇의 파형들을 도시한 대안적인 타이밍 도이다. 도 11b에서, 단계들(1015 및 1016)은 도 10에 도시된 것들에 대응한다. 도 11b에서의 신호들(예로서, WL0₁, WL1₁, WL2₁, 및 WL3₁)은 도 2a에 도시된 동일한 신호들에 대응한다. 다음의 설명은 도 2a, 도 2b, 도 10, 및 도 11b를 참조한다. FIG. 11B is an alternative timing diagram illustrating waveforms of some of the signals of the memory device of FIGS. 2A and 2B during the read operation of FIG. 10, in accordance with an embodiment of the present invention. In Fig. 11B, steps 1015 and 1016 correspond to those shown in Fig. The signals (e.g., WL0 ₁ , WL1 ₁ , WL2 ₁ , and WL3 ₁ ) in Fig. 11B correspond to the same signals shown in Fig. 2A. The following description refers to Figures 2A, 2B, 10, and 11B.

판독 동작(1010) 동안 선택된 및 선택되지 않은 요소들은 기록 동작(310)(도 3 및 도 4)에서의 것들과 동일할 수 있다. 예를 들면, 판독 동작(1010)에서, 메모리 블록(203₀)(도 2a)은 선택된 메모리 블록인 것으로 가정되고, 메모리 블록(203₁)은 선택되지 않은 메모리 블록인 것으로 가정되고, 메모리 셀 스트링(231)은 선택된 메모리 셀 스트링인 것으로 가정된다. 메모리 셀 스트링(231) 및 메모리 셀 스트링의 메모리 셀(211)은 각각 선택된 메모리 셀 스트링 및 선택된 메모리 셀인 것으로 가정된다. 따라서, 선택된 블록(신호(WL1₀)와 연관된)의 제어 게이트(251)는 선택된 제어 게이트일 수 있다. 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)은 선택되지 않은 제어 게이트들일 수 있다. 선택된 블록(대응하는 신호(SGD1₀)와 연관된)의 선택 게이트(286)는 선택된 선택 게이트일 수 있다. 선택된 블록(신호(SGD0₀)와 연관된)의 선택 게이트(285)는 선택되지 않은 선택 게이트일 수 있다. 선택된 블록(신호(SGS₀)와 연관된)의 선택 게이트(280)는 선택된 선택 게이트일 수 있다. 메모리 블록(203₁)에서, 제어 게이트들(250, 251, 252, 및 253)(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된)은 선택되지 않은 제어 게이트들일 수 있다. 선택되지 않은 블록(신호들(SGS₁, SGD0₁, 및 SGD1₁)과 연관된)의 선택 게이트들(280, 285, 및 286)은 선택되지 않은 선택 게이트들일 수 있다. The selected and unselected elements during read operation 1010 may be the same as those in write operation 310 (FIGS. 3 and 4). For example, in a read operation 1010, memory block 203 ₀ (FIG. 2A) is assumed to be the selected memory block, memory block 203 ₁ is assumed to be an unselected memory block, (231) is assumed to be the selected memory cell string. It is assumed that the memory cell string 231 and the memory cell string memory cell 211 are each a selected memory cell string and a selected memory cell. Thus, the control gate 251 of the selected block (associated with the signal WL1 ₀ ) may be the selected control gate. The control gates 250, 252, and 253 of the selected block (associated with signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) may be non-selected control gates. The select gate 286 of the selected block (associated with the corresponding signal SGD ₁₀ ) may be the selected select gate. The select gate 285 of the selected block (associated with signal SGD0 ₀ ) may be a non-selected select gate. The select gate 280 of the selected block (associated with signal SGS ₀ ) may be the selected select gate. In memory block 203 ₁ , control gates 250, 251, 252 and 253 (associated with signals WL0 ₁ , WL1 ₁ , WL2 ₁ and WL3 ₁ ) may be unselected control gates . The select gates 280, 285, and 286 of the unselected block (associated with signals SGS ₁ , SGD0 ₁ , and SGD1 ₁ ) may be unselected select gates.

도 11b에 도시된 바와 같이, 판독 단계(1015)는 선택된 메모리 셀에 저장된 정보의 값을 결정하기 위해 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 수행될 수 있다. 리셋 단계(1016)는 시간들(Tm 및 Tn) 사이에서의 시간 간격 동안 수행될 수 있다. As shown in FIG. 11B, the read step 1015 may be performed during a time interval between times Tl and Tm to determine the value of the information stored in the selected memory cell. Reset step 1016 may be performed during a time interval between times Tm and Tn.

판독 단계(1015)에서, 메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호(WL1₀)와 연관된)의 제어 게이트(251)에 상이한 값들을 가진 전압들을 인가할 수 있다. 예를 들면, 메모리 디바이스(200)는 도 11b에 도시된 순서로 선택된 블록의 제어 게이트(251)에 전압들(Vpre + Vc, Vread, 및 Vpre + Vc)을 인가할 수 있다.라인(251) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 전압(Vpre)은 메모리 디바이스(200)의 공급 전압(예로서, Vcc)과 같은 값을 가질 수 있다. 전압(Vc)은 양의 값을 가질 수 있다. 전압(Vread)은 전압(V0)의 것보다 크며 전압의 합(Vpre + Vc)보다 작은 양의 값을 가질 수 있다. In a read step 1015, the memory device 200 has different values for the control gate 251 of the selected block (associated with signal WL1 ₀ ) during different time intervals between times Tl and Tm Voltages can be applied. For example, the memory device 200 may apply voltages Vpre + Vc, Vread, and Vpre + Vc to the control gate 251 of the selected block in the order shown in Figure 11b. Lt; / RTI > may be at voltage V0 before time Tl. The voltage Vpre may have the same value as the supply voltage of the memory device 200 (e.g., Vcc). The voltage Vc may have a positive value. The voltage Vread is greater than that of the voltage V0 and may have a positive value less than the sum of the voltages Vpre + Vc.

메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에 상이한 값들을 가진 전압들을 인가할 수 있다. 예를 들면, 메모리 디바이스(200)는 도 11b에 도시된 순서로 선택된 블록의 제어 게이트들(250, 252, 및 253)에 전압들(Vpre + Vc, Vpassr, 및 Vpre + Vc)을 인가할 수 있다. 제어 게이트들(250, 252, 및 253) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. 전압(Vpassr)은 전압(V0)의 것보다 크며 전압의 합(Vpre + Vc)보다 큰 양의 값을 가질 수 있다. The memory device 200 has control gates 250, 252, and 254 of the selected block (associated with signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) during different time intervals between times Tl and Tm, 253, < / RTI > For example, the memory device 200 can apply voltages Vpre + Vc, Vpassr, and Vpre + Vc to the control gates 250, 252, and 253 of the selected block in the order shown in FIG. have. The voltage on control gates 250, 252, and 253 may be at voltage V0 before time Tl. The voltage Vpassr is greater than that of the voltage V0 and may have a positive value greater than the sum of the voltages Vpre + Vc.

판독 단계(1015)에서, 메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호들(SGD1₀)과 연관된)의 선택 게이트(286)에 상이한 전압들을 인가할 수 있다. 도 11b에 도시된 바와 같이, 선택된 블록의 선택 게이트(286)에 인가된 전압들은 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에 인가된 전압들(예로서, Vpre + Vc, Vpassr, 및 Vpre + Vc)과 동일할 수 있다. In the read step 1015, different voltage to the memory device 200 is the time of the selected block for the different time intervals of between (Tl and Tm) select gate 286 of the (signal s (SGD1 ₀₎ associated with) . 11B, the voltages applied to the select gate 286 of the selected block are applied to the control gates 250, 252, and 254 of the selected block (associated with signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) (E.g., Vpre + Vc, Vpassr, and Vpre + Vc) applied to the transistors 253 and 253.

메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 시간 간격 동안 선택된 블록(신호들(SGS₀)과 연관된)의 선택 게이트(280)에 전압(Vpassr)을 인가할 수 있다. 예를 들면, 도 11b에 도시된 바와 같이, 전압(Vpassr)은 전압(Vpassr)이 또한 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에 및 선택된 블록(신호들(SGD1₀)과 연관된)의 선택 게이트(286)에 인가되는 동안 선택된 블록의 선택 게이트(280)에 인가될 수 있다. 선택된 블록의 선택 게이트(280) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. The memory device 200 may apply a voltage (Vpassr) at the time of the selected block during the time interval between (Tl and Tm) select gate 280 of the (signal s (SGS ₀₎ is associated with). For example, as shown in FIG. 11B, the voltage Vpassr is applied to the control gates 250 and 252 of the selected block (signals WL0 ₀ , WL2 ₀ , and WL3 ₀ ) a, and 253) and the selected block (signal s (SGD1 ₀₎ select gate 280 of the block selected for being applied to the selection gate 286 of the associated) and can be applied. The voltage on select gate 280 of the selected block may be at voltage V0 before time Tl.

메모리 디바이스(200)는 시간들(Tl 및 Tm) 사이에서의 상이한 시간 간격들 동안 선택된 블록(신호(SGD0₀)와 연관된)의 선택 게이트(285)에 전압(Vpre + Vc)을 인가할 수 있다. 예를 들면, 도 11b에 도시된 바와 같이, 전압(Vpre + Vc)은 전압(Vpre + Vc)이 또한 선택된 블록(신호(WL10)와 연관된)의 제어 게이트(251)에, 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에, 및 선택된 블록(신호들(SGD1₀)과 연관된)의 선택 게이트(286)에 인가되는 동안 선택된 블록의 게이트(285)에 인가될 수 있다. 선택된 블록의 선택 게이트(285) 상에서의 전압은 시간(Tl) 전에 전압(V0)에 있을 수 있다. The memory device 200 may apply a voltage Vpre + Vc to the select gate 285 of the selected block (associated with the signal SGD0 ₀ ) during different time intervals between times Tl and Tm . 11b, the voltage Vpre + Vc is applied to the control gate 251 of the selected block (associated with the signal WLlO), where the voltage Vpre + Vc is also applied to the selected block (Associated with signals SGD1 ₀ ) to the control gates 250, 252, and 253 of the memory cells (associated with the word lines WL0 ₀ , WL2 ₀ , and WL3 ₀ ) To the gate 285 of the selected block. The voltage on select gate 285 of the selected block may be at voltage V0 before time Tl.

판독 단계(1015)에서 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장된 정보의 값에 의존하여 전압(Vpre) 또는 전압(Vblr)(예로서, V0)에 있을 수 있다. 판독 단계(1015)에서 라인(291)(신호(SRC)와 연관된) 상에서의 전압은 전압(V0)에 있을 수 있다. The voltage on lines 270, 271 and 272 (associated with signals BL0, BL1, and BL2) in read step 1015 depends on the value of the information stored in the selected memory cell, May be at voltage Vblr (e.g., V0). The voltage on line 291 (associated with signal SRC) in read step 1015 may be at voltage V0.

선택되지 않은 블록(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된)의 제어 게이트들(250, 251, 252, 및 253) 및 선택되지 않은 블록(신호들(SGS₁, SGD0₁, 및 SGD1₁)의 선택 게이트들(280, 285, 및 286)은 부동 상태에 있을 수 있다. The control gates 250, 251, 252 and 253 of the unselected block (associated with the signals WL0 ₁ , WL1 ₁ , WL2 ₁ and WL3 ₁ ) and the unselected blocks (signals SGS ₁ , The select gates 280, 285, and 286 of the selectors SGD0 ₁ , SGD0 ₁ , and SGD1 ₁ may be in a floating state.

판독 단계(1015)에서, 메모리 블록(203₀)에서, 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 판독 단계(1015)의 끝에서(예로서, 시간(1097)에서) 음의 전위로 떨어질 수 있다. 음의 전위는 상기 설명된 바와 같이(예로서, 도 4 내지 도 6을 참조하여), 게이트 스트레스 및 열 전자 주입 상황들과 같은, 메모리 블록(203₀)에서 바람직하지 않은 상황들을 야기할 수 있다. 리셋 단계(1016) (도 10 및 도 11b)는 음의 전위에서 0 또는 0에 가까운 볼트들로 바디(240)의 전위를 증가시키기 위해서와 같이, 바디(240)의 전위를 제어(예로서, 증가)하기 위해 수행될 수 있다. 그 결과, 판독 단계(1015)에서 게이트 스트레스 상황 및 열 전자 주입 상황들은 회피될 수 있다. 리셋 단계(1016)는 각각 도 5 및 도 6을 참조하여 상기 설명된 리셋 단계(516) 또는 리셋 단계(616)를 포함할 수 있다. 따라서, 도 5에서의 리셋 단계(516) 또는 도 6에서의 리셋 단계(616)와 연관된 파형들은 도 11b에서의 리셋 단계(1016)를 위해 사용될 수 있다. In the read step 1015, in the memory block 203 ₀ , a selection is made to share the same control gates 250, 251, 252, and 253 as the memory cell string 231 (selected) and the memory cell string 231 The potentials of the body 240 (FIG. 2B) of the memory cell strings that are not in the memory cell strings may drop to a negative potential at the end of the readout stage 1015 (e.g., at time 1097). Negative potentials can cause undesirable conditions in memory block 203 ₀ , such as gate stress and thermoelectron injection situations, as described above (e.g., with reference to Figures 4-6) . The reset step 1016 (FIGS. 10 and 11B) controls the potential of the body 240 (e.g., to increase the potential of the body 240 to zero or near zero at negative potentials) Increase). As a result, in the read step 1015, the gate stress situation and thermal electron injection conditions can be avoided. Reset step 1016 may include reset step 516 or reset step 616 described above with reference to Figures 5 and 6, respectively. Thus, the waveforms associated with the reset step 516 in FIG. 5 or the reset step 616 in FIG. 6 may be used for the reset step 1016 in FIG. 11B.

도 3의 설명에서 상기 언급된 바와 같이, 기록 검증 단계(317)는 판독 단계(1015)(도 10 및 도 11b)와 같은, 판독 단계를 포함할 수 있다. 따라서, 도 3에서의 기록 검증 단계(317) 및 리셋 단계(316)(도 3에서 시간(399) 후 리셋 단계(316))의 조합을 위한 파형들은 도 11b의 판독 단계(1015) 및 리셋 단계(1016)의 조합의 것들과 유사하거나 또는 동일할 수 있다. As noted above in the description of FIG. 3, write verify step 317 may include a read step, such as read step 1015 (FIGS. 10 and 11B). Thus, the waveforms for the combination of the write verify step 317 and the reset step 316 in Figure 3 (reset step 316 after time 399 in Figure 3) are the same as the read step 1015 and reset step 1015 of Figure 11b, Lt; RTI ID = 0.0 > 1016 < / RTI >

도 12는 본 발명의 실시예에 따라, 판독 동작(1230) 동안 도 2a 및 도 2b의 메모리 디바이스(200)의 신호들 중 몇몇의 파형들을 도시한 타이밍 도이다. 메모리 디바이스(200)는 판독 동작(1010)(도 10 및 도 11a 또는 도 11b 중 하나)에 대한 대안으로서 판독 동작(1230)(도 12)을 수행하도록 구성될 수 있다. 12 is a timing diagram illustrating waveforms of some of the signals of memory device 200 of FIGS. 2A and 2B during a read operation 1230, in accordance with an embodiment of the present invention. The memory device 200 may be configured to perform the read operation 1230 (Fig. 12) as an alternative to the read operation 1010 (one of Figs. 10 and 11A or 11B).

도 12에서, 판독 단계(1235)는 메모리 셀 스트링(231)과 같은, 메모리 셀 스트링의 메모리 셀들(210, 211, 212, 및 213) 중에서 선택된 메모리 셀에 저장된 정보의 값을 결정할 수 있다. 리셋 단계(1236)는 도 4 내지 도 6을 참조하여 상기 설명된 바와 같이, 바디(240)에서 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 수행될 수 있다. In Figure 12, the read step 1235 can determine the value of information stored in the memory cell selected from the memory cells 210, 211, 212, and 213 of the memory cell string, such as the memory cell string 231. The reset step 1236 may be performed by the body 240 with holes (e.g., generated by a GIDL current) to remove or minimize the negative potential at the body 240, as described above with reference to Figures 4-6. To control the potential of the body 240, such as by injecting a current through the body 240.

판독 단계(1235)에서, 메모리 디바이스(200)는 시간들(Tp 및 Tu) 사이에서 전압(Vread)을 선택된 블록(신호(WL1₀)와 연관된)의 제어 게이트(251)에, 시간(Tp 및 Tt) 사이에서 전압(Vpassr)을 선택된 블록(신호들(WL0₀, WL2₀, 및 WL3₀)과 연관된)의 제어 게이트들(250, 252, 및 253)에, 및 시간들(Tp 및 Tq) 사이에서 전압(Vsg)을 선택된 블록(신호들(SGD1₀ 및 SGS₀)과 연관된)의 선택 게이트들(286 및 280)에 인가할 수 있다. 메모리 디바이스(200)는 시간들(Tp 및 Tx) 사이에서 선택된 블록(신호들(SGD0₀)과 연관된)의 선택 게이트(285)에 전압(V0)을 인가할 수 있다. 시간(Tq)에서, 전압(Vsg)은 그것이 시간(Tr)에서 전압(V0)에 도달할 수 있도록 감소될 수 있다. In a read step 1235, the memory device 200 applies a voltage Vread between times Tp and Tu to the control gate 251 of the selected block (associated with the signal WL1 ₀ ) Tt) to the control gates 250, 252 and 253 of the selected block (associated with the signals WL0 ₀ , WL2 ₀ and WL3 ₀ ) and between the times Tp and Tq, selection of (associated with signal (SGD1 and SGS _{0 0)),} the selected block voltage (Vsg) between the gate can be applied to the (286 and 280). The memory device 200 may apply a voltage V0 to the select gate 285 of the selected block (associated with signals SGD0 ₀ ) between times Tp and Tx. At time Tq, the voltage Vsg can be reduced such that it can reach voltage V0 at time Tr.

판독 단계(1235)에서 라인들(270, 271, 및 272)(신호들(BL0, BL1, 및 BL2)과 연관된) 상에서의 전압은 선택된 메모리 셀에 저장된 정보의 값에 의존하여 전압(Vblr) 또는 전압(V0)에 있을 수 있다. 판독 단계(1235)에서 라인(291) 상에서의 전압은 전압(V0)에 있을 수 있다. The voltage on lines 270, 271 and 272 (associated with signals BL0, BL1, and BL2) in read step 1235 depends on the value of the information stored in the selected memory cell, Lt; / RTI > voltage V0. The voltage on line 291 in read step 1235 may be at voltage V0.

선택되지 않은 블록(신호들(WL0₁, WL1₁, WL2₁, 및 WL3₁)과 연관된)의 제어 게이트들(250, 251, 252, 및 253) 및 선택되지 않은 블록(신호들(SGS₁, SGD0₁, 및 SGD1₁)의 선택 게이트들(280, 285, 및 286)은 부동 상태에 있을 수 있다. The control gates 250, 251, 252 and 253 of the unselected block (associated with the signals WL0 ₁ , WL1 ₁ , WL2 ₁ and WL3 ₁ ) and the unselected blocks (signals SGS ₁ , The select gates 280, 285, and 286 of the selectors SGD0 ₁ , SGD0 ₁ , and SGD1 ₁ may be in a floating state.

판독 단계(1235)의 끝에서(예로서, 시간(1299)에서), 메모리 셀 스트링(231)(선택됨) 및 메모리 셀 스트링(231)과 동일한 제어 게이트들(250, 251, 252, 및 253)을 공유하는 선택되지 않은 메모리 셀 스트링들의 바디(240)(도 2b)의 전위들은 음의 전위로 떨어질 수 있다. 리셋 단계(1236)는 바디(240)에서 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(예로서, GIDL 전류에 의해 발생된)을 주입함으로써와 같이, 바디(240)의 전위를 제어하기 위해 수행될 수 있다. At the end of the read step 1235 (e.g., at time 1299), the same control gates 250, 251, 252, and 253 as the memory cell string 231 (selected) and the memory cell string 231, The potentials of the body 240 (FIG. 2B) of unselected memory cell strings that share the memory cell strings may drop to negative potentials. The reset step 1236 may be performed to remove the potential of the body 240 such as by injecting holes (e.g., generated by the GIDL current) into the body 240 to remove or minimize the negative potential at the body 240. [ As shown in FIG.

리셋 단계(1236)에서, 메모리 디바이스(200)는 시간(Ts)에서 시간(Tu)까지 Vread에서 선택된 블록의 제어 게이트(251) 상에서의 전압을 유지하며 시간(Ts)에서 시간(Tt)까지 Vpassr에서 선택된 블록의 제어 게이트들(250, 252, 및 253) 상에서의 전압을 유지할 수 있다. 시간(Tt)에서, 전압(Vpassr)은 그것이 시간(Tu)까지 전압(V0)에 도달할 수 있도록 감소될 수 있다. 시간(Tu)에서, 전압(Vread)은 그것이 시간(Tv)까지 전압(V0)에 도달할 수 있도록 감소될 수 있다. In a reset step 1236, the memory device 200 maintains the voltage on the control gate 251 of the selected block in Vread from time Ts to time Tu, and from time Ts to time Tt, Vpassr 252, and 253 of the selected block in block 250, 252, and 253, respectively. At time Tt, the voltage Vpassr can be reduced so that it can reach voltage V0 until time Tu. At time Tu, the voltage Vread can be reduced so that it can reach voltage V0 until time Tv.

리셋 단계(1236)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(예로서, 도 2b에서 접합(244)에서) 전압(V0)(시간(Ts)에서)에서 전압(V12)으로 라인들(270, 271, 및 272) 상에서의 전압을 증가시키며 시간 간격 동안(예로서, 시간들(Ts 및 Tv) 사이에서) 전압(V12)에서 라인들(270, 271, 및 272)을 유지할 수 있다. 시간(Tv)에서, 전압(V12)은 그것이 리셋 단계(1236)이 끝까지(예로서, 시간들(Tw 및 Tx) 사이에서) 전압(V0)에 도달할 수 있도록 감소될 수 있다. 유사한 방식으로, 리셋 단계(1236)에서, 메모리 디바이스(200)는 GIDL 전류를 유도하기 위해(도 2b에서 접합(245)에서 전압(V0)에서 전압(V13)으로 라인(291) 상에서의 전압을 증가시키며 시간 간격 동안 전압(V13)에서 라인(291)을 유지할 수 있다. 그 후, 전압(V13)은 그것이 리셋 단계(1236)의 끝까지 전압(V0)에 도달할 수 있도록 감소될 수 있다. In a reset step 1236, the memory device 200 switches from a voltage V0 (at time Ts) to a voltage V12 to induce a GIDL current (e.g., at junction 244 in Figure 2B) 271, and 272 at a voltage V12 during a time interval (e.g., between times Ts and Tv) while increasing the voltage on lines 270, 271, and 272, have. At time Tv, voltage V12 may be reduced such that it can reach voltage V0 until the end of reset step 1236 (e.g., between times Tw and Tx). In a similar manner, in a reset step 1236, the memory device 200 generates a voltage on line 291 from voltage V0 to voltage V13 at junction 245 in Figure 2B And maintain line 291 at voltage V13 for a time interval. The voltage V13 can then be reduced such that it can reach voltage V0 until the end of reset step 1236. [

전압들(V12 및 V13)의 각각은 양의 값을 가질 수 있다. 전압들(V12 및 V9)의 값들은 동일하거나 또는 상이할 수 있다. 예를 들면, 전압(V12)의 값은 전압(V9)의 값과 같고, 그보다 작거나, 또는 그보다 클 수 있다. 시간들(Ts 및 Tv) 사이에서 선택된 블록의 선택 게이트들(280, 285, 및 286)에 인가된 전압(V0)은 0 볼트들일 수 있다. 대안적으로, 양의 값을 가진 전압은 이러한 양의 값이 전압(V12 및 V13)의 값보다 작은 한 시간들(Ts 및 Tv) 사이에서 선택 게이트들(280, 285, 및 286)에 인가될 수 있으며, 따라서 GIDL 전류는 시간들(Ts 및 Tv) 사이에서 바디(240)에 홀들을 제공하기 위해 접합(244 또는 245 또는 양쪽 모두)(도 2b)에서 발생할 수 있다. Each of the voltages V12 and V13 may have a positive value. The values of the voltages V12 and V9 may be the same or different. For example, the value of voltage V12 may be equal to, less than, or greater than the value of voltage V9. The voltage V0 applied to the select gates 280,285 and 286 of the selected block between times Ts and Tv may be zero volts. Alternatively, a voltage having a positive value may be applied to the select gates 280, 285, and 286 between times Ts and Tv as long as this positive value is less than the value of the voltages V12 and V13 And thus a GIDL current may occur at junctions 244 or 245 or both (Figure 2B) to provide holes in body 240 between times Ts and Tv.

도 3의 설명에서 상기 언급된 바와 같이, 기록 검증 단계(317)는 도 12의 판독 단계(1235)와 같은, 판독 단계를 포함할 수 있다. 따라서, 도 3의 기록 검증 단계(317) 및 리셋 단계(316)(도 3의 시간(399) 후 리셋 단계(316))의 조합을 위한 파형들은 도 12의 판독 단계(1235) 및 리셋 단계(1236)의 조합의 파형들과 유사하거나 또는 동일할 수 있다. As noted above in the description of FIG. 3, write verify step 317 may include a read step, such as read step 1235 of FIG. Thus, the waveforms for the combination of the write verify step 317 and the reset step 316 (reset step 316 after time 399 of FIG. 3) of FIG. 3 are the same as the read step 1235 and reset step 1235 of FIG. 1236) may be similar or identical to the waveforms.

도 13은 본 발명의 실시예에 따라, 도 2a 및 도 2b의 메모리 디바이스(200)의 소거 동작(1310)의 소거 검증 단계(1315) 및 리셋 단계(1316)를 예시한 다이어그램을 도시한다. 소거 검증 단계(1315) 및 리셋 단계(1316)는 소거 동작(1310)의 소거 단계(도시되지 않음) 후 수행될 수 있다. 소거 단계에서, 메모리 블록(예로서, 도 2a에서의 203₀ 또는 203₁)에서의 몇몇 또는 모든 메모리 셀들(예로서, 210, 211, 212, 및 213)로부터의 정보가 소거될 수 있다. Figure 13 illustrates a diagram illustrating the erase verify step 1315 and the reset step 1316 of the erase operation 1310 of the memory device 200 of Figures 2A and 2B, in accordance with an embodiment of the present invention. The erase verify step 1315 and the reset step 1316 may be performed after an erase step (not shown) of the erase operation 1310. [ In the erase step, information from some or all of the memory cells (e.g., 210, 211, 212, and 213) in a memory block (e.g., 203 ₀ or 203 ₁ in FIG. 2A) may be erased.

도 13에서의 소거 검증 단계(1315)에서, 메모리 디바이스(200)는 특정한 메모리 블록에서의 선택된 메모리 셀들의 상태가 소거 단계가 수행된 후 그것들의 타겟 상태들에 도달하였는지를 결정할 수 있다. 소거 검증 단계(1315)는 도 10 및 도 11a의 판독 단계(1015) 또는 도 10 및 도 11b의 판독 단계(1015)와 같은, 판독 단계를 포함할 수 있다. 따라서, 소거 검증 단계(1315)(도 13)와 연관된 신호들의 동작들 및 파형들은 판독 단계(1015)의 것들과 유사하거나 또는 그것과 동일할 수 있다. 13, the memory device 200 may determine whether the states of selected memory cells in a particular memory block have reached their target states after the erase step has been performed. The erase verify step 1315 may include a read step, such as the read step 1015 of Figs. 10 and 11A or the read step 1015 of Figs. 10 and 11B. Thus, the operations and waveforms of the signals associated with the erase verify step 1315 (Figure 13) may be similar to or identical to those of the read step 1015. [

도 13에 도시된 바와 같이, 리셋 단계(1316)는 신호(리셋)가 레벨(V_인에이블)을 가질 때 수행될 수 있으며 소거 검증 단계(1315)의 끝에서(예로서, 시간(1396)에서) 수행될 수 있다. 리셋 단계(1315)는 도 10 및 도 11a 또는 도 10 및 도 11b의 리셋 단계(1016)를 포함할 수 있다. 따라서, 리셋 단계(1316)와 연관된 신호들의 동작들 및 파형들은 리셋 단계(1016)의 것들과 유사하거나 또는 그것과 동일할 수 있다. 메모리 디바이스(200)는 소거 동작(1310)에서 리셋 단계(1316)를 바이패스하도록 구성될 수 있다. 그러나, 소거 동작(1310)에서 리셋 단계(1316)를 수행하는 것은 그 외 소거 단계의 끝에서 바디(240)에 존재할 수 있는 바디(240)에서의 음의 전위를 제거하거나 또는 최소화하기 위해 바디(240)로 홀들(GIDL 전류로부터 발생된)을 주입함으로써와 같은, 소거 검증 단계의 끝에서 바디(240)의 전위를 제어할 수 있다. 13, a reset step 1316 may be performed when the signal (reset) has a level (V _enable ) and at the end of the erase verify step 1315 (e.g., at time 1396) ) Can be performed. The reset step 1315 may include the reset step 1016 of FIGS. 10 and 11A or FIGS. 10 and 11B. Accordingly, the operations and waveforms of the signals associated with the reset step 1316 can be similar to or identical to those of the reset step 1016. [ The memory device 200 may be configured to bypass the reset step 1316 in the erase operation 1310. [ Performing the reset step 1316 in the erase operation 1310 may be performed in the body 240 to remove or minimize the negative potential in the body 240 that may be present in the body 240 at the end of the other erase step 240) at the end of the erase verify step, such as by injecting holes (generated from the GIDL current).

도 14는 본 발명의 실시예에 따라, 디바이스에서 동작(예로서, 판독, 기록, 또는 소거)을 수행하는 방법(1400)에 대한 플로우차트이다. 방법(1400)은 메모리 디바이스(100)(도 1) 및 메모리 디바이스(200)(도 2a 및 도 2b)와 같은 메모리 디바이스에서 사용될 수 있다. 14 is a flowchart of a method 1400 of performing operations (e.g., reading, writing, or erasing) in a device, in accordance with an embodiment of the present invention. The method 1400 can be used in memory devices such as the memory device 100 (Figure 1) and the memory device 200 (Figures 2A and 2B).

도 14에 도시된 바와 같이, 방법(1400)의 활동(1410)은 디바이스에서 동작을 수행하기 위해 명령어를 수신하는 것을 포함할 수 있다. 명령어는 판독, 기록, 또는 소거 명령어를 포함할 수 있다. 명령어는 디바이스의 외부에 있는 메모리 제어기 또는 프로세서에 의해 디바이스에 제공될 수 있다. As shown in FIG. 14, activity 1410 of method 1400 may include receiving an instruction to perform an operation on a device. The instructions may include read, write, or erase instructions. The instruction may be provided to the device by a memory controller or processor external to the device.

방법(1400)의 활동(1420)은 활동(1410)에 수신된 명령어에 기초하여 동작을 수행하는 것을 포함할 수 있다. 예를 들면, 활동(1420)에서 수행된 동작은 활동(1410)에서 수신된 명령어가 기록 명령어를 포함한다면 기록 동작을 포함할 수 있다. 활동(1420)에서 기록 동작은 기록 동작(310)(도 3 및 도 4), 기록 동작(710)(도 7 및 도 8), 또는 기록 동작(920)(도 9)과 같은, 상기 설명된 기록 동작을 포함할 수 있다. Activity 1420 of method 1400 may include performing an action based on an instruction received at activity 1410. [ For example, operations performed in activity 1420 may include a write operation if the command received in activity 1410 includes a write command. The write operation in activity 1420 may be performed as described above, such as write operation 310 (Figures 3 and 4), write operation 710 (Figures 7 and 8), or write operation 920 (Figure 9) And may include a write operation.

또 다른 예에서, 활동(1420)에서 수행된 동작은 활동(1410)에서 수신된 명령어가 판독 명령어를 포함한다면 판독 동작을 포함할 수 있다. 활동(1420)에서 판독 동작은 판독 동작(1010)(도 10 및 도 11a 또는 도 11b 중 어느 하나) 또는 판독 동작(1230)(도 12)과 같은 상기 설명된 판독 동작을 포함할 수 있다. In another example, operations performed in activity 1420 may include a read operation if the command received in activity 1410 includes a read command. The read operation at activity 1420 may include the read operation described above, such as read operation 1010 (either FIG. 10 and FIG. 11A or FIG. 11B) or read operation 1230 (FIG. 12).

추가 예에서, 활동(1420)에서 수행된 동작은 활동(1410)에서 수신된 명령어가 소거 명령어를 포함한다면 소거 동작을 포함할 수 있다. 활동(1420)에서 소거 동작은 소거 동작(1310)(도 13)과 같은, 상기 설명된 소거 동작을 포함할 수 있다. In a further example, operations performed in activity 1420 may include an erase operation if the instruction received in activity 1410 includes an erase instruction. The erase operation in activity 1420 may include the erase operation described above, such as erase operation 1310 (Figure 13).

방법(1400)의 활동(1430)은 디바이스의 메모리 셀 스트링과 연관된 바디의 전위를 제어하는 것을 포함할 수 있다. 활동(1430)에서의 바디는 도 2a에서의 메모리 셀 스트링(231) 또는 메모리 디바이스(200)의 다른 메모리 셀 스트링의 바디(240)(도 2b)와 같은, 디바이스의 메모리 셀 스트링의 바디를 포함할 수 있다. 활동(1430)에서 바디의 전위를 제어하는 것은 도 1 내지 도 13을 참조하여 상기 설명된 리셋 단계들 중 하나를 수행하는 것과 같은, 리셋 단계를 수행하는 것을 포함할 수 있다. 따라서, 활동(1430)에서 바디의 전위를 제어하는 것은 도 1 내지 도 13을 참조하여 상기 설명된 리셋 단계에서 활동들을 수행하는 것을 포함할 수 있다. 이러한 활동들은 메모리 셀 스트링과 연관된 바디에 GIDL 전류를 유도하는 것, 메모리 셀 스트링과 연관된 바디로 홀들을 주입하는 것, 메모리 셀 스트링과 연관된 바디로부터 과잉 전자들을 제거하는 것, 메모리 셀 스트링과 연관된 바디의 전위를 증가시키는 것, 및 도 1 내지 도 13을 참조하여 상기 설명된 다른 활동들을 포함할 수 있다. Activity 1430 of method 1400 may include controlling the potential of the body associated with the memory cell string of the device. The body at activity 1430 includes the body of the memory cell string of the device, such as the memory cell string 231 in Figure 2a or the body 240 (Figure 2b) of another memory cell string in the memory device 200 can do. Controlling the potential of the body in activity 1430 may include performing a reset step, such as performing one of the reset steps described above with reference to Figures 1-13. Thus, controlling the potential of the body in activity 1430 can include performing activities in the reset phase described above with reference to FIGS. 1-13. These activities include directing the GIDL current to the body associated with the memory cell string, injecting holes into the body associated with the memory cell string, removing excess electrons from the body associated with the memory cell string, And other activities described above with reference to Figures 1-13.

도 14에 도시된 바와 같이, 방법(1400)은 활동(1430)과 유사하거나 또는 동일할 수 있는, 활동(1415)을 또한 포함할 수 있다. 예를 들면, 활동(1415)은 디바이스의 메모리 셀 스트링과 연관된 바디의 전위를 제어하는 것을 포함할 수 있다. 활동(1415)에서 바디의 전위를 제어하는 것은 도 1 내지 도 13을 참조하여 상기 설명된 리셋 단계에서 활동들을 수행하는 것을 포함할 수 있다. As shown in FIG. 14, method 1400 may also include activity 1415, which may be similar or identical to activity 1430. For example, activity 1415 may include controlling the potential of the body associated with the memory cell string of the device. Controlling the potential of the body in activity 1415 may include performing activities in the reset step described above with reference to Figures 1-13.

활동(1415)은 활동(1420)이 수행되기 전에 수행될 수 있다. 예를 들면, 활동(1410)에서 수신된 명령어가 기록 명령어를 포함한다면, 그 후, 상기 설명된 바와 같이, 활동(1420)은 기록 단계를 포함할 수 있는, 기록 동작을 수행할 수 있다. 그러나, 활동(1420)에서의 기록 단계가 수행되기 전에, 활동(1425)이 수행될 수 있다. 예를 들면, 활동(1415)은 기록 단계가 활동(1420)에서 수행되기 전에 리셋 단계를 수행하는 것을 포함할 수 있다. 몇몇 경우들에서, 방법(1400)은 활동(1415)을 생략할 수 있다. Activity 1415 may be performed before activity 1420 is performed. For example, if the command received at activity 1410 includes a write command, then activity 1420, as described above, may perform a write operation, which may include a write step. However, before the recording step in activity 1420 is performed, activity 1425 may be performed. For example, activity 1415 may include performing a reset step before the recording step is performed in activity 1420. [ In some instances, the method 1400 may omit the activity 1415.

장치들(예로서, 메모리 디바이스들(100 및 200) 및 방법들(예로서, 메모리 디바이스들(100 및 200)과 연관된 동작 방법들 및 도 14와 연관된 방법들)의 예시들은 다양한 실시예들의 구조의 일반적인 이해를 제공하도록 의도되며 여기에 설명된 구조들을 이용할 수 있는 장치들의 요소들 및 특징들 모두의 완전한 설명을 제공하도록 의도되지 않는다. 여기에서의 장치는 예를 들면, 회로, 다이, 디바이스(예로서, 메모리 디바이스들(100 및 200) 또는 메모리 디바이스들(100 및 200)과 같은 디바이스를 포함하는 시스템(예로서, 컴퓨터, 셀룰러 전화, 또는 다른 전자 시스템)을 나타낼 수 있다. Examples of devices (e.g., memory devices 100 and 200 and methods (e.g., operating methods associated with memory devices 100 and 200 and methods associated with FIG. 14) And is not intended to provide a complete description of all of the elements and features of the devices that may utilize the structures described herein. (E.g., a computer, cellular telephone, or other electronic system) that includes devices such as memory devices 100 and 200 or memory devices 100 and 200, as an example.

상기 설명된 장치들(예로서, 메모리 디바이스들(100 및 200) 또는 도 1에서의 메모리 제어 유닛(116), 도 1에서의 리셋 회로(195), 및 도 2a에서의 리셋 회로(295)를 포함한, 메모리 디바이스들(100 및 200)의 부분)은 모두 여기에서 “모듈들”(또는 “모듈”)로서 특성화될 수 있다. 이러한 모듈들은 다양한 실시예들의 특정한 구현들에 대해 원하는 대로 및/또는 적절하게, 하드웨어 회로, 단일 및/또는 다중-프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들 및 오브젝트들 및/또는 펌웨어, 및 그것의 조합들을 포함할 수 있다. 1), the reset circuit 195 in FIG. 1, and the reset circuit 295 in FIG. 2A, as well as the memory devices 100 and 200 or memory control unit 116 in FIG. (Including portions of memory devices 100 and 200, including, but not limited to, memory devices) may all be characterized herein as "modules" (or "modules"). Such modules may be implemented in hardware circuits, single and / or multi-processor circuits, memory circuits, software program modules and objects and / or firmware, and / or any combination thereof, as desired and / Combinations thereof.

메모리 디바이스들(100 및 200)은 고속 컴퓨터들, 통신 및 신호 프로세싱 회로, 단일 또는 다중-프로세서 모듈들, 단일 또는 다수의 내장된 프로세서들, 다중-코어 프로세서들, 메시지 정보 스위치들, 및 다층, 다중-칩 모듈들을 포함한 애플리케이션-특정 모듈들과 같은 장치들(예로서, 전자 회로)에 포함될 수 있다. 이러한 장치들은 텔레비전들, 셀룰러 전화들, 개인용 컴퓨터들(예로서, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 핸드헬드 컴퓨터들, 태블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예로서, MP3(동화상 전문가 그룹, 오디오 계층 3) 플레이어들), 차량들, 의료 디바이스들(예로서, 심장 모니터, 혈압계 등), 셋 탑 박스들, 및 기타와 같은, 다양한 다른 장치들(예로서, 전자 시스템들) 내에서의 서브-구성요소들로서 추가로 포함될 수 있다. The memory devices 100 and 200 may be implemented as high-speed computers, communication and signal processing circuits, single or multi-processor modules, single or multiple embedded processors, multi-core processors, message information switches, (E. G., Electronic circuitry) such as application-specific modules including multi-chip modules. Such devices may include, but are not limited to, televisions, cellular telephones, personal computers (e.g., laptop computers, desktop computers, handheld computers, tablet computers, etc.), workstations, radios, video players, (E.g., MP3 players), vehicles, medical devices (e.g., heart monitors, blood pressure monitors, etc.), set top boxes, and the like May be further included as sub-elements in the electronic system (e. G., Electronic systems).

도 1 내지 도 14를 참조하여 상기 설명된 실시예들은 상이한 레벨들의 장치에 위치된 메모리 셀들을 포함한 메모리 셀 스트링 및 메모리 셀 스트링에 결합된 데이터 라인을 가진 장치들 및 방법들을 포함한다. 메모리 셀 스트링은 메모리 셀들과 연관된 기둥 바디를 포함한다. 이러한 장치들 중 적어도 하나는 메모리 셀들 중에서 메모리 셀에 정보를 저장하도록 및/또는 메모리 셀들 중에서 메모리 셀에 저장된 정보의 값을 결정하도록 구성된 모듈을 포함할 수 있다. 모듈은 또한 바디의 전위를 제어하기 위해 데이터 라인 및/또는 소스에 양의 값을 가진 전압을 인가하도록 구성될 수 있다. 부가적인 장치들 및 방법들을 포함한 다른 실시예들이 설명된다. The embodiments described above with reference to Figures 1 to 14 include devices and methods having memory cell strings including memory cells located in different levels of device and data lines coupled to memory cell strings. The memory cell string includes a column body associated with the memory cells. At least one of these devices may include a module configured to store information in a memory cell among the memory cells and / or to determine a value of information stored in the memory cell among the memory cells. The module may also be configured to apply a voltage having a positive value to the data line and / or the source to control the potential of the body. Other embodiments including additional devices and methods are described.

상기 설명 및 도면들은 이 기술분야의 숙련자들이 본 발명의 실시예들을 실시할 수 있게 하기 위해 본 발명의 몇몇 실시예들을 예시한다. 다른 실시예들은 구조적, 논리적, 전기적, 프로세스 및 다른 변화들을 통합할 수 있다. 예들은 단지 가능한 변형들을 나타낸다. 몇몇 실시예들의 부분들 및 특징들은 다른 것들의 것들에 포함되거나 또는 그것들을 위해 대체될 수 있다. 많은 다른 실시예들은 상기 설명을 판독하며 이해할 때 이 기술분야의 숙련자들에게 명백할 것이다. The above description and drawings illustrate some embodiments of the present invention in order to enable those skilled in the art to practice the embodiments of the present invention. Other embodiments may incorporate structural, logical, electrical, process, and other changes. Examples only show possible variations. Portions and features of some embodiments may be included in or replaced by those of others. Many other embodiments will be apparent to those skilled in the art upon reading and understanding the above description.

Claims (34)

장치에 있어서,
상기 장치의 상이한 레벨들에 위치된 메모리 셀들을 포함한 메모리 셀 스트링으로서, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디(body)를 포함하는, 상기 메모리 셀 스트링;
상기 메모리 셀 스트링에 결합된 소스;
상기 메모리 셀 스트링에 결합된 데이터 라인; 및
상기 바디의 전위를 제어하기 위해 상기 동작의 제 1 시간 간격 동안 상기 메모리 셀들 중 임의의 메모리 셀에 정보를 저장하는 것 및 상기 메모리 셀들 중 임의의 메모리 셀에 저장된 정보의 값을 결정하는 것 중 적어도 하나를 수행하고 및 상기 동작의 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 모듈을 포함하는, 장치.In the apparatus,
A memory cell string including memory cells located at different levels of the device, the memory cell string including a body associated with the memory cells;
A source coupled to the memory cell string;
A data line coupled to the memory cell string; And
At least one of storing information in any of the memory cells during a first time interval of operation to control the potential of the body and determining the value of information stored in any of the memory cells And a module configured to apply a voltage having a positive value to at least one of the source and the data line during a second time interval of the operation. 청구항 1에 있어서, 상기 동작의 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈은 상기 제 2 시간 간격 동안 상기 바디의 적어도 일 부분에서 드레인 누설 전류를 유도하도록 구성된 상기 모듈을 포함하는, 장치.2. The device of claim 1, wherein the module configured to apply a voltage having a positive value to at least one of the source and the data lines during a second time interval of the operation is configured to apply a drain voltage to at least a portion of the body during the second time interval, And the module configured to induce a leakage current. 청구항 1에 있어서, 상기 동작의 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈은 상기 제 2 시간 간격 동안 상기 바디로 홀들을 주입하도록 구성된 상기 모듈을 포함하는, 장치.The apparatus of claim 1, wherein the module configured to apply a voltage having a positive value to at least one of the source and the data lines during a second time interval of the operation is configured to inject holes into the body during the second time interval Wherein the module comprises the module. 청구항 1에 있어서, 제 2 시간 간격 동안 상기 소스 및 상기 데이터 라인 중 적어도 하나에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈은 상기 제 2 시간 간격 동안 상기 데이터 라인에 양의 값을 가진 전압을 인가하고 및 상기 제 2 시간 간격 동안 상기 소스에 양의 값을 가진 전압을 인가하도록 구성된 상기 모듈을 포함하는, 장치.The method of claim 1, wherein the module configured to apply a voltage having a positive value to at least one of the source and the data line during a second time interval is configured to apply a voltage having a positive value to the data line during the second time interval And to apply a voltage having a positive value to the source during the second time interval. 장치에 있어서,
상기 장치의 상이한 레벨들에 위치된 메모리 셀들 및 선택 트랜지스터를 포함한 메모리 셀 스트링으로서, 상기 메모리 셀 스트링은 상기 메모리 셀들 및 상기 선택 트랜지스터와 연관된 바디를 포함하는, 상기 메모리 셀 스트링;
상기 메모리 셀 스트링과 연관된 제어 게이트;
상기 선택 트랜지스터와 연관된 선택 게이트;
메모리 셀 스트링의 상기 바디에 결합된 데이터 라인;
메모리 셀 스트링의 상기 바디에 결합된 소스; 및
모듈로서:
상기 메모리 셀들 중에서 선택된 메모리 셀 상에서 수행된 동작의 제 1 단계의 적어도 일 부분에서 및 제 2 단계의 적어도 일 부분에서 상기 제어 게이트에 양의 값을 가진 제 1 전압을 인가하고;
상기 제 1 단계의 적어도 일 부분에서의 제 1 값 및 상기 제 2 단계의 적어도 일 부분에서의 제 2 값을 가진 제 2 전압을 상기 선택 게이트에 인가하며;
상기 제 2 단계의 적어도 일 부분에서 상기 데이터 라인 및 상기 소스 중 적어도 하나에 양의 값을 가진 제 3 전압을 인가하도록 구성된, 상기 모듈을 포함하는, 장치.In the apparatus,
A memory cell string including memory cells and select transistors located at different levels of the device, the memory cell string including a body associated with the memory cells and the select transistor;
A control gate associated with the memory cell string;
A selection gate associated with the selection transistor;
A data line coupled to the body of the memory cell string;
A source coupled to the body of the memory cell string; And
As a module:
Applying a first voltage having a positive value to the control gate in at least a portion of a first stage of operation performed on a selected memory cell of the memory cells and in at least a portion of a second stage;
Applying a second voltage to the select gate having a first value in at least a portion of the first step and a second value in at least a portion of the second step;
And to apply a third voltage having a positive value to at least one of the data line and the source in at least a portion of the second step. 청구항 5에 있어서, 상기 모듈은 상기 동작의 상기 제 1 단계에서 상기 선택된 메모리 셀에 정보를 저장하도록 구성된, 장치.6. The apparatus of claim 5, wherein the module is configured to store information in the selected memory cell in the first step of the operation. 청구항 5에 있어서, 상기 모듈은 상기 동작의 상기 제 1 단계에서 상기 선택된 메모리 셀에 저장된 정보의 값을 결정하도록 구성된, 장치.6. The apparatus of claim 5, wherein the module is configured to determine a value of information stored in the selected memory cell in the first step of the operation. 청구항 5에 있어서, 상기 모듈은, 상기 선택된 메모리 셀에 저장된 정보의 값이 상기 동작의 상기 제 1 단계에서의 타겟 값에 도달하였는지를 결정하도록 구성된, 장치.6. The apparatus of claim 5, wherein the module is configured to determine whether a value of information stored in the selected memory cell has reached a target value in the first step of the operation. 장치에 있어서,
상기 장치의 상이한 레벨들에 위치된 메모리 셀들 및 선택 트랜지스터를 포함한 메모리 셀 스트링으로서, 상기 메모리 셀 스트링은 상기 메모리 셀들 및 상기 선택 트랜지스터들과 연관된 바디를 포함하는, 상기 메모리 셀 스트링;
상기 메모리 셀 스트링과 연관된 제어 게이트;
상기 선택 트랜지스터와 연관된 선택 게이트;
메모리 셀 스트링의 상기 바디에 결합된 데이터 라인; 및
상기 메모리 셀들 중 하나 상에서 수행된 동작의 제 1 단계의 적어도 일 부분에서 및 그것의 제 2 단계의 적어도 일 부분에서 상기 제어 게이트에 전압을 인가하고, 상기 제 1 단계의 적어도 일 부분에서의 제 1 값 및 상기 제 2 단계의 적어도 일 부분에서의 제 2 값을 가진 전압을 상기 선택 게이트에 인가하며, 상기 제 2 단계의 적어도 일 부분에서 상기 데이터 라인에 양의 값을 가진 전압을 인가하도록 구성된 모듈을 포함하는, 장치.In the apparatus,
A memory cell string including memory cells and select transistors located at different levels of the device, the memory cell string including a body associated with the memory cells and the select transistors;
A control gate associated with the memory cell string;
A selection gate associated with the selection transistor;
A data line coupled to the body of the memory cell string; And
Applying a voltage to the control gate in at least a portion of a first stage of operation performed on one of the memory cells and in at least a portion of a second stage of the first stage of operation performed on one of the memory cells, And applying a voltage having a positive value to the data line in at least a portion of the second step, the method comprising: applying a voltage having a positive value to at least a portion of the second step, / RTI > 청구항 9에 있어서, 제 1 단계의 적어도 일 부분에서 및 제 2 단계의 적어도 일 부분에서 상기 제어 게이트에 전압을 인가하도록 구성된 상기 모듈은 상기 제 1 단계의 적어도 일 부분에서 프로그램 값을 가진 전압을 인가하도록 구성되며 상기 제 2 단계 동안 상기 제어 게이트에 접지 전위를 인가하도록 구성된 상기 모듈을 포함하는, 장치.10. The method of claim 9, wherein the module configured to apply a voltage to the control gate in at least a portion of the first step and in at least part of the second step applies a voltage having a programmed value in at least a portion of the first step And configured to apply a ground potential to the control gate during the second step. 청구항 9에 있어서, 상기 메모리 셀 스트링은 상기 바디와 연관된 부가적인 선택 트랜지스터, 및 상기 부가적인 선택 트랜지스터와 연관된 부가적인 선택 게이트를 더 포함하며, 상기 모듈은 상기 제 1 단계의 적어도 일 부분에서의 제 1 값 및 상기 제 2 단계의 적어도 일 부분에서의 제 2 값을 가진 부가적인 전압을 상기 부가적인 선택 게이트에 인가하도록 구성된, 장치.10. The memory cell of claim 9, wherein the memory cell string further comprises an additional select transistor associated with the body and an additional select gate associated with the additional select transistor, 1 < / RTI > value and a second value in at least a portion of the second step to the additional select gate. 청구항 9에 있어서, 상기 제 1 단계는 기록 단계를 포함하는, 장치.10. The apparatus of claim 9, wherein the first step comprises a recording step. 청구항 9에 있어서, 상기 제 1 단계는 판독 단계를 포함하는, 장치.10. The apparatus of claim 9, wherein the first step comprises a reading step. 청구항 9에 있어서, 상기 제 1 단계는 기록 검증 단계를 포함하는, 장치.10. The apparatus of claim 9, wherein the first step comprises a write verify step. 청구항 9에 있어서, 상기 제 1 단계는 소거 검증 단계를 포함하는, 장치.10. The apparatus of claim 9, wherein the first step comprises an erase verify step. 방법에 있어서,
동작의 제 1 시간 간격 동안 디바이스의 메모리 셀 스트링의 메모리 셀들 중 임의의 메모리 셀에 대한 상기 동작을 수행하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 상기 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관되며 상기 디바이스의 데이터 라인 및 소스에 결합되는 바디를 포함하는, 상기 동작을 수행 단계; 및
상기 메모리 셀 스트링과 연관된 상기 디바이스의 제어 게이트 상에서의 전압이 상기 제 2 시간 간격의 적어도 일 부분 동안 양의 값을 갖는 동안 상기 동작의 제 2 시간 간격 동안 상기 바디의 적어도 일 부분에서 드레인 누설 전류를 유도하는 단계를 포함하는, 방법.In the method,
Performing the operation for any one of the memory cells of a memory cell string of a device during a first time interval of operation wherein the memory cells of the memory cell string are located at different levels of the device, The memory cell string including a body associated with the memory cells and coupled to a data line and a source of the device; And
Wherein during a second time interval of operation the voltage on the control gate of the device associated with the memory cell string has a positive value for at least a portion of the second time interval, ≪ / RTI > 청구항 16에 있어서, 상기 동작을 수행하는 단계는 상기 메모리 셀에 정보를 저장하는 단계를 포함하는, 방법.17. The method of claim 16, wherein performing the operation comprises storing information in the memory cell. 청구항 16에 있어서, 상기 동작을 수행하는 단계는 상기 메모리 셀에 저장된 정보의 값을 결정하는 단계를 포함하는, 방법.17. The method of claim 16, wherein performing the operation comprises determining a value of information stored in the memory cell. 청구항 16에 있어서, 상기 동작을 수행하는 단계는 상기 메모리 셀에 저장된 정보의 값이 타겟 값에 도달하였는지를 결정하는 단계를 포함하는, 방법.17. The method of claim 16, wherein performing the operation comprises determining whether a value of information stored in the memory cell has reached a target value. 청구항 16에 있어서, 상기 제 1 시간 간격 동안 상기 동작을 수행하는 단계는 상기 메모리 셀 스트링의 선택 트랜지스터와 연관된 선택 게이트에 상기 제 1 시간 간격의 적어도 일 부분 동안 제 1 값을 가진 전압을 인가하는 단계를 포함하며; 제 2 시간 간격 동안 드레인 누설 전류를 유도하는 단계는 상기 선택 게이트에 상기 제 2 시간 간격의 적어도 일 부분 동안 제 2 값을 가진 전압을 인가하는 단계를 포함하며, 상기 제 2 값은 상기 제 1 값보다 작은, 방법.17. The method of claim 16, wherein performing the operation during the first time interval comprises applying a voltage having a first value during at least a portion of the first time interval to a select gate associated with a select transistor of the memory cell string ; Wherein deriving a drain leakage current during a second time interval comprises applying to the select gate a voltage having a second value during at least a portion of the second time interval, . 방법에 있어서,
동작의 제 1 단계 동안, 메모리 셀 스트링의 메모리 셀들 중에서 선택된 메모리 셀에 정보를 저장하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디를 포함하는, 상기 저장 단계;
상기 동작의 제 2 단계 동안, 상기 선택된 메모리 셀에 저장된 상기 정보의 값이 타겟 값에 도달하였는지를 결정하는 단계; 및
상기 바디의 전위를 제어하기 위해 상기 제 1 및 제 2 단계들 사이에서의 시간 간격 동안 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.In the method,
Storing information in selected memory cells of memory cell strings during a first phase of operation wherein the memory cells of the memory cell string are located at different levels of the device, A body associated with cells;
Determining, during a second phase of the operation, whether the value of the information stored in the selected memory cell has reached a target value; And
A voltage having a positive value to at least one of a data line coupled to the memory cell string and a source coupled to the memory cell string during a time interval between the first and second steps to control the potential of the body / RTI > 청구항 21에 있어서, 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계는 상기 시간 간격 동안 상기 데이터 라인에 양의 값을 가진 전압을 인가하는 단계 및 상기 시간 간격 동안 상기 소스에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.22. The method of claim 21, wherein applying a voltage having a positive value to at least one of a data line coupled to the memory cell string and a source coupled to the memory cell string comprises applying a positive value to the data line during the time interval Applying an excitation voltage and applying a voltage having a positive value to the source during the time interval. 청구항 21에 있어서,
상기 메모리 셀 스트링과 연관된 제어 게이트에 상기 시간 간격 동안 접지 전위를 가진 전압을 인가하는 단계를 더 포함하는, 방법.23. The method of claim 21,
Applying a voltage having a ground potential during the time interval to a control gate associated with the memory cell string. 청구항 21에 있어서,
상기 메모리 셀 스트링과 연관된 제어 게이트에 상기 시간 간격의 적어도 일 부분 동안 양의 값을 가진 전압을 인가하는 단계를 더 포함하는, 방법.23. The method of claim 21,
Applying a voltage having a positive value for at least a portion of the time interval to a control gate associated with the memory cell string. 청구항 21에 있어서,
상기 제 1 단계 전에 상기 바디로부터 과잉 전자(excess electron)들을 제거하는 단계를 더 포함하는, 방법.23. The method of claim 21,
Further comprising removing excess electrons from the body prior to the first step. 방법에 있어서,
동작의 제 1 시간 간격 동안, 메모리 셀 스트링의 메모리 셀들 중에서 선택된 메모리에 저장된 정보의 값을 결정하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디를 포함하는, 상기 결정 단계; 및
상기 바디의 전위를 제어하기 위해 상기 동작의 제 2 시간 간격 동안 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.In the method,
Determining a value of information stored in a selected one of the memory cells of a memory cell string during a first time interval of operation wherein the memory cells of the memory cell string are located at different levels of the device, Comprises a body associated with the memory cells; And
Applying a voltage having a positive value to at least one of a data line coupled to the memory cell string and a source coupled to the memory cell string during a second time interval of operation to control the potential of the body How to. 청구항 26에 있어서, 상기 바디의 전위를 제어하기 위해 상기 동작의 제 2 시간 간격 동안 상기 메모리 셀 스트링에 결합된 데이터 라인 및 상기 메모리 셀 스트링에 결합된 소스 중 적어도 하나에 양의 값을 가진 전압을 인가하는 단계는 상기 제 2 시간 간격 동안 상기 데이터 라인에 양의 값을 가진 전압을 인가하는 단계 및 상기 제 2 시간 간격 동안 상기 소스에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.27. The method of claim 26 further comprising: applying a voltage having a positive value to at least one of a data line coupled to the memory cell string and a source coupled to the memory cell string during a second time interval of operation to control the potential of the body Wherein applying comprises applying a voltage having a positive value to said data line during said second time interval and applying a voltage having a positive value to said source during said second time interval. 청구항 26에 있어서,
상기 제 2 시간 간격 동안 상기 메모리 셀 스트링과 연관된 제어 게이트에 접지 전위를 가진 전압을 인가하는 단계를 더 포함하는, 방법.27. The method of claim 26,
Applying a voltage having a ground potential to the control gate associated with the memory cell string during the second time interval. 청구항 26에 있어서,
상기 제 2 시간 간격의 적어도 일 부분 동안 상기 메모리 셀 스트링과 연관된 제어 게이트에 양의 값을 가진 전압을 인가하는 단계를 더 포함하는, 방법.27. The method of claim 26,
Further comprising applying a voltage having a positive value to a control gate associated with the memory cell string during at least a portion of the second time interval. 방법에 있어서,
동작의 제 1 단계 동안 메모리 셀 스트링의 메모리 셀들 중 임의의 메모리 셀에 대한 상기 동작을 수행하는 단계로서, 상기 메모리 셀 스트링의 상기 메모리 셀들은 디바이스의 상이한 레벨들에 위치되고, 상기 메모리 셀 스트링은 상기 메모리 셀들과 연관된 바디를 포함하는, 상기 수행 단계;
상기 동작의 제 2 단계의 적어도 일 부분 동안 상기 바디에 결합된 데이터 라인에 양의 값을 가진 전압을 인가하는 단계; 및
상기 동작의 상기 제 2 단계의 적어도 일 부분 동안 상기 바디에 결합된 소스에 양의 값을 가진 전압을 인가하는 단계를 포함하는, 방법.In the method,
Performing the operation on any one of the memory cells of a memory cell string during a first phase of operation wherein the memory cells of the memory cell string are located at different levels of the device, A body associated with the memory cells;
Applying a voltage having a positive value to a data line coupled to the body during at least a portion of a second phase of the operation; And
Applying a voltage having a positive value to a source coupled to the body during at least a portion of the second phase of the operation. 청구항 30에 있어서, 상기 제 1 단계 동안 동작을 수행하는 단계는 상기 메모리 셀 스트링의 선택 트랜지스터와 연관된 선택 게이트에 상기 제 1 단계의 적어도 일 부분 동안 제 1 전압을 인가하는 단계를 포함하며, 상기 방법은:
상기 선택 게이트에 상기 제 2 단계의 적어도 일 부분 동안 제 2 전압을 인가하는 단계를 더 포함하며, 상기 제 2 전압은 상기 제 1 전압의 값보다 작은 값을 갖는, 방법.32. The method of claim 30, wherein performing the operation during the first step comprises applying a first voltage during at least a portion of the first step to a select gate associated with a select transistor of the memory cell string, silver:
And applying a second voltage to the select gate during at least a portion of the second step, wherein the second voltage has a value less than the value of the first voltage. 청구항 31에 있어서, 상기 제 1 단계 동안 동작을 수행하는 단계는 상기 메모리 셀 스트링의 부가적인 선택 트랜지스터와 연관된 부가적인 선택 게이트에 상기 제 1 단계의 적어도 일 부분 동안 제 3 전압을 인가하는 단계를 더 포함하고, 상기 방법은 상기 부가적인 선택 게이트에 상기 제 2 단계의 적어도 일 부분 동안 제 4 전압을 인가하는 단계를 더 포함하며, 상기 제 4 전압은 상기 제 3 전압의 값보다 작은 값을 갖는, 방법.32. The method of claim 31, wherein performing the operation during the first step further comprises applying a third voltage during at least a portion of the first step to an additional select gate associated with an additional select transistor of the memory cell string Wherein the method further comprises applying a fourth voltage to the additional selection gate during at least a portion of the second step, wherein the fourth voltage has a value less than the value of the third voltage, Way. 청구항 32에 있어서,
상기 제 2 단계의 끝까지 상기 선택 게이트 및 상기 부가적인 선택 게이트 상에서의 상기 전압을 0 볼트들로 감소시키는 단계를 더 포함하는, 방법.33. The method of claim 32,
Further comprising decreasing the voltage on the select gate and the additional select gate to zero volts until the end of the second step. 청구항 30에 있어서,
상기 제 2 단계의 끝에서 양의 값에서 상기 메모리 셀 스트링과 연관된 제어 게이트를 유지하는 단계를 더 포함하는, 방법.32. The method of claim 30,
And maintaining a control gate associated with the memory cell string at a positive value at the end of the second step.

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