KR20150093485A - 센스 증폭기 및 이의 동작 방법 - Google Patents

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KR20150093485A
KR20150093485A KR1020140014326A KR20140014326A KR20150093485A KR 20150093485 A KR20150093485 A KR 20150093485A KR 1020140014326 A KR1020140014326 A KR 1020140014326A KR 20140014326 A KR20140014326 A KR 20140014326A KR 20150093485 A KR20150093485 A KR 20150093485A
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김태진
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 센스 증폭기(sense amplifier)의 동작 방법은 제1 입력 신호에 따라 제1 노드를 흐르는 제1 전류 및 제2 입력 신호에 따라 제2 노드를 흐르는 제2 전류를 생성하는 단계, 상기 제1 노드를 흐르는 전류 및 상기 제2 노드를 흐르는 전류에 따라 각각 제1 출력 신호 및 제2 출력 신호를 생성하는 단계 및 상기 제2 입력 신호에 따라 상기 제1 노드를 흐르는 제3 전류 및 상기 제1 입력 신호에 따라 상기 제2 노드를 흐르는 제4 전류를 생성하는 단계를 포함한다.

Description

센스 증폭기 및 이의 동작 방법{A SENSE AMPLIFIER AND A METHOD OF OPERATING THE SAME}
본 발명의 개념에 따른 실시예는 센스 증폭기 및 이의 동작 방법에 관한 것으로, 보다 상세하게는 노이즈 발생을 줄일 수 있는 센스 증폭기 및 이의 동작 방법에 관한 것이다.
센스 증폭기(sense amplifier)는 반도체 집적 회로에서 입력 데이터를 수신하여 증폭하고 증폭된 입력 데이터를 출력하는 회로이다. 센스 증폭기(sense amplifier)는 반도체 집적 회로 내부의 클럭 신호에 동기화되어 동작할 수 있다. 센스 증폭기(sense amplifier)는 상기 입력 데이터의 종류, 상기 입력 데이터와 상기 클럭 신호 간의 스큐(skew) 등으로 인해 출력되는 데이터에 노이즈가 발생할 수 있다.
본 발명이 이루고자 하는 기술적 과제는 입력 데이터의 종류 또는 상기 입력 데이터와 클럭 신호와의 스큐에 관계없이 노이즈 발생을 줄일 수 있는 센스 증폭기 및 이의 동작 방법을 제공함에 있다.
본 발명의 실시예에 따른 센스 증폭기(sense amplifier)는 제1 입력 신호에 따라 제1 노드를 흐르는 제1 전류 및 제2 입력 신호에 따라 제2 노드를 흐르는 제2 전류를 생성하는 차동 입력 회로, 상기 제1 노드를 흐르는 전류 및 상기 제2 노드를 흐르는 전류에 따라 각각 제1 출력 신호 및 제2 출력 신호를 생성하는 차동 증폭 회로 및 상기 제2 입력 신호에 따라 상기 제1 노드를 흐르는 제3 전류 및 상기 제1 입력 신호에 따라 상기 제2 노드를 흐르는 제4 전류를 생성하는 플로팅 방지 회로를 포함한다.
실시예에 따라 클럭 신호에 따라 상기 제1 전류 내지 상기 제4 전류의 흐름을 제어하는 스위치 회로 및 상기 클럭 신호가 로우 레벨(low level)일 때 상기 제1 출력 신호가 출력되는 제3 노드 및 상기 제2 출력 신호가 출력되는 제4 노드를 전원 전압으로 초기 충전(pre-charging)하는 초기 충전 회로를 더 포함한다.
실시예에 따라 상기 제1 출력 신호는 상기 제1 전류 및 상기 제3 전류에 의해 결정되고, 상기 제2 출력 신호는 상기 제2 전류 및 상기 제4 전류에 의해 결정된다.
실시예에 따라 상기 스위치 회로는 상기 클럭 신호가 로우 레벨일 때 상기 제1 전류 내지 상기 제4 전류를 차단하고, 상기 클럭 신호가 하이 레벨일 때 상기 제1 전류 내지 상기 제4 전류를 흐르게 한다.
실시예에 따라 상기 플로팅 방지 회로는 상기 제3 전류 및 상기 제4 전류 각각을 흐르게 하여 상기 제1 노드 및 상기 제2 노드 각각의 플로팅(floating)을 방지한다.
실시예에 따라 상기 제1 출력 신호와 상기 제2 출력 신호 각각의 레벨 간의 차이는 상기 제1 입력 신호와 상기 제2 입력 신호 각각의 레벨 간의 차이에 따라 결정된다.
실시예에 따라 상기 제1 노드를 흐르는 전류와 상기 제2 노드를 흐르는 전류의 차이는 상기 제1 전류와 상기 제4 전류의 비 및 상기 제2 전류의 비와 상기 제3 전류의 비에 의해 결정된다.
실시예에 따라 상기 제1 입력 신호와 상기 제2 입력 신호는 각각 TTL(Transistor Transistor Logic) 신호이다.
실시예에 따라 상기 제1 노드와 상기 제2 노드 간의 커플링 현상을 방지하기 위한 커플링 보상 회로를 더 포함한다.
본 발명의 실시예에 따른 반도체 칩은 상기 센스 증폭기를 포함한다.
본 발명의 실시예에 따른 센스 증폭기(sense amplifier)의 동작 방법은 제1 입력 신호에 따라 제1 노드를 흐르는 제1 전류 및 제2 입력 신호에 따라 제2 노드를 흐르는 제2 전류를 생성하는 단계, 상기 제1 노드를 흐르는 전류 및 상기 제2 노드를 흐르는 전류에 따라 각각 제1 출력 신호 및 제2 출력 신호를 생성하는 단계 및 상기 제2 입력 신호에 따라 상기 제1 노드를 흐르는 제3 전류 및 상기 제1 입력 신호에 따라 상기 제2 노드를 흐르는 제4 전류를 생성하는 단계를 포함한다.
실시예에 따라 클럭 신호에 따라 상기 제1 전류 내지 상기 제4 전류의 흐름을 제어하는 단계 및 상기 클럭 신호가 로우 레벨(low level)일 때 상기 제1 출력 신호가 출력되는 제3 노드 및 상기 제2 출력 신호가 출력되는 제4 노드를 전원 전압으로 초기 충전(pre-charging)하는 단계를 더 포함한다.
실시예에 따라 상기 제1 출력 신호는 상기 제1 전류 및 상기 제3 전류에 의해 결정되고, 상기 제2 출력 신호는 상기 제2 전류 및 상기 제4 전류에 의해 결정된다.
실시예에 따라 상기 제1 전류 내지 상기 제4 전류의 흐름을 제어하는 단계는 상기 클럭 신호가 로우 레벨일 때 상기 제1 전류 내지 상기 제4 전류를 차단하고, 상기 클럭 신호가 하이 레벨일 때 상기 제1 전류 내지 상기 제4 전류를 흐르게 한다.
실시예에 따라 상기 제3 전류 및 상기 제4 전류는 각각 상기 제1 노드 및 상기 제2 노드의 플로팅(floating)을 방지한다.
실시예에 따라 상기 제1 출력 신호와 상기 제2 출력 신호 각각의 레벨 간의 차이는 상기 제1 입력 신호와 상기 제2 입력 신호 각각의 레벨 간의 차이에 따라 결정된다.
실시예에 따라 상기 제1 노드를 흐르는 전류와 상기 제2 노드를 흐르는 전류의 차이는 상기 제1 전류와 상기 제4 전류의 비 및 상기 제2 전류의 비와 상기 제3 전류의 비에 의해 결정된다.
본 발명의 실시예에 따른 센스 증폭기에 의하면, 플로팅(floating)되는 노드 없이 안정적인 신호를 출력할 수 있다.
도 1은 본 발명의 실시예에 따른 센스 증폭기를 나타내는 블록도이다.
도 2는 도 1에 도시된 센스 증폭기를 포함하는 센스 앰프 플립 플롭의 일 실시예를 나타내는 도면이다.
도 3a는 도 1에 도시된 센스 증폭기를 포함하는 센스 앰프 플립 플롭의 다른 실시예를 나타내는 도면이다.
도 3b는 도 1에 도시된 센스 증폭기를 포함하는 센스 앰프 플립 플롭의 또 다른 실시예를 나타내는 도면이다.
도 4는 도 2에 도시된 센스 증폭기의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 2에 도시된 센스 증폭기의 동작 방법의 일 실시예를 나타낸 흐름도이다.
도 6은 도 2에 도시된 센스 증폭기의 동작 방법의 다른 실시예를 나타낸 흐름도이다.
도 7은 도 2에 도시된 센스 앰프 플립 플롭을 포함하는 이미지 센서를 나타낸 도면이다.
도 8은 도 2에 도시된 센스 앰프 플립 플롭을 포함하는 메모리 시스템을 나타낸 도면이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 센스 증폭기를 나타내는 블록도이다.
도 1을 참조하면, 센스 증폭기(sense amplifier, 5)는 차동 입력 신호(D1, D2) 간의 레벨 차이를 감지하고 상기 레벨 차이를 증폭하여 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 출력하는 회로이다.
센스 증폭기(5)는 차동 입력 회로(differential input circuit, 30), 차동 증폭 회로(differential amplification circuit, 40) 및 플로팅 방지 회로(floating prevention circuit, 50)를 포함할 수 있다.
차동 입력 회로(30)는 제1 입력 신호(D1)에 따라 제1 노드(ND1)를 흐르는 제1 전류(I1) 및 제2 입력 신호(D2)에 따라 제2 노드(ND2)를 흐르는 제2 전류(I2)를 생성할 수 있다.
차동 증폭 회로(40)는 제1 노드(ND1)를 흐르는 전류(IN1) 및 제2 노드(ND2)를 흐르는 전류(IN2)에 따라 각각 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)를 생성할 수 있다.
플로팅 방지 회로(50)는 제2 입력 신호(D2)에 따라 제1 노드(ND1)를 흐르는 제3 전류(I3) 및 제1 입력 신호(D1)에 따라 제2 노드(ND2)를 흐르는 제4 전류(I4)를 생성할 수 있다.
차동 증폭 회로(40)와 플로팅 방지 회로(50)는 제1 노드(ND1), 제2 노드(ND2) 및 제5 노드(ND5)를 통해 서로 연결될 수 있다.
센스 증폭기(5)의 구체적인 실시예들은 도 2와 도 3을 참조하여 후술하기로 한다. 또한, 실시예에 따라 도 1에는 도시되지 않았으나 센스 증폭기(5)는 차동 입력 회로(30)와 차동 증폭 회로(40) 사이에 커플링 방지 회로(도 3b의 55)를 더 포함할 수 있다.
도 2는 도 1에 도시된 센스 증폭기를 포함하는 센스 앰프 플립 플롭의 일 실시예를 나타내는 도면이다.
도 1 및 도 2를 참조하면, 센스 앰프 플립 플롭(sense amplifier flip-flop, 1)은 센스 증폭기(5) 및 래치부(latch unit, 60)를 포함할 수 있다. 센스 앰프 플립 플롭(1)은 데이터의 고속 전송 방식에서 데이터 복원을 위해 주로 사용되며, 차동 입력 신호(D1, D2) 간의 레벨 차이를 감지하여 원하는 레벨 차이를 가진 출력 신호(Q, QB)를 생성할 수 있다.
센스 증폭기(5)는 초기 충전 회로(pre-charging circuit, 10), 스위치 회로(switching circuit, 20), 차동 입력 회로(30), 차동 증폭 회로(40) 및 플로팅 방지 회로(50)를 포함할 수 있다.
초기 충전 회로(10)는 전원 전압(VDD)과 제3 노드(ND3) 사이에 연결된 제1 PMOS 트랜지스터(P1) 및 전원 전압(VDD)과 제4 노드(ND4) 사이에 연결된 제2 PMOS 트랜지스터(P2)를 포함할 수 있다. 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)는 각각 클럭 신호(CLK)의 하강 엣지(falling edge)에 응답하여 제3 노드(ND3) 및 제4 노드(ND4)를 전원 전압(VDD)으로 초기 충전(pre-charging)할 수 있다. 전원 전압(VDD)은 예컨대, 5 V에 해당할 수 있다. 제3 노드(ND3)와 제4 노드(ND4)는 각각 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)가 출력되는 노드이다. 초기 충전 회로(10)는 도 2에서와 같이 클럭 신호(CLK)의 상승 에지(rising edge) 즉, t1 시점까지 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 하이 레벨(high level)로 유지한다.
스위치부(20)는 접지 전압(VSS)과 제5 노드(ND5) 사이에 연결된 제5 NMOS 트랜지스터(N5)를 포함할 수 있다. 제5 NMOS 트랜지스터(N5)는 차동 입력 회로(30)와 플로팅 방지 회로(50)가 생성하는 제1 전류(I1) 내지 제4 전류(I4)의 흐름을 제어할 수 있다. 구체적으로는 클럭 신호(CLK)가 로우 레벨일 때 제5 NMOS 트랜지스터(N5)는 제1 전류(I1) 내지 제4 전류(I4)가 흐를 수 없도록 차단하고, 클럭 신호(CLK)가 하이 레벨일 때 제5 NMOS 트랜지스터(N5)는 제1 전류(I1) 내지 제4 전류(I4)가 흐를 수 있도록 할 수 있다.
차동 입력 회로(30)는 제1 노드(ND1)와 제5 노드(ND5) 사이에 연결된 제1 NMOS 트랜지스터(N1) 및 제2 노드(ND2)와 제5 노드(ND5) 사이에 연결된 제2 NMOS 트랜지스터(N2)를 포함할 수 있다. 제1 NMOS 트랜지스터(N1)와 제2 NMOS 트랜지스터(N2)는 각각 제1 입력 신호(D1)와 제2 입력 신호(D2)에 따라 제1 전류(I1)와 제2 전류(I2)를 생성할 수 있다.
차동 증폭 회로(40)는 전원 전압(VDD)과 제1 노드(ND1) 사이에 연결된 제1 인버터(inverter, 40-1)와 전원 전압(VDD)과 제2 노드(ND2) 사이에 연결된 제2 인버터(40-2)를 포함할 수 있다. 제1 인버터(40-1)는 제3 PMOS 트랜지스터(P3)와 제6 NMOS 트랜지스터(N6)를 포함하고, 제2 인버터(40-2)는 제4 PMOS 트랜지스터(P4)와 제7 NMOS 트랜지스터(N7)를 포함할 수 있다. 제3 PMOS 트랜지스터(P3)와 제6 NMOS 트랜지스터(N6) 각각의 게이트는 제2 인버터(40-2)의 출력단인 제4 노드(ND4)에 연결되고, 제4 PMOS 트랜지스터(P4)와 제7 NMOS 트랜지스터(N7) 각각의 게이트는 제1 인버터(40-1)의 출력단인 제3 노드(ND3)에 연결될 수 있다. 즉, 제1 인버터(40-1)와 제2 인버터(40-2)는 서로 크로스 커플(cross coupled)될 수 있다. 제1 인버터(40-1)와 제2 인버터(40-2)는 각각 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)에 따라 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 출력할 수 있다. 제1 노드(ND1)를 흐르는 전류(IN1)는 제1 전류(I1)와 제3 전류(I3)의 합이고, 제2 노드(ND2)를 흐르는 전류(ND2)는 제2 전류(I2)와 제4 전류(I4)의 합일 수 있다.
플로팅 방지 회로(50)는 제1 노드(ND1)와 제5 노드(ND5) 사이에 연결된 제3 NMOS 트랜지스터(N3) 및 제2 노드(ND2)와 제5 노드(ND5) 사이에 연결된 제4 NMOS 트랜지스터(N4)를 포함할 수 있다. 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4)는 각각 제2 입력 신호(D2)와 제1 입력 신호(D1)에 따라 제3 전류(I3)와 제4 전류(I4)를 생성할 수 있다. 이때, 제1 NMOS 트랜지스터(N1)와 제3 NMOS 트랜지스터(N3)의 사이즈(채널 폭(W)과 채널 길이(L) 사이의 비) 사이의 비는 K:1 일 수 있다. 또한, 제2 NMOS 트랜지스터(N2)와 제4 NMOS 트랜지스터(N4)의 사이즈(채널 폭(W)과 채널 길이(L) 사이의 비) 사이의 비는 K:1 일 수 있다. 예컨대, K는 1보다 충분히 큰 양수일 수 있다.
래치부(60)는 제1 NAND 게이트(60-1)와 제2 NAND 게이트(60-2)를 포함한다. 제1 NAND 게이트(60-1)는 제2 출력 신호(OUT2)와 반전 출력 신호(QB)를 입력받고, 제2 NAND 게이트(60-2)는 제1 출력 신호(OUT1)와 출력 신호(Q)를 입력받아 SR 래치(SR latch)로 동작할 수 있다. 즉, 래치부(60)는 제1 입력 신호(OUT1)와 제2 입력 신호(OUT2)를 래치하여 출력 신호(Q)와 반전 출력 신호(QB)를 출력할 수 있다.
도 3a는 도 1에 도시된 센스 증폭기를 포함하는 센스 앰프 플립 플롭의 다른 실시예를 나타내는 도면이다.
도 1 내지 도 3a를 참조하면, 센스 앰프 플립 플롭(1’)은 센스 증폭기(5’)의 차동 증폭 회로(40’)를 제외하고는 도 2에 도시된 센스 앰프 플립 플롭(1)과 구성과 동작이 실질적으로 동일하므로 차이점을 위주로 설명하기로 한다.
차동 증폭 회로(40’)는 제1 인버터(40-1)와 제2 인버터(40-2) 대신 서로 크로스 커플된 제3 PMOS 트랜지스터(P3)와 제4 PMOS 트랜지스터(P4) 만을 포함할 수 있다.
차동 증폭 회로(40’)는 제6 NMOS 트랜지스터(N6)와 제7 NMOS 트랜지스터(N7)를 포함하지 않기 때문에 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)가 각각 출력되는 제3 노드(ND3)와 제4 노드(ND4)가 제1 노드(ND1)와 제2 노드(ND2)와 동일하다는 차이가 있다. 상기 차이 이외에는 차동 증폭 회로(40’)는 도 2에서 도시된 차동 증폭 회로(40)의 동작과 실질적으로 동일하다.
도 3b는 도 1에 도시된 센스 증폭기를 포함하는 센스 앰프 플립 플롭의 또 다른 실시예를 나타내는 도면이다.
도 1 내지 도 3b를 참조하면, 센스 앰프 플립 플롭(1’’)은 센스 증폭기(5’’)의 커플링 보상 회로(55)를 제외하고는 도 2에 도시된 센스 앰프 플립 플롭(1)과 구성과 동작이 실질적으로 동일하므로 차이점을 위주로 설명하기로 한다.
커플링 보상 회로(55)는 제1 노드(ND1)와 제6 NMOS 트랜지스터(N6) 사이에 연결되는 제8 NMOS 트랜지스터(N8) 및 제2 노드(ND2)와 제7 NMOS 트랜지스터(N7) 사이에 연결되는 제9 NMOS 트랜지스터(N9)를 포함할 수 있다. 제8 NMOS 트랜지스터(N8)와 제9 NMOS 트랜지스터(N9)는 각각 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4)와 동일하게 제2 입력 신호(D2)와 제1 입력 신호(D1)를 입력 받을 수 있다.
커플링 보상 회로(55)는 제1 입력 신호(D1)와 제2 입력 신호(D2) 간의 트랜지션(transition) 예컨대, 도 4의 t2와 같이 제1 입력 신호(D1)와 제2 입력 신호(D2) 각각의 레벨이 서로 뒤바뀌는 시점이 클럭 신호(CLK)의 상승 엣지에 가까워지면, 차동 입력 회로(30)의 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2) 각각의 게이트-드레인 간의 정션 커패시턴스(junction capacitance)로 인해 제1 노드(ND1)와 제2 노드(ND2)에서 커플링(coupling) 현상이 일어날 수 있다. 예컨대, 제1 노드(ND1)에서의 커플링 현상은 제1 입력 신호(D1)의 레벨이 바뀔 때 제1 NMOS 트랜지스터(N1)의 게이트-드레인 간의 정션 커패시턴스에 의해 제1 노드(ND1)의 레벨이 영향을 받아 일시적으로 변경되는 현상을 의미한다. 따라서, 커플링 현상이 일어나는 시점이 클럭 신호(CLK)의 상승 엣지와 가까워지게 되면, 제1 노드(ND1)와 제2 노드(ND2) 각각의 레벨이 의도되지 않은 레벨 값을 갖게 되어 센스 증폭기(5’’)의 동작을 방해할 수 있다.
센스 증폭기(5’’)는 이러한 커플링 현상을 방지하기 위해 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)와 반대 위상의 입력을 갖고 제1 NMOS 트랜지스터(N1) 및 제2 NMOS 트랜지스터(N2)와 동일한 사이즈를 갖는 커플링 보상 회로(55)를 더 포함하여 상기 커플링 현상을 방지할 수 있다. 예컨대, 제1 입력 신호(D1)의 레벨이 상승할 경우 제1 NMOS 트랜지스터(N1)의 게이트-드레인 간의 정션 커패시턴스에 의해 제1 노드(ND1)의 레벨이 상승될 수 있을 때, 하강하는 레벨을 갖는 제2 입력 신호(D2)를 입력받는 제8 NMOS 트랜지스터(N8)의 게이트-드레인 간의 정션 커패시턴스에 의해 제1 노드(ND1)의 레벨의 상승을 방지할 수 있다.
상기 차이 이외에는 센스 앰프 플립 플롭(1’’)은 도 2에서 도시된 센스 앰프 플립 플롭(1)의 동작과 실질적으로 동일하다.
따라서, 도 4 내지 도 8에서는 센스 앰프 플립 플롭(1)의 특징에 대해서만 서술하기로 한다.
도 4는 도 2에 도시된 센스 증폭기의 동작을 설명하기 위한 타이밍도이다.
도 1 내지 도 4를 참조하면, 제1 입력 신호(D1)와 제2 입력 신호(D2)는 하이 레벨과 로우 레벨을 교대로 갖는 차동 입력 신호(differential input signal)일 수 있다. 다른 실시예에 따라 도 7과 도 8에서와 같은 경우 제1 입력 신호(D1)는 픽셀 신호 또는 리드아웃 신호일 수 있고, 제2 입력 신호(D2)는 기준 전압(reference voltage)일 수 있다.
클럭 신호(CLK)가 로우 레벨인 t1까지, 제5 NMOS 트랜지스터(N5)는 턴오프되어 제1 입력 신호(D1)와 제2 입력 신호(D2)와 무관하게 제1 전류(I1) 내지 제4 전류(I4)의 흐름을 차단한다. 또한, 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)는 턴온되어 각각 클럭 신호(CLK)의 제3 노드(ND3) 및 제4 노드(ND4)를 전원 전압(VDD)으로 초기 충전하여 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 하이 레벨로 유지한다.
t1에서 클럭 신호(CLK)가 하이 레벨로 바뀔 때, 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)는 턴오프되고 제5 NMOS 트랜지스터(N5)는 턴온된다. 이에 따라, 제1 NMOS 트랜지스터(N1)와 제4 NMOS 트랜지스터(N4)는 제1 입력 신호(D1)가 하이 레벨이므로 각각 턴온되어 제1 전류(I1)와 제4 전류(I4)를 생성할 수 있다. 반대로, 제2 NMOS 트랜지스터(N2)와 제3 NMOS 트랜지스터(N3)는 제2 입력 신호(D2)가 로우 레벨이므로 각각 턴오프되어 제2 전류(I2)와 제3 전류(I3)를 생성할 수 없다.
제1 전류(I1)와 제4 전류(I4)가 각각 제1 노드(ND1)와 제2 노드(ND2)를 흐름에 따라 각 노드의 전압은 하강(drop)하게 된다. 하이 레벨로 각각 충전된 제3 노드(ND3)와 제4 노드(ND4)에 의해 제3 PMOS 트랜지스터(P3)와 제4 PMOS 트랜지스터(P4)가 각각 턴오프되고 제6 NMOS 트랜지스터(N6)와 제7 NMOS 트랜지스터(N6)가 각각 턴온된 상태에서 제1 노드(ND1)와 제2 노드(ND2)의 전압이 하강함에 따라 제6 NMOS 트랜지스터(N6)와 제7 NMOS 트랜지스터(N6)는 각각 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)를 흐르게 할 수 있다.
제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)에 의해 제3 노드(ND3)와 제4 노드(ND4) 각각의 전압은 하강하게 된다.
이 때, 제1 NMOS 트랜지스터(N1)와 제4 NMOS 트랜지스터(N4)의 사이즈 비는 K:1이므로 K는 1보다 충분히 크다고 가정하면, 제1 전류(I1)는 제4 전류(I4)보다 크게 된다.
이에 따라 제3 노드(ND3)의 전압 하강은 제4 노드(ND4) 전압의 하강보다 크게 된다. 제3 노드(ND3)의 전압 하강으로 인해 제4 PMOS 트랜지스터(P4)가 턴온되어 제4 노드(ND4)는 전원 전압(VDD)로 유지되고, 제2 출력 신호(OUT2) 역시 하이 레벨로 유지된다.
제4 노드(ND4)가 전원 전압(VDD)로 유지됨에 따라, 제3 노드(ND3)의 전압 하강이 계속되어 제1 출력 신호(OUT1)는 로우 레벨로 유지된다.
t2에서 제1 입력 신호(D1)가 로우 레벨을 가지고 제2 입력 신호(D2)가 하이 레벨을 가질 때, 제1 NMOS 트랜지스터(N1)와 제4 NMOS 트랜지스터(N4)는 제1 입력 신호(D1)가 로우 레벨이므로 각각 턴오프되어 제1 전류(I1)와 제4 전류(I4)를 생성할 수 없다. 반대로, 제2 NMOS 트랜지스터(N2)와 제3 NMOS 트랜지스터(N3)는 제2 입력 신호(D2)가 하이 레벨이므로 각각 턴온된다. 이때, 제3 NMOS 트랜지스터(N3)는 제4 노드(ND4)가 하이 레벨을 가짐에 따라 제6 NMOS 트랜지스터(N6)가 턴온되어 제3 전류(I3)를 생성할 수 있으나, 제2 NMOS 트랜지스터(N2)는 제3 노드(ND3)가 로우 레벨을 가짐에 따라 제7 NMOS 트랜지스터(N7)가 턴오프되므로 제2 전류(I2)를 생성할 수 없다. 따라서, 제4 노드(ND4)로부터 출력되는 제2 출력 신호(OUT2)는 제5 NMOS 트랜지스터(N5)가 턴오프되는 t3까지 하이 레벨로 유지된다. 또한, 제3 NMOS 트랜지스터(N3)가 제1 전류(I2)보다 작은 전류이긴하나 제3 전류(I3)를 생성하므로 제4 노드(ND4)로부터 출력되는 제2 출력 신호(OUT2)는 t3까지 로우 레벨로 유지될 수 있다.
만일 플로팅 방지 회로(50)가 없는 경우를 가정하면, 클럭 신호(CLK)가 하이 레벨인 구간(t1~t3)에서 데이터가 변경될 때 즉, 제1 입력 신호(D1)와 제2 입력 신호(D2)의 레벨이 상대적으로 변경될 때 제1 출력 신호(OUT1) 및/또는 제2 출력 신호(OUT2)의 레벨이 유지되지 못할 수 있다. 즉, t2에서 제3 NMOS 트랜지스터(N3)가 없는 경우 제1 노드(ND1)를 흐르는 전류(IN1)는 존재하지 않게 되고 제1 노드(ND1)와 제3 노드(ND3)는 플로팅(floating) 상태가 된다. 플로팅 상태가 된 제1 노드(ND1)와 제3 노드(ND3)는 센스 증폭기(5)의 외부로부터 여러 가지 원인(열 노이즈, 커플링 효과 등)으로 인해 전압 레벨이 불안정해질 수 있다. 따라서, 제1 출력 신호(OUT1) 및/또는 제2 출력 신호(OUT2)의 레벨이 외부 노이즈에 의해 변경되어 출력 신호(Q)와 반전 출력 신호(QB)에 노이즈가 발생할 수 있다.
따라서, 제1 입력 신호(D1)와 제2 입력 신호(D2)는 플로팅되는 노드가 발생하지 않도록 제1 입력 신호(D1)와 제2 입력 신호(D2)의 레벨이 제한될 수 있으나, 본 발명의 실시예에 따른 센스 증폭기(5)에서는 이러한 제한이 없이 플로팅되는 노드가 발생되지 않을 수 있다.
출력 신호(Q)와 반전 출력 신호(QB)는 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이에 의존하게 된다.
제1 입력 신호(D1)와 제2 입력 신호(D2)가 소신호 차동 입력 신호일 때 즉, 제1 입력 신호(D1)와 제2 입력 신호(D2)에 의해 제1 NMOS 트랜지스터(N1) 내지 제4 NMOS 트랜지스터(N4)가 모두 선형 동작할 때, 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이는 다음의 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
여기서, VD1, VD2, VND1, VND2, VND5, VTH 및 β는 각각 제1 입력 신호(D1)의 전압, 제2 입력 신호(D2)의 전압, 제1 노드(ND1)의 전압, 제2 노드(ND2)의 전압, 제5 노드(ND5)의 전압, NMOS 트랜지스터들의 임계 전압(threshold voltage) 및 NMOS 트랜지스터들의 특성 계수(β=1/2*μn(mobility 상수)*Cox(oxide charge))를 의미한다. 수학식 1에서 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이는 제1 NMOS 트랜지스터(N1) 또는 제2 NMOS 트랜지스터(N2)와 제3 NMOS 트랜지스터(N3) 또는 제4 NMOS 트랜지스터(N4)의 사이즈 비인 K에 의존하게 된다. 달리 말하면, 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이는 제1 전류(I1)와 제4 전류(I4)의 비 및/또는 제2 전류(I2)와 제3 전류(I3)의 비에 의해 결정될 수 있다. 또한, 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이는 제1 입력 신호(D1)와 제2 입력 신호(D2) 각각의 레벨 간의 차이인 VD1-VD2에 의해 결정될 수 있다.
제1 입력 신호(D1)와 제2 입력 신호(D2)가 TTL(Transistor Transistor Logic) 신호일 때 즉, t1에서 t2 구간에서 제1 입력 신호(D1)가 하이 레벨(예컨대, 5V)이고 제2 입력 신호(D2)가 로우 레벨(예컨대, 0V)일 때, 제1 NMOS 트랜지스터(N1)와 제4 NMOS 트랜지스터(N4)는 선형 동작하고, 제2 NMOS 트랜지스터(N2)와 제3 NMOS 트랜지스터(N3)는 턴오프될 수 있다. 이때, 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이는 다음의 수학식 2와 같이 나타낼 수 있다.
Figure pat00002
수학식 2에서 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이는 제1 NMOS 트랜지스터(N1)와 제4 NMOS 트랜지스터(N4)의 사이즈 비인 K에 의존하게 된다. 달리 말하면, 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)의 차이는 제1 전류(I1)와 제4 전류(I4)의 비에 의해 결정될 수 있다. 따라서, 제1 입력 신호(D1)와 제2 입력 신호(D2)가 TTL 신호일 때에도 플로팅되는 노드 없이 센스 증폭기(5)가 동작할 수 있다.
따라서, 본 발명의 실시예에 따른 센스 증폭기(5)는 플로팅되는 노드 없이 안정적인 신호를 출력할 수 있다.
도 5는 도 2에 도시된 센스 증폭기의 동작 방법의 일 실시예를 나타낸 흐름도이다. 도 6은 도 2에 도시된 센스 증폭기의 동작 방법의 다른 실시예를 나타낸 흐름도이다.
도 1 내지 도 6을 참조하면, 도 5에 나타난 센스 증폭기(5)의 동작 방법의 일 실시예에서 제1 NMOS 트랜지스터(N1)와 제2 NMOS 트랜지스터(N2)는 각각 제1 입력 신호(D1)와 제2 입력 신호(D2)에 따라 제1 노드(ND1)를 흐르는 제1 전류(I1)와 제2 노드(ND2)를 흐르는 제2 전류(I2)를 생성할 수 있다(S300).
제1 인버터(40-1)와 제2 인버터(40-2)는 각각 제1 노드(ND1)를 흐르는 전류(IN1)와 제2 노드(ND2)를 흐르는 전류(IN2)에 따라 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)를 생성하여 출력할 수 있다(S310).
제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4)는 각각 제2 입력 신호(D2)와 제1 입력 신호(D1)에 따라 제1 전류(I1)의 1/K인 제3 전류(I3)와 제2 전류(I2)의 1/K인 제4 전류(I4)를 생성할 수 있다(S320).
도 6에 나타난 센스 증폭기(5)의 동작 방법의 다른 실시예에서 S420, S430 및 S440 단계는 각각 도 5의 S300, S310 및 S320 단계와 실질적으로 동일하다.
클럭 신호(CLK)가 로우 레벨일 때 제5 NMOS 트랜지스터(N5)는 제1 전류(I1) 내지 제4 전류(I4)가 흐를 수 없도록 차단하고, 클럭 신호(CLK)가 하이 레벨일 때 제5 NMOS 트랜지스터(N5)는 제1 전류(I1) 내지 제4 전류(I4)가 흐를 수 있도록 할 수 있다(S400).
제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)는 각각 클럭 신호(CLK)의 하강 엣지에 응답하여 제3 노드(ND3) 및 제4 노드(ND4)를 전원 전압(VDD)으로 초기 충전할 수 있다(S410).
도 7은 도 2에 도시된 센스 앰프 플립 플롭을 포함하는 이미지 센서를 나타낸 도면이다.
도 2 및 도 7을 참조하면, 이미지 센서(100), 예컨대 CMOS 이미지 센서(100)는 액티브 픽셀 센서 어레이(110), 로우 디코더(120), 타이밍 컨트롤러(130), CDS 블록(140), 비교기 블록(150), 램프 신호 발생기(145), 컬럼 카운터 블록(160), 메모리 블록(170), 컬럼 디코더(180) 및 센스 증폭기(190)를 포함한다.
CDS 블록(140), 비교기 블록(150), 컬럼 카운터 블록(160) 및 메모리 블록 (170)은 아날로그-디지털 변환 회로(analog-digital converting circuit)의 기능을 수행할 수 있다.
액티브 픽셀 센서 어레이(110)는 복수의 픽셀들(P)을 포함한다. 복수의 픽셀들(P) 각각은 입사된 광신호(optical signal)로부터 픽셀(pixel) 신호를 생성하는 광감지 소자(photo sensistive element)로 구현될 수 있다. 상기 픽셀 신호는 리셋 (reset) 신호와 이미지(image) 신호를 포함할 수 있다.
로우 디코더(row decoder; 120)는 타이밍 컨트롤러(130)의 제어에 따라 복수의 픽셀들(P) 각각의 광감지 동작을 제어하기 위한 다수의 제어 신호들을 생성할 수 있다. 로우 디코더(120)는 로우 단위로 픽셀들을 구동할 수 있다.
타이밍 컨트롤러(130)는 이미지 센서(100)의 전반적인 동작을 제어할 수 있는 다수의 제어 신호들을 생성한다.
CDS 블록(140)은 각 컬럼(column)에 접속된 각 CDS 회로(44-1)를 포함하고, 각 CDS 회로(140-1)는 상기 각 컬럼을 통하여 출력되는 픽셀 신호에 대해 상관 이중 샘플링 동작(correlated double sampling operation)을 수행하여 상관 이중 샘플된 픽셀 신호를 출력한다.
비교기 블록(150)은 각 CDS 회로(44-1)에 대응하는 비교기들(150-1)을 포함한다. 각 비교기(150-1)는 램프 신호 발생기(145)로부터 출력된 램프 신호와, 각 CDS 회로(140-1)로부터 출력된 상관 이중 샘플된 픽셀 신호를 비교하여 각 비교 신호를 출력한다.
컬럼 카운터 블록(160)은 각 비교기들(150-1)에 대응하는 컬럼 카운터들(160-1)을 포함한다. 각 컬럼 카운터(160-1)는 타이밍 컨트롤러(130)의 제어에 따라 상기 각 비교 신호의 레벨이 천이되는 시간을 클락 신호에 따라 카운트하여 카운트 값을 출력한다.
메모리 블록(170)은 다수의 메모리들(170-1)을 포함한다. 각 메모리 블록(170-1)은 각 컬럼 카운터(160-1)로부터 출력된 각 카운트 값을 저장한다. 각 메모리 블록(170-1)은 예컨대, SRAM으로 구현될 수 있다.
컬럼 디코더(180)는 타이밍 컨트롤러(130)의 제어에 따라 각 메모리 블록(170-1)을 선택하기 위한 각 선택 신호를 발생한다. 예컨대, 컬럼 디코더(180)가 첫 번째 메모리를 선택하기 위해 활성화된 선택 신호를 출력하면, 상기 첫 번째 메모리에 저장된 데이터는 데이터 라인(11)을 통하여 감지 증폭기(190)로 전송된다.
컬럼 디코더(180)는 각 메모리 블록(170-1)에 저장된 데이터를 순차적으로 데이터 라인(11)으로 출력하기 위하여 각 선택 신호를 순차적으로 활성화시킬 수 있다.
센스 증폭기(190)는 도 2에 도시된 센스 앰프 플립 플롭(1)을 포함할 수 있고, 데이터 라인(11)으로 출력되는 디지털 형태의 픽셀 신호는 제1 입력 신호(D1)에 해당할 수 있고, 제2 입력 신호(D2)는 기준 전압일 수 있다. 센스 증폭기(190)는 상기 디지털 형태의 픽셀 신호와 기준 전압의 차이를 증폭하여 출력 신호(Dout)를 생성할 수 있다.
도 8은 도 2에 도시된 센스 앰프 플립 플롭을 포함하는 메모리 시스템을 나타낸 도면이다.
도 2 및 도 8을 참조하면, 메모리 시스템(200)은 메모리 장치(300) 및 메모리 컨트롤러(400)를 포함할 수 있다.
메모리 장치(300)는 어드레스 버퍼(address buffer, 310), 커맨드 버퍼(command buffer, 320), 컨트롤 로직(control logic, 330), 데이터 저장부(data storing unit, 340) 및 데이터 입출력 회로(data I/O circuit, 390)를 포함할 수 있다.
어드레스 버퍼(310)는 메모리 컨트롤러(400)로부터 어드레스 정보(AR)를 입력받아 어드레스 정보(AR)를 임시 저장하고, 어드레스 정보(AR)를 컨트롤 로직(330)의 제어에 따라 데이터 저장부(340)로 전송할 수 있다.
커맨드 버퍼(120)는 메모리 컨트롤러(400)로부터 커맨드(CMD)를 입력받아 커맨드(CMD)를 임시 저장하고, 커맨드(CMD)를 컨트롤 로직(330)의 제어에 따라 컨트롤 로직(330)으로 전송할 수 있다.
컨트롤 로직(330)은 메모리 장치(300)의 전반적인 동작을 제어할 수 있다. 컨트롤 로직(330)은 커맨드 디코더(command decoder, 미도시), 클럭 발생기(clock generator, 미도시) 및 MRS 회로(Mode Register Set circuit, 미도시)를 포함할 수 있다.
데이터 저장부(340)는 메모리 셀 어레이(memory cell array, 350), 로우 디코더 및 로우 드라이버(row decoder & row driver, 360), 컬럼 디코더 및 컬럼 드라이버(column decoder & column driver, 370) 및 라이트 드라이버 및 센스 증폭기 블록(write driver & S/A block, 380)을 포함할 수 있다.
메모리 셀 어레이(350)는 워드 라인들, 비트 라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함한다. 상기 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 상기 메모리 셀들은 전원 공급 여부에 관계없이 데이터를 저장할 수 있는 비휘발성 메모리(non-volatile memory) 또는 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으며, 물리적으로 레이져(laser)를 사용하여 퓨즈-컷팅(fuse-cutting)하는 방법이나 전기적으로 프로그래밍(programming)하여 저장시키는 방법이 사용될 수 있다. 예컨대, 상기 메모리 셀들은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)일 수 있다.
로우 디코더 및 로우 드라이버(360)는, 어드레스 버퍼(310)로부터 출력된 어드레스 정보(AR)에 기초하여, 워드 라인들 중에서 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다.
컬럼 디코더 및 컬럼 드라이버(370)는 어드레스 버퍼(310)로부터 출력된 어드레스 정보(AR)에 기초하여 비트 라인들 각각과 라이트 드라이버 및 감지 증폭기 블록(380) 사이의 접속을 제어할 수 있다.
라이트 드라이버 및 감지 증폭기 블록(380)은 데이터 입출력 회로(390)로부터 수신된 라이트 데이터에 기초하여 상기 라이트 데이터에 대응하는 전류 신호를 생성할 수 있고, 상기 전류 신호를 컬럼 디코더 및 컬럼 드라이버(370)에 의해 접속된 적어도 하나의 비트 라인에 공급할 수 있다. 라이트 드라이버 및 감지 증폭기 블록(380)은 컬럼 디코더 및 컬럼 드라이버(370)에 의해 접속된 적어도 하나의 비트 라인으로부터 출력되는 신호를 감지 증폭하여 상기 감지 증폭된 신호에 대응하는 리드 데이터를 생성할 수 있고, 상기 리드 데이터를 데이터 입출력 회로(390)로 전송할 수 있다.
라이트 드라이버 및 감지 증폭기 블록(380)은 도 2에 도시된 센스 앰프 플립 플롭(1)을 포함할 수 있고, 상기 적어도 하나의 비트 라인으로부터 출력되는 신호는 제1 입력 신호(D1)에 해당할 수 있고, 제2 입력 신호(D2)는 기준 신호일 수 있다.
데이터 입출력 회로(390)는 데이터 입출력 단자에 접속되는 데이터 입력 회로(미도시)와 데이터 출력 회로(미도시)를 포함할 수 있다.
메모리 컨트롤러(400)는 메모리 장치(300)의 동작을 제어하기 위한 각종 커맨드(CMD) 및 리드, 라이트 또는 테스트 등을 수행할 메모리 셀 어레이(350)에 대한 어드레스 정보(AR)를 메모리 장치(300)에 전송할 수 있다.
또한, 메모리 컨트롤러(400)는 메모리 셀 어레이(350)에 라이트할 라이트 데이터(WD)를 메모리 장치(300)에 전송하고, 메모리 장치(300)로부터 리드 데이터(RD)를 수신할 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면, 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
센스 앰프 플립 플롭(1) 차동 입력 회로(30)
센스 증폭기(5) 차동 증폭 회로(40)
초기 충전 회로(10) 플로팅 방지 회로(50)
스위치 회로(20) 래치부(60)

Claims (10)

  1. 제1 입력 신호에 따라 제1 노드를 흐르는 제1 전류 및 제2 입력 신호에 따라 제2 노드를 흐르는 제2 전류를 생성하는 차동 입력 회로;
    상기 제1 노드를 흐르는 전류 및 상기 제2 노드를 흐르는 전류에 따라 각각 제1 출력 신호 및 제2 출력 신호를 생성하는 차동 증폭 회로; 및
    상기 제2 입력 신호에 따라 상기 제1 노드를 흐르는 제3 전류 및 상기 제1 입력 신호에 따라 상기 제2 노드를 흐르는 제4 전류를 생성하는 플로팅 방지 회로를 포함하는 센스 증폭기(sense amplifier).
  2. 제1항에 있어서,
    클럭 신호에 따라 상기 제1 전류 내지 상기 제4 전류의 흐름을 제어하는 스위치 회로; 및
    상기 클럭 신호가 로우 레벨(low level)일 때 상기 제1 출력 신호가 출력되는 제3 노드 및 상기 제2 출력 신호가 출력되는 제4 노드를 전원 전압으로 초기 충전(pre-charging)하는 초기 충전 회로를 더 포함하는 센스 증폭기.
  3. 제2항에 있어서,
    상기 제1 출력 신호는 상기 제1 전류 및 상기 제3 전류에 의해 결정되고, 상기 제2 출력 신호는 상기 제2 전류 및 상기 제4 전류에 의해 결정되는 센스 증폭기.
  4. 제2항에 있어서,
    상기 스위치 회로는
    상기 클럭 신호가 로우 레벨일 때 상기 제1 전류 내지 상기 제4 전류를 차단하고, 상기 클럭 신호가 하이 레벨일 때 상기 제1 전류 내지 상기 제4 전류를 흐르게 하는 센스 증폭기.
  5. 제1항에 있어서,
    상기 플로팅 방지 회로는 상기 제3 전류 및 상기 제4 전류 각각을 흐르게 하여 상기 제1 노드 및 상기 제2 노드 각각의 플로팅(floating)을 방지하는 센스 증폭기.
  6. 제1항에 있어서,
    상기 제1 출력 신호와 상기 제2 출력 신호 각각의 레벨 간의 차이는 상기 제1 입력 신호와 상기 제2 입력 신호 각각의 레벨 간의 차이에 따라 결정되는 센스 증폭기.
  7. 제1항에 있어서,
    상기 제1 노드를 흐르는 전류와 상기 제2 노드를 흐르는 전류의 차이는 상기 제1 전류와 상기 제4 전류의 비 및 상기 제2 전류의 비와 상기 제3 전류의 비에 의해 결정되는 센스 증폭기.
  8. 제1항의 상기 센스 증폭기를 포함하는 반도체 칩.
  9. 제1항에 있어서,
    상기 제1 노드와 상기 제2 노드 간의 커플링 현상을 방지하기 위한 커플링 보상 회로를 더 포함하는 센스 증폭기.
  10. 제1 입력 신호에 따라 제1 노드를 흐르는 제1 전류 및 제2 입력 신호에 따라 제2 노드를 흐르는 제2 전류를 생성하는 단계;
    상기 제1 노드를 흐르는 전류 및 상기 제2 노드를 흐르는 전류에 따라 각각 제1 출력 신호 및 제2 출력 신호를 생성하는 단계; 및
    상기 제2 입력 신호에 따라 상기 제1 노드를 흐르는 제3 전류 및 상기 제1 입력 신호에 따라 상기 제2 노드를 흐르는 제4 전류를 생성하는 단계를 포함하는 센스 증폭기(sense amplifier)의 동작 방법.
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