KR20150085620A - Comparator circuit in capable of diminishing the effect of noise - Google Patents

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KR20150085620A KR1020140005480A KR20140005480A KR20150085620A KR 20150085620 A KR20150085620 A KR 20150085620A KR 1020140005480 A KR1020140005480 A KR 1020140005480A KR 20140005480 A KR20140005480 A KR 20140005480A KR 20150085620 A KR20150085620 A KR 20150085620A
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Abstract

The present invention relates to a technique for outputting an accurate comparison result without an effect due to surrounding noises by adding an error output voltage removing part of a simple configuration to the output terminal of a comparator. For this, the output terminal of a comparator (310) is connected to an error output voltage removing part (320) having a charge/discharge part (321), a current mirror part (322), a comparison voltage output part (324). The error output voltage removing part (320) removes the voltage of a part generated by noise among the output voltage of the comparator (310). Thereby, an output voltage is outputted without a noise effect.

Description

노이즈 영향을 감소시킬 수 있는 비교기 회로{COMPARATOR CIRCUIT IN CAPABLE OF DIMINISHING THE EFFECT OF NOISE}[0001] COMPARATOR CIRCUIT IN CAPABLE OF DIMINISHING THE EFFECT OF NOISE [0002]

본 발명은 비교기 회로의 설계기술에 관한 것으로, 특히 주변의 노이즈 환경에 별다른 영향을 받지 않고 정확한 비교 결과를 출력할 수 있도록 한 노이즈 영향을 감소시킬 수 있는 비교기 회로에 관한 것이다.
The present invention relates to a design technique of a comparator circuit, and more particularly, to a comparator circuit capable of reducing a noise effect so as to output accurate comparison results without being significantly affected by surrounding noise environments.

일반적으로, 아날로그 비교기는 두 입력신호(전압)를 비교하여 그 비교 결과를 출력하는 것으로, 다양한 구조로 구성될 수 있다. 이와 같은 비교기는 대부분 큰 이득(Gain)과 낮은 입력편차(Input offset), 빠른 응답 속도를 가지게 되며, 이와 같은 특성들로 인하여 매우 작은 차이를 갖는 두 신호를 비교할 수 있다. In general, an analog comparator compares two input signals (voltages) and outputs the comparison result, and can be configured in various structures. Most of these comparators have large gain, low input offset, and fast response speed, and these characteristics make it possible to compare two signals with very small differences.

도 1은 종래 기술에 의한 비교기의 회로도로서 이에 도시한 바와 같이, 비교기(100)는 전류미러부(101), 차동증폭부(102) 및 출력부(103)를 구비한다. FIG. 1 is a circuit diagram of a comparator according to the related art. As shown in FIG. 1, the comparator 100 includes a current mirror section 101, a differential amplifier section 102, and an output section 103.

전류미러부(101)는 피모스 트랜지스터(P 채널 모스 트랜지스터)(M101), (M102)를 구비하여 차동증폭부(102)에 전원전압(VCC)을 공급하는 역할을 수행한다. The current mirror unit 101 includes p-MOS transistors (P-channel MOS transistors) M101 and M102 and supplies the power supply voltage VCC to the differential amplifier unit 102. [

상기 차동증폭부(101)는 차동결합된 피모스 트랜지스터(M103),(M104)를 구비하여 비교 대상의 입력전압(INPUT_A),(INPUT_B)을 차동증폭하는 역할을 수행한다. The differential amplifying unit 101 includes differential-coupled PMOS transistors M103 and M104 and performs differential amplification on the input voltages INPUT_A and INPUT_B to be compared.

출력부(103)는 피모스 트랜지스터(M107,M109) 및 엔모스 트랜지스터(N 채널 모스 트랜지스터)(M108,M110)를 구비하여 상기 차동증폭부(101)에 의해 차동증폭된 전압을 증폭하여 비교 출력하는 역할을 수행한다. The output unit 103 includes the PMOS transistors M107 and M109 and the NMOS transistors M108 and M110 to amplify the differential amplified voltage by the differential amplification unit 101, .

예를 들어, 상기 피모스 트랜지스터(M104)의 게이트에 공급되는 제2입력전압(INPUT_B)이 도 2a에서와 같이 일정 레벨로 유지되고, 피모스 트랜지스터(M103)의 게이트에 공급되는 제1입력전압(INPUT_A)이 도 2의 (a)에서와 같이 시간변화에 따라 상기 제2입력전압(INPUT_B)보다 낮거나 높게 공급될 수 있다. For example, the second input voltage INPUT_B supplied to the gate of the PMOS transistor M104 is maintained at a constant level as shown in FIG. 2A, and the first input voltage INPUT_B supplied to the gate of the PMOS transistor M103 (INPUT_A) may be supplied at a lower or higher level than the second input voltage INPUT_B according to a time change as shown in FIG. 2A.

상기 제1입력전압(INPUT_A)이 상기 제2입력전압(INPUT_B)보다 낮은 경우, 상기 피모스 트랜지스터(M103)의 전류가 증가되는 반면, 상기 피모스 트랜지스터(M104)의 전류는 감소된다. 이에 따라, 엔모스 트랜지스터(M105,M106)의 게이트 전압이 증가되고, 이로 인하여 엔모스 트랜지스터(M106)의 드레인전압은 감소된다. 이에 의해, 엔모스 트랜지스터(M108)의 게이트전압이 감소되므로 상기 엔모스 트랜지스터(M108)의 드레인 전압이 상승된다. 따라서, 출력부(103)의 피모스 트랜지스터(M109)는 턴오프되고, 엔모스 트랜지스터(M110)는 턴온되어 출력전압(OUTPUT)은 도 2의 (a)에서와 '로우'로 출력된다. When the first input voltage INPUT_A is lower than the second input voltage INPUT_B, the current of the PMOS transistor M103 is increased while the current of the PMOS transistor M104 is decreased. As a result, the gate voltages of the NMOS transistors M105 and M106 are increased, thereby reducing the drain voltage of the NMOS transistor M106. As a result, the gate voltage of the NMOS transistor M108 is reduced, so that the drain voltage of the NMOS transistor M108 is raised. Thus, the PMOS transistor M109 of the output unit 103 is turned off, and the NMOS transistor M110 is turned on, so that the output voltage OUTPUT is output as 'low' in FIGS.

상기 제1입력전압(INPUT_A)이 상기 제2입력전압(INPUT_B)보다 높은 경우, 상기 피모스 트랜지스터(M103)의 전류가 감소되는 반면, 상기 피모스 트랜지스터(M104)의 전류는 증가된다. 이에 따라, 엔모스 트랜지스터(M105,M106)의 게이트 전압이 감소되고, 이로 인하여, 엔모스 트랜지스터(M106)의 드레인전압은 증가된다. 이에 의해 엔모스 트랜지스터(M108)의 게이트전압이 증가되므로 상기 엔모스 트랜지스터(M108)의 드레인 전압이 하강된다. 따라서, 출력부(103)의 피모스 트랜지스터(M109)는 턴온되고, 엔모스 트랜지스터(M110)는 턴오프되어 출력전압(OUTPUT)은 도 2의 (a)에서와 '하이'로 출력된다.When the first input voltage INPUT_A is higher than the second input voltage INPUT_B, The current is decreased while the current of the PMOS transistor M104 is increased. As a result, the gate voltages of the NMOS transistors M105 and M106 are reduced, thereby increasing the drain voltage of the NMOS transistor M106. As a result, the gate voltage of the NMOS transistor M108 is increased, so that the drain voltage of the NMOS transistor M108 is lowered. Thus, the PMOS transistor M109 of the output unit 103 is turned on, and the NMOS transistor M110 is turned off, so that the output voltage OUTPUT is output as 'HIGH' in FIG. 2A.

그런데, 외부 노이즈에 의하여 상기 제1입력전압(INPUT_A)이 도 2a의 (b)에서와 같이 순간적으로 상승되거나 하강될 수 있다. 이와 같은 경우, 원래의 제1입력전압(INPUT_A)이 제2입력전압(INPUT_B)보다 낮음에도 불구하고 상기 노이즈에 의해 순간적으로 상기 제2입력전압(INPUT_B)보다 높게 나타날 수 있고, 이에 의해 도 2a의 (b)에서와 같이 출력전압(OUTPUT)에 비교적 폭이 좁은 펄스성 노이즈가 포함될 수 있다. 상기 출력전압(OUTPUT)에 포함된 펄스성 노이즈의 폭은 도 2a의 (b)에서와 같이 다양한 형태로 나타날 수 있다. However, the first input voltage INPUT_A can be instantaneously raised or lowered as shown in FIG. 2A by the external noise. In this case, although the original first input voltage INPUT_A is lower than the second input voltage INPUT_B, the noise may instantaneously be higher than the second input voltage INPUT_B, The output voltage OUTPUT may include relatively narrow pulse noise as shown in (b) of FIG. The width of the pulse noise included in the output voltage OUTPUT may be variously shaped as shown in FIG. 2A.

이와 반대로, 원래의 제1입력전압(INPUT_A)이 제2입력전압(INPUT_B)보다 높음에도 불구하고 상기 노이즈에 의해 순간적으로 상기 제2입력전압(INPUT_B)보다 낮게 나타날 수 있고, 이에 의해 상기 출력전압(OUTPUT)이 순간적으로 '로우'로 출력될 수 있다.    On the other hand, even though the original first input voltage INPUT_A is higher than the second input voltage INPUT_B, it may appear instantaneously lower than the second input voltage INPUT_B due to the noise, (OUTPUT) may be momentarily output as 'low'.

한편, 도 2b의 (a),(b)는 종래의 히스테리시스 비교기의 노이즈 유무에 따른 비교 결과를 나타낸 파형도이다. 즉, 도 2b의 (a)는 비교 대상의 입력전압에 노이즈가 혼입되지 않은 정상적인 경우 그 입력전압을 히스테리시스 비교기를 이용하여 정상적으로 비교한 결과의 출력전압을 나타낸 것이다. 도 2b의 (b)는 상기 비교 대상의 입력전압에 노이즈가 혼입되어 교란된 경우 그 입력전압을 잘못 비교하여 그에 따른 오차가 발생한 출력전압을 나타낸 것이다.
On the other hand, (a) and (b) of FIG. 2 (b) are waveform diagrams showing a comparison result according to the presence or absence of noise in a conventional hysteresis comparator. That is, FIG. 2 (a) shows an output voltage obtained by normally comparing the input voltage with a hysteresis comparator when no noise is mixed in the input voltage to be compared. FIG. 2B shows an output voltage in which the input voltage is erroneously compared when the noise is mixed with the input voltage to be compared and the resulting error is generated.

이와 같이, 종래의 비교기에 있어서는 비교 대상의 입력신호가 외부 노이즈에 의해 교란될 때, 잘못된 비교결과의 오차 출력전압을 발생하는 문제점이 있다. 더욱이, 비교적 낮은 주파수로 동작하는 비교기의 경우 전원 노이즈나 외부로부터 혼입되는 노이즈에 의해 크고 불규칙적인 오차 출력전압이 발생되는 문제점이 있다.
As described above, in the conventional comparator, when the input signal to be compared is disturbed by external noise, there is a problem that an error output voltage of a wrong comparison result is generated. Further, in the case of a comparator operating at a relatively low frequency, there is a problem that a large and irregular error output voltage is generated due to power supply noise or noise mixed from the outside.

본 발명이 해결하고자 하는 과제는 비교기의 출력전압 중에서 주변의 노이즈 환경에 의해 발생되는 비교 결과의 오차를 제거하고 정상적으로 비교된 출력전압만을 출력하는데 있다.
A problem to be solved by the present invention is to eliminate an error of a comparison result caused by a peripheral noise environment in an output voltage of a comparator, and output only a normally-compared output voltage.

상기 기술적 과제를 이루기 위한 본 발명의 실시예에 따른 노이즈 영향을 감소시킬 수 있는 비교기 회로는, 제1입력전압과 제2입력전압을 비교하여 그에 따른 전압을 출력하는 비교기; 상기 비교기의 출력전압에 따라 커패시터에 전하를 저장하거나, 상기 커패시터에 이미 저장된 전하를 방전시키는 충방전부; 상기 충방전부의 전압을 기준전압과 비교하여 그에 따른 전압을 출력하는 비교부; 및 상기 비교부의 출력전압을 이용하여 상기 비교기의 출력전압 중에서 노이즈에 의해 발생된 전압을 제거하는 비교전압 출력부;를 포함한다.
According to an aspect of the present invention, there is provided a comparator circuit for reducing a noise effect, comprising: a comparator for comparing a first input voltage with a second input voltage and outputting a voltage according to the comparison; A charge storage unit that stores charge in the capacitor according to the output voltage of the comparator, or discharges the charge already stored in the capacitor; A comparing unit comparing the voltage of the charging and discharging unit with a reference voltage and outputting a corresponding voltage; And a comparison voltage output unit for removing a voltage generated by noise from an output voltage of the comparator using an output voltage of the comparator.

본 발명은 비교기의 출력단에 간단한 구성의 오차출력전압 제거부를 추가함으로써, 집적회로 내부 또는 외부 환경에 의해 발생되는 노이즈의 영향을 받지 않고 정확한 비교결과를 출력할 수 있는 효과가 있다. The present invention has an effect of outputting an accurate comparison result without being affected by the noise generated by the internal or external environment of the integrated circuit by adding an error output voltage removing unit of simple configuration to the output terminal of the comparator.

이로 인하여, 비교기의 정밀도가 향상되고, 제품의 신뢰도가 향상되는 효과가 있다.
As a result, the accuracy of the comparator is improved and the reliability of the product is improved.

도 1은 종래 기술에 의한 비교기의 회로도이다.
도 2a의 (a)는 비교 대상의 입력전압에 노이즈가 혼입되지 않은 경우 도 1의 출력 파형도이다.
도 2a의 (b)는 비교 대상의 입력전압에 노이즈가 혼입된 경우 도 1의 출력 파형도이다.
도 2b의 (a)는 비교 대상의 입력전압에 노이즈가 혼입되지 않은 경우 히스테리시스 비교기의 출력전압 파형도이다.
도 2b의 (b)는 상기 비교 대상의 입력전압에 노이즈가 혼입되어 교란된 경우 히스테리시스 비교기의 출력전압 파형도이다.
도 3은 본 발명의 실시예에 따른 노이즈 영향을 감소시킬 수 있는 비교기 회로의 전체 블록도이다.
도 4는 도 3에서 오차출력전압 제거부에 대한 일실시예의 상세 회로도이다.
도 5의 (a),(b)는 오차출력전압 제거부의 파형도이다.
도 6은 도 3에서 오차출력전압 제거부에 대한 다른 실시예의 상세 회로도이다. 1 is a circuit diagram of a conventional comparator.
FIG. 2A is an output waveform diagram of FIG. 1 when no noise is mixed into an input voltage to be compared.
FIG. 2A is an output waveform diagram of FIG. 1 when noise is mixed into an input voltage to be compared.
2 (b) is a waveform diagram of the output voltage of the hysteresis comparator when no noise is mixed into the input voltage to be compared.
FIG. 2B is an output voltage waveform diagram of the hysteresis comparator when noise is mixed into the input voltage to be compared and disturbed.
3 is an overall block diagram of a comparator circuit capable of reducing noise effects according to an embodiment of the present invention.
4 is a detailed circuit diagram of an embodiment of the error output voltage removing unit in FIG.
5 (a) and 5 (b) are waveform diagrams of an error output voltage removing unit.
FIG. 6 is a detailed circuit diagram of another embodiment of the error output voltage removing unit in FIG.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하면 다음과 같다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 의한 노이즈 영향을 감소시킬 수 있는 비교기 회로의 전체 블록도로서 이에 도시한 바와 같이, 비교기 회로(300)는 제1비교부(310) 및 오차출력전압 제거부(320)를 포함한다. 상기 제1비교부(310)는 도 1의 비교기(100)와 동일한 구성을 가지며, 비교기(100)와 같이 제1입력전압(INPUT_A)을 제2입력전압(INPUT_B)과 비교하여, 그에 따른 출력전압(OUTPUT)을 발생할 수 있다. 3, the comparator circuit 300 includes a first comparing unit 310 and an error output voltage removing unit 320. The first comparing unit 310 and the error output voltage removing unit 320 . The first comparator 310 has the same configuration as the comparator 100 of FIG. 1 and compares the first input voltage INPUT_A with the second input voltage INPUT_B as in the comparator 100, Voltage (OUTPUT) can be generated.

도 2a의 (a)와 같이 제1입력전압(INPUT_A)에 노이즈 성분이 혼입되지 않은 경우, 제1비교부(310)는 상기 제1입력전압(INPUT_A)을 제2입력전압(INPUT_B)과 비교하여, 도 2a의 (a)와 같이 제1입력전압(INPUT_A)이 제2입력전압(INPUT_B)을 상회하는 순간부터 '하이'로 천이된 출력전압(OUTPUT)을 출력한다. 2A, when no noise component is mixed into the first input voltage INPUT_A, the first comparator 310 compares the first input voltage INPUT_A with the second input voltage INPUT_B , And outputs an output voltage OUTPUT that transitions from a moment when the first input voltage INPUT_A exceeds the second input voltage INPUT_B to 'HIGH' as shown in FIG. 2A.

그러나, 도 2a의 (b)와 같이 제1입력전압(INPUT_A)에 노이즈 성분이 혼입된 경우, 제1비교부(310)는 상기 제1입력전압(INPUT_A)을 제2입력전압(INPUT_B)과 비교하여, 도 2a의 (b)와 같은 출력전압(OUTPUT)을 출력한다. 왜냐하면, 원래 제1입력전압(INPUT_A)은 제2입력전압(INPUT_B)보다 낮은 구간이지만 상기 제1입력전압(INPUT_A)에 혼입된 노이즈 성분에 의하여 상기 제1입력전압(INPUT_A)이 불규칙적이고 순간적으로 상기 제2입력전압(INPUT_B)보다 높게 나타나기 때문이며, 그 때마다 상기 제1비교부(310)는 '하이'의 출력전압(OUTPUT)을 출력한다. However, when a noise component is mixed into the first input voltage INPUT_A as shown in FIG. 2A, the first comparator 310 compares the first input voltage INPUT_A with the second input voltage INPUT_B, And outputs the output voltage OUTPUT as shown in FIG. 2A. This is because the first input voltage INPUT_A is lower than the second input voltage INPUT_B but the first input voltage INPUT_A is irregular due to the noise component mixed into the first input voltage INPUT_A, Is higher than the second input voltage INPUT_B, and the first comparator 310 outputs an output voltage OUTPUT of 'HIGH'.

오차출력전압 제거부(320)는 상기 제1비교부(310)의 출력전압을 체크하여 "하이" 유지시간이 미리 설정된 시간 이하이면 노이즈 성분으로 간주하여 무효화처리하고, "하이" 유지시간이 미리 설정된 시간 이상이면 유효화처리한다.   The error output voltage eliminator 320 checks the output voltage of the first comparator 310 and regards it as a noise component if it is below a predetermined time and invalidates it, If it is longer than the set time, the process is validated.

따라서, 상기 오차출력전압 제거부(320)는 도 5의 (a),(b)와 같이 노이즈 영향이 배제된 출력전압을 출력할 수 있게 되는데, 이를 위해 충방전부(321), 전류미러부(322), 제2비교부(323) 및 비교전압 출력부(324)를 포함한다. 5 (a) and 5 (b), the error output voltage eliminator 320 can output the output voltage excluding the influence of noise. For this purpose, the charge output unit 321, the current mirror unit 322, a second comparison unit 323, and a comparison voltage output unit 324.

충방전부(321)는 상기 제1비교부(310)의 출력전압에 따라 커패시터(C)에 전하를 저장하거나, 이미 저장된 전하를 방전시키는 동작을 수행한다. 이를 위해 상기 충방전부(321)는 상기 제1비교부(310)의 출력전압을 반전시키는 인버터(I401), 상기 인버터(I401)의 출력전압이 '하이'일 경우 상기 커패시터(C)의 충전경로를 차단하고 상기 인버터(I401)의 출력전압이 '로우'일 경우 상기 커패시터(C)의 충전경로를 연결하는 피모스 트랜지스터(M401), 상기 피모스 트랜지스터(M401)를 통해 출력되는 전하를 충전하는 커패시터(C) 및 상기 인버터(I401)의 출력전압이 '하이'일 경우 상기 커패시터(C)의 방전경로를 연결하여 상기 커패시터(C)에 저장된 전하가 방전되도록 하고, 상기 인버터(I401)의 출력전압이 '로우'일 경우 상기 방전경로를 차단하는 엔모스 트랜지스터(M402)를 구비한다. The charging unit 321 stores charges in the capacitor C according to the output voltage of the first comparator 310 or discharges the stored charges. The charging unit 321 includes an inverter I401 for inverting the output voltage of the first comparator 310 and a charging path I401 for the capacitor C when the output voltage of the inverter I401 is high, A PMOS transistor M401 for blocking the output of the inverter I401 and connecting the charging path of the capacitor C when the output voltage of the inverter I401 is low, When the output voltage of the capacitor C and the inverter I401 is high, the discharge path of the capacitor C is connected to discharge the charge stored in the capacitor C, and the output of the inverter I401 And an NMOS transistor M402 for blocking the discharge path when the voltage is 'low'.

인버터(I401)는 상기 제1비교부(310)의 출력전압(OUTPUT)을 반전시켜 피모스 트랜지스터(M401)의 게이트 및 엔모스 트랜지스터(M402)의 게이트에 공통으로 공급한다. 따라서, 상기 제1비교부(310)의 출력전압(OUTPUT)이 '하이'인 구간에서 상기 피모스 트랜지스터(M401)가 턴온되는 반면 상기 엔모스 트랜지스터(M402)는 턴오프된다. 이때 상기 피모스 트랜지스터(M401)를 통해 출력되는 충전 전류가 커패시터(C)에 충전된다. 그러나, 상기 제1비교부(310)의 출력전압(OUTPUT)이 '로우'인 구간에서는 상기 피모스 트랜지스터(M401)가 턴오프되는 반면 엔모스 트랜지스터(M402)가 턴온된다. 이때에는 상기 커패시터(C)에 충전된 전압이 상기 트랜지스터(M402)를 통해 방전된다. The inverter I401 inverts the output voltage OUTPUT of the first comparator 310 and supplies the inverted output voltage OUTPUT to the gate of the PMOS transistor M401 and the gate of the NMOS transistor M402 in common. Therefore, the PMOS transistor M401 is turned on while the output voltage OUTPUT of the first comparator 310 is high, while the NMOS transistor M402 is turned off. At this time, the charge current outputted through the PMOS transistor M401 is charged in the capacitor C. However, when the output voltage OUTPUT of the first comparator 310 is low, the PMOS transistor M401 is turned off while the NMOS transistor M402 is turned on. At this time, the voltage charged in the capacitor C is discharged through the transistor M402.

예를 들어, 상기 제1비교부(310)의 출력전압(OUTPUT)에 노이즈 성분이 혼입되지 않고, 상기 제1비교부(310)의 제1입력전압(INPUT_A)이 아직 제2입력전압(INPUT_B)을 상회하지 못하여 상기 출력전압(OUTPUT)이 도 5의 (a)의 T1 구간과 같이 계속 '로우'로 유지되면, 이에 의해 상기 피모스 트랜지스터(M401)가 계속 턴오프 상태로 되어 상기 커패시터(C)에 전압이 충전되는 동작이 발생되지 않는다. 하지만, 상기 제1비교부(310)의 출력전압(OUTPUT)에 노이즈 성분이 혼입되어 상기 출력전압(OUTPUT)이 도 5의 (b)의 T1 구간과 같이 순간적이고 불규칙적으로 '하이'로 출력되는 구간이 존재하면, 이에 의해 상기 피모스 트랜지스터(M401)가 턴온되어 상기와 같이 커패시터(C)에 전압이 충전되고, 나머지의 '로우' 구간에서는 상기 엔모스 트랜지스터(M402)가 턴온되어 상기 커패시터(C)의 충전전압이 방전된다. For example, when no noise component is mixed into the output voltage OUTPUT of the first comparator 310 and the first input voltage INPUT_A of the first comparator 310 is still the second input voltage INPUT_B , The PMOS transistor M401 is kept in the turned-off state to maintain the output voltage OUTPUT of the capacitor (M401) C is not charged. However, when the noise component is mixed into the output voltage OUTPUT of the first comparator 310 and the output voltage OUTPUT is instantaneously and irregularly outputted as 'High' as in the T1 interval of FIG. 5B The PMOS transistor M401 is turned on to charge the capacitor C as described above and the NMOS transistor M402 is turned on during the remaining ' C are discharged.

전류미러부(322)는 일측 단자(소스)가 전원전압(VCC)에 접속되고 게이트와 타측 단자(드레인)가 공통접속된 피모스 트랜지스터(M403); 및 일측 단자(소스)가 상기 피모스 트랜지스터(M403)의 일측단자와 공통 접속되고, 게이트가 상기 피모스 트랜지스터(M403)의 게이트와 공통접속된 피모스 트랜지스터(M404)를 구비한다. The current mirror portion 322 includes a PMOS transistor M403 having one terminal (source) connected to the power supply voltage VCC and a gate and the other terminal (drain) connected in common; And a PMOS transistor M404 whose one terminal (source) is commonly connected to one terminal of the PMOS transistor M403 and whose gate is connected in common to the gate of the PMOS transistor M403.

전류미러부(322)는 충방전부(321)에 충전전류를 공급하여 상기 충방전부(321)가 동작할 수 있도록 한다. The current mirror portion 322 supplies a charging current to the charging portion 321 so that the charging portion 321 can operate.

제2비교부(323)는 비반전입력단자에 공급되는 상기 커패시터(C)의 충전전압을 반전입력단자에 공급되는 기준전압(Vref)과 비교하여 상기 충전전압이 상기 기준전압(Vref)보다 높을 때 '하이'를 출력하고, 상기 충전전압이 상기 기준전압(Vref)보다 낮을 때 '로우'를 출력한다. The second comparing unit 323 compares the charging voltage of the capacitor C supplied to the non-inverting input terminal with the reference voltage Vref supplied to the inverting input terminal so that the charging voltage is higher than the reference voltage Vref , And outputs 'low' when the charging voltage is lower than the reference voltage (Vref).

비교전압 출력부(324)는 상기 제2비교부(323)의 출력전압을 이용하여 노이즈 영향이 배제된 출력전압(OUTPUT_REM)을 출력한다. 이를 위해 상기 비교전압 출력부(324)는 상기 제2비교부(323)의 출력전압과 상기 제1비교부(310)의 출력전압을 낸드연산하는 낸드게이트(ND) 및 상기 낸드게이트(ND)의 출력전압을 반전시켜 출력전압(OUTPUT_REM)으로 출력하는 인버터(I402)를 구비한다. The comparison voltage output unit 324 outputs the output voltage OUTPUT_REM with no noise effect by using the output voltage of the second comparator 323. The comparison voltage output unit 324 includes a NAND gate ND for performing an NAND operation on the output voltage of the second comparator 323 and the output voltage of the first comparator 310 and the NAND gate ND, And an inverter I402 for inverting the output voltage of the inverter I402 and outputting it as an output voltage OUTPUT_REM.

낸드게이트(ND)는 일측 입력단자에 공급되는 상기 제2비교부(323)의 출력전압과 타측 입력단자에 공급되는 상기 제1비교부(310)의 출력전압을 낸드연산하여 그에 따른 로직의 전압을 출력한다. 인버터(I402)는 상기 낸드게이트(ND)의 출력전압을 반전시켜 상기 출력전압(OUTPUT_REM)을 출력한다. The NAND gate ND performs NAND operation on the output voltage of the second comparator 323 supplied to one input terminal and the output voltage of the first comparator 310 supplied to the other input terminal, . The inverter I402 inverts the output voltage of the NAND gate ND and outputs the output voltage OUTPUT_REM.

결국, 상기 제1비교부(310)에서 노이즈 성분에 의해 순간적으로 '하이'로 천이된 출력전압(OUTPUT)들이 출력되더라도, 상기 충방전부(321), 제2비교부(323) 및 상기 비교전압 출력부(324)의 상기와 같은 동작에 의해 상기 비교전압 출력부(324)에서 상기 순간적으로 '하이'로 천이된 출력전압(OUTPUT)들이 제거된 형태의 출력전압(OUTPUT_REM)이 출력된다. As a result, even if the output voltages OUTPUTs instantaneously changed to 'high' due to noise components are output from the first comparator 310, the output of the charge comparator 321, the second comparator 323, The output voltage OUTPUT_REM of the form in which the output voltage OUTPUTs transited to the high level instantaneously is removed from the comparison voltage output unit 324 by the above operation of the output unit 324. [

도 5의 (b)는 상기 제1비교부(310)의 출력전압(OUTPUT)이 노이즈 영향을 받아 노이즈 성분의 펄스폭이 포함된 형태로 출력될 때, 상기 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)을 나타낸 것으로, 상기 출력전압(OUTPUT)에 포함된 노이즈 성분의 펄스들이 제거된 것을 알 수 있다. 5B is a graph showing the relationship between the output voltage OUTPUT of the first comparator 310 and the output voltage VOUT of the error comparator 310 when the output voltage OUTPUT of the first comparator 310 is affected by noise, The output voltage OUTPUT_REM indicates that the pulses of the noise component included in the output voltage OUTPUT have been removed.

참고로, 상기 커패시터(C)의 용량은 고정되는 것이 아니라 상기 제1비교부(310)의 출력전압(OUTPUT)에 포함된 노이즈 성분의 펄스폭에 대응하여 적절하게 조정될 수 있다. The capacitance of the capacitor C is not fixed but may be appropriately adjusted corresponding to the pulse width of the noise component included in the output voltage OUTPUT of the first comparator 310. [

도 5의 (a)는 상기 제1비교부(310)의 출력전압(OUTPUT)이 노이즈 영향을 받지 않아 정상적으로 출력될 때 상기 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)을 나타낸 것으로, 상기 출력전압(OUTPUT)에 비하여 상기 출력전압(OUTPUT_REM)의 '하이'로 천이되는 시점이 지연된 것을 알 수 있는데, 이는 상기 설명에서와 같이 커패시터(C)의 충전전압을 이용하여 상기 출력전압(OUTPUT)에 포함된 노이즈 성분의 펄스를 제거하기 위해 나타난 현상이다. 5A shows the output voltage OUTPUT_REM of the error output voltage removing unit 320 when the output voltage OUTPUT of the first comparator 310 is normally affected by noises, The time point at which the output voltage OUTPUT_REM changes to 'high' is delayed relative to the output voltage OUTPUT. This is because the output voltage OUTPUT_REM is delayed by using the charging voltage of the capacitor C, ) In order to remove the noise component of the pulse included in the signal.

본 발명의 실시예에 대한 시뮬레이션을 실시한 결과, 비교기의 평균 오차율이 8.46%에서 0.77%로 감소된 것을 확인할 수 있었다. As a result of the simulation of the embodiment of the present invention, it was confirmed that the average error rate of the comparator was reduced from 8.46% to 0.77%.

한편, 도 6은 본 발명의 다른 실시예를 나타낸 것으로 이에 도시한 바와 같이, 비교기 회로(300)는 제1비교부(310), 오차출력전압 제거부(320) 및 히스테리시스 구동제어부(330)를 구비한다. 상기 히스테리시스 구동제어부(330)는 스위치(SW401),(SW402) 및 인버터(I403)를 구비한다.   6 shows another embodiment of the present invention. As shown in FIG. 6, the comparator circuit 300 includes a first comparator 310, an error output voltage removing unit 320, and a hysteresis drive controller 330 Respectively. The hysteresis drive control unit 330 includes switches SW401, SW402, and an inverter I403.

제1입력전압(INPUT_A)이 제1비교부(310)의 비반전입력단자에 직접 공급되고, 제2입력전압(INPUT_B)은 스위치(SW401)를 통해 상기 제1비교부(310)의 반전입력단자에 공급되고, 제3입력전압(INPUT_C)은 스위치(SW402)를 통해 상기 제1비교부(310)의 반전입력단자에 공급된다. 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)이 직접 스위치(SW401)의 스위칭 제어신호(CTL1)로 공급되고, 인버터(I403)를 통해서는 상기 스위치(SW402)의 스위칭 제어신호(CTL2)로 공급된다. The first input voltage INPUT_A is directly supplied to the noninverting input terminal of the first comparator 310 and the second input voltage INPUT_B is supplied to the inverting input of the first comparator 310 via the switch SW401, And the third input voltage INPUT_C is supplied to the inverting input terminal of the first comparator 310 through the switch SW402. The output voltage OUTPUT_REM of the error output voltage removing unit 320 is directly supplied to the switching control signal CTL1 of the switch SW401 and the switching control signal CTL2 of the switch SW402 is supplied via the inverter I403, .

스위치(SW401)는 스위칭 제어신호(CTL1)가 "하이"로 공급되는 것에 의해 턴온되고, 스위치(SW402)는 스위칭 제어신호(CTL2)가 "하이"로 공급되는 것에 의해 턴온되므로, 결과적으로 상기 스위치(SW401),(SW402)는 서로 배타적으로 턴온된다. 여기서, 상기 오차출력전압 제거부(320)는 상기 도 4의 오차출력전압 제거부(320)와 구성 및 동작원리가 동일하다. 도 4와 비교하여 차이점은 스위치(SW401),(SW402) 및 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)에 의해 상기 제1비교부(310)가 히스테리시스 비교기로 동작하는 것이며, 이에 대하여 도 7을 참조하여 설명하면 다음과 같다. The switch SW401 is turned on by the switching control signal CTL1 being supplied at a high level and the switch SW402 is turned on by the switching control signal CTL2 being supplied at a high level, (SW401) and (SW402) are exclusively turned on. Here, the error output voltage removing unit 320 has the same configuration and operation as the error output voltage removing unit 320 of FIG. 4, the difference is that the first comparator 310 operates as a hysteresis comparator by the switches SW401, SW402 and the output voltage OUTPUT_REM of the error output voltage removing unit 320, Referring to FIG. 7, the following will be described.

도 7의 (a)는 제1비교부(310)의 제1입력전압(INPUT_A)에 노이즈가 혼입되지 않은 경우 상기 제1비교부(310)의 히스테리시스 동작을 위한 입력전압 스위칭 원리와 그에 따른 제1비교부(310)의 출력전압(OUTPUT)의 파형도 및 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)의 파형도를 나타낸 것이다. 7A is a timing chart showing the input voltage switching principle for the hysteresis operation of the first comparator 310 when the noise is not mixed into the first input voltage INPUT_A of the first comparator 310, 1 waveform of the output voltage OUTPUT of the comparator 310 and the waveform of the output voltage OUTPUT_REM of the error output voltage removing unit 320. [

즉, 초기 상태에서 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)이 "로우"로 출력되는데, 이는 직접 스위치(SW401)의 스위칭 제어신호(CTL1)로 공급되고, 인버터(I403)를 통해서는 "하이"로 반전되어 상기 스위치(SW402)의 스위칭 제어신호(CTL2)로 공급된다. 이에 의해 스위치(SW401)가 턴온(단락)되는 반면 스위치(SW402)는 턴오프(개방) 상태로 유지된다. 그런데, T1 구간에서는 제1비교부(310)의 비반전입력단자에 공급되는 제1입력전압(INPUT_A)이 상기 스위치(SW401)를 통해 제1비교부(310)의 반전입력단자에 공급되는 제2입력전압(INPUT_B)보다 낮으므로 상기 제1비교부(310)의 출력전압(OUTPUT) 및 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)이 모두 "로우"로 출력된다. 이로 인하여, 상기 스위치(SW401)는 계속 턴온상태를 유지하고 상기 스위치(SW402)는 턴오프(개방) 상태로 유지된다. That is, in the initial state, the output voltage OUTPUT_REM of the error output voltage removing unit 320 is outputted as "low", which is supplied to the switching control signal CTL1 of the direct switch SW401, Quot; high "and supplied to the switching control signal CTL2 of the switch SW402. As a result, the switch SW401 is turned on (short-circuited) while the switch SW402 is kept in the turned-off (open) state. In the T1 period, the first input voltage INPUT_A supplied to the non-inverting input terminal of the first comparator 310 is supplied to the inverting input terminal of the first comparator 310 through the switch SW401. The output voltage OUTPUT of the first comparator 310 and the output voltage OUTPUT_REM of the error output voltage removing unit 320 are all output as low because they are lower than the second input voltage INPUT_B. Accordingly, the switch SW401 is kept in the on-state and the switch SW402 is kept in the turned-off (open) state.

이후, 상기 제1입력전압(INPUT_A)이 상승되어 상기 제2입력전압(INPUT_B)보다 높게 되는 순간 상기 제1비교부(310)의 출력전압(OUTPUT)은 "하이"로 천이된다. 이때부터 커패시터(C)에 전하가 충전되기 시작하여 상기 커패시터(C)의 충전전압이 기준전압(Vref)보다 높아지는 순간까지의 T2 구간에서도 상기 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)은 "로우"로 유지된다. Thereafter, the output voltage OUTPUT of the first comparator 310 transitions to "high" as soon as the first input voltage INPUT_A rises and becomes higher than the second input voltage INPUT_B. The output voltage (OUTPUT_REM) of the error output voltage removing unit (320) is also supplied to the capacitor (C) until the charging voltage of the capacitor (C) starts to be charged and becomes higher than the reference voltage (Vref) Quot; low ".

그러나, 상기 커패시터(C)의 충전전압이 기준전압(Vref)보다 높아지면 상기 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)이 "하이"로 출력된다. 이로 인하여, 상기 스위치(SW401)는 턴오프되는 반면 상기 스위치(SW402)는 턴온된다. 이에 따라, 제3입력전압(INPUT_C)이 상기 스위치(SW402)를 통해 상기 제1비교부(310)의 반전입력단자에 공급되기 시작한다. 상기 제3입력전압(INPUT_C)은 도 7의 (a)에서와 같이 상기 제2입력전압(INPUT_B)보다 일정치 이상 낮다. However, when the charging voltage of the capacitor C becomes higher than the reference voltage Vref, the output voltage OUTPUT_REM of the error output voltage removing unit 320 is output as "high ". Accordingly, the switch SW401 is turned off while the switch SW402 is turned on. Accordingly, the third input voltage INPUT_C starts to be supplied to the inverting input terminal of the first comparator 310 through the switch SW402. The third input voltage INPUT_C is lower than the second input voltage INPUT_B by a predetermined value or more as shown in FIG. 7A.

따라서, 상기 제1비교부(310)는 제1입력전압(INPUT_A)이 상기 제2입력전압(INPUT_B)보다 조금 낮게 하강되더라도 출력전압(OUTPUT)을 "로우"로 천이시키지 않고 적어도 상기 제3입력전압(INPUT_C)보다 낮은 레벨로 하강될 때 비로서 "로우"로 천이시키는 히스테리시스 비교기로 동작한다. Accordingly, the first comparator 310 does not transition the output voltage OUTPUT to "low" even if the first input voltage INPUT_A is lowered slightly lower than the second input voltage INPUT_B, Quot; low "when the voltage falls to a level lower than the voltage INPUT_C.

도 7의 (b)는 상기 제1비교부(310)의 제1입력전압(INPUT_A)에 노이즈 성분이 혼입되어 이의 출력전압(OUTPUT)에 노이즈 성분의 펄스폭이 포함된 형태로 출력되는 경우에도 상기 오차출력전압 제거부(320)의 출력전압(OUTPUT_REM)이 정상적으로 출력되는 것을 예시적으로 나타낸 것이다. 7B shows a case in which a noise component is mixed into the first input voltage INPUT_A of the first comparator 310 and the output voltage OUTPUT includes a pulse width of a noise component And the output voltage (OUTPUT_REM) of the error output voltage removing unit 320 is normally output.

도 7의 (b)를 도 2b의 (b)와 비교해 보면 히스테리시스 비교기가 노이즈 영향을 받지 않고 정상적으로 출력전압을 발생하는 것을 알 수 있다.
Comparing FIG. 7 (b) with FIG. 2 (b), it can be seen that the hysteresis comparator normally generates an output voltage without being affected by noise.

이상에서 본 발명의 바람직한 실시예에 대하여 상세히 설명하였지만, 본 발명의 권리범위가 이에 한정되는 것이 아니라 다음의 청구범위에서 정의하는 본 발명의 기본 개념을 바탕으로 보다 다양한 실시예로 구현될 수 있으며, 이러한 실시예들 또한 본 발명의 권리범위에 속하는 것이다.
Although the preferred embodiments of the present invention have been described in detail above, it should be understood that the scope of the present invention is not limited thereto. These embodiments are also within the scope of the present invention.

310 : 제1비교부 320 : 오차출력전압 제거부
321 : 충방전부 322 : 전류미러부
323 : 제2비교부 324 : 비교전압 출력부
330 : 히스테리시스 구동제어부310: first comparing unit 320: error output voltage removing unit
321: charging part 322: current mirror part
323: second comparison unit 324: comparison voltage output unit
330: Hysteresis drive control unit

Claims (17)

제1입력전압과 제2입력전압을 비교하여 그에 따른 출력전압을 발생하는 제1비교부; 및
상기 제1비교부에서 출력되는 출력전압의 "하이"유지시간을 체크하여 상기 유지시간이 미리 설정된 시간 이하이면 상기 출력전압을 무효화 처리하고, 상기 유지시간이 미리 설정된 시간 이상이면 상기 출력전압을 유효화 처리하는 오차 출력전압 제거부;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
A first comparator for comparing a first input voltage with a second input voltage and generating an output voltage according to the comparison; And
The control unit checks the "high" holding time of the output voltage outputted from the first comparing unit and invalidates the output voltage when the holding time is equal to or shorter than a preset time, And outputting the error output voltage; and a comparator circuit capable of reducing the noise influence.
제1항에 있어서, 상기 오차 출력전압 제거부는
상기 제1비교부의 출력전압에 따라 커패시터에 전하를 저장하거나, 상기 커패시터에 이미 저장된 전하를 방전시키는 충방전부;
상기 충방전부의 전압을 기준전압과 비교하여 그에 따른 전압을 출력하는 제2비교부; 및
상기 제2비교부의 출력전압을 이용하여 상기 제1비교부의 출력전압 중에서 노이즈에 의해 발생된 전압을 제거하는 비교전압 출력부;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
The apparatus as claimed in claim 1, wherein the error output voltage eliminating unit
A charge storage unit that stores charge in the capacitor according to the output voltage of the first comparison unit or discharges the charge already stored in the capacitor;
A second comparing unit comparing the voltage of the charging and discharging unit with a reference voltage and outputting a corresponding voltage; And
And a comparison voltage output unit for removing a voltage generated by noise from an output voltage of the first comparison unit using an output voltage of the second comparison unit.
제2항에 있어서, 상기 충방전부는
상기 제1비교부의 출력전압을 반전시키는 제1인버터;
상기 제1인버터의 출력전압에 의해 턴온되어 전하를 출력하는 제1모스 트랜지스터;
상기 제1모스 트랜지스터를 통해 출력되는 전하를 충전하는 커패시터; 및
상기 제1인버터의 출력전압에 의해 턴온되어 상기 커패시터에 충전된 전하를 방전시키는 제2모스 트랜지스터;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
The charge / discharge unit according to claim 2, wherein the charge /
A first inverter for inverting the output voltage of the first comparator;
A first MOS transistor that is turned on by the output voltage of the first inverter and outputs a charge;
A capacitor for charging the charge output through the first MOS transistor; And
And a second MOS transistor that is turned on by the output voltage of the first inverter and discharges the charge charged in the capacitor.
제3항에 있어서, 상기 제1모스 트랜지스터는 P 채널 모스 트랜지스터이고, 상기 제2모스 트랜지스터는 N 채널 모스 트랜지스터인 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
The comparator circuit according to claim 3, wherein the first MOS transistor is a P-channel MOS transistor and the second MOS transistor is an N-channel MOS transistor.
제2항에 있어서, 상기 제2비교부는 비반전입력단자가 상기 충방전부의 출력단자에 접속되고, 반전입력단자가 상기 기준전압에 접속된 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
3. The comparator circuit according to claim 2, wherein the second comparator section has a non-inverting input terminal connected to the output terminal of the charge-discharge section, and an inverting input terminal connected to the reference voltage.
제2항에 있어서, 상기 비교전압 출력부는
상기 제1비교부의 출력전압과 상기 제2비교부의 출력전압을 낸드연산하는 낸드게이트; 및
상기 낸드게이트의 출력전압을 반전시켜 출력하는 제2인버터;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
3. The apparatus of claim 2, wherein the comparison voltage output unit
A NAND gate for performing a NAND operation on the output voltage of the first comparator and the output voltage of the second comparator; And
And a second inverter for inverting and outputting the output voltage of the NAND gate.
제2항에 있어서, 상기 오차 출력전압 제거부는 전원전압을 이용하여 상기 충방전부에 구동전류를 공급하는 전류미러부를 더 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
The comparator circuit according to claim 2, wherein the error output voltage eliminating unit further includes a current mirror unit that supplies a driving current to the charging unit using a power supply voltage.
제7항에 있어서, 상기 전류미러부는
일측 단자가 전원전압에 접속되고 게이트와 타측 단자가 공통접속된 제3모스 트랜지스터; 및
일측 단자가 상기 제3모스 트랜지스터의 일측 단자에 접속되고 게이트가 상기 제3모스 트랜지스터의 게이트와 공통접속되며 타측 단자가 상기 충방전부의 구동전입력단자에 접속된 제4모스 트랜지스터;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.8. The apparatus of claim 7, wherein the current mirror portion
A third MOS transistor having one terminal connected to the power supply voltage and the gate and the other terminal commonly connected; And
And a fourth MOS transistor having one terminal connected to one terminal of the third MOS transistor, a gate connected to the gate of the third MOS transistor, and the other terminal connected to a pre-drive input terminal of the charge discharge section A comparator circuit capable of reducing noise effects. 제8항에 있어서, 상기 제3모스 트랜지스터 및 상기 제4모스 트랜지스터는 P 채널 모스 트랜지스터인 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
9. The comparator circuit according to claim 8, wherein the third MOS transistor and the fourth MOS transistor are P-channel MOS transistors.
제1입력전압과 제2입력전압을 비교하여 그에 따른 출력전압을 발생하는 제1비교부; 및
상기 제1비교부에서 출력되는 출력전압의 "하이"유지시간을 체크하여 상기 유지시간이 미리 설정된 시간 이하이면 상기 출력전압을 무효화 처리하고, 상기 유지시간이 미리 설정된 시간 이상이면 상기 출력전압을 유효화 처리하는 오차 출력전압 제거부; 및
상기 오차 출력전압 제거부의 출력전압을 근거로 상기 제1비교부의 상기 제2입력전압을 제어하여 상기 제1비교부가 히스테리시스 비교 기능을 수행하도록 하는
히스테리시스 구동제어부;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
A first comparator for comparing a first input voltage with a second input voltage and generating an output voltage according to the comparison; And
The control unit checks the "high" holding time of the output voltage outputted from the first comparing unit and invalidates the output voltage when the holding time is equal to or shorter than a preset time, An error output voltage removing unit for processing; And
And the first comparator controls the second input voltage of the first comparator based on the output voltage of the error output voltage removing unit so that the first comparator performs the hysteresis comparison function
And a hysteresis drive control unit for comparing the output of the comparator circuit with the output of the comparator circuit.
제10항에 있어서, 상기 충방전부는
상기 제1비교부의 출력전압을 반전시키는 제1인버터;
상기 제1인버터의 출력전압에 의해 턴온되어 전하를 출력하는 제1모스 트랜지스터;
상기 제1모스 트랜지스터를 통해 출력되는 전하를 충전하는 커패시터; 및
상기 제1인버터의 출력전압에 의해 턴온되어 상기 커패시터에 충전된 전하를 방전시키는 제2모스 트랜지스터;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
11. The charge pump according to claim 10, wherein the charge /
A first inverter for inverting the output voltage of the first comparator;
A first MOS transistor that is turned on by the output voltage of the first inverter and outputs a charge;
A capacitor for charging the charge output through the first MOS transistor; And
And a second MOS transistor that is turned on by the output voltage of the first inverter and discharges the charge charged in the capacitor.
제11항에 있어서, 상기 제1모스 트랜지스터는 P 채널 모스 트랜지스터이고, 상기 제2모스 트랜지스터는 N 채널 모스 트랜지스터인 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
12. The comparator circuit according to claim 11, wherein the first MOS transistor is a P-channel MOS transistor and the second MOS transistor is an N-channel MOS transistor.
제10항에 있어서, 상기 비교전압 출력부는
상기 제1비교부의 출력전압과 상기 제2비교부의 출력전압을 낸드연산하는 낸드게이트; 및
상기 낸드게이트의 출력전압을 반전시켜 출력하는 제2인버터;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
11. The method of claim 10, wherein the comparison voltage output section
A NAND gate for performing a NAND operation on the output voltage of the first comparator and the output voltage of the second comparator; And
And a second inverter for inverting and outputting the output voltage of the NAND gate.
제10항에 있어서, 상기 오차 출력전압 제거부는 전원전압을 이용하여 상기 충방전부에 구동전류를 공급하는 전류미러부를 더 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
The comparator circuit according to claim 10, wherein the error output voltage eliminating part further comprises a current mirror part for supplying a driving current to the charging part using a power supply voltage.
제14항에 있어서, 상기 전류미러부는
일측 단자가 전원전압에 접속되고 게이트와 타측 단자가 공통접속된 제3모스 트랜지스터; 및
일측 단자가 상기 제3모스 트랜지스터의 일측 단자에 접속되고 게이트가 상기 제3모스 트랜지스터의 게이트와 공통접속되며 타측 단자가 상기 충방전부의 구동전입력단자에 접속된 제4모스 트랜지스터;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
15. The apparatus of claim 14, wherein the current mirror section
A third MOS transistor having one terminal connected to the power supply voltage and the gate and the other terminal commonly connected; And
And a fourth MOS transistor having one terminal connected to one terminal of the third MOS transistor, a gate connected to the gate of the third MOS transistor, and the other terminal connected to a pre-drive input terminal of the charge discharge section A comparator circuit capable of reducing noise effects.
제14항에 있어서, 상기 제3모스 트랜지스터 및 상기 제4모스 트랜지스터는 P 채널 모스 트랜지스터인 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로.
15. The comparator circuit according to claim 14, wherein the third MOS transistor and the fourth MOS transistor are P-channel MOS transistors.
제10항에 있어서, 상기 히스테리시스 구동제어부는
상기 오차 출력전압 제거부의 출력전압에 따라 상기 제1비교부의 반전입력단자에 공급되는 제2입력전압을 스위칭하는 제1스위치;
상기 오차 출력전압 제거부의 출력전압을 반전출력하는 제3인버터; 및
상기 제3인버터의 출력전압에 따라 상기 제1비교부의 반전입력단자에 공급되는 제3입력전압을 스위칭하는 제2스위치;를 포함하는 것을 특징으로 하는 노이즈 영향을 감소시킬 수 있는 비교기 회로. 11. The apparatus of claim 10, wherein the hysteresis drive control unit
A first switch for switching a second input voltage supplied to an inverting input terminal of the first comparing unit according to an output voltage of the error output voltage removing unit;
A third inverter for inverting the output voltage of the error output voltage removing unit; And
And a second switch for switching a third input voltage supplied to an inverting input terminal of the first comparing unit according to an output voltage of the third inverter.
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