KR20150084929A - Microelectronic assembly with thermally and electrically conductive underfill - Google Patents

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KR20150084929A
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KR
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semiconductor chip
microelectronic
contacts
electrically
unpackaged semiconductor
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Application number
KR1020157015207A
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Korean (ko)
Inventor
벨가셈 하바
사이몬 맥엘레아
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인벤사스 코포레이션
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    • H01L2224/29338—Base material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81909—Post-treatment of the bump connector or bonding area
    • H01L2224/8192—Applying permanent coating, e.g. protective coating
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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Abstract

마이크로전자 어셈블리는, 표면 및 그 표면에서의 복수의 접점들을 구비한 마이크로전자 요소; 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 제1 요소로서, 상기 마이크로전자 요소의 표면에 대면하는 표면 그리고 상기 제1 요소의 표면에서의 복수의 제1 요소 접점들을 구비하는 제1 요소; 전기적 전도성 매스 (mass)들로서, 각각의 전기적 전도성 매스는 상기 마이크로전자 요소의 상기 복수의 접점들 중 하나의 접점을 상기 복수의 제1 요소 접점들 중 개별 제1 요소 접점에 연결시키는, 전기적 전도성 매스들; 상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이의 열적 및 전기적 전도성 물질 레이어; 그리고 상기 전도성 매스들 그리고 상기 마이크로전자 요소 및 상기 제1 요소의 상기 표면들을 상기 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 전기적 절연 코팅을 포함할 수 있다.A microelectronic assembly comprising: a microelectronic element having a surface and a plurality of contacts at a surface thereof; A first element consisting essentially of at least one of a semiconductor or a dielectric material, said first element comprising a surface facing a surface of said microelectronic element and a plurality of first element contacts at a surface of said first element; Each of the electrically conductive masses connecting a contact of one of the plurality of contacts of the microelectronic element to an individual first element contact of the plurality of first element contacts, the electrically conductive mass comprising: field; A thermally and electrically conductive material layer between the surface of the microelectronic element and the surface of the first element and between adjacent ones of the conductive masses; And an electrically insulating coating that electrically isolates the conductive masses and the surfaces of the microelectronic element and the first element from the layer of thermal and electrically conductive material.

Figure P1020157015207
Figure P1020157015207

Description

열적 및 전기적 전도성 언더필을 구비한 마이크로전자 어셈블리 {MICROELECTRONIC ASSEMBLY WITH THERMALLY AND ELECTRICALLY CONDUCTIVE UNDERFILL}[0001] MICROELECTRONIC ASSEMBLY WITH THERMALLY AND ELECTRICALLY CONDUCTIVE UNDERFILL WITH &lt; RTI ID = 0.0 &gt;

본 발명은 마이크로전자 어셈블리들에 관한 것이며, 더 상세하게는 마이크로전자 어셈블리의 패키징에 관한 것이다.The present invention relates to microelectronic assemblies, and more particularly to packaging microelectronic assemblies.

반도체 칩들과 같은 마이크로전자 요소들에게는 그 마이크로전자 요소들을 보호하고 그리고 더 큰 회로의 다른 요소들로의 그 마이크로전자 요소들의 연결을 용이하게 하는 요소들이 보통 제공된다. 예를 들면, 마주보고 대면하는 전면 및 후면 그리고 전면에서의 접점들을 구비한 작고 평평한 요소로서 반도체 칩들이 제공된다. 상기 접점들은, 칩 내부에 통합되어 형성된 수많은 전자 회로 요소들에 전기적으로 연결된다.Microelectronic elements, such as semiconductor chips, are usually provided with elements that protect the microelectronic elements and facilitate the connection of the microelectronic elements to other elements of the larger circuit. For example, semiconductor chips are provided as small, flat elements with front and rear facing and facing contacts on the face facing each other. The contacts are electrically connected to a number of electronic circuit elements formed integrally within the chip.

반도체 칩 설계 및 제조에서의 진보는 더 높은 밀도 및 더 큰 개수의 접점들을 가진 반도체 칩들로 이끈다. 칩 상의 그런 접점들은 전기적 전도성 매스 (mass)들에 의해서 다른 요소의 대면 표면 상의 전도성 요소들에 연결될 수 있으며, 상기 다른 요소는 다른 반도체 칩, 기판, 마이크로전자 패키지 또는 반도체 칩을 포함하는 마이크로전자 어셈블리일 수 있다. 그 결과, 칩의 많은 수의 그리고 높은 밀도의 접점들, 그리고 그런 접점들 및 다른 요소의 대응하는 많은 개수의 전도성 요소들에 연결된 많은 개수의 전도성 매스들이 상대적으로 작은 구역 내에 배치될 수 있으며, 그래서 마이크로전자 패키지 내에 존재할 수 있을 칩 및 다른 요소를 포함하는 디바이스의 동작 동안에 많은 양의 열이 생성될 수 있도록 한다. 그런 열은 디바이스 내 칩 및 다른 요소들로의 손상을 회피하기 위해서 방산 (dissipate)될 필요가 있는 것이 보통이다. 반도체 칩이나 마이크로전자 패키지가 연결된 회로 보드는 대개는 디바이스의 동작 동안에 생성되는 열을 방산하는 히트 싱크로서 소용이 된다. 그러나, 전자 디바이스들 내에서 사용되는 마이크로전자 패키지들이 더욱 더 작아짐에 따라서, 회로 보드에서의 히트 싱크들을 통한 것처럼, 생성된 열이 방산을 위해서 그 위로 전달될 수 있는 마이크로전자 패키지들 내에 존재하는 열 경로들의 개수는 감소하고 있다. Advances in semiconductor chip design and manufacture lead to semiconductor chips with higher density and a larger number of contacts. Such contacts on the chip may be connected to the conductive elements on the facing surface of the other element by electrically conductive masses and the other element may be connected to another semiconductor chip, substrate, microelectronic package, Lt; / RTI &gt; As a result, a large number of high-density contacts of the chip, and a large number of conductive masses connected to the corresponding large number of conductive elements of such contacts and other elements can be placed in a relatively small area, Allowing a large amount of heat to be generated during operation of the device including chips and other elements that may be present in the microelectronic package. Such a heat usually needs to be dissipated in order to avoid damage to chips and other elements in the device. A circuit board to which a semiconductor chip or a microelectronic package is connected is usually used as a heat sink for dissipating the heat generated during operation of the device. However, as the microelectronic packages used in electronic devices become smaller, the heat that is generated in the microelectronic packages that the generated heat can pass over for dissipation, such as through heat sinks in the circuit board The number of paths is decreasing.

특정 마이크로전자 패키지들에서, 반도체 칩은 소위 플립-칩 (flip-chip) 방위로 설치되며, 그래서 전면 상의 접점들이 전기적 전도성 매스들에 의해서 다른 요소의 대면 표면 상의 전도성 요소들에 연결될 수 있도록 한다. 그런 칩들 상의 접점들의 밀도에 있어서의 증가에 따라서, 칩의 접점들은 더욱 더 작은 피치들을 가진다. 그 더 작은 피치들은 상기 칩으로부터 그 칩에 인접하며 그 칩에 전기적으로 연결된 다른 요소로 연장하는 전기적 경로들 사이에서의 전기적 간섭이 증가하는 결과를 가져올 수 있으며, 이는 그런 칩을 포함하는 전자 디바이스의 동작에 강한 영향을 줄 수 있을 것이다. In certain microelectronic packages, the semiconductor chip is mounted in a so-called flip-chip orientation so that contacts on the front surface can be connected to conductive elements on the facing surface of another element by electrically conductive masses. As the densities of the contacts on such chips increase, the contacts of the chip have smaller pitches. The smaller pitches may result in increased electrical interference between the chip and the electrical paths that are adjacent to the chip and that extend to other elements electrically connected to the chip, It will have a strong influence on the operation.

하나 또는 그 이상의 반도체 칩을 구비한 마이크로전자 패키지들의 개발에 바쳐진 많은 노력에도 불구하고, 추가의 개선이 바람직할 것이다.Despite the great efforts devoted to the development of microelectronic packages with one or more semiconductor chips, further improvement would be desirable.

일 실시예에서, 마이크로전자 어셈블리는, 표면 및 그 표면에서의 복수의 접점들을 구비한 마이크로전자 요소; 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 제1 요소로서, 상기 마이크로전자 요소의 표면에 대면하는 표면 그리고 상기 제1 요소의 표면에서의 복수의 제1 요소 접점들을 구비하는 제1 요소; 전기적 전도성 매스 (mass)들로서, 각각의 전기적 전도성 매스는 상기 마이크로전자 요소의 상기 복수의 접점들 중 하나의 접점을 상기 복수의 제1 요소 접점들 중 개별 제1 요소 접점에 연결시키는, 전기적 전도성 매스들; 상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이의 열적 및 전기적 전도성 물질 레이어; 그리고 상기 전도성 매스들 그리고 상기 마이크로전자 요소 및 상기 제1 요소의 상기 표면들을 상기 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 전기적 절연 코팅을 포함할 수 있다.In one embodiment, a microelectronic assembly includes: a microelectronic element having a surface and a plurality of contacts at a surface thereof; A first element consisting essentially of at least one of a semiconductor or a dielectric material, said first element comprising a surface facing a surface of said microelectronic element and a plurality of first element contacts at a surface of said first element; Each of the electrically conductive masses connecting a contact of one of the plurality of contacts of the microelectronic element to an individual first element contact of the plurality of first element contacts, the electrically conductive mass comprising: field; A thermally and electrically conductive material layer between the surface of the microelectronic element and the surface of the first element and between adjacent ones of the conductive masses; And an electrically insulating coating that electrically isolates the conductive masses and the surfaces of the microelectronic element and the first element from the layer of thermal and electrically conductive material.

다른 실시예에서, 마이크로전자 어셈블리를 조립하기 위한 방법은 표면 및 그 표면에서 노출된 복수의 접점들을 가진 마이크로전자 요소를 제공하는 단계를 포함할 수 있으며, 상기 접점들 각각은 상기 마이크로전자 요소의 상기 표면에 대면하는 제1 요소의 표면에서 전기적 전도성 매스들에 의해서 제1 요소 접점들과 결합되며, 상기 제1 요소는 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 것이다. 추가로, 상기 방법은, 상기 전기적 전도성 매스들 및 상기 표면들에게 전기적 절연 코팅들을 제공하는 단계; 그리고 상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이에 열적 및 전기적 전도성 물질 레이어를 제공하는 단계를 포함할 수 있다.In another embodiment, a method for assembling a microelectronic assembly may include providing a microelectronic element having a surface and a plurality of contacts exposed at a surface thereof, Wherein the first element is coupled to the first element contacts by electrically conductive masses at a surface of the first element facing the surface, the first element being essentially constituted by at least one of a semiconductor or a dielectric material. In addition, the method may further include providing the electrically conductive masses and the surfaces with electrically insulating coatings; And providing a layer of thermal and electrically conductive material between the surface of the microelectronic element and the surface of the first element and between adjacent conductive ones of the conductive masses.

다른 실시예에서, 마이크로전자 어셈블리를 조립하기 위한 방법은 제1 표면 및 반대쪽의 제2 표면을 구비하며 그 제1 표면 및 제2 표면에서의 복수의 제1 접점들을 구비한 제1의 패키징되지 않은 반도체 칩을 제공하는 단계를 포함할 수 있으며, 상기 제1 표면에서의 접점들은 상기 제1 표면에 대면하는 제2의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제1 전기적 전도성 매스들에 의해서 각각 연결되며, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에서의 접점들은 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에 대면하는 제3의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제2 전기적 전도성 매스들에 의해서 각각 연결된다. 추가로, 상기 방법은, 전기적 절연 코팅을 상기 제1의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면에 제공하여, 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제1의 전기적 전도성 매스들 중 인접한 제1의 전기적 전도성 매스들의 사이에 제1 구역을 한정하고; 그리고 전기적 절연 코팅을 상기 제2의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면에 제공하여 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제2의 전기적 전도성 매스들 중 인접한 제2의 전기적 전도성 매스들 사이에 제2 구역을 한정하는, 단계를 포함할 수 있다. 또한, 상기 방법은 상기 제1 구역 및 제2 구역에게 각각 제1의 열적 및 전기적 전도성 레이어 및 제2의 열적 및 전기적 전도성 레이어를 제공하는 단계를 포함할 수 있다.In another embodiment, a method for assembling a microelectronic assembly includes providing a first unpackaged first surface having a first surface and a second surface opposite and having a first plurality of contacts at the first surface and a second surface, Wherein the contacts on the first surface are contacted by contacts on the surface of the second unpackaged semiconductor chip facing the first surface and the first electrically conductive masses Wherein the contacts on the second surface of the first unpackaged semiconductor chip are connected to the contacts on the surface of the third unpackaged semiconductor chip facing the second surface of the first unpackaged semiconductor chip, And second electrically conductive masses, respectively. In addition, the method further comprises providing an electrically insulating coating on the first electrically conductive masses, a first surface of the first unpackaged semiconductor chip and a surface of the second unpackaged semiconductor chip, Defining a first zone between the first surface of the first unpackaged semiconductor chip and the surface of the second unpackaged semiconductor chip and between adjacent ones of the first electrically conductive masses ; And providing an electrically insulating coating on the surfaces of the second electrically conductive masses, the second surface of the first unpackaged semiconductor chip, and the surface of the third unpackaged semiconductor chip, Defining a second zone between the second surface of the chip and the surface of the third unpackaged semiconductor chip and between adjacent second electrically conductive masses of the second electrically conductive masses . The method may also include providing the first zone and the second zone with a first thermal and electrical conductive layer and a second thermal and electrical conductive layer, respectively.

본 발명의 효과는 본 명세서의 해당되는 부분들에 개별적으로 명시되어 있다.The effects of the present invention are specified separately in the relevant portions of this specification.

도 1은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 제조하기 위한 프로세스에서의 단계를 도시한 도식적인 단면 모습이다.
도 2는 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 제조하기 위한 프로세스에서의 더 나중의 국면을 도시한 도식적인 단면 모습이다.
도 3은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 제조하기 위한 프로세스에서의 단계를 도시한 도식적인 단면 모습이다.
도 4는 본 발명 개시의 실시예에 따른, 외부 컴포넌트와 연결된 도 1 내지 도 3을 이용하여 제조된 마이크로전자 어셈블리를 도시한 도식적인 단면 모습이다.
도 5는 도 4의 마이크로전자 어셈블리의 제일 위 평면도 모습이다.
도 6은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 도시한 도식적인 단면 모습이다.
도 7은 본 발명 개시의 실시예에 따른, 마이크로전자 어셈블리를 도시한 도식적인 단면 모습이다.
도 8은 본 발명 개시의 실시예에 따른, 시스템을 도시한 도식적인 모습이다.1 is a schematic cross-sectional view illustrating steps in a process for fabricating a microelectronic assembly, in accordance with an embodiment of the present disclosure;
Figure 2 is a schematic cross-sectional view illustrating a later phase in a process for fabricating a microelectronic assembly, in accordance with an embodiment of the present disclosure;
3 is a schematic cross-sectional view illustrating steps in a process for fabricating a microelectronic assembly, in accordance with an embodiment of the present disclosure;
Figure 4 is a schematic cross-sectional view illustrating a microelectronic assembly fabricated using Figures 1 through 3 connected to an external component, in accordance with an embodiment of the present disclosure;
Figure 5 is a top plan view of the microelectronic assembly of Figure 4;
Figure 6 is a schematic cross-sectional view illustrating a microelectronic assembly, in accordance with an embodiment of the present disclosure;
Figure 7 is a schematic cross-sectional view illustrating a microelectronic assembly, in accordance with an embodiment of the present disclosure;
8 is a diagrammatic illustration of a system in accordance with an embodiment of the present disclosure.

유전체 또는 반도체 재질로 본질적으로 구성된 기판이나 다른 마이크로전자 요소와 같은 다른 요소 (14)에 연결된, 반도체 칩과 같은 마이크로전자 요소 (12)를 포함하는 마이크로전자 어셈블리는 도 1 내지 도 4에서 보이는 본 발명 개시에 따라서 제조될 수 있다. 상기 요소들 (12 또는 14)은 패키징되지 않은 또는 패키징된 반도체 칩일 수 있으며, 그리고 그런 반도체 칩은 복수의 능동 디바이스들 (예를 들면, 트랜지스터, 다이오드 등), 복수의 수동 디바이스들 (예를 들면, 저항, 커패시터, 인덕터 등), 또는 능동 디바이스들 및 수동 디바이스들 두 가지 모두를 구현할 수 있다. 특별한 실시예에서, 반도체 칩은 로직 칩, 예를 들면, 여러 가지 중에서도 프로그램 가능한 범용의 또는 특수 목적 프로세서, 마이크로제어기, 필드 프로그래머블 게이트 어레이 (field programmable gate array ("FPGA")) 디바이스, 애플리케이션 특정 통합 회로 (application specific integrated circuit ("ASIC")), 디지털 신호 프로세서로서의 주된 기능을 가지도록 구성될 수 있다. 그런 실시예에서, 마이크로전자 어셈블리 내의 하나 또는 그 이상의 다른 칩들은 로직 칩이 아닌 주된 기능을 가지도록 구성될 수 있다. 예를 들면, 하나 또는 그 이상의 로직 칩들이 "시스템 인 패키지 (system in a package)" ("SIP") 구성에서의 주된 메모리 기능을 가지는 하나 또는 그 이상의 저장 어레이 칩들과 결합될 수 있다. 그런 메모리 저장 어레이 칩은 휘발성 메모리 저장 영역, 예를 들면, 동적 랜덤 액세스 메모리 (dynamic random access memory ("DRAM")), 정적 랜덤 액세스 메모리 (static random access memory ("SRAM")), 플래시 메모리나 자기 랜덤 액세스 메모리 (magnetic random access memory ("MRAM"))와 같은 비휘발성 메모리 저장 어레이, 또는 휘발성 저장 어레이와 비휘발성 저장 어레이의 결합을 포함할 수 있다. 특별한 실시예에서, 로직 기능과 실질적인 다른 기능, 예를 들면, 실질적인 메모리 기능을 동일 칩 상에서 조합하는 "시스템 온 칩 (system on a chip)" ("SOC")이 마이크로전자 어셈블리 (10)에서 하나 또는 그 이상의 추가적인 칩들과 결합될 수 있다. A microelectronic assembly comprising a microelectronic element 12, such as a semiconductor chip, connected to another element 14, such as a substrate or other microelectronic element consisting essentially of a dielectric or semiconductor material, Can be prepared according to the disclosure. The elements 12 or 14 may be unpackaged or packaged semiconductor chips and such semiconductor chips may include a plurality of active devices (e.g., transistors, diodes, etc.), a plurality of passive devices , Resistors, capacitors, inductors, etc.), or both active devices and passive devices. In a particular embodiment, the semiconductor chip may be a logic chip, for example, a programmable general purpose or special purpose processor, a microcontroller, a field programmable gate array ("FPGA") device, Circuit (an application specific integrated circuit ("ASIC")), and a digital signal processor. In such an embodiment, one or more other chips in the microelectronic assembly may be configured to have a primary function, rather than a logic chip. For example, one or more logic chips may be combined with one or more storage array chips having a main memory function in a " system in a package "(" SIP ") configuration. Such memory storage array chips may include volatile memory storage areas such as dynamic random access memory ("DRAM"), static random access memory ("SRAM "), A non-volatile memory storage array such as a magnetic random access memory ("MRAM"), or a combination of a volatile storage array and a non-volatile storage array. In a particular embodiment, a "system on a chip" ("SOC") that combines logic functions and other substantially different functions, Or more. &Lt; / RTI &gt;

도 1을 참조하면, 마이크로전자 어셈블리 (12)는 유전체 물질을 포함하는 기판 (14)과 연결되도록 구성될 수 있다. 상기 마이크로전자 어셈블리 (12)는 전면 (16), 전면 (12)에 반대편인 후면 (18), 상기 전면 (16) 및 후면 (18) 사이로 연장된 서로 반대편의 제1 가장자리 (20) 및 제2 가장자리 (22), 그리고 상기 전면 (16)과 후면 (18) 사이로 연장된 제3 가장자리 (21) 및 제4 가장자리 (23)를 구비할 수 있으며, 이 경우 참조번호 21 및 23의 가장자리들은 가로의 방향이며 참조번호 20 및 22의 가장자리들에 직교할 수 있다 (도 5 참조). 요소 또는 칩 접점들 (24)은 상기 마이크로전자 요소 (12)의 전면 (16)에 있으며, 그리고 상기 마이크로전자 요소 (12) 내의 회로나 다른 전도성 요소들 (도시되지 않음)에 전기적으로 연결될 수 있다. 상기 접점들 (24)은 바람직하게는 상기 표면 (16) 상에 어레이로서 배치될 수 있으며, 이 경우 상기 접점들 (24)은 매우 미세한 피치로 서로 이격되어 있으며, 몇몇의 예들에서 상기 피치는 보통 10 - 80 마이크론이다. Referring to Figure 1, the microelectronic assembly 12 may be configured to be coupled to a substrate 14 comprising a dielectric material. The microelectronic assembly 12 includes a front surface 16, a rear surface 18 opposite the front surface 12, a first edge 20 opposite from the first edge 20 extending between the front surface 16 and the rear surface 18, Edge 22 and a third edge 21 and a fourth edge 23 extending between the front and back sides 16 and 18. In this case the edges of reference numerals 21 and 23 are transverse Direction and may be orthogonal to the edges of reference numerals 20 and 22 (see FIG. 5). Element or chip contacts 24 are on the front side 16 of the microelectronic element 12 and may be electrically connected to circuits or other conductive elements (not shown) within the microelectronic element 12 . The contacts 24 may preferably be arranged as an array on the surface 16, in which case the contacts 24 are spaced apart from one another at very fine pitches, 10 - 80 microns.

본 발명 개시에서 사용되는, 전기적 전도성 요소가 반도체 칩의 제일 위 표면이나 전면을 형성하는 표면에서와 같은 마이크로전자 요소의 표면"에" 있다고 진술한 것은, 그 반도체 칩이 어떤 다른 요소와 함께 조립되어있지 않을 때에 상기 전기적 전도성 요소가 상기 칩의 표면에 수직인 방향에서 상기 칩의 바깥쪽으로부터 그 칩의 표면을 향하여 움직이는 이론적인 포인트와 접촉하는 것이 가능하다는 것을 나타낸다. 그래서, 칩의 표면에 있는 열적인 또는 다른 전도성 요소는 그런 표면으로부터 투영될 수 있으며; 그런 표면과 동일 평면일 수 있으며; 또는 홀 내에 또는 상기 칩에 함몰하여 그런 표면에 대해서 우묵하게 놓여질 수 있다. 추가로, 본 발명 개시에서 사용되는 것과 같은, 전기적 전도성 요소가 기판, 회로 패널 또는 유사한 요소의 표면"에" 있다는 진술은 상기 기판, 회로 패널 또는 유사한 요소가 어떤 다른 요소와 함께 조립되어있지 않을 때에, 상기 전기적 전도성 요소가 상기 기판, 회로 패널 또는 유사한 요소의 표면에 수직인 방향에서 상기 기판, 회로 패널 또는 유사한 요소의 바깥쪽으로부터 상기 기판, 회로 패널 또는 유사한 요소의 표면을 향하여 움직이는 이론적인 포인트와 접촉하는 것이 가능하다는 것을 나타낸다. As used in the present disclosure, the statement that the electrically conductive element is "on" the surface of a microelectronic element, such as at the top surface or the surface forming the front surface of a semiconductor chip means that the semiconductor chip is assembled with some other element It is possible for the electrically conductive element to contact a theoretical point of movement from the outside of the chip toward the surface of the chip in a direction perpendicular to the surface of the chip. Thus, thermal or other conductive elements on the surface of the chip can be projected from such a surface; Be coplanar with such a surface; Or it may be recessed into such a surface by being recessed into the hole or into the chip. In addition, the statement that electrically conductive elements, such as those used in the disclosure of the present invention, are "on" the surface of a substrate, circuit panel or similar element means that the substrate, circuit panel or similar element is not assembled with any other element A theoretical point at which the electrically conductive element moves from the outside of the substrate, circuit panel or similar element toward the surface of the substrate, circuit panel or similar element in a direction perpendicular to the surface of the substrate, circuit panel or similar element It is possible to contact.

상기 접점들 (24)은 알루미늄 또는 구리를 포함할 수 있다. 상기 접점 (24)의 전면 (25)은 상기 칩의 전면 (16)에 멀리 떨어져 있으며 그 전면 (16)과 배향하며, 금속 또는 다른 전기적 전도성 물질로 덮여질 수 있다. 일 실시예에서, 기둥 (26) 모습의 형상인 전기적 전도성 물질이 상기 표면 (16)으로부터 멀어지는 방향에서 상기 접점 (25)으로부터 연장될 수 있다.The contacts 24 may comprise aluminum or copper. The front surface 25 of the contact 24 is remote from the front surface 16 of the chip and oriented with its front surface 16 and may be covered with a metal or other electrically conductive material. In one embodiment, electrically conductive material, in the shape of a post 26 feature, may extend from the contact 25 in a direction away from the surface 16.

도 1 및 도 5를 계속 참조하면, 상기 기판 (14)은 전면 (28), 전면 (28)에 반대편인 후면 (30), 상기 전면 (28) 및 후면 (30) 사이로 연장된 서로 반대편의 제1 가장자리 (32) 및 제2 가장자리 (34), 그리고 상기 전면 (28)과 후면 (30) 사이로 연장된 제3 가장자리 (33) 및 제4 가장자리 (35)를 구비할 수 있으며, 이 경우 참조번호 32 및 34의 가장자리들은 가로의 방향이며 참조번호 33 및 35의 가장자리들에 직교할 수 있다. 패드들 (36) 및 상기 패드들 (36)로부터 연장된 트레이스들 (38)을 포함하는 상기 요소 (14)의 전도성 요소들은 상기 표면 (28) 위로 패턴이 형성될 수 있다. 추가로, 상기 요소 (14)의 전도성 요소들은 상기 표면 (30) 상에 패턴이 형성된 패드들 (36) 또는 단자들인 전도성 요소들 (36)로부터 연장된 트레이스들 (38)을 포함할 수 있다. 상기 표면들 (28 및 30)에서의 전도성 요소들 (36)은 기판 내에서 다른 전도성 요소들 (도시되지 않음)을 통해서 서로 전기적으로 연결될 수 있다. 상기 트레이스들 (38)은, 바람직하게는 상기 표면들 (28 및 30) 상의 구리, 금, 니켈, 및 그것들의 조합들과 같은, 전도성 물질의 길게 늘어난 스트립들로서 형성될 수 있다1 and 5, the substrate 14 includes a front surface 28, a rear surface 30 opposite the front surface 28, and a plurality of opposing members 30 extending between the front surface 28 and the rear surface 30. [ A first edge 32 and a second edge 34 and a third edge 33 and a fourth edge 35 extending between the front and back sides 28 and 30. In this case, The edges of 32 and 34 are in the transverse direction and may be perpendicular to the edges of the reference numerals 33 and 35. Conductive elements of the element 14, including pads 36 and traces 38 extending from the pads 36, may be patterned over the surface 28. The conductive elements of the element 14 may include traces 38 extending from the conductive elements 36 that are the pads 36 or terminals with the pattern formed on the surface 30. The conductive elements 36 on the surfaces 28 and 30 may be electrically connected to one another through other conductive elements (not shown) in the substrate. The traces 38 may be formed as elongated strips of conductive material, such as, preferably, copper, gold, nickel, and combinations thereof on the surfaces 28 and 30

일 실시예에서, 상기 기판 (14)의 표면 (28 및 30) 각각은 트레이스들, 패드들 및 단자들을 형성하기 위해서 도금되거나, 마스킹되거나 또는 선택적으로 에칭될 수 있다. 대안으로, 상기 표면들 (28 및 30)은 마스크 물질로 덮여질 수 있으며, 그래서 그 마스크를 통해 홈 (groove)을 절단하기 위해서 레이저 방사에 선택적으로 노출될 수 있다. 시드 (seed) 레이어가 마스크 위로 그리고 상기 홈들로 덧붙여질 수 있으며, 그래서 상기 홈들에서를 제외한 모든 곳에서 상기 시드 레이어를 들어올리기 위해서 상기 마스크가 제거된다. 그러면 상기 표면은 도금 배스 (plating bath)에 노출되며, 그래서 시드가 존재하는 홈들에서만 금속이 증착되도록 한다. 유전체 몸체 상에 금속성의 모습들을 형성하기 위한 어떤 다른 기술도 사용될 수 있다. In one embodiment, each of the surfaces 28 and 30 of the substrate 14 may be plated, masked, or selectively etched to form traces, pads, and terminals. Alternatively, the surfaces 28 and 30 can be covered with a mask material, and thus can be selectively exposed to laser radiation to cut grooves through the mask. A seed layer can be added over the mask and into the grooves so that the mask is removed to lift the seed layer anywhere except in the grooves. The surface is then exposed to a plating bath, so that the metal is deposited only in the grooves in which the seeds are present. Any other technique for forming metallic features on a dielectric body may be used.

일 실시예에서, 기판 (14)의 유전체 물질은 산화물 또는 질화물과 같은 무기성일 수 있다.In one embodiment, the dielectric material of the substrate 14 may be inorganic such as oxide or nitride.

상기 기판 (14) 위에 배치된 마이크로전자 요소 (12)와 함께 (도 2 참조), 접점들 (24) 그리고 접점들 (24)을 덮는 전도성 물질 (26)은, 접점들 (24)을 패드들 (36)에 각각 전기적으로 연결시키는 적합한 전기적 전도성 매스 (40)에 의해서 기판 (14)의 표면 (28)에서 패드들 (36)과 연결되며, 이 패드들은 패턴이 형성되어 표면 (16) 상의 접점들 (24)의 위치에 대응한다. 상기 매스 (40)는 땜납 요소 또는 땜납 본드일 수 있다. 단지 예로서, 그런 본드들은 납땜, 저온 용접 본딩 열전자 본딩 또는 유사한 것에 의해서 형성될 수 있다. 상기 본딩 재질들은 접점들 (24), 패드들 (36) 또는 전도성 물질 (26) 상에서 운반될 수 있다. 그런 실시예에서, 상기 마이크로전자 요소 (12)는 플립-칩 방위로 배치되며, 그래서 반도체 칩인 상기 요소 (12)의 접점들 (24)을 포함하는 상기 전면 (16)은 상기 어셈블리 (10)의 기판 (14)의 표면 (28)을 향하여 대면하며, 상기 어셈블리에서 상기 표면 (28)은 상기 접점들 (24)이 연결된 패드들 (36)을 포함한다. The conductive material 26 covering the contacts 24 and contacts 24 together with the microelectronic elements 12 disposed on the substrate 14 (see FIG. 2) Are connected to the pads 36 at the surface 28 of the substrate 14 by suitable electrically conductive masses 40 that electrically connect the pads 36 to the substrate 36, (24). The mass 40 may be a solder element or a solder bond. By way of example only, such bonds may be formed by soldering, low temperature welding bonding thermoelectron bonding, or the like. The bonding materials may be carried on contacts 24, pads 36, or conductive material 26. In such an embodiment, the microelectronic component 12 is disposed in a flip-chip orientation so that the front surface 16, which includes the contacts 24 of the element 12, which is a semiconductor chip, Facing the surface 28 of the substrate 14 and wherein the surface 28 in the assembly includes pads 36 to which the contacts 24 are connected.

도 3 및 도 5를 참조하면, 전기적 절연 물질은 전기적 절연 코팅 (42)으로서 상기 전도성 매스들 (40), 상기 마이크로전자 요소 (12)의 표면들 (16 및 18) 및 가장자리들 (20, 21, 22, 23), 그리고 상기 기판 (14)의 표면 (28)에 제공될 수 있다. 상기 코팅 (42)은 약 1 마이크론의 두께, 그리고 몇몇의 실시예에서는 최대 약 2 마이크론의 두께를 가지는 등각 (conformal) 코팅의 모습일 수 있다. 몇몇의 실시예들에서, 상기 코팅 (42)은 상기 전도성 매스들 (40), 상기 마이크로전자 요소 (12)의 표면들 (16 및 18) 및 가장자리들 (20, 21, 22, 23), 그리고 상기 기판 (14)의 표면 (28)의 윤곽들과 같은 모양일 수 있다. 그 코팅 (42)은 상기 마이크로전자 어셈블리 (12)의 표면 (16) 및 상기 기판 (14)의 표면 (28) 그리고 상기 전도성 매스들 (40) 중 인접한 전도성 매스들 사이의 구역 (44)을 한정할 수 있다. 3 and 5, the electrically insulating material is applied to the surface of the conductive masses 40, the surfaces 16 and 18 of the microelectronic element 12 as well as the edges 20,21 , 22, 23), and on the surface (28) of the substrate (14). The coating 42 may be in the form of a conformal coating having a thickness of about 1 micron, and in some embodiments up to about 2 microns. In some embodiments, the coating 42 is formed on the surfaces of the conductive masses 40, the surfaces 16 and 18 of the microelectronic element 12 and the edges 20, 21, 22, May be shaped like the contours of the surface 28 of the substrate 14. The coating 42 defines a zone 44 between the surface 16 of the microelectronic assembly 12 and the surface 28 of the substrate 14 and between adjacent conductive masses of the conductive masses 40. can do.

일 실시예에서, 상기 코팅 (42)의 절연 물질은 폴리-p-크실릴렌 (poly-p-xylylene) 또는 파릴렌 (parylene)을 포함할 수 있으며, 그리고 상기 매스들 (40), 상기 마이크로전자 요소 (12)의 표면들 (16 및 18) 및 가장자리들 (20, 21, 22, 23), 그리고 상기 기판 (14)의 표면 (28) 상에 핀-홀 없는 (pin-hole free) 등각 코팅을 형성할 수 있다. In one embodiment, the insulating material of the coating 42 may comprise poly-p-xylylene or parylene, and the masses 40, A pin-hole-free conformal surface (not shown) is formed on the surfaces 16 and 18 and edges 20, 21, 22, 23 of the electronic component 12, Coating can be formed.

일 실시예에서, 도 2에서 보이는 것 제조 국면에 이어서 얻어지는 것과 같이, 상기 전도성 매스들 (40)에 의해서 상기 기판 (14)과 연결된 상기 마이크로전자 요소 (12)의 구조는 챔버 내에 배치될 수 있으며, 그리고 상기 코팅 (42)은 폴리-p-크실릴렌의 전구체 (precursor)를 포함하는 가스를 섭씨 200도 미만의 온도에서 흐르게 함으로써 제공될 수 있다. 다른 실시예에서, 코팅 (42)을 형성하기 위해서 폴리-p-크실릴렌의 전구체를 포함하는 가스를 기판 (14)과 연결된 상기 요소 (12)의 구조가 내부에 배치되어 있는 상기 챔버 내부로 흘려보내기 이전에, 상기 챔버 내로 실란 (silane)이 흘러들어갈 수 있다. In one embodiment, the structure of the microelectronic element 12 connected to the substrate 14 by the conductive masses 40, as obtained following the manufacturing phase shown in FIG. 2, , And the coating 42 may be provided by flowing a gas comprising a poly-p-xylylene precursor at a temperature of less than 200 degrees Celsius. In another embodiment, a gas containing a precursor of poly-p-xylylene is introduced into the chamber in which the structure of the element 12 connected to the substrate 14 is disposed, Before flowing, a silane may flow into the chamber.

도 4를 참조하면, 열적 및 전기적 전도성 물질 레이어 (46)가 상기 구역 (44)에 언더필 (underfill)로서 제공될 수 있으며, 그래서 상기 레이어 (46)가 상기 마이크로전자 요소 (12)의 표면 (16) 및 상기 기판 (14)의 표면 (28) 사이에 그리고 인접한 전도성 매스들 (40) 사이에도 또한 존재하도록 한다. 상기 레이어 (46)는 실버-필드 (silver-filled) 에폭시와 같은 전도성 접착제들을 포함할 수 있다. 일 실시예에서, 상기 절연 코팅 (42)은 상기 전도성 매스들 (40), 상기 마이크로전자 요소 (12)의 표면 (16) 그리고 상기 기판 (14)의 표면 (28)을 적어도 코팅하여, 상기 매스들 (40) 그리고 상기 표면들 (16 및 28)을 상기 전도성 물질 레이어 (46)로부터 전기적으로 절연시킨다. 4, a layer of thermal and electrically conductive material 46 may be provided as underfill in the region 44 so that the layer 46 is formed on the surface 16 of the microelectronic element 12 And between the surface 28 of the substrate 14 and the adjacent conductive masses 40. [ The layer 46 may comprise conductive adhesives such as silver-filled epoxy. In one embodiment, the insulating coating 42 at least coats the conductive masses 40, the surface 16 of the microelectronic element 12 and the surface 28 of the substrate 14, (40) and the surfaces (16 and 28) from the conductive material layer (46).

일 실시예에서, 도 4를 참조하면, 상기 전도성 레이어 (46)의 일부분들은 상기 구역 (44)에 대면하면서 상기 코팅 (42)의 표면들 (43)을 따라서 연장할 수 있다. 상기 레이어 (46)의 그런 일부분들은 열적 경로(들)로서 소용이 될 수 있으며, 이 열적 경로(들)는 상기 어셈블리 (10)를 포함하는 디바이스의 동작 동안에 상기 마이크로전자 요소의 표면 (16)으로부터 그리고 상기 접점들 (24)로부터 연장된 전기적인 경로들로부터 열을 상기 전도성 매스들 (40)을 통해서 상기 패드들 (36)로 전달하여 없애고 그리고 상기 디바이스의 동작 동안에 그것을 통해서 전류가 흐를 때에 열을 생성시킨다. In one embodiment, referring to FIG. 4, portions of the conductive layer 46 may extend along the surfaces 43 of the coating 42 while facing the region 44. Such portions of the layer 46 may serve as thermal path (s), which may be removed from the surface 16 of the microelectronic element during operation of the device including the assembly 10 And transferring heat away from the electrical paths extending from the contacts 24 to the pads 36 through the conductive masses 40 and causing heat to flow therethrough during operation of the device Respectively.

몇몇의 실시예들에서, 상기 레이어 (46)는 상기 구역 (44)의 전체를 차지할 수 있다. 도 4 및 도 4에서 보이는 것과 같은 다른 실시예들에서, 상기 표면들 (16 및 18)은 참조번호 20의 가장자리로부터 참조번호 22의 가장자리로 수평 방향 H1에서 거리 D1만큼 그리고 참조번호 21의 가장자리로부터 참조번호 23의 가장자리로 수평 방향 H2에서 거리 D2만큼 연장되며, 이 경우에 상기 수평 방향들 H1 및 H2는 서로에게 수직이다. 일 실시예에서, 상기 레이어 (46)는 상기 구역 (44)의 전체를 차지하고 그리고 상기 구역 (44)으로부터 참조번호 22의 가장자리에서 H1의 방향으로 연장하여 상기 표면 (28)의 표면 부분 (28A) 위에 놓여지며, 그곳에서 상기 마이크로전자 요소 (12)는 상기 표면 (28) 위에 놓여지지 않는다. 다른 말로 하면, 상기 레이어 (46)는 상기 마이크로전자 요소 (12)의 참조번호 22의 가장자리에서 상기 구역 (44)으로부터 상기 기판의 참조번호 34의 가장자리를 향하여 연장될 수 있으며, 그래서 상기 레이어 (46)의 일부가 상기 요소 (12) 및 상기 기판 (14) 사이에 위치하지 않도록 한다. 도 5에서 보이는 것처럼, 상기 레이어 (46)는 참조번호 20의 가장자리에서 상기 구역 (44)으로부터 H1에 반대되는 방향으로 참조번호 32의 가장가지를 향하여 연장될 수 있으며, 그리고 참조번호 21의 가장자리에서 상기 구역 (44)으로부터 H2에 반대되는 방향으로 참조번호 33의 가장가지를 향하여 또한 연장될 수 있다.In some embodiments, the layer 46 may occupy the entire area 44. 4 and 4, the surfaces 16 and 18 extend from the edge of the reference numeral 20 to the edge of the reference numeral 22 by a distance D1 in the horizontal direction H1 and from the edge of the reference numeral 21 By the distance D2 in the horizontal direction H2 to the edge of the reference numeral 23, in which case the horizontal directions H1 and H2 are perpendicular to each other. The layer 46 occupies the entirety of the region 44 and extends from the region 44 in the direction of H1 at the edge of the reference numeral 22 to form the surface portion 28A of the surface 28. In one embodiment, Wherein the microelectronic element 12 is not laid over the surface 28. The microelectronic element 12 may be disposed on the surface 28, In other words, the layer 46 may extend from the region 44 at the edge of the microelectronic element 12 at the edge of the reference numeral 22 toward the edge of the reference numeral 34 of the substrate, ) Is not located between the element (12) and the substrate (14). 5, the layer 46 may extend from the region 44 at the edge of the reference numeral 20 in the direction opposite to H1 toward the extreme branch of the reference numeral 32, and at the edge of the reference numeral 21 May also extend from the zone 44 toward the extreme branch of reference numeral 33 in the direction opposite to H2.

일 실시예에서, 상기 전도성 물질 레이어 (46)는 상기 마이크로전자 요소 (12)의 표면 (16) 일부 위에, 상기 접점들 (24)의 어레이와 같은 공간에 걸치면서 놓여질 수 있다.In one embodiment, the conductive material layer 46 may be laid over a portion of the surface 16 of the microelectronic element 12 over a space such as an array of the contacts 24.

도 2를 참조하면, 추가의 실시예에서, 상기 표면 (28)의 상기 일부 (28A) - 그 일부 (28A)는 참조번호 22의 가장자리로부터 H1 방향으로 연장된다 - 에서의 전도성 요소 (36A)는 위에서 설명된 것처럼 절연 코팅 (42)을 제공하기 이전에 적합하게 마스킹될 수 있을 것이다. 상기 절연 코팅 (42)에는 마스킹된 상기 일부 (28A)가 제공되며, 그러면 그 마스크는 제거되어 상기 일부 (28A)에서의 상기 전도성 요소를 포함하는 상기 일부 (28A)가 상기 코팅 (42)으로 덮여지지 않도록 한다 (그런 실시예에서 상기 일부 (28A) 위에 상기 코팅 (42)이 없는 부분은 도 3에서의 음영처럼 보인다). 상기 레이어 (46)는 그러면 상기 구역 (44)에 제공될 수 있으며, 그리고 참조번호 22의 가장자리에서 상기 구역 (44)으로부터 H1 방향으로 상기 표면 일부 (28A)를 따라서 상기 기판 (14)의 참조번호 34의 가장자리를 향하여 또한 연장되며 그리고 상기 표면 일부 (28A)에서 상기 전도성 요소 (36A)와 접촉한다 (상기 전도성 요소 (36A)와 전기적으로 연결된 상기 레이어 (46)의 상기 일부는 도 4에서 음영 구역으로 보인다). 상기 전도성 요소 (36A)는 접지 전위와 같은 미리 정해진 전위와 전기적으로 연결되도록 구성된 상기 기판 (14)의 표면 (28 또는 30)에서 단자 (36)와, 기판 (14) 내의 전기 회로 또는 전기 회로의 트레이스 (38)를 통해서 전기적으로 연결될 수 있다. 2, in a further embodiment, the conductive element 36A in the portion 28A of the surface 28, a portion 28A of which extends in the direction H1 from the edge of the reference numeral 22, May be suitably masked prior to providing the insulating coating 42 as described above. The insulating coating 42 is provided with the masked portion 28A and the mask is removed so that the portion 28A comprising the conductive element in the portion 28A is covered by the coating 42 (In such an embodiment, the portion without the coating 42 above the portion 28A looks like the shade in FIG. 3). The layer 46 may then be provided in the zone 44 and the reference number 22 of the substrate 14 along the surface portion 28A in the direction H1 from the zone 44 at the edge of the reference numeral 22 34 and is in contact with the conductive element 36A at the surface portion 28A (the portion of the layer 46 electrically connected to the conductive element 36A is in the shade region 36A in FIG. 4) . The conductive element 36A is connected to a terminal 36 at the surface 28 or 30 of the substrate 14 that is configured to be electrically connected to a predetermined potential such as a ground potential and to an electrical circuit or electrical circuit And may be electrically connected through the traces 38.

다른 실시예에서, 상기 전도성 물질 레이어 (46)는 상기 마이크로전자 어셈블리 (10)의 예상된 동작을 위해서 충분하게 높은 유전체 강도 및 전기 저항을 제공하기 위한 물질을 포함할 수 있으며, 그래서 상기 어셈블리 (10)의 전기적 경로들 사이의 전기적 간섭이 피해질 수 있도록 한다. 일 실시예에서, 상기 물질은 상기 레이어 (46)가 원하는 전기 저항을 가진다는 것을 제공하도록 적응된 양의 은을 포함하는 실버-필드 에폭시를 포함한다. In another embodiment, the conductive material layer 46 may comprise a material to provide sufficiently high dielectric strength and electrical resistance for the expected operation of the microelectronic assembly 10, so that the assembly 10 So that the electrical interference between the electrical paths of the first and second electrodes can be avoided. In one embodiment, the material comprises a silver-field epoxy comprising an amount of silver adapted to provide that the layer 46 has a desired electrical resistance.

몇몇의 실시예들에서, 상기 기판 (14)은 비아들 (70) 그리고 그 비아들 (70) 내에 배치된 전도체들 (72)을 포함할 수 있으며, 그것들은 도 2를 참조하여 위에서 설명된 것처럼 상기 마이크로전자 요소 (12)와 상기 기판이 연결되기 이전에 상기 기판 (14) 내에 형성된 것이다. 상기 전도체들은 상기 기판 (14) 내에 배치되어 상기 표면 (28)에서의 패드들 또는 트레이스들을 상기 기판 (14)의 표면 (30)에서의 트레이스들 또는 단자들과 전기적으로 연결시킨다. In some embodiments, the substrate 14 may include vias 70 and conductors 72 disposed within the vias 70, which may be formed as described above with reference to FIG. 2 Is formed in the substrate (14) before the microelectronic component (12) and the substrate are connected. The conductors are disposed within the substrate 14 to electrically connect pads or traces on the surface 28 to traces or terminals on the surface 30 of the substrate 14. [

일 실시예에서, 상기 기판 (14)은 산화물 또는 질화물과 같은 무기물인 유전체 물질을 포함할 수 있다. 그런 실시예에서, 상기 레이어 (28) 상에 포토레지스트 레이어 (도시되지 않음)를 적용하고, 상기 포토레지스트 레이어의 일부들을 선택적으로 제거하여 표면 (28)의 선택된 부분들을 벗겨 내며, 그 후 도 4에서 보이는 것처럼 개방구들 (70)을 형성하기 위해서 상기 벗겨내어진 유전체 레이어 구역들을 에칭함으로써, 기판 (14)의 원하는 위치들에서 개방구들 (70)이 도 1에서 보이는 제조 프로세스의 국면에서 또는 그런 국면 이전에 형성될 수 있다. 참조번호 28의 표면부터 참조번호 30의 표면까지 연장하는 기판의 유전체 물질 내에서 개방구들을 선택적으로 형성하기 위해서 임의의 통상적인 포토리소그래픽 기술이 사용될 수 있을 것이라는 것이 이해되어야 한다. 일 실시예에서, 기판 내의 상기 개방구들은 레이저 사용이나 펀칭과 같은 제거 (ablating)에 의해서 형성될 수 있으며, 그리고 포토레지스트 레이어는 적용되지 않는다. 다른 실시예에서, 상기 기판의 유전체 물질이 감광성 물질로, 전자 컴포넌트들 상의 땜납 마스크로서 보통 사용되는 유형의 감광설 물질을 포함하는 경우에, 상기 개방구들은 사진술 (photographically)에 의해서 형성될 수 있을 것이다. In one embodiment, the substrate 14 may comprise a dielectric material that is an inorganic material such as an oxide or nitride. In such an embodiment, a photoresist layer (not shown) is applied on the layer 28 and portions of the photoresist layer are selectively removed to remove selected portions of the surface 28, By etching the peeled dielectric layer regions to form openings 70 as shown in Figure 1, the openings 70 at desired locations of the substrate 14 may be etched in the phase of the manufacturing process shown in Figure 1, Can be formed before. It should be understood that any conventional photolithographic technique may be used to selectively form openings in the dielectric material of the substrate extending from the surface of reference numeral 28 to the surface of reference numeral 30. In one embodiment, the openings in the substrate can be formed by ablating, such as by laser use or punching, and no photoresist layer is applied. In another embodiment, where the dielectric material of the substrate comprises a photosensitive material, a type of photoresist material of the type commonly used as a solder mask on electronic components, the openings may be formed by photographically will be.

도 4를 다시 참조하면, 참조번호 46의 레이어가 적용된 이후에, 평탄화된 봉합제 (50)가, 상기 마이크로전자 요소 (12)의 가장자리들 (20, 21, 22, 23)에서 상기 구역 (44)으로부터 연장하는 상기 표면 (18), 상기 가장자리들 (20 및 22), 그리고 상기 표면 (28)의 벗겨낸 부분들에 걸쳐서 형성되며, 그래서 상기 봉합제 (50)가 상기 코팅 (42)의 벗겨진 일부들, 상기 요소 (12)의 가장가리들 및 표면들의 벗겨진 일부들, 상기 표면 (28)의 벗겨진 일부들 그리고 상기 레이어 (46)의 벗겨진 표면 일부들 (46A)에 접촉하도록 한다. 상기 봉합제 (50)는 상기 코팅 (42)의 벗겨진 일부들 각각, 그리고 상기 열적 및 전기적 전도성 물질 레이어 (46)를 캡슐화하는 것이 바람직하다. 상기 봉합제 (50)는 상기 마이크로전자 요소 (12)의 가장자리들 (20, 21, 22, 23) 그리고 상기 표면 일부들 (46A)을 둘러싸는 것이 보통이다. 내부에 마이크로전자 요소 (12)가 내장된 봉합제 (50)는 마이크로전자 패키지 (56)인 몰딩된 구조를 형성한다. 마이크로전자 요소 (12)의 접점들, 상기 기판 (14)의 전도성 요소들 및 상기 전도성 매스들 (40)과 같은 상기 캡슐화된 전자 컴포넌트들을 외부 환경으로부터 보호하는 상기 봉합제 (50)는 유전체 물질 또는 절연 속성들을 가진 레진을 포함할 수 있다. 일 실시예에서, 상기 봉합제는, 상기 마이크로전자 요소 (12)의 표면 (18) 및 상기 기판의 표면 (28)으로부터 이격하여 평행한 평면인 표면 (52)을 형성하는 몰딩 프로세스에 의해서 형성될 수 있다. 상기 평면인 표면 (52)은 상기 마이크로전자 요소 (12)의 가장자리들 (20, 21, 22, 23)에서 상기 구역 (44)으로부터 멀리 연장될 수 있다.4, after the layer of reference numeral 46 is applied, a planarized sealant 50 is applied to the areas 44, 44, 44, 44 at the edges 20, 21, 22, 23 of the microelectronic element 12, The edges 18 and 22 and the peeled portions of the surface 28 extending from the surface of the coating 42 so that the sealant 50 is peeled off of the coating 42, Portions of the tops of the elements 12 and the peeled portions of the surfaces, the peeled portions of the surface 28 and the peeled surface portions 46A of the layer 46. [ The sealant 50 encapsulates each of the stripped portions of the coating 42 and the thermally and electrically conductive material layer 46. The sealant 50 typically surrounds the edges 20,21, 22,23 of the microelectronic element 12 and the surface portions 46A. The sealant 50 with the microelectronic elements 12 embedded therein forms a molded structure that is a microelectronic package 56. The sealant 50, which protects the encapsulated electronic components, such as the contacts of the microelectronic element 12, the conductive elements of the substrate 14, and the conductive masses 40 from the external environment, May include resins with insulating properties. In one embodiment, the sealant is formed by a molding process that forms a planar surface 52 that is parallel and spaced apart from the surface 18 of the microelectronic component 12 and the surface 28 of the substrate . The planar surface 52 may extend away from the region 44 at the edges 20, 21, 22, 23 of the microelectronic element 12.

추가의 실시예에서, 위에서 설명된 것과 같이 상기 마이크로전자 어셈블리 (10)로부터 형성된 마이크로전자 패키지 (56)는 인쇄 회로 보드, 마이크로전자 패키지, 마이크로전자 어셈블리 또는 유전체 물질의 다른 기판과 같은 외부 컴포넌트 (60)에, 표면 (30)의 단자들 (38)의 패턴에 대응하는 패턴으로 배치된 보드 (60)의 대면 표면 (66) 상의 전도성 요소들 (64)과 함께 기판 (14)의 표면 (30)에서 단자들 (38)에 형성된 솔더 볼 (solder ball)들과 같은 전기적으로 연결시키는 땜납 요소들 (62)에 의해서 연결될 수 있다.In a further embodiment, the microelectronic package 56 formed from the microelectronic assembly 10, as described above, may comprise an external component 60 such as a printed circuit board, a microelectronic package, a microelectronic assembly, or another substrate of dielectric material With the conductive elements 64 on the facing surface 66 of the board 60 disposed in a pattern corresponding to the pattern of the terminals 38 of the surface 30, Such as solder balls, formed on the terminals 38 in the solder balls 62. The solder balls 62 may be soldered to the solder balls 62,

다른 실시예에서, 도 6을 참조하면, 마이크로전자 어셈블리 (100)는, 패키징되지 않은 반도체 칩인 마이크로전자 요소 (114)에 의해서 상기 요소 (14)가 대체된다는 것을 제외하면, 위에서 설명된 마이크로전자 어셈블리 (10)와 유사한 구조를을 가질 수 있다. 상기 어셈블리 (10)를 설명하기 위해서 사용된 참조번호들과 동일한 참조번호들은 참조번호 100의 어셈블리에서 동일한 또는 유사한 컴포넌트들을 식별하기 위해서 아래에서 사용된다. 참조번호 10의 어셈블리와 유사한 참조번호 100의 어셈블리는 전기적 전도성 매스들 (40)에 의해서 마이크로전자 요소 (114)의 표면 (28)에서 패드들 (36)에 연결된 마이크로전자 요소 (12)의 표면 (16)에서의 접점들 (24)을 포함한다. 추가로, 절연 코팅 (42)이 상기 마이크로전자 요소 (12)의 표면들 (16, 18) 및 가장자리들 (20, 21, 22, 23), 전도성 매스들 (40), 그리고 상기 마이크로전자 요소 (114)의 표면들 (28, 30) 및 가장자리들 (32, 33, 34, 35)에 제공될 수 있으며, 그래서 상기 마이크로전자 요소들 (12 및 114) 그리고 상기 전도성 매스들 (40)이 전기적으로 절연되도록 한다. 또한, 상기 열적 및 전기적 전도성 물질 레이어 (46)는 상기 표면들 (16 및 28) 사이에 그리고 인접한 전도성 매스들 (40) 사이에 제공될 수 있으며, 이는 참조번호 10의 어셈블리에서와 유사하다.6, the microelectronic assembly 100 is similar to the microelectronic assembly 100 described above except that the element 14 is replaced by a microelectronic component 114 that is an unpackaged semiconductor chip. (10). &Lt; / RTI &gt; The same reference numerals as used to describe the assembly 10 are used below to identify the same or similar components in the assembly of reference numeral 100. [ An assembly of reference numeral 100 similar to the assembly of reference numeral 10 is mounted on the surface of the microelectronic component 12 connected to the pads 36 at the surface 28 of the microelectronic component 114 by the electrically conductive masses 40 Lt; RTI ID = 0.0 &gt; 16 &lt; / RTI &gt; In addition, an insulating coating 42 may be applied to the surfaces 16, 18 and edges 20, 21, 22, 23 of the microelectronic element 12, the conductive masses 40, The microelectronic elements 12 and 114 and the conductive masses 40 may be provided electrically on the surfaces 28 and 30 and the edges 32,33, Ensure insulation. In addition, the thermally and electrically conductive material layer 46 may be provided between the surfaces 16 and 28 and between adjacent conductive masses 40, which is similar to that of the assembly 10.

상기 마이크로전자 요소 (114)는 패드들이나 단자들 (36) 그리고 상기 마이크로전자 요소 (114)의 표면 (30)에서 상기 패드들이나 단자들 (36)로 연장된 트레이스들 (38)을 더 포함할 수 있다. 일 실시예에서, 도 4에서 보이는 것과 유사하게, 상기 표면 (30)은 외부 컴포넌트 (도시되지 않음)의 대면하는 표면에서 솔더 요소들에 의해서 전도성 요소들에 연결되도록 구성된 단자들 (36)을 포함한다. The microelectronic component 114 may further include pads or terminals 36 and traces 38 extending from the surface 30 of the microelectronic component 114 to the pads or terminals 36. [ have. 4, the surface 30 includes terminals 36 configured to be connected to conductive elements by solder elements at a facing surface of an external component (not shown) do.

또 다른 실시예에서, 도 7을 참조하면, 마이크로전자 어셈블리 (200)는 위에서 설명된 참조번호 100의 마이크로전자 어셈블리와 유사한 구조를 가질 수 있으며 그리고 참조번호 12의 마이크로전자 요소와 연결된 패키징되지 않은 반도체 칩인 추가적인 마이크로전자 요소 (202)를 포함할 수 있으며, 그래서 상기 요소들 (202, 12 및 114)이 쌓여진 배치 (stacked arrangement)로 존재하도록 한다. 참조번호 100의 어셈블리를 설명하기 위해서 사용된 참조번호들과 동일한 참조번호들이 참조번호 200의 어셈블리에서의 동일한 또는 유사한 컴포넌트들을 식별하기 위해서 아래에서 사용된다. 어셈블리 (200)에서, 상기 마이크로전자 요소 (12)는 패드들 (204) 그리고 표면 (18)에서 패드들 (204)로부터 연장된 트레이스들 (206)을 포함할 수 있으며, 그리고 트레이스들 (206)은 표면 (16)에서의 접점들 (24)로부터 연장된다. 추가로, 마이크로전자 요소 (12)의 트레이스들 (206)은 패드들 (204), 다른 트레이스들 (206) 그리고 접점들 (24)과 전기적으로 연결된 요소 (12) 내의 전자 회로 (도시되지 않음)에 전기적으로 연결될 수 있다. 일 실시예에서, 상기 마이크로전자 요소 (12)는 하나 또는 그 이상의 관통 실리콘 비아들 (208)을 포함하며 그리고 그 비아들 (208s) 내에 개별적으로 배치되어 표면 (18)에서의 트레이스들 (206)을 표면 (16)에서의 트레이스들 (206)에 전기적으로 연결시키는 전도체들 (210)을 포함할 수 있다.7, the microelectronic assembly 200 may have a structure similar to the microelectronic assembly of reference numeral 100 described above, and may include a non-packaging semiconductor Chip, so that the elements 202, 12 and 114 are present in a stacked arrangement. Reference numerals that are the same as those used to describe the assembly of reference numeral 100 are used below to identify the same or similar components in the assembly of reference numeral 200. In assembly 200 the microelectronic component 12 may include pads 204 and traces 206 extending from the pads 204 at the surface 18 and traces 206, Extends from contacts (24) at surface (16). Additionally, the traces 206 of the microelectronic elements 12 are electrically connected to electronic circuits (not shown) within the elements 12 electrically connected to the pads 204, other traces 206 and contacts 24, As shown in FIG. In one embodiment, the microelectronic element 12 includes one or more through silicon vias 208 and is disposed individually in the vias 208s to form traces 206 at the surface 18, And conductors 210 that electrically connect the traces 206 to the traces 206 at the surface 16.

마이크로전자 요소 (202)는 참조번호 12의 마이크로전자 요소와 유사한 구조를을 가지며, 그리고 전면 (212), 상기 전면 (212)의 반대편인 후면 (214), 상기 전면 (212) 및 후면 (214) 사이로 연장된 서로 반대편의 제1 가장자리 (216) 및 제2 가장자리 (218), 그리고 상기 전면 (212)과 후면 (214) 사이로 연장된 제3 가장자리 및 제4 가장자리 (도시되지 않음)를 구비할 수 있으며, 이 경우 참조번호 216 및 218의 가장자리들은 가로의 방향이며 다른 가장자리들에 직교할 수 있다. 요소 또는 칩 접점들 (220)은 상기 마이크로전자 요소 (202)의 전면 (212)에 있으며, 그리고 상기 마이크로전자 요소 (202) 내의 회로나 다른 전도성 요소들 (도시되지 않음)에 전기적으로 연결될 수 있다. 상기 접점들 (220)은 바람직하게는 상기 표면 (212) 상에 어레이로서 배치될 수 있으며, 여기에서 상기 접점들 (220)은 매우 미세한 피치로 서로 이격되어 있으며, 이는 참조번호 12의 마이크로전자 요소의 접점들 (24)에 대해서 위에서 설명된 것과 같다.The microelectronic element 202 has a structure similar to the microelectronic element 12 and includes a front surface 212, a rear surface 214 opposite the front surface 212, a front surface 212 and a rear surface 214, A first edge 216 and a second edge 218 opposite each other extending between the front and back sides 212 and 214 and a third edge and a fourth edge (not shown) extending between the front and back sides 212 and 214 In which case the edges of reference numerals 216 and 218 are transverse and may be orthogonal to other edges. Element or chip contacts 220 are on the front surface 212 of the microelectronic element 202 and may be electrically connected to circuitry or other conductive elements (not shown) within the microelectronic element 202 . The contacts 220 may preferably be arranged as an array on the surface 212 where the contacts 220 are spaced apart from one another at a very fine pitch, RTI ID = 0.0 &gt; 24 &lt; / RTI &gt;

참조번호 202의 상기 마이크로전자 요소는 참조번호 12의 마이크로전자 요소위에 위치하며, 그리고 접점들 (220)은 전기적 전도성 매스들 (240)에 의해서 마이크로전자 요소 (12)의 표면 (18)에서의 패드들 (204)과 연결되며, 이는 참조번호 40의 매스들 그리고 접점들 (220)을 패드들 (204)과 전기적으로 연결시키는 것과 유사하다. 그처럼, 참조번호 202의 요소는 마이크로전자 요소 (12)의 표면 (18)에 대면하는 접점들 (220)과 플립-칩 방위로 배치된다. The microelectronic element of reference numeral 202 is located above the microelectronic element of reference numeral 12 and the contacts 220 are located on the surface 18 of the microelectronic element 12 by the electrically conductive masses 240. [ Which is similar to electrically connecting the masses and contacts 220 of the reference numeral 40 with the pads 204. [ As such, the element of reference numeral 202 is disposed in a flip-chip orientation with contacts 220 facing the surface 18 of the microelectronic element 12.

전기적 절연 물질은 전도성 매스들 (240), 마이크로전자 요소 (212)의 표면들 (212 및 214) 그리고 모든 가장자리들에게 전기적 절연 코팅 (242)으로서 제공될 수 있으며, 여기에서 상기 코팅 (242)은 참조번호 12의 요소의 표면 및 가장자리들을 덮는 참조번호 42의 코팅에 관련하여 위에서 설명된 것과 유사한 방식으로 상기 요소 (212)의 표면들 및 가장자리들을 덮으며 그리고 그것들의 윤곽들과 같은 모양이다. 상기 코팅 (242)은 상기 마이크로전자 요소 (202)의 표면 (212) 및 상기 요소 (12)의 표면 (18) 그리고 전도성 매스들 (240) 중 인접한 전도성 매스들 사이의 구역 (244)을 한정할 수 있다. 열적 및 전기적 전도성 물질 레이어 (246)는 상기 구역 (244) 내에 언더필 (underfill)로서 제공될 수 있으며, 여기에서 상기 레이어 (246)는 상기 마이크로전자 요소 (202)의 표면 (212) 및 상기 요소 (12)의 표면 (18) 그리고 인접한 전도성 매스들 (240) 사이에 존재한다. 도 4에서 도시된 그리고 위에서 설명된 것과 유사하게, 어셈블리 (210)의 마이크로전자 요소 (114)는, 외부 컴포넌트 (도시되지 않음)의 대면하는 표면에서 전도성 요소들에 납땜 요소들에 의해서 연결되도록 구성된 단자들 (36)을 포함할 수 있다.The electrically insulating material may be provided as electrically insulating coating 242 to conductive masses 240, surfaces 212 and 214 of microelectronic element 212 and all the edges where coating 242 And covers the surfaces and edges of the element 212 and is shaped like their contours in a manner similar to that described above with reference to a coating of reference numeral 42 covering the surfaces and edges of the element of reference numeral 12. The coating 242 defines a region 244 between the surface 212 of the microelectronic component 202 and the surface 18 of the element 12 and between the adjacent conductive masses 240 of the conductive masses 240. . A layer of thermal and electrically conductive material 246 may be provided as underfill in the region 244 wherein the layer 246 is formed by the surface 212 of the microelectronic element 202 and the element 12 and the adjacent conductive masses 240. The conductive masses 240, 4, the microelectronic component 114 of the assembly 210 is configured to be connected to the conductive elements by soldering elements at a facing surface of an external component (not shown) Terminals 36 as shown in FIG.

일 실시예에서, 전도성 레이어들 (246 및 46)은 마이크로전자 요소 (12)의 전도성 요소들을 통해서 서로 전기적으로 연결될 수 있으며 그리고 접지 전위와 같은 미리 정해진 전위로의 전기적인 연결을 위해 구성된, 참조번호 30의 표면이나 참조번호 214의 표면에서와 같은, 어셈블리 (200)의 단자에 또한 전기적으로 연결될 수 있다. In one embodiment, the conductive layers 246 and 46 may be electrically connected to each other through the conductive elements of the microelectronic element 12 and may be configured to provide a predetermined electrical connection, such as a ground potential, Such as at the surface of the assembly 200 or at the surface of the reference numeral 214,

다른 실시예에서, 어셈블리 (200)는 참조번호 12의 요소를 전도성 매스들 (40 및 240)에 의해서 각각 참조번호 114 및 212의 요소에 임의 순서로 연결시킴으로써 제조될 수 있으며, 그리고 전기적 절연 코팅이 단일의 단계에서 위에서 설명된 것처럼 어셈블리 (200)의 코팅 레이어 (42)로서 제공될 수 있으며, 그래서 동일한 전기적 절연 물질의 단일의 레이어가 상기 전기적 절연 코팅 (42)을 형성하도록 한다. 다른 실시예에서, 상기 전기적 절연 코팅이 상기 어셈블리 (200)를 위해서 제공된 이후에, 상기 구역들 (44 및 244)에는 동시에 또는 상이한 시각에 열적 및 전기적 전도성 레이어가 제공될 수 있다. 몇몇의 실시예들에서, 상기 구역들 (44 및 244) 내 상기 열적 및 전기적 전도성 레이어는 열적 및 전기적 절연 물질의 단일의 연속적인 매스의 일부분들일 수 있다. In another embodiment, assembly 200 may be fabricated by connecting the elements of reference 12 by conductive masses 40 and 240, respectively, to elements of reference numerals 114 and 212, respectively, and an electrically insulating coating May be provided as a coating layer 42 of the assembly 200 as described above in a single step so that a single layer of the same electrically insulating material forms the electrically insulating coating 42. In another embodiment, after the electrically insulating coating is provided for the assembly 200, the zones 44 and 244 may be provided with thermal and electrical conductive layers at the same time or at different times. In some embodiments, the thermal and electrically conductive layers in the zones 44 and 244 may be portions of a single continuous mass of thermal and electrical insulating material.

몇몇의 실시예들에서, 상기 어셈블리 (200)는 상기 마이크로전자 요소 (12) 위에, 하나의 마이크로전자 요소 (242)가 다른 마이크로전자 요소 (242)의 제일 위에 쌓여진 복수의 마이크로전자 요소들 (242)을 포함하도록 제조될 수 있으며, 이 경우에 상기 요소들 (242) 중 인접한 요소들은 유사한 구조를 가지며, 이 유사한 구조는 인접한 요소들 (242)의 대면하는 표면들 상의 전기적 절연 코팅 그리고 상기 인접한 요소들을 연결시키는 전도성 매스들 사이의 열적 및 전기적 전도성 물질을 포함하며, 그리고 그 사이에서 그리고 상기 쌓여진 것들 내 인접한 요소로의 유사한 전기적 연결들을 가지며, 이는 참조번호 214 및 12의 인접한 마이크로전자 요소들에 대해서 위에서 설명된 것과 같다. 몇몇의 실시예들에서, 본 발명의 개시는 그렇게 쌓여진 배치들에게, 예를 들면, 어셈블리 (100)의 표면 (30)이 패키지 (56)의 표면 (18)과 마주보는 칩 온 패키지 (chip on package)로 적용될 수 있으며, 그리고 그렇게 쌓여진 배치들에게, 예를 들면, 제1 마이크로전자 패키지 (56)의 기판의 표면 (30)이 제2 마이크로전자 패키지 (56)의 기판의 표면 (30)에 대면하는 패키지-온-패키지 (package-on-package)로 적용될 수 있다In some embodiments, the assembly 200 includes a plurality of microelectronic elements 242, one microelectronic element 242 stacked on top of another microelectronic element 242, over the microelectronic element 12, In which case adjacent elements of the elements 242 have a similar structure that may include an electrically insulating coating on the facing surfaces of adjacent elements 242 and an electrically insulating coating on the facing surfaces of adjacent elements 242. [ And similar electrical connections therebetween and between the adjacent elements in the stacked bodies, which are connected to adjacent microelectronic elements of reference numerals 214 and 12 As described above. In some embodiments, the disclosure of the present invention may be applied to deployments so stacked, for example, that the surface 30 of the assembly 100 is in a chip on package and the surface 30 of the substrate of the first microelectronic package 56 is attached to the surface 30 of the substrate of the second microelectronic package 56, for example, It can be applied as a face-to-face package-on-package

위에서 설명된 어셈블리들은 다양한 전자 시스템들의 구축에 활용될 수 있다. 예를 들면, 본 발명의 추가의 실시예에 따른 시스템 (300) (도 8)은 상기 어셈블리 (200)와 같은 제1 패키지 어셈블리 (302) 그리고 상기 마이크로전자 패키지 (56)와 같은 제2 패키지 어셈블리 (304)를 다른 전자 컴포넌트들 (308 및 310)과 함께 포함한다. 도시된 예에서, 참조번호 308의 컴포넌트는 반도체 칩이며, 참조번호 310의 컴포넌트는 디스플레이 스크린이지만, 어떤 다른 컴포넌트도 사용될 수 있다. 물론, 비록 도시의 간략함을 위해서 두 개의 추가적인 컴포넌트들만이 도 8에 도시되지만, 상기 시스템은 그런 컴포넌트들을 임의 개수 포함할 수 있다. 패키지 어셈블리들 (302 및 304) 그리고 컴포넌트들 (308 및 310)은 파선들 내에 개략적으로 도시된 공통의 하우징 (301)에 설치되며, 그리고 원하는 회로를 형성하기 위해서 필요한대로 서로 전기적으로 상호 연결된다. 도시된 예시적인 시스템에서, 상기 시스템은 유연한 또는 단단한 인쇄 회로 보드와 같은 회로 패널 (307)을 포함하며, 그리고 상기 회로 패널은 서로 상기 컴포넌트들을 상호 연결시키는 여러 전도체들 (309)을 포함하며, 그 중 하나만이 도 8에 도시된다. 오프-보드 (off-board) 커넥터 (도시되지 않음)는 컴포넌트 (310)를 상기 회로 패널에 연결시킨다. 그러나, 이것은 단지 예일 뿐이며; 전기적인 연결들을 만들기 위한 어떤 적합한 구조도 사용될 수 있다. 상기 하우징 (301)은, 예를 들면, 셀룰러 전화기 또는 개인용 디지털 보조기 내에서 사용가능한 유형의 휴대용 하우징으로 도시되며, 그리고 스크린 (310)이 그 하우징의 표면에 노출된다. 다시, 도 8에서 보이는 간략화된 시스템은 단지 예일 뿐이며; 데스크탑 컴퓨터, 라우터 및 유사한 것과 같은 고정된 구조들로서 보통 간주되는 시스템들을 포함하는 다른 시스템들이 위에서 설명된 패키지들을 이용하여 만들어질 수 있다.The assemblies described above can be utilized in the construction of various electronic systems. 8) includes a first package assembly 302, such as the assembly 200, and a second package assembly, such as the microelectronic package 56, (304) with other electronic components (308 and 310). In the illustrated example, the component of reference numeral 308 is a semiconductor chip and the component of reference numeral 310 is a display screen, but any other component may be used. Of course, although only two additional components are shown in FIG. 8 for simplicity of illustration, the system may include any number of such components. The package assemblies 302 and 304 and the components 308 and 310 are installed in a common housing 301 schematically shown in dashed lines and are electrically interconnected as needed to form the desired circuit. In the illustrated exemplary system, the system includes a circuit panel 307, such as a flexible or rigid printed circuit board, and the circuit panel includes a plurality of conductors 309 interconnecting the components with each other, Only one of which is shown in Fig. An off-board connector (not shown) connects the component 310 to the circuit panel. However, this is only an example; Any suitable structure for making electrical connections may be used. The housing 301 is shown as a portable housing of a type usable, for example, in a cellular telephone or personal digital assistant, and the screen 310 is exposed on the surface of the housing. Again, the simplified system shown in Figure 8 is merely an example; Other systems may be made using the packages described above including systems generally considered fixed structures such as desktop computers, routers, and the like.

위에서 설명된 특징들의 이런 그리고 다른 변이들 및 조합들은 본 발명의 범위로부터 벗어나지 않으면서도 활용될 수 있으므로, 바람직한 실시예들의 전술한 설명은 청구항들에 의해서 정의된 본 발명의 제한으로가 아니라 예시로 취해져야만 한다. These and other variations and combinations of features described above may be utilized without departing from the scope of the present invention, so that the foregoing description of the preferred embodiments is by way of illustration and not of limitation to the invention as defined by the claims. It must be.

Claims (29)

표면 및 그 표면에서의 복수의 접점들을 구비한 마이크로전자 요소;
반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 제1 요소로서, 상기 마이크로전자 요소의 표면에 대면하는 표면 그리고 상기 제1 요소의 표면에서의 복수의 제1 요소 접점들을 구비하는 제1 요소;
전기적 전도성 매스 (mass)들로서, 각각의 전기적 전도성 매스는 상기 마이크로전자 요소의 상기 복수의 접점들 중 하나의 접점을 상기 복수의 제1 요소 접점들 중 개별 제1 요소 접점에 연결시키는, 전기적 전도성 매스들;
상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이의 열적 및 전기적 전도성 물질 레이어; 그리고
상기 전도성 매스들 그리고 상기 마이크로전자 요소 및 상기 제1 요소의 상기 표면들을 상기 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 전기적 절연 코팅을 포함하는 마이크로전자 어셈블리.A microelectronic element having a surface and a plurality of contacts at the surface;
A first element consisting essentially of at least one of a semiconductor or a dielectric material, said first element comprising a surface facing a surface of said microelectronic element and a plurality of first element contacts at a surface of said first element;
Each of the electrically conductive masses connecting a contact of one of the plurality of contacts of the microelectronic element to an individual first element contact of the plurality of first element contacts, the electrically conductive mass comprising: field;
A thermally and electrically conductive material layer between the surface of the microelectronic element and the surface of the first element and between adjacent ones of the conductive masses; And
An electrically insulating coating electrically insulating the conductive masses and the surfaces of the microelectronic element and the first element from the layer of thermally and electrically conductive material. 제1항에 있어서,
상기 접점들은 영역 어레이의 위치들에 배치되며, 그리고
상기 전도성 물질 레이어는 상기 영역 어레이에 걸치는 상기 마이크로전자 요소의 표면의 일부 위에 놓여지는, 마이크로전자 어셈블리.The method according to claim 1,
The contacts are located at locations in the area array, and
Wherein the conductive material layer overlies a portion of a surface of the microelectronic element that spans the area array. 제1항에 있어서,
상기 마이크로전자 어셈블리는 마이크로전자 패키지이며,
상기 제1 요소는 상기 마이크로전자 패키지를 상기 마이크로전자 패키지 외부의 컴포넌트와 전기적으로 연결시키도록 구성된 단자들을 구비한 기판이며, 그리고
상기 제1 요소 접점들은 상기 단자들과 전기적으로 연결된, 마이크로전자 어셈블리.The method according to claim 1,
The microelectronic assembly is a microelectronic package,
Wherein the first element is a substrate having terminals configured to electrically couple the microelectronic package to a component external to the microelectronic package,
And the first element contacts are electrically connected to the terminals. 제3항에 있어서,
상기 기판의 표면은 제1 표면이며, 그리고
상기 단자들은 상기 제1 표면과는 반대편인 상기 기판의 제2 표면에 있는, 마이크로전자 어셈블리.The method of claim 3,
The surface of the substrate is a first surface, and
Said terminals being on a second surface of said substrate opposite said first surface. 제4항에 있어서,
상기 마이크로전자 요소는 패키징된 반도체 칩인, 마이크로전자 어셈블리. 5. The method of claim 4,
Wherein the microelectronic element is a packaged semiconductor chip. 제4항에 있어서,
상기 기판은 상기 단자들 중 적어도 하나와 전기적으로 연결된 전도성 요소를 포함하며, 그리고
상기 전도성 물질 레이어는 상기 전도성 요소와 전기적으로 연결된, 마이크로전자 어셈블리.5. The method of claim 4,
Wherein the substrate comprises a conductive element electrically connected to at least one of the terminals, and
Wherein the conductive material layer is electrically connected to the conductive element. 제1항에 있어서,
상기 마이크로전자 요소는 패키징되지 않은 반도체 칩인, 마이크로전자 어셈블리.The method according to claim 1,
Wherein the microelectronic element is an unpackaged semiconductor chip. 제1항에 있어서,
상기 절연 코팅은 폴리-p-크실릴렌 (poly-p-xylylene)을 포함하는 등각 (conformal) 코팅인, 마이크로전자 어셈블리.The method according to claim 1,
Wherein the insulating coating is a conformal coating comprising poly-p-xylylene. 제1항에 있어서,
상기 절연 코팅은 약 2 마이크론의 최대 두께를 가지는, 마이크로전자 어셈블리.The method according to claim 1,
Wherein the insulating coating has a maximum thickness of about 2 microns. 제1항에 있어서,
상기 마이크로전자 요소는 제1의 패키징되지 않은 반도체 칩이며, 그리고
상기 제1 요소는 제2의 패키징되지 않은 반도체 칩인, 마이크로전자 어셈블리.The method according to claim 1,
Wherein the microelectronic element is a first unpackaged semiconductor chip, and
Wherein the first element is a second unpackaged semiconductor chip. 제10항에 있어서,
상기 제1의 패키징되지 않은 반도체 칩은,
상기 접점들이 배치된 표면 반대편에 제2 표면, 그리고
상기 접점들과 전기적으로 연결된 상기 제2 표면에서의 제2 접점들을 구비하며,
상기 어셈블리는:
상기 제1의 패키징되지 않은 반도체 칩의 제2 접점들에 대면하는 표면에서 접점들을 가지는 제3의 패키징되지 않은 반도체 칩으로서, 제2의 전기적 전도성 매스들 각각에 의해 상기 제1의 패키징되지 않은 반도체 칩에 연결된, 제3의 패키징되지 않은 반도체 칩;
상기 제3의 패키징되지 않은 반도체 칩의 표면 및 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 그리고 제2 전도성 매스들 중 인접한 제2 전도성 매스들 사이의 제2의 열적 및 전기적 전도성 물질 레이어; 그리고
상기 제2 전도성 매스들, 상기 제3의 패키징되지 않은 반도체 칩의 표면 및 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면을 상기 제2의 열적 및 전기적 전도성 물질 레이어로부터 전기적으로 절연시키는 제2의 전기적 절연 코팅을 더 포함하는, 마이크로전자 어셈블리.11. The method of claim 10,
Wherein the first unpackaged semiconductor chip comprises:
A second surface opposite the surface on which the contacts are disposed,
And second contacts at the second surface electrically connected to the contacts,
Said assembly comprising:
A third unpackaged semiconductor chip having contacts at a surface facing the second contacts of the first unpackaged semiconductor chip, the third unpackaged semiconductor chip having contacts at the surface facing the second contacts of the first unpackaged semiconductor chip, A third unpackaged semiconductor chip connected to the chip;
A second layer of thermally and electrically conductive material between a surface of the third unpackaged semiconductor chip and a second surface of the first unpackaged semiconductor chip and between adjacent ones of the second conductive masses; And
The second conductive mass, the surface of the third unpackaged semiconductor chip, and the second surface of the first unpackaged semiconductor chip are electrically isolated from the second layer of the thermally and electrically conductive material. &Lt; / RTI &gt; further comprising an electrically insulative coating of the microelectronic assembly. 제1항에 있어서,
유전체 물질 레이어가 상기 전기적 절연 코팅을 캡슐화하는, 마이크로전자 어셈블리.The method according to claim 1,
Wherein a dielectric material layer encapsulates the electrically insulating coating. 제12항에 있어서,
상기 유전체 물질 레이어는 상기 열적 및 전기적 전도성 물질 레이어를 캡슐화하는, 마이크로전자 어셈블리.13. The method of claim 12,
Wherein the dielectric material layer encapsulates the layer of thermal and electrically conductive material. 마이크로전자 어셈블리를 조립하기 위한 방법으로서:
표면 및 그 표면에서 노출된 복수의 접점들을 가진 마이크로전자 요소를 제공하는 단계로서, 상기 접점들 각각은 상기 마이크로전자 요소의 상기 표면에 대면하는 제1 요소의 표면에서 전기적 전도성 매스들에 의해서 제1 요소 접점들과 결합되며, 상기 제1 요소는 반도체나 유전체 물질 중 적어도 하나로 본질적으로 구성된 것인, 마이크로전자 요소 제공 단계;
상기 전기적 전도성 매스들 및 상기 표면들에게 전기적 절연 코팅들을 제공하는 단계; 그리고
상기 마이크로전자 요소의 표면 및 상기 제1 요소의 표면 그리고 상기 전도성 매스들 중 인접한 전도성 매스들 사이에 열적 및 전기적 전도성 물질 레이어를 제공하는 단계를 포함하는, 마이크로전자 어셈블리 조립 방법.CLAIMS 1. A method for assembling a microelectronic assembly comprising:
Providing a microelectronic element having a surface and a plurality of contacts exposed at the surface, each of the contacts being electrically connected to the first surface of the microelectronic element by electrically conductive masses at a surface of the first element facing the surface of the microelectronic element, Wherein the first element is coupled to the element contacts and wherein the first element is comprised essentially of at least one of a semiconductor or a dielectric material;
Providing the electrically conductive masses and the surfaces with electrically insulating coatings; And
Providing a layer of thermal and electrically conductive material between a surface of the microelectronic element and a surface of the first element and between adjacent conductive masses of the conductive masses. 제14항에 있어서,
상기 절연 코팅은 약 2 마이크론의 최대 두께를 가지는 등각 코팅인, 마이크로전자 어셈블리 조립 방법.15. The method of claim 14,
Wherein the insulating coating is a conformal coating having a maximum thickness of about 2 microns. 제14항에 있어서,
상기 전기적 절연 코팅은 폴리-p-크실릴렌 (poly-p-xylylene)을 포함하는, 마이크로전자 어셈블리 조립 방법.15. The method of claim 14,
Wherein the electrically insulative coating comprises poly-p-xylylene. 제16항에 있어서,
절연 코팅을 제공하는 단계는 섭씨 200도 미만의 온도에서 폴리-p-크실릴렌의 전구체 (precursor)를 포함하는 가스를 흐르게 하는 단계를 포함하는, 마이크로전자 어셈블리 조립 방법.17. The method of claim 16,
Providing an insulative coating comprises flowing a gas comprising a precursor of poly-p-xylylene at a temperature of less than 200 degrees Celsius. 제17항에 있어서,
절연 코팅을 제공하는 단계는,
폴리-p-크실릴렌의 전구체를 포함하는 가스를 흐르게 하기 이전에, 상기 전기적 전도성 매스들에 의해서 상기 제1 요소와 연결된 마이크로전자 요소를 포함하는 챔버 내로 실란 (silane)을 흐르게 하는 단계를 포함하는, 마이크로전자 어셈블리 조립 방법.18. The method of claim 17,
The step of providing an insulating coating,
Flowing a silane into a chamber comprising a microelectronic element connected to said first element by said electrically conductive mass prior to flowing a gas comprising a precursor of poly-p-xylylene, To a microelectronic assembly assembly. 제14항에 있어서,
상기 제1 요소는 상기 접점들에 전기적으로 연결된 복수의 단자들을 구비한 기판인, 마이크로전자 어셈블리 조립 방법.15. The method of claim 14,
Wherein the first element is a substrate having a plurality of terminals electrically connected to the contacts. 제19항에 있어서,
상기 열적 및 전기적 전도성 물질 레이어를 제공하는 단계는 상기 기판의 전도성 요소를 상기 열적 및 전기적 전도성 물질 레이어에 접촉시키는 단계를 포함하며,
상기 전도성 요소는 상기 기판의 복수의 단자들 중 제1 단자에 전기적으로 연결되어 있는, 마이크로전자 어셈블리 조립 방법.20. The method of claim 19,
Wherein providing the thermally and electrically conductive material layer comprises contacting a conductive element of the substrate with the layer of thermally and electrically conductive material,
Wherein the conductive element is electrically coupled to a first one of a plurality of terminals of the substrate. 제20항에 있어서,
상기 단자는 미리 정해진 전위와 전기적으로 연결되도록 구성된, 마이크로전자 어셈블리 조립 방법.21. The method of claim 20,
And the terminal is configured to be electrically connected to a predetermined potential. 제21항에 있어서,
상기 미리 정해진 전위는 접지인, 마이크로전자 어셈블리 조립 방법.22. The method of claim 21,
Wherein the predetermined potential is ground. 제14항에 있어서,
상기 마이크로전자 어셈블리는 마이크로전자 패키지이며,
상기 제1 요소는 단자들을 구비한 기판이며,
상기 기판의 단자들은, 상기 마이크로전자 패키지를 상기 마이크로전자 패키지 외부의 컴포넌트와 그리고 상기 열적 및 전기적 전도성 물질 레이어에 전기적으로 연결된 제1 단자와 전기적으로 연결시키도록 구성된 단자들을 포함하며,
상기 제1 단자는 미리 정해진 전위로의 연결을 위해 구성된, 마이크로전자 어셈블리 조립 방법.15. The method of claim 14,
The microelectronic assembly is a microelectronic package,
Wherein the first element is a substrate with terminals,
The terminals of the substrate include terminals configured to electrically couple the microelectronic package to a component external to the microelectronic package and to a first terminal electrically coupled to the thermally and electrically conductive material layer,
Wherein the first terminal is configured for a predetermined forward connection. 제14항에 있어서,
상기 전기적 절연 코팅을 캡슐화하는 유전체 물질 레이어를 제공하는 단계를 더 포함하는, 마이크로전자 어셈블리 조립 방법.15. The method of claim 14,
Further comprising providing a layer of dielectric material that encapsulates the electrically insulating coating. 제24항에 있어서,
상기 유전체 물질 레이어는 상기 열적 및 전기적 전도성 물질 레이어를 캡슐화하는, 마이크로전자 어셈블리 조립 방법.25. The method of claim 24,
Wherein the dielectric material layer encapsulates the thermally and electrically conductive material layer. 마이크로전자 어셈블리를 조립하기 위한 방법으로서:
제1 표면 및 반대쪽의 제2 표면을 구비하며 그 제1 표면 및 제2 표면에서의 복수의 제1 접점들을 구비한 제1의 패키징되지 않은 반도체 칩을 제공하는 단계로서, 상기 제1 표면에서의 접점들은 상기 제1 표면에 대면하는 제2의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제1 전기적 전도성 매스들에 의해서 각각 연결되며, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에서의 접점들은 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면에 대면하는 제3의 패키징되지 않은 반도체 칩의 표면에서의 접점들과 제2 전기적 전도성 매스들에 의해서 각각 연결되는, 단계;
전기적 절연 코팅을 상기 제1의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면에 제공하여 상기 제1의 패키징되지 않은 반도체 칩의 제1 표면 및 상기 제2의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제1의 전기적 전도성 매스들 중 인접한 제1의 전기적 전도성 매스들의 사이에 제1 구역을 한정하고, 그리고 전기적 절연 코팅을 상기 제2의 전기적 전도성 매스들, 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면에 제공하여 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면 및 상기 제3의 패키징되지 않은 반도체 칩의 표면 그리고 상기 제2의 전기적 전도성 매스들 중 인접한 제2의 전기적 전도성 매스들 사이에 제2 구역을 한정하는 단계; 그리고
상기 제1 구역 및 제2 구역에게 각각 제1의 열적 및 전기적 전도성 레이어 및 제2의 열적 및 전기적 전도성 레이어를 제공하는 단계를 포함하는
마이크로전자 어셈블리 조립 방법.CLAIMS 1. A method for assembling a microelectronic assembly comprising:
Providing a first unpackaged semiconductor chip having a first surface and a second surface opposite and having a plurality of first contacts at a first surface and a second surface, The contacts are each connected by contacts on the surface of a second unpackaged semiconductor chip facing the first surface and first electrically conductive masses, respectively, and the second surface of the first unpackaged semiconductor chip Wherein the contacts of the first unpackaged semiconductor chip are respectively connected by contacts on the surface of the third unpackaged semiconductor chip facing the second surface of the first unpackaged semiconductor chip and the second electrically conductive masses respectively;
Providing an electrically insulating coating on the first electrically conductive masses, the first surface of the first unpackaged semiconductor chip, and the surface of the second unpackaged semiconductor chip to form the first unpackaged semiconductor chip Defining a first zone between a first surface of the second unpackaged semiconductor chip and a first one of the first electrically conductive masses and an adjacent first one of the first electrically conductive masses, 2 electrically conductive masses, a second surface of the first unpackaged semiconductor chip and a surface of the third unpackaged semiconductor chip to form a second surface of the first unpackaged semiconductor chip and a second surface of the second unpackaged semiconductor chip, A second area between the surface of the third unpackaged semiconductor chip and the adjacent second electrically conductive mass of the second electrically conductive masses Defining step; And
Providing the first zone and the second zone with a first thermal and electrical conductive layer and a second thermal and electrical conductive layer, respectively,
Microelectronic assembly assembly method. 제26항에 있어서,
상기 제2의 패키징되지 않은 반도체 칩 또는 상기 제3의 패키징되지 않은 반도체 칩 중 적어도 하나는
상기 제1 칩에 대면하는 표면의 반대편 표면에 있으며 상기 제1 접점들 중 일부에 전기적으로 연결된 접점들을 포함하는, 마이크로전자 어셈블리 조립 방법.27. The method of claim 26,
Wherein at least one of the second unpackaged semiconductor chip or the third unpackaged semiconductor chip
And contacts on opposite sides of a surface facing the first chip and electrically connected to a portion of the first contacts. 제26항에 있어서,
전기적 절연 코팅을 상기 제공하는 것은 폴리-p-크실릴렌 (poly-p-xylylene)의 등각 (conformal) 코팅을 제공하는 것을 포함하는, 마이크로전자 어셈블리 조립 방법.27. The method of claim 26,
Providing the electrically insulating coating comprises providing a conformal coating of poly-p-xylylene. 제26항에 있어서,
상기 제3의 패키징되지 않은 반도체 칩의 표면은 상기 제3 칩의 반대편 가장자리들 사이로 연장하며 그리고 상기 제1의 패키징되지 않은 반도체 칩의 제2 표면은 상기 제1 칩의 반대편 가장자리들 사이로 연장하며, 상기 방법은:
상기 제2의 열적 및 전기적 전도성 레이어를 제공하여 상기 제1 칩 및 제3 칩 중 한 칩의 상기 반대편 가장자리들 중 적어도 하나로부터 상기 제1 칩 및 제3 칩 중 다른 칩의 상기 반대편 가장자리들 중 하나를 향하여 상기 제2 구역으로부터 멀어지는 방향으로 연장시키는 단계를 더 포함하는, 마이크로전자 어셈블리 조립 방법.27. The method of claim 26,
Wherein a surface of the third unpackaged semiconductor chip extends between opposite edges of the third chip and a second surface of the first unpackaged semiconductor chip extends between opposite edges of the first chip, The method comprising:
Providing the second thermally and electrically conductive layer such that from one of the opposite edges of one of the first chip and the third chip one of the opposite edges of the other of the first chip and the third chip Extending in a direction away from the second region toward the second region.
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