KR20150082777A - Power-on reset circuit using a switched capacitor and electronic device with the same - Google Patents

Power-on reset circuit using a switched capacitor and electronic device with the same Download PDF

Info

Publication number
KR20150082777A
KR20150082777A KR1020140002157A KR20140002157A KR20150082777A KR 20150082777 A KR20150082777 A KR 20150082777A KR 1020140002157 A KR1020140002157 A KR 1020140002157A KR 20140002157 A KR20140002157 A KR 20140002157A KR 20150082777 A KR20150082777 A KR 20150082777A
Authority
KR
South Korea
Prior art keywords
power
capacitor
reset
switch element
clock
Prior art date
Application number
KR1020140002157A
Other languages
Korean (ko)
Inventor
성광수
Original Assignee
영남대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 영남대학교 산학협력단 filed Critical 영남대학교 산학협력단
Priority to KR1020140002157A priority Critical patent/KR20150082777A/en
Publication of KR20150082777A publication Critical patent/KR20150082777A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/24—Resetting means

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Electronic Switches (AREA)

Abstract

The present invention relates to a power-on reset circuit using a switched capacitor and an electronic device having the same, and more specifically, to a power-on reset circuit using a switched capacitor and an electronic device having the same which is configured to use a switched capacitor instead of a resistor in a resistor-capacitor (RC) delay type power-on reset circuit. The present invention provides a power-on reset circuit using a switched capacitor which comprises: an abnormal clock generator which generates two clock signals (CLK0, CLK1) operating in different phases; a delay circuit for detecting power-on including a switched capacitor operating with two clock signals (CLK0, CLK1) outputted from the abnormal clock generator as control signals, respectively; and a Schmitt trigger which is connected to an output terminal of the delay circuit part for detecting power-on.

Description

스위치 캐패시터를 이용한 파워-온 리셋 회로 및 이를 구비하는 전자 장치{POWER-ON RESET CIRCUIT USING A SWITCHED CAPACITOR AND ELECTRONIC DEVICE WITH THE SAME}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a power-on reset circuit using a switch capacitor,

본 발명은 스위치 캐패시터를 이용한 파워-온 리셋 회로 및 이를 구비하는 전자 장치에 관한 것으로서, 보다 구체적으로는 저항-캐패시터(RC) 딜레이 타입 파워-온 리셋 회로에서 저항 대신에 스위치드 캐패시터를 사용하는 스위치 캐패시터를 이용한 파워-온 리셋 회로 및 이를 구비하는 전자 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power-on reset circuit using a switch capacitor and an electronic apparatus having the same. More particularly, the present invention relates to a switch capacitor using a switched capacitor instead of a resistor in a resistor- On reset circuit and an electronic apparatus having the same.

파워-온 리셋(Power-on reset, 이하, 'POR'이라고도 함) 회로는 전자 시스템 또는 집적 회로(ICs)가 켜졌을 때 초기화하는데 필요하다. 전원 공급부에서 공급되는 전압이 타겟 회로가 정확하게 동작될 수 있는 정상 전압(a steady state level)에 도달할 때까지 파워-온 리셋 신호는 타켓 회로를 리셋 상태(reset state)로 유지시킨다. 파워 업 천이 기간(Power-up transition period) 동안 회로 내에서 플립플롭 및 래치와 같은 메모리 소자는 적절하게 초기화되어야 한다.Power-on reset (also referred to as POR) circuitry is needed to initialize electronic systems or integrated circuits (ICs) when they are turned on. The power-on reset signal maintains the target circuit in a reset state until the voltage supplied by the power supply reaches a steady state level at which the target circuit can be operated correctly. During the power-up transition period, memory elements such as flip-flops and latches in the circuit must be properly initialized.

비특허문헌 1 및 비특허문헌 2에서 종래 단순한 저항-캐패시터(RC) 딜레이 타입 파워-온 리셋 회로를 분석하였다. 종래 단순한 저항-캐패시터 파워-온 리셋 회로는 RC 딜레이 요소와 쉬미트 트리거 인버터로 이루어졌다. 파워-온 리셋 회로의 동작은 공급 전압의 상승 시간(rise time)에 상당히 종속된다. 만약 상승 시간이 RC 시간 상수에 비하여 크다면, 리셋 시간은 타겟 회로를 초기화할 정도로 충분히 길지 않게 된다. 즉, 공급 전압이 원하는 전압까지 도달될 때까지 리셋 신호는 활성화되지 못한다. 상승 시간은 수십에서 수백 밀리초(milliseconds) 단위를 가지므로 적절한 딜레이를 달성하기 위해서 파워-온 리셋 회로는 큰 캐패시터와 큰 저항을 필요로 한다.In non-patent documents 1 and 2, a conventional simple resistance-capacitor (RC) delay type power-on reset circuit was analyzed. Conventionally, a simple resistor-capacitor power-on reset circuit consists of an RC delay element and a Schmitt triggered inverter. The operation of the power-on reset circuit is highly dependent on the rise time of the supply voltage. If the rise time is greater than the RC time constant, the reset time will not be long enough to initialize the target circuit. That is, the reset signal is not activated until the supply voltage reaches the desired voltage. Since the rise time has tens to hundreds of milliseconds, the power-on reset circuit requires a large capacitor and a large resistor to achieve adequate delay.

종래 단순 파워-온 리셋 회로가 가지는 이러한 문제점을 해결하고자 두 가지 시도가 있었다. 첫 번째 시도는 딜레이 소자를 사용하여 파워-온 리셋 신호의 펄스폭을 증가시키는 것이다. 비특허문헌 3에서 두 개의 캐패시터와 세 개의 P 채널 MOS(PMOS) 트랜지스터로 구성된 딜레이 소자가 제안되었고, 딜레이 소자는 파워-온 리셋 신호의 펄스폭을 증가시키기 위해 캐스케이드 연결된 방식을 제시하였다. 비특허문헌 1에서 세 단계 전류 미러(three-stage current mirror)를 사용하여 서브-나노암페어(sub-nanoampere) 전류원을 설계하였다. 전류원은 피코패러디 단위 온칩(on-chip) MOS 캐패시터를 충전시킴으로써 긴 리셋 시간(a long reset time)을 달성한다. 두 번째 시도는 비특허문헌 4 ~ 비특허문헌 6에 제시된 바와 같이 공급 전압이 밴드갭 기준 회로(bandgap reference circuit)를 사용하는 많은 케이스에 있어서 구현되는 기준 전원(reference voltage)에 도달할 때까지 파워-온 리셋 신호를 생성하는 것이다. There have been two attempts to solve this problem of the conventional simple power-on reset circuit. The first attempt is to increase the pulse width of the power-on reset signal using a delay element. In Non-Patent Document 3, a delay element composed of two capacitors and three P-channel MOS (PMOS) transistors has been proposed, and a delay element has been proposed to increase the pulse width of a power-on reset signal in a cascade-connected manner. In non-patent reference 1, a sub-nanoampere current source was designed using a three-stage current mirror. The current source achieves a long reset time by charging the pico-parody unit on-chip MOS capacitor. The second attempt is to increase the power supply voltage until the supply voltage reaches a reference voltage, which is implemented in many cases using a bandgap reference circuit, as shown in Non-Patent Documents 4 to 6 On reset signal.

도 1은 파워-온 기간 동안 3.3V 전원에서 10 MHz로 동작하는 수정 발진기의 출력 파형을 도시한다. 파란색 선이 수정 발진기의 출력을 나타낸다. 노란색 선은 10 ms 상승시간을 갖는 공급전압이다. 발진기는 공급전압이 2.18V(약 정상 상태의 66%)까지 도달할 때까지 동작하지 않는다. 공급 전압이 그 전압까지 도달되고 나서야 발진기는 동작을 시작하고 클럭 신호를 제공한다. 비특허문헌 5에서 1.5V 전원에서 동작하며 0.18㎛ CMOS 공정으로 제조된 5 단계 링 발진기(oscillator)가 파워-온 기간 동안 테스트 되었다. 링 발진기는 공급 전원이 1.055V(약 정상 전압의 70%)에 도달된 이후에 동작함을 알 수 있다.Figure 1 shows the output waveform of a crystal oscillator operating at 3.3 MHz power supply at 10 MHz during the power-on period. The blue line indicates the output of the crystal oscillator. The yellow line is the supply voltage with a 10 ms rise time. The oscillator does not operate until the supply voltage reaches 2.18V (66% of about steady state). Only after the supply voltage has reached that voltage, the oscillator starts operation and provides a clock signal. In a non-patent document 5, a 5-stage ring oscillator operated at 1.5 V power supply and manufactured in 0.18 탆 CMOS process was tested during the power-on period. It can be seen that the ring oscillator operates after the supply power reaches 1.055V (70% of the approximately normal voltage).

그런데 이러한 비특허문헌에서 제시된 지연 회로 등을 사용하게 되면 일부에서 제시된 회로의 경우에는 대기 소비 전력이 발생하고, 지연 회로 등과 같은 부가 회로에 의해 전체 회로 크기가 커지므로 회로 레이아웃이 차지하는 면적이 증가하는 문제점이 있었다.However, if a delay circuit or the like disclosed in such non-patent documents is used, standby power consumption occurs in some circuits, and the total circuit size increases due to an additional circuit such as a delay circuit, thereby increasing the area occupied by the circuit layout There was a problem.

특허문헌 1: 대한미국특허 제10-0583611호 (2006.05.19.)Patent Document 1: Korean Patent No. 10-0583611 (May 19, 2006)

비특허문헌 1: 휴-빈 fp 슈안-디엔 도, 이상국, 및 류승탁 “A long reset-time power-on reset circuit with brown-out detection capability,” IEEE Trans. on Circuits and Systems-II: Express Briefs, vol. 58, no. 11, Nov. 2011.A long reset-time power-on reset circuit with brown-out detection capability, IEEE Trans., Vol. on Circuits and Systems-II: Express Briefs, vol. 58, no. 11, Nov. 2011. 비특허문헌 2: 타케오 야수다, 마사아키 야 프로세스 아마모토 및 타카후미 니쉬, “A power-on reset pulse generator for low voltage applications,” in Proc. IEEE Int. Symp. Circuits Syst., May 2001, vol. 4, pp. 599-601.Non-Patent Document 2: Takeo Yasuda, Masaaki Yasu Process Amamoto and Takahumi Nish, "A Power-on Reset Pulse Generator for Low Voltage Applications," in Proc. IEEE Int. Symp. Circuits Syst., May 2001, vol. 4, pp. 599-601. 비특허문헌 3: 슈아트 유. 야, “A nanowatt cascadable delay element for compact power-on reset (POR) circuits,” in Proc. 52 nd IEEE Int. Midwest Symp. Circuits Syst., 2009, pp. 62-65.Non-Patent Document 3: Shuart Yu. "A nanowatt cascadable delay element for compact power-on reset (POR) circuits," in Proc. 52 nd IEEE Int. Midwest Symp. Circuits Syst., 2009, pp. 62-65. 비특허문헌 4: 토루 탄카와, “A process and temperature tolerant power-on reset circuit with a flexible detection level higher than the bandgap voltage,” in Proc. IEEE Int. Symp. Circuits and Syst., 2008, pp. 2302-2305.Non-Patent Document 4: Torutankawa, " A process and temperature tolerant power-on reset circuit with a flexible detection level higher than the bandgap voltage, " in Proc. IEEE Int. Symp. Circuits and Syst., 2008, pp. 2302-2305. 비특허문헌 5: W.C. 엔 및 H.W. 첸, “Low power and fast system wakeup circuit,” IEE Proc.-Circuits Devices Syst., vol. 152, no. 3, Jun. 2005.Non-Patent Document 5: W.C. Yen and H.W. Chen, " Low power and fast system wakeup circuit, " IEE Proc. Circuits Devices Syst., Vol. 152, no. 3, Jun. 2005. 비특허문헌 6: 알렉산드루 라자르, 미하일 프로레아, 다누트 부르디아, 루미니타-카메리아 라자르, 조지안-알렉산드루 라자르, 단 부트니쿠, “A bandgap reference circuit design for power-on reset related circuits”, in Proc. Int. Symp. Signals, Circuits and Systems, 2009, pp. 1-4.Non-Patent Document 6: A bandgap reference circuit design for power-on reset related circuits ", which is incorporated herein by reference in its entirety. , in Proc. Int. Symp. Signals, Circuits and Systems, 2009, pp. 1-4.

본 발명은 상기와 같은 문제점을 해결하고자 하는 것으로서 대기 전력 소모가 없으면서도 부가 회로를 최소화하여 회로가 차지하는 면적을 줄여 컴팩트하게 구현할 수 있는 스위치 캐패시터를 이용한 파워-온 리셋 회로 및 이를 이용하는 전자 장치를 제공하는 것을 목적으로 한다.
SUMMARY OF THE INVENTION The present invention provides a power-on reset circuit using a switch capacitor and an electronic device using the same, which can be compactly implemented by minimizing an additional circuit without consuming standby power and reducing an area occupied by the circuit .

본 발명의 상기 목적은 인가되는 전원이 정상 전압값에 도달하기 전에 리셋 신호를 생성하는 파워-온 리셋 회로에 있어서, 서로 다른 위상에서 동작하는 두 개의 클럭 신호(CLK0, CLK1)를 생성하는 이상(異相) 클럭 생성기와, 이상 클럭 생성기로부터 출력되는 두 개의 클럭 신호(CLK0, CLK1)를 각각 제어신호로 동작되는 스위치드 캐패시터(switched capacitor)를 포함하는 파워-온 감지용 딜레이 회로부와, 파워-온 감지용 딜레이 회로부의 출력단과 연결되며, 리셋 신호를 트리거 생성하는 쉬미트 트리거를 포함하는 것을 특징으로 하는 스위치 캐패시터를 이용한 파워-온 리셋 회로에 의해 달성 가능하다.The above object of the present invention is also achieved by a power-on reset circuit for generating a reset signal before an applied power supply reaches a normal voltage value, comprising: an ideal circuit for generating two clock signals (CLK0, CLK1) A delay circuit part for detecting a power-on state and a power-on delay circuit part including a switched capacitor operated by a control signal, two clock signals (CLK0 and CLK1) output from the abnormal clock generator, And a shim trigger connected to an output terminal of the delay circuit for generating a reset signal. The power-on reset circuit can be achieved by using a switch capacitor.

본 발명의 또 다른 목적은 전술한 파워-온 리셋 회로를 포함하는 전자 장치에 의해서 달성 가능하다. 여기서 전자 장치라는 것은 내부에 플립플롭과 래치와 같은 메모리 소자를 구비하고, 전원이 꺼진 상태에서 켜질 때 해당 메모리 소자를 초기화시킬 필요가 있는 적외선 원격 제어기, 텔레비젼을 포함하는 모든 전자 장치를 의미하는 것으로 해석되어져야 한다.Still another object of the present invention is attainable by an electronic device including the power-on reset circuit described above. The term electronic device means any electronic device including a television, an infrared remote controller which has a memory device such as a flip-flop and a latch therein, and needs to initialize the memory device when the power is turned on It must be interpreted.

본 발명이 또 다른 목적은 인가되는 전원이 정상 전압값에 도달하기 전에 리셋 신호를 생성하는 파워-온 리셋 방법에 있어서, 서로 다른 위상에서 동작하는 두 개의 클럭 신호(CLK0, CLK1)를 생성하는 제 1단계와, 두 개의 클럭 신호(CLK0, CLK1)를 제어신호로 동작되는 스위치드 캐패시터(switched capacitor)와, 출력단에 구비되는 제2캐패시터를 이용하여 상기 제2캐패시터를 충전시키는 제2단계와, 제2캐패시터가 일정한 레벨 이상의 전압으로 충전될 때 리셋 신호를 트리거시키는 제3단계를 포함하는 것을 특징으로 하는 파워-온 리셋 방법에 의해서 달성 가능하다.
It is still another object of the present invention to provide a power-on reset method for generating a reset signal before an applied power source reaches a normal voltage value, comprising the steps of: generating two clock signals (CLK0, CLK1) A second step of charging the second capacitor by using a first capacitor, a second capacitor provided in an output terminal, and a switched capacitor operated by the two clock signals CLK0 and CLK1 as a control signal; And a third step of triggering a reset signal when the two capacitors are charged to a voltage of a certain level or higher.

본 발명에서는 RC 딜레이 타입 파워-온 리셋 회로에서 저항을 스위치드 캐패시터로 대체하여 사용하는 컴팩트한 파워-온 리셋 회로 및 이를 구비하는 전자 장치가 제시되었다. 본 발명에서 제안된 파워-온 리셋 회로는 파워-온 상승 시간의 6s 까지 동작하고 60×30㎛2의 유효 면적을 차지한다. 본 발명에 따른 파워-온 리셋 회로는 대기 소비 전력이 발생하지 않고, 컴팩트한 사이즈를 제공하고 넓은 영역의 파워-온 상승 응답 영역을 가지므로 적외선 리모트 제어기와 같은 전자 장치의 MCU(Micro Control Unit)에 특히 적합하게 사용될 수 있다.
In the present invention, a compact power-on reset circuit using an RC delay type power-on reset circuit in which a resistor is replaced with a switched capacitor and an electronic device including the same are proposed. The power-on reset circuit proposed in the present invention operates up to 6 s of the power-on rise time and occupies an effective area of 60 x 30 탆 2 . Since the power-on reset circuit according to the present invention does not generate standby power consumption, provides a compact size, and has a wide range of power-on rising response areas, it is possible to provide a micro control unit (MCU) of an electronic device such as an infrared remote controller, . ≪ / RTI >

도 1은 파워-온 기간 동안 3.3V 전원에서 10 MHz로 동작하는 수정 발진기의 출력 파형도.
도 2는 공급 전압 VDD 및 리셋 신호의 타이밍도.
도 3은 본 발명에 따른 일 실시예의 파워-온 리셋 회로의 개념도.
도 4는 본 발명에 따른 일 실시예의 파워-온 리셋 회로도.
도 5는 본 발명에 따른 파워-온 리셋 회로의 레이아웃도.
도 6은 T0=2ms 인 경우 도 5에 제시된 파워-온 리셋 회로의 시뮬레이션 결과.
도 7은 캐패시터 C1을 따라 흐르는 누설전류로 인하여 공급 전압의 상승 시간 T0 대비 클럭 사이클에서 클럭된 파워-온 리셋 시간 NPORclk 이 감소되는 것을 보여주는 그래프.1 is an output waveform diagram of a crystal oscillator operating at 3.3 MHz power supply at 10 MHz during a power-on period;
Figure 2 is a timing diagram of the supply voltage V DD and the reset signal.
3 is a conceptual diagram of a power-on reset circuit according to an embodiment of the present invention;
4 is a power-on reset circuit diagram of an embodiment in accordance with the present invention.
5 is a layout diagram of a power-on reset circuit according to the present invention;
6 shows a simulation result of the power-on reset circuit shown in FIG. 5 when T 0 = 2 ms.
FIG. 7 illustrates a power-on reset time N PORclk < / RTI > clocked at a clock cycle versus a rise time T 0 of the supply voltage due to leakage current flowing along capacitor & Is reduced.

이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예, 장점 및 특징에 대하여 상세히 설명하도록 한다.
In the following, preferred embodiments, advantages and features of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 파워-온 리셋 회로는 발진기로부터 생성된 클럭 신호를 사용한다. 본 발명에 따른 파워-온 리셋 회로는 스위치드 캐패시터(switched capacitor), 피코 패러디 범위 캐패시터, 및 쉬미트 트리거 인버터로 구성된다. 클럭 신호에 동작되는 스위치드 캐패시터는 캐패시터를 충전시킨다. 따라서 캐패시터 양단의 전압은 공급 전압값으로 증가한다. 캐패시터 양단의 전압이 쉬미트 트리거 인버터의 하이 임계전압(high threshold voltage)에 도달할 때까지 리셋 펄스는 활성화된다. 본 발명에 따른 파워-온 리셋 회로는 간단하고, 컴팩트하며, 대기 소비 전력(static power consumption)을 소모하지 않는다. 더욱이, 파워-온 리셋 신호가 활성화되는 동안 클럭 신호를 사용할 수 있는 것이 보장된다.
A power-on reset circuit according to the present invention uses a clock signal generated from an oscillator. The power-on reset circuit according to the present invention comprises a switched capacitor, a pico-parody-range capacitor, and a shim-trigger inverter. The switched capacitor operated on the clock signal charges the capacitor. Thus, the voltage across the capacitor increases to the value of the supply voltage. The reset pulse is activated until the voltage across the capacitor reaches the high threshold voltage of the Schmitt trigger inverter. The power-on reset circuit according to the present invention is simple, compact, and does not consume static power consumption. Furthermore, it is ensured that the clock signal can be used while the power-on reset signal is active.

도 2는 공급 전압 VDD 및 리셋 신호의 타이밍도이다. VDD는 공급 전압의 정상 상태값을 나타내고, VOSC는 클럭 생성기가 동작을 시작하는 가장 낮은 공급 전압값을 나타내며, VMIN은 리셋 스위치가 리셋 신호(즉, 리셋 스위치의 임계값)에 의해 턴 온 되는 공급 전원의 최소 전압값이다. To는 공급 전압의 상승 시간이며, TPOR은 리셋 스위치가 턴 온 된 순간부터 계수된 리셋 시간이다. TPORclk는 발진기가 발진을 시작하는 순간부터 계수된 클럭된(clocked) 파워-온 리셋 시간이며, NPORclk은 TPORclk의 클럭 사이클 수이다. 본 발명에서는 클럭 신호가 사용 가능하고 공급 전압이 VOSC보다 높은 값일 때, 클럭된 리셋 시간 TPORclk에 대해 중점을 두었다. 따라서 이러한 범위에서 타겟 회로를 적절하게 초기화할 수 있게 되었다.
2 is a timing diagram of the supply voltage V DD and the reset signal. V DD represents the steady state value of the supply voltage, V OSC represents the lowest supply voltage value at which the clock generator starts to operate, and V MIN represents the state where the reset switch is turned by the reset signal (i.e., the threshold value of the reset switch) Is the minimum voltage value of the power supply being turned on. To is the rise time of the supply voltage, and T POR is the reset time counted from the moment the reset switch is turned on. T PORclk is the clocked power-on reset time counted from the moment the oscillator starts oscillating, and N PORclk is the number of clock cycles of T PORclk . The present invention focuses on the clocked reset time T PORclk when a clock signal is available and the supply voltage is a higher value than V OSC . Thus, the target circuit can be properly initialized in this range.

도 3은 본 발명에 따른 일 실시예의 파워-온 리셋 회로의 개념도이다. 도 3의 파워-온 리셋 회로에서 스위치 SW0 및 SW1 상호 배타적으로 동작하므로 동시에 턴 온 되지 않는다. 스위치의 제어 신호는 수정 진동자, 세라믹 공명 진동자, 온칩 링 발진기 등과 같은 클럭 생성기로부터 생성되는 클럭 신호로부터 만들어진다. 3 is a conceptual diagram of a power-on reset circuit according to an embodiment of the present invention. In the power-on reset circuit of FIG. 3, the switches SW0 and SW1 operate mutually exclusive, so that they are not simultaneously turned on. The control signal of the switch is generated from a clock signal generated from a clock generator such as a crystal oscillator, a ceramic resonant oscillator, an on-chip ring oscillator, and the like.

본 발명에 따른 파워-온 리셋 회로 동작에 대해 설명하기로 한다. 전원이 공급되기 전에 캐패시터(Co, C1)는 제로 전압으로 방전된다. 즉, 캐패시터의 초기 전압을 0V이다. 공급전압이 VOSC에 도달하면, 발진기는 동작을 시작하고, 스위치드 캐패시터 또한 동작한다. 캐패시터 Co는 스위치 SW0을 이용하여 VDD까지 충전된다. 그리고나서, 캐패시터 Co에 저장된 전하는 스위치 SW1을 이용하여 캐패시터 C1으로 이동된다. 이러한 과정이 반복되어서, 노드 1의 전압은 VDDF를 향하여 증가된다. 여기서, TPORclk는 노드 1의 전압이 VOSC가 되는 순간부터 노드 1의 전압이 쉬미트 트리거 인버터의 하이 임계전압에 도달할때까지 계수된다.
Operation of the power-on reset circuit according to the present invention will be described. A capacitor (Co, C 1) before the power is discharged to a zero voltage. That is, the initial voltage of the capacitor is 0V. When the supply voltage reaches V OSC , the oscillator starts operating, and the switched capacitor also operates. The capacitor Co is charged to V DD by using the switch SW0. Then, the charge stored in the capacitor Co is transferred to the capacitor C 1 by using the switch SW1. This process is repeated so that the voltage at node 1 is increased toward V DDF . Here, T PORclk is counted from the instant when the voltage of node 1 becomes V OSC until the voltage of node 1 reaches the high threshold voltage of the Schmitt trigger inverter.

도 4는 본 발명에 따른 일 실시예의 파워-온 리셋 회로이다. 본 발명에 따른 파워-온 리셋 회로는 이상(異相) 클럭 생성기(two-phase clock generator)와, 파워-온 감지용 딜레이 회로부와, 급속 방전 회로부 및 쉬미트 트리거로 구성된다. 이상(異相) 클럭 생성기는 서로 다른 위상으로 동작되는 두 개의 클럭 신호(C0, C1)를 생성하는 회로이다. 이상(異相) 클럭 생성기(two-phase clock generator)는 도 3 딜레이 셀 회로부의 SW0 및 SW1에 대응되는 M3 및 M4용 제어 신호를 만든다. 제어신호는 스위치 M3 및 M4가 동시에 스위치되는 것을 방지한다. 도 3에 도시된 바와 같이 캐패시터 C0 및 C1는 각각 캐패시터 M0 및 M1의 게이트 캐패시터를 이용하여 구현하였다. 급속 방전 회로부를 구성하는 N 채널 메탈 옥사이드 반도체 (NMOS) M4는 파워 다운시 캐패시터 C1에 충전된 전하를 빠른 시간 내에 방전시키기 위한 회로이다. 본 발명에서는 파워-온 감지용 딜레이 회로부의 출력을 쉬미트 트리거 인버터의 입력으로 사용하였고, 쉬미트 트리거 인버터는 리셋(Reset) 신호를 트리거하는 회로이다.Figure 4 is a power-on reset circuit of one embodiment in accordance with the present invention. The power-on reset circuit according to the present invention comprises a two-phase clock generator, a delay circuit for power-on detection, a rapid discharge circuit, and a shim trigger. The different phase clock generator is a circuit that generates two clock signals (C 0 , C 1 ) operating in different phases. The two-phase clock generator produces control signals for M 3 and M 4 corresponding to SW 0 and SW 1 of the FIG. 3 delay cell circuitry. The control signal prevents the switches M 3 and M 4 from being switched at the same time. As shown in FIG. 3, the capacitors C 0 and C 1 are implemented by using the gate capacitors of the capacitors M 0 and M 1 , respectively. The N-channel metal oxide semiconductor (NMOS) M 4 constituting the rapid discharge circuit portion is a circuit for discharging the charge charged in the capacitor C 1 during power down in a short time. In the present invention, the output of the delay circuit for power-on sensing is used as an input to the shim trigger inverter, and the shim trigger inverter is a circuit that triggers a reset signal.

공급 전압이 스텝 함수일 때를 고려하기로 한다: VDD = VDDFu(t). 스위치드 캐패시터가 n번 동작한 후에 노드 1의 전압은 수학식 1로 표현된다.Consider the case where the supply voltage is a step function: V DD = V DDF u (t). After the switched capacitor has operated n times, the voltage at node 1 is expressed by Equation (1).

Figure pat00001
Figure pat00001

초기 조건 vi(0) = 0V 를 수학식 1에 대입하여 풀면, 수학식 2로 표현된다.When the initial condition vi (0) = 0V is substituted into Equation 1 and solved, it is expressed by Equation (2).

Figure pat00002
Figure pat00002

n 값이 증가함에 따라 노드 1의 전압은 0V에서 VDDF로 증가한다. 수학식 3에서 도시된 nth는

Figure pat00003
를 만족하는 최소값으로 정의된다. 여기서, 쉬미트 트리거 인버터의 하이 임계전압 VTH는
Figure pat00004
로 표현된다.As the value of n increases, the voltage at node 1 increases from 0V to V DDF . N th shown in Equation (3)
Figure pat00003
As shown in FIG. Here, the high threshold voltage V TH of the shim trigger inverter is
Figure pat00004
Lt; / RTI >

Figure pat00005
Figure pat00005

따라서 클럭된 파워-온 리셋 시간 TPORclk는 수학식 4와 같이 표현된다. 여기서 T는 클럭 신호의 듀레이션(duration)이다.Therefore, the clocked power-on reset time T PORclk is expressed by Equation (4). Where T is the duration of the clock signal.

Figure pat00006
Figure pat00006

분석 결과는 클럭된 리셋 시간은 두 개의 캐패시터의 캐패시턴스와 쉬미트 트리거 인버터의 하이 임계전압값의 비(ratio)로 결정됨을 보여준다. 예를 들어, 만약 k=0.8 이고, C0/C1=0.01 이면, nth는 162 가 된다. 이것은 발진기가 동작을 시작한 이후 162 클럭 사이클 동안 리셋 신호가 유효하다는 것을 의미한다.The analysis shows that the clocked reset time is determined by the ratio of the capacitance of the two capacitors to the high threshold voltage value of the Schmitt trigger inverter. For example, if k = 0.8 and C 0 / C 1 = 0.01, then n th is 162. This means that the reset signal is valid for 162 clock cycles after the oscillator starts operating.

C0/C1 의 비가 매우 작은 값이라는 가정 하에 수학식 4는 수학식 5로 근사화될 수 있다. 여기서 T/C0 스위치드 캐패시터의 유효 저항이고, τ는 회로의 시상수이다. 수학식 5는 TPORclk는 회로의 시상수에 비례하는 것임을 보여준다. 공급 전압의 상승 시간이 0 이 아닌 경우에 대해서는 후술하기로 한다.Assuming that the ratio of C 0 / C 1 is a very small value, Equation (4) can be approximated by Equation (5). Where is the effective resistance of the T / C 0 switched capacitor, and τ is the time constant of the circuit. Equation 5 shows that T PORclk is proportional to the time constant of the circuit. The case where the rise time of the supply voltage is not zero will be described later.

Figure pat00007
Figure pat00007

시뮬레이션 결과Simulation result

도 5에 도시된 본 발명에 따른 회로의 레이아웃도와 같이 0.35㎛ CMOS 기술을 사용하여 설계하였고, 포스트 레이아웃 시뮬레이션(post layout simulation)은 여러 개의 다른 공급 전압 상승 시간 동안 수행되었다. 레이아웃을 크기는 60×30㎛2를 차지하였다. 도 3에서 C0 에 해당하는 게이트 캐패시턴스인 도 4의 M0의 크기는 C0/C1 의 비를 작게 유지하기 위해서 최소 사이즈로 정하였다. 도 3에서 C1 에 해당하는 게이트 캐패시턴스인 M1의 크기는 2㎊로 정하였다. 클럭 신호의 동작 주파수는 1MHz로 정하였고, 발진기가 동작하는 최소 전압 VOSC는 0.7VDDF로 정하였다. 쉬미트 트리거 인버터의 하이 임계 전압 VTH는 0.81VDDF로 정하였다.
The layout of the circuit according to the present invention shown in Fig. 5 was designed using 0.35 mu m CMOS technology, and post layout simulation was performed for several different supply voltage rise times. The size of the layout was 60 × 30 μm 2 . In FIG. 3, the size of M 0 in FIG. 4, which is the gate capacitance corresponding to C 0 , is set to a minimum size in order to keep the ratio C 0 / C 1 small. In FIG. 3, the magnitude of the gate capacitance M 1 corresponding to C 1 is set to 2V. The operating frequency of the clock signal is set to 1MHz, and the minimum voltage V OSC at which the oscillator operates is set to 0.7V DDF . The high threshold voltage V TH of the Schmitt trigger inverter is set to 0.81V DDF .

도 6은 상승시간 T0 = 2㎳ 일 때 공급 전압 VDD 가 0에서 3.3V로 증가하는 파워-온 이벤트 시 도 4에 도시된 회로의 시뮬레이션된 천이 응답을 보여준다. 노드 0 과 노드 1에서의 초기 전압은 GND에서 충분히 방전되는 것으로 가정하였다. 발진기가 동작할 때까지 노드 1의 전압은 거의 0 값으로 유지된다. 공급 전압이 VOSC에 도달한 이후에 발진기는 동작을 시작하고 클럭 신호를 회로에 제공한다. 클럭 신호와 동작하는 스위치드 캐패시터는 노드 1을 0V 에서 VDDF로 충전시킨다. 리셋 펄스는 노드 1의 전압이 쉬미트 트리거 인버터의 하이 임계 전압에 해당하는 2.67V에 도달할 때까지 활성화된다.Figure 6 shows the simulated transient response of the circuit shown in Figure 4 during a power-on event when the supply voltage V DD increases from 0 to 3.3 V at rise time T 0 = 2 ms. It is assumed that the initial voltage at node 0 and node 1 is sufficiently discharged at GND. The voltage at node 1 remains at a substantially zero value until the oscillator operates. After the supply voltage reaches V OSC , the oscillator starts operation and provides a clock signal to the circuit. A switched capacitor operating with a clock signal charges node 1 from 0V to V DDF . The reset pulse is activated until the voltage at node 1 reaches 2.67V, which corresponds to the high threshold voltage of the Schmitt trigger inverter.

도 7은 캐패시터 C1을 따라 흐르는 누설전류로 인하여 공급 전압의 상승 시간 T0 대비 클럭 사이클에서 클럭된 파워-온 리셋 시간 NPORclk 이 감소되는 것을 보여준다. 본 발명에 따른 회로는 파워-온 상승 시간의 6s까지 동작한다. 그러나, T0가 6s이면, NPORclk 56 사이클로 감소된다.Figure 7 is the capacitor due to the leak current flowing along the C 1 supplies the rising time T 0 of the power compared to a clock cycle from clock-on reset time N PORclk Lt; / RTI > The circuit according to the invention operates up to 6 s of the power-on rise time. However, if T 0 is 6s, then N PORclk 56 cycles.

표 1은 성능 요약 및 비교례를 제시한다. 본 발명에 따른 방식은 컴팩트하고, 다양한 범위에 걸친 파워-온 상승 시간에 걸쳐 작동하며 대기 전력 소비가 발생되지 않는 이점이 있다.Table 1 presents performance summaries and comparative examples. The scheme according to the present invention is compact, has the advantage that it operates over a power-on rise time over a wide range and does not generate standby power consumption.

본 발명에 따른 회로The circuit 비특허문헌 1 회로Non-Patent Document 1 Circuit 비특허문헌 2 회로Non-Patent Document 2 Circuit 프로세스process CMOS 0.35 ㎛CMOS 0.35 ㎛ CMOS 0.18 ㎛CMOS 0.18 ㎛ CMOS 0.5 ㎛CMOS 0.5 ㎛ 공급 전압(V)Supply voltage (V) 3.33.3 1.81.8 1.8 에서 5.01.8 to 5.0 파워-온 상승 시간(㎳)Power-on rise time (ms) ≤6,000≤6,000 ≤1,000≤1,000 ≤10≤10 대기 전력Standby power NoNo 1.0 ㎂1.0 ㎂ NoNo 브라운-아웃 감지Brown-out detection NoNo YesYes NoNo 유효 크기(㎛2)Effective size (탆 2 ) 60×3060 x 30 120×100120 x 100 35×3535 × 35

본 발명에서 전자 장치라 하는 것은 파워-온 리셋 회로를 구비하는 모든 전자 장치를 의미한다. 전자 장치 내부에 플립플롭과 래치와 같은 메모리 소자를 구비하고, 전원이 꺼진 상태에서 켜질 때 해당 메모리 소자를 초기화시킬 필요가 있는 적외선 원격 제어기, 텔레비젼을 포함하는 모든 전자 장치가 본 발명의 대상이 되는 것이다.
In the present invention, an electronic device means all electronic devices having a power-on reset circuit. An infrared remote controller having a memory element such as a flip-flop and a latch inside the electronic device and needing to initialize the memory element when the power is turned on when the power is turned on, all the electronic devices including the television are objects of the present invention will be.

상기와 같은 전자 장치에 파워-온 리셋 신호를 생성하는 방법은 서로 다른 위상에서 동작하는 두 개의 클럭 신호(CLK0, CLK1)를 생성하는 제 1단계와, 두 개의 클럭 신호(CLK0, CLK1)를 제어신호로 동작되는 스위치드 캐패시터(switched capacitor)와, 출력단에 구비되는 제2캐패시터를 이용하여 상기 제2캐패시터를 충전시키는 제2단계와, 제2캐패시터가 일정한 레벨 이상의 전압으로 충전될 때 리셋 신호를 트리거시키는 제3단계를 포함하는 것을 특징으로 하는 파워-온 리셋 방법에 의해서 달성 가능하다.
A method for generating a power-on reset signal in an electronic device includes a first step of generating two clock signals (CLK0 and CLK1) operating in different phases and a second step of controlling the two clock signals (CLK0 and CLK1) A second step of charging the second capacitor by using a switched capacitor operated as a signal and a second capacitor provided at an output terminal, a second step of triggering a reset signal when the second capacitor is charged to a voltage of a predetermined level or higher, And a third step of performing a power-on resetting process.

상기에서 본 발명의 바람직한 실시예가 특정 용어들을 사용하여 설명 및 도시되었지만 그러한 용어는 오로지 본 고안을 명확히 설명하기 위한 것일 뿐이며, 본 고안의 실시예 및 기술된 용어는 다음의 청구범위의 기술적 사상 및 범위로부터 이탈되지 않고서 여러 가지 변경 및 변화가 가해질 수 있는 것은 자명한 일이다. 이와 같이 변형된 실시예들은 본 발명의 사상 및 범위로부터 개별적으로 이해되어져서는 안되며, 본 발명의 청구범위 안에 속한다고 해야 할 것이다.While the preferred embodiments of the present invention have been described and illustrated above using specific terms, such terms are used only for the purpose of clarifying the present invention, and the embodiments of the present invention and the described terminology are intended to be illustrative and not restrictive. It will be obvious that various changes and modifications can be made without departing from the spirit and scope of the invention. Such modified embodiments should not be understood individually from the spirit and scope of the present invention, but should be regarded as being within the scope of the claims of the present invention.

Claims (9)

인가되는 전원이 정상 전압값에 도달하기 전에 리셋 신호를 생성하는 파워-온 리셋 회로에 있어서,
서로 다른 위상에서 동작하는 두 개의 클럭 신호(CLK0, CLK1)를 생성하는 이상(異相) 클럭 생성기와,
상기 이상 클럭 생성기로부터 출력되는 두 개의 클럭 신호(CLK0, CLK1)를 각각 제어신호로 동작되는 스위치드 캐패시터(switched capacitor)를 포함하는 파워-온 감지용 딜레이 회로부와,
상기 파워-온 감지용 딜레이 회로부의 출력단과 연결되며, 리셋 신호를 트리거 생성하는 쉬미트 트리거를 포함하는 것을 특징으로 하는 스위치 캐패시터를 이용한 파워-온 리셋 회로.
A power-on reset circuit for generating a reset signal before an applied power supply reaches a normal voltage value,
An anomalous phase clock generator for generating two clock signals CLK0 and CLK1 operating in different phases,
A delay circuit part for detecting a power-on state, the delay circuit part including a switched capacitor operated by a control signal of two clock signals (CLK0, CLK1) output from the abnormal clock generator;
And a shim trigger connected to an output terminal of the power-on delay circuit for triggering a reset signal.
제 1항에 있어서,
상기 파워-온 감지용 딜레이 회로부의 출력단과 공급전원 사이에 구비되는 급속 방전 회로부를 더 포함하는 것을 특징으로 하는 스위치 캐패시터를 이용한 파워-온 리셋 회로.
The method according to claim 1,
Further comprising a rapid discharge circuit part provided between an output terminal of the power-on delay circuit part and a power supply.
제 1항에 있어서,
파워-온 감지용 딜레이 회로부는
상기 이상 클럭 생성기에서 출력되는 클럭 신호(CLK0)에 의해 동작되는 제1스위치소자와,
상기 이상 클럭 생성기에서 출력되는 클럭 신호(CLK1)에 의해 동작되며, 상기 제1스위치소자의 출력단에 설치되는 제2스위치소자와,
상기 제1스위치소자의 출력단과 접지 사이에 설치되는 제1캐패시터 및 상기 제2스위치소자의 출력단과 접지 사이에 설치되는 제2캐패시터를 포함하는 것을 특징으로 하는 스위치 캐패시터를 이용한 파워-온 리셋 회로.
The method according to claim 1,
The delay circuit for power-on detection
A first switch element operated by a clock signal (CLK0) output from the abnormal clock generator,
A second switch element which is operated by a clock signal (CLK1) output from the abnormal clock generator and is provided at an output terminal of the first switch element,
A first capacitor provided between an output terminal of the first switch element and the ground; and a second capacitor provided between the output terminal of the second switch element and the ground.
제 3항에 있어서,
상기 제1캐패시터 및 상기 제2캐패시터는 MOS 트랜지스터의 게이트 캐패시터로 형성하는 것을 특징으로 하는 스위치 캐패시터를 이용한 파워-온 리셋 회로.
The method of claim 3,
Wherein the first capacitor and the second capacitor are formed of a gate capacitor of a MOS transistor.
제 3항에 있어서,
상기 제1스위치소자의 단자 중에서 상기 제2스위치와 연결되는 단자를 제외한 나머지 단자는 공급전원(VDD)과 연결되는 것을 특징으로 하는 스위치 캐패시터를 이용한 파워-온 리셋 회로.
The method of claim 3,
And the other terminal of the first switch element is connected to the supply voltage V DD except the terminal connected to the second switch.
제 1항 내지 제 5항 중에서 선택된 어느 한 항의 스위치 캐패시터를 이용한 파워-온 리셋 회로를 포함하는 전자 장치.
An electronic device comprising a power-on reset circuit using the switch capacitor of any one of claims 1 to 5.
제 6항에 있어서,
상기 이상(異相) 클럭 생성기는 내부 클럭을 입력으로 사용하는 것을 특징으로 하는 파워-온 리셋 회로를 포함하는 전자 장치.
The method according to claim 6,
Wherein the phase clock generator uses an internal clock as an input. ≪ RTI ID = 0.0 > 31. < / RTI >
인가되는 전원이 정상 전압값에 도달하기 전에 리셋 신호를 생성하는 파워-온 리셋 방법에 있어서,
서로 다른 위상에서 동작하는 두 개의 클럭 신호(CLK0, CLK1)를 생성하는 제 1단계와,
상기 두 개의 클럭 신호(CLK0, CLK1)를 제어신호로 동작되는 스위치드 캐패시터(switched capacitor)와, 출력단에 구비되는 제2캐패시터를 이용하여 상기 제2캐패시터를 충전시키는 제2단계와,
상기 제2캐패시터가 일정한 레벨 이상의 전압으로 충전될 때 리셋 신호를 트리거시키는 제3단계를 포함하는 것을 특징으로 하는 파워-온 리셋 방법.
A power-on reset method for generating a reset signal before an applied power supply reaches a steady voltage value,
A first step of generating two clock signals (CLK0, CLK1) operating in different phases,
A second step of charging the second capacitor by using a switched capacitor operated by the two clock signals CLK0 and CLK1 as a control signal and a second capacitor provided at an output terminal;
And a third step of triggering a reset signal when the second capacitor is charged to a voltage above a certain level.
제 8항에 있어서,
상기 제2단계에서 상기 스위치드 캐패시터는
상기 클럭 신호(CLK0)에 의해 동작되는 제1스위치소자와,
상기 클럭 신호(CLK1)에 의해 동작되며, 상기 제1스위치소자의 출력단에 설치되는 제2스위치소자 및
상기 제1스위치소자의 출력단과 접지 사이에 설치되는 제1캐패시터를 포함하는 것을 특징으로 하는 파워-온 리셋 방법.9. The method of claim 8,
In the second step, the switched capacitor
A first switch element operated by the clock signal (CLK0)
A second switch element operated by the clock signal CLK1 and provided at an output terminal of the first switch element,
And a first capacitor provided between an output terminal of the first switch element and a ground.
KR1020140002157A 2014-01-08 2014-01-08 Power-on reset circuit using a switched capacitor and electronic device with the same KR20150082777A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140002157A KR20150082777A (en) 2014-01-08 2014-01-08 Power-on reset circuit using a switched capacitor and electronic device with the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140002157A KR20150082777A (en) 2014-01-08 2014-01-08 Power-on reset circuit using a switched capacitor and electronic device with the same

Publications (1)

Publication Number Publication Date
KR20150082777A true KR20150082777A (en) 2015-07-16

Family

ID=53884698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140002157A KR20150082777A (en) 2014-01-08 2014-01-08 Power-on reset circuit using a switched capacitor and electronic device with the same

Country Status (1)

Country Link
KR (1) KR20150082777A (en)

Similar Documents

Publication Publication Date Title
US7057427B2 (en) Power on reset circuit
Le et al. A long reset-time power-on reset circuit with brown-out detection capability
US6181173B1 (en) Power-on reset circuit
CN105703748B (en) Method and apparatus for an under-voltage detector
US6288584B1 (en) Zero standby-current power-on reset circuit with Schmidt trigger sensing
KR100593565B1 (en) Power-on detection and enabling circuit with very fast detection of power-off
US6388479B1 (en) Oscillator based power-on-reset circuit
US11296691B2 (en) Power-on reset circuit with reset transition delay
EP3154199B1 (en) A new power-on reset circuit
EP2717468A1 (en) Area efficient single capacitor CMOS relaxation oscillator
US7498848B2 (en) System and method for monitoring clock signal in an integrated circuit
US20190393868A1 (en) External and dual ramp clock synchronization
CN108111150B (en) Power-on reset circuit, integrated circuit and EEPROM system
JP2004318748A (en) Clock signal detection circuit and semiconductor integrated circuit using it
CN109417387B (en) Power-on checker and method for monitoring an integrated circuit for a correct power-on sequence
CN116015267A (en) Power-on and power-off reset method and device for protecting chip low-voltage device
US20190372561A1 (en) Power- and area-efficient clock detector
KR20150082777A (en) Power-on reset circuit using a switched capacitor and electronic device with the same
US8004321B2 (en) Method of implementing power-on-reset in power switches
CN113489473B (en) Frequency generation device and frequency generation method
US8872564B2 (en) Semiconductor device
Chen et al. A low power and fast wake up circuit
Seong Compact Power-on Reset Circuit Using a Switched Capacitor
JPH07303035A (en) Voltage on reset circuit
CN106982052B (en) Power-on reset circuit and electronic device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application