KR20150078917A

KR20150078917A - Organic light emitting diode display device

Info

Publication number: KR20150078917A
Application number: KR1020130168770A
Authority: KR
Inventors: 윤성욱
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-12-31
Filing date: 2013-12-31
Publication date: 2015-07-08
Also published as: KR102138690B1

Abstract

Disclosed is an organic electroluminescent display device. The disclosed organic electroluminescent display device comprises: a substrate divided into a display area and a non-display area; a first link wiring formed on the non-display area of the substrate; a first interlayer insulation film formed on the whole surface of the substrate on the first link wiring; a power connecting wiring formed on the first interlayer insulation film; a second interlayer insulation film formed on the whole surface of the substrate on the power connecting wiring; and a second link wiring formed on the second interlayer insulation film. According to the present invention, the organic electroluminescent display device secures the capacitance of a storage capacitor on the display area and can implement high resolution. Also, the organic electroluminescent display device reduces the deviation of a parasitic capacitor on the non-display area, thereby reducing the signal delay deviation between link wirings and improving image quality.

Description

유기전계발광 표시장치{Organic light emitting diode display device}[0001] The present invention relates to an organic light emitting diode display device,

본 발명은 유기전계발광 표시장치에 관한 것으로, 보다 구체적으로는 기생 커패시터의 편차를 개선하여 신호 지연을 방지하고 고해상도를 구현할 수 있는 유기전계발광 표시장치에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an organic light emitting display device, and more particularly, to an organic light emitting display device capable of improving a deviation of a parasitic capacitor to prevent a signal delay and realizing a high resolution.

최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.In recent years, as the information age has come to a full-fledged information age, a display field for visually expressing electrical information signals has been rapidly developed. In response to this, various flat panel display devices having excellent performance of thinning, light weight, Flat Display Device) has been developed to replace CRT (Cathode Ray Tube).

이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD,Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.Specific examples of such flat panel display devices include a liquid crystal display device (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD) A plasma display panel (PDP), a field emission display (FED), an electroluminescence display (ELD), and an electro-wetting display (EWD) And the like. In general, a flat panel display panel, which realizes images, is an essential component. The flat panel display panel includes a pair of substrates bonded together with an intrinsic light emitting material or a polarizing material layer therebetween.

이러한 평판표시장치 중 하나인 유기전계발광 표시장치(Organic light emitting diode display device)는 자발광소자인 유기발광소자를 포함하므로, 비발광소자인 액정표시장치에 사용되는 별도의 광원이 필요하지 않기 때문에 경량 박형이 가능하다. 또한, 액정표시장치에 비해 시야각 및 대비비가 우수하며, 소비전력 측면에서도 유리하며, 직류 저전압 구동이 가능하고, 응답속도가 빠르며, 내부 구성요소가 고체이기 때문에 외부충격에 강하고, 사용 온도범위도 넓은 장점을 가지고 있다.Since an organic light emitting diode (OLED) display device, which is one of such flat panel display devices, includes an organic light emitting element that is a self light emitting element, a separate light source used in a liquid crystal display It is lightweight and thin. In addition, it has superior viewing angle and contrast ratio compared with liquid crystal display devices, is advantageous in terms of power consumption, can be driven by DC low voltage, has a quick response speed, is resistant to external impacts due to its solid internal components, It has advantages.

상기 유기발광소자는 유리 기판 위에 ITO 등으로 이루어진 양극(anode)과 알루미늄(Al) 등으로 이루어진 음극(cathode) 사이에 유기물로 형성된 유기발광층을 증착하여 전기장을 가함으로 빛을 내는 소자이다. 상기 유기 발광 소자의 양극과 음극 사이에 전압을 인가하면, 양극으로부터 정공이 주입되고, 음극으로부터 전자가 주입된 후, 각각 이동을 통해 발광층에서 만나 엑시톤(exiton)을 생성한다. 유기전계발광 표시장치는 상기 생성된 엑시톤(exiton)이 기저상태로 떨어지면서 방출되는 빛을 이용할 수 있다.The organic light emitting diode is a device for emitting light by depositing an organic light emitting layer formed of an organic material between an anode made of ITO or the like and a cathode made of aluminum or the like on a glass substrate and applying an electric field thereto. When a voltage is applied between the anode and the cathode of the organic light emitting diode, holes are injected from the anode, electrons are injected from the cathode, and then excitons are generated in the light emitting layer through migration. The organic light emitting display may use light emitted when the generated excitons fall to a ground state.

종래 유기전계발광 표시장치는 표시영역과 비표시영역으로 구분되며, 상기 표시영역에는 다수의 박막 트랜지스터를 포함한다. 이때, 상기 다수의 박막 트랜지스터 중 구동 박막 트랜지스터의 문턱전압 편차에 기인하여 화소들 간에 휘도가 불균일하게 형성될 수 있다. 화소들 간 구동 박막 트랜지스터의 문턱전압 편차를 보상하기 위해, 각 화소마다 전압보상 또는 전류보상회로(예를 들어 4개의 트랜지스터와 1개의 커패시터(4T1C), 4개의 트랜지스터와 2개의 커패시터(4T2C), 5개의 트랜지스터와 2개의 커패시터(5T2C), 6개의 트랜지스터와 1개의 커패시터(6T1C), 6개의 트랜지스터와 2개의 커패시터(6T2C))를 갖는 보상화소 구조가 제안되고 있다.Conventional organic light emitting display devices are divided into a display region and a non-display region, and the display region includes a plurality of thin film transistors. At this time, the brightness among the plurality of thin film transistors may be nonuniform due to the threshold voltage deviation of the driving thin film transistor. (For example, four transistors and one capacitor 4T1C, four transistors and two capacitors 4T2C, and four transistors) for compensating the threshold voltage deviation of the driving thin film transistors between the pixels, A compensation pixel structure having five transistors and two capacitors (5T2C), six transistors and one capacitor (6T1C), six transistors and two capacitors (6T2C)) is proposed.

그러나, 보상화소 구조는 보상 기능을 수행하기 위해 많은 수의 소자(예를 들어 전술한 4개의 트랜지스터와 1개의 커패시터(4T1C), 4개의 트랜지스터와 2개의 커패시터(4T2C), 5개의 트랜지스터와 2개의 커패시터(5T2C), 6개의 트랜지스터와 1개의 커패시터(6T1C), 6개의 트랜지스터와 2개의 커패시터(6T2C))들을 구비해야 한다. 이로 인해, 고해상도의 표시장치로 갈수록 화소의 크기가 줄어들어 소자와 커패시터가 한 화소내에 형성되지 못하는 문제점이 있다. 특히, 커패시터는 표시장치를 구동하기 위해서 일전한 정전용량이 확보되어야 하는데, 정전용량을 확보하기 위해서는 어느 정도 이상의 면적이 반드시 필요하게 된다. 즉, 종래의 보상화소 구조는 커패시터의 정전용량을 확보하면서 고해상도의 표시장치를 구현하기에 적합하지 않은 문제점이 있다.
However, the compensation pixel structure has a large number of elements (for example, four transistors and one capacitor (4T1C), four transistors and two capacitors (4T2C), five transistors and two A capacitor 5T2C, six transistors and one capacitor 6T1C, six transistors and two capacitors 6T2C). As a result, the size of the pixel is reduced toward a high-resolution display device, so that a device and a capacitor can not be formed in one pixel. Particularly, in order to drive a display device, a capacitor needs to secure a certain electrostatic capacity. To secure a capacitance, a certain area or more is necessarily required. That is, the conventional compensation pixel structure is not suitable for realizing a high-resolution display device while securing the capacitance of the capacitor.

본 발명은 표시영역에서 스토리지 커패시터의 정전용량을 확보하고, 고해상도를 구현할 수 있는 유기전계발광 표시장치를 제공하는데 그 목적이 있다.An object of the present invention is to provide an organic light emitting display capable of realizing a high resolution by securing a capacitance of a storage capacitor in a display area.

또한, 본 발명은 비 표시영역에서 기생 커패시터의 편차를 개선하여 링크 배선 간의 신호 지연 편차를 개선하고 화질 품위를 향상시키는 유기전계발광 표시장치를 제공하는데 다른 목적이 있다.
It is another object of the present invention to provide an organic electroluminescent display device which improves deviation of parasitic capacitors in a non-display region, improves signal delay deviation between link wirings, and improves image quality.

상기와 같은 종래 기술의 과제를 해결하기 위한 본 발명의 유기전계발광 표시장치는, 표시영역과 비표시영역으로 구분되는 기판; 상기 기판의 비표시영역 상에 형성된 제1링크배선; 상기 제1링크배선 상에서 기판 전면에 형성된 제1층간절연막; 상기 제1층간절연막 상에 형성된 전원연결배선; 상기 전원연결배선 상에서 기판 전면에 형성된 제2층간절연막; 상기 제2층간절연막 상에 형성된 제2링크배선을 포함하는 것을 특징으로 한다.
According to an aspect of the present invention, there is provided an organic light emitting display including: a substrate divided into a display region and a non-display region; A first link wiring formed on a non-display area of the substrate; A first interlayer insulating film formed on the entire surface of the substrate on the first link wiring; A power supply connection wiring formed on the first interlayer insulating film; A second interlayer insulating film formed on the entire surface of the substrate on the power connection wiring; And a second link wiring formed on the second interlayer insulating film.

본 발명에 따른 유기전계발광 표시장치는, 표시영역에서 스토리지 커패시터의 정전용량을 확보하고, 고해상도를 구현할 수 있는 제 1 효과가 있다.The organic electroluminescent display device according to the present invention has the first effect of securing the capacitance of the storage capacitor in the display region and realizing a high resolution.

또한, 본 발명에 따른 유기전계발광 표시장치는, 비 표시영역에서 기생 커패시터의 편차를 개선하여 링크 배선 간의 신호 지연 편차를 개선하고 화질 품위를 향상시키는 제 2 효과가 있다.
Further, the organic electroluminescent display device according to the present invention has a second effect of improving the deviation of the parasitic capacitor in the non-display area, improving the signal delay deviation between the link wirings, and improving the image quality.

도 1은 본 발명에 따른 유기전계발광 표시장치의 평면도를 도시한 도면이다.
도 2는 본 발명에 따른 유기전계발광 표시장치의 일 화소영역을 등가적으로 나타내는 등가회로도이다.
도 3은 본 발명에 따른 유기전계발광 표시장치의 일 화소영역의 단면도를 도시한 도면이다.
도 4는 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 평면도이다.
도 5는 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 단면도이다.
도 6은 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 평면도이다.
도 7은 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 단면도이다.1 is a plan view of an organic light emitting display device according to the present invention.
2 is an equivalent circuit diagram equivalent to one pixel region of an organic light emitting display according to the present invention.
3 is a cross-sectional view of one pixel region of an organic light emitting display according to the present invention.
4 is an enlarged plan view of a part of a non-display area of an organic light emitting display according to the present invention.
5 is an enlarged cross-sectional view of a part of a non-display region of an organic light emitting display according to the present invention.
6 is an enlarged plan view of a part of a non-display area of an organic light emitting display according to the present invention.
7 is an enlarged cross-sectional view of a part of a non-display area of an organic light emitting display according to the present invention.

이하, 본 발명의 실시예들은 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 또한 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. The following embodiments are provided by way of example so that those skilled in the art can fully understand the spirit of the present invention. Therefore, the present invention is not limited to the embodiments described below, but may be embodied in other forms. Also, in the drawings, the size and thickness of the device may be exaggerated for convenience. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명에 따른 유기전계발광 표시장치의 평면도를 도시한 도면이다.1 is a plan view of an organic light emitting display device according to the present invention.

도 1을 참조하면, 본 발명의 유기전계발광 표시장치는 표시영역(P)과 비표시영역(L)으로 구분된다. 상기 표시영역은 다수의 화소영역으로 이루어진다. 상기 화소영역은 다수의 스캔배선과 데이터배선이 교차하여 정의된다.Referring to FIG. 1, the organic light emitting display device of the present invention is divided into a display region P and a non-display region L. The display region includes a plurality of pixel regions. The pixel region is defined by intersecting a plurality of scan lines and data lines.

상기 비표시영역(L)은 상기 표시영역(P)의 화소영역을 구동하는 구동부를 포함한다. 상기 구동부에는 타이밍 구동부(미도시)와 데이터 구동부(170) 등이 포함된다. 상기 데이터 구동부(170)에는 다수의 링크 배선이 연결된다. 상기 링크 배선은 제1링크배선(111)과 제2링크배선(141)으로 이루어 질 수 있다.The non-display area (L) includes a driver for driving a pixel area of the display area (P). The driving unit includes a timing driver (not shown) and a data driver 170. The data driver 170 is connected to a plurality of link wirings. The link wiring may include a first link wiring 111 and a second link wiring 141.

즉, 본 발명에 따른 유기전계발광 표시장치는 듀얼 링크(dual link) 구조를 적용함에 따라 동일한 수의 링크 배선을 기존보다 적은 폭에 설계할 수 있어 유기전계발광 표시장치의 베젤 폭을 감소시킬 수 있게 된다. 상기 제1링크배선(111)과 제2링크배선(141)은 서로 다른 층에 형성될 수 있다.That is, according to the organic light emitting display device of the present invention, since the dual link structure is applied, the same number of link wirings can be designed to have a smaller width than the conventional one, and the width of the bezel of the organic light emitting display device can be reduced . The first link wiring 111 and the second link wiring 141 may be formed on different layers.

이를 확대하여 도시한 도면들을 참조하여 자세히 검토하면 다음과 같다.This will be described in detail with reference to the drawings.

도 2는 본 발명에 따른 유기전계발광 표시장치의 일 화소영역을 등가적으로 나타내는 등가 회로도이다.2 is an equivalent circuit diagram equivalent to one pixel region of an organic light emitting display according to the present invention.

도 2를 참조하면, 표시영역에 형성된 다수의 화소영역 중 하나의 화소영역에서의 등가 회로도를 도시한다. 도시한 바와 같이, 스캔배선(SCAN), 센싱배선(SEN), 데이터배선(DL), 전원배선(Vdd) 및 기준전압배선(Vref)이 배치된다. 상기 각각의 배선들은 비표시영역(도 1 참고, L)으로 연장되도록 형성될 수 있다.Referring to Fig. 2, there is shown an equivalent circuit diagram in one pixel region among a plurality of pixel regions formed in the display region. As shown in the drawing, the scan wiring SCAN, the sensing wiring SEN, the data wiring DL, the power supply wiring Vdd, and the reference voltage wiring Vref are arranged. Each of the wirings may be formed to extend to a non-display region (see FIG. 1, L).

스캔배선(SCAN)과 데이터배선(DL)은 서로 교차하여 화소영역(P)을 정의한다. 스캔배선(SCAN)과 이격하며 센싱배선(SEN)이 배치되고, 데이터배선(DL)과 이격하며 기준전압배선(Vref)과 전원배선(Vdd)이 배치된다.The scan line SCAN and the data line DL intersect with each other to define the pixel region P. [ The sensing wiring SEN is disposed apart from the scan wiring SCAN and the reference voltage wiring Vref and the power supply wiring Vdd are disposed apart from the data wiring DL.

화소영역에는 다수의 트랜지스터, 예를 들면 제1 내지 제3트랜지스터(T1, T2, T3)와, 커패시터(C)와 유기발광다이오드(E)가 구성될 수 있다. 여기서, 제1 내지 제3트랜지스터(T1, T2, T3)를 P타입의 트랜지스터가 사용되는 것을 예로 설명한다. 한편, N타입의 트랜지스터가 제1 내지 제3트랜지스터(T1, T2, T3)로서 사용될 수 있음은 당업자에게 있어 자명하고, 더욱이 제1 내지 제3트랜지스터(T1, T2, T3) 중 일부에 대해서는 P타입의 트랜지스터를 사용하고 나머지에 대해서는 N타입의 트랜지스터를 사용할 수 있음은 당업자에게 자명하다.A plurality of transistors, for example, first to third transistors T1, T2, and T3, a capacitor C, and an organic light emitting diode E may be formed in the pixel region. Here, the first to third transistors T1, T2 and T3 are P-type transistors. It will be apparent to those skilled in the art that an N-type transistor can be used as the first to third transistors T1, T2 and T3, and furthermore, for some of the first to third transistors T1, T2 and T3, Type transistor and the N type transistor can be used for the rest.

제1트랜지스터(T1)는 스위칭 트랜지스터의 기능을 할 수 있다. 제1트랜지스터(T1)의 게이트전극은 스캔배선(SCAN)에 연결될 수 있고, 제1트랜지스터(T1)의 소스전극은 데이터배선(DL)에 연결될 수 있다. 또한 제1트랜지스터(T1)의 드레인전극은 커패시터(C)의 제1전극과 연결될 수 있다. 여기서, 제1트랜지스터(T1)와 커패시터(C)의 접점을 제1노드(N1)라고 칭한다.The first transistor T1 may function as a switching transistor. The gate electrode of the first transistor T1 may be connected to the scan line SCAN and the source electrode of the first transistor T1 may be connected to the data line DL. The drain electrode of the first transistor Tl may be connected to the first electrode of the capacitor C. Here, the contact point of the first transistor T1 and the capacitor C is referred to as a first node N1.

제2트랜지스터(T2)는 구동 트랜지스터로서 기능할 수 있다. 제2트랜지스터(T2)의 게이트전극은 제1노드(N1)을 통해 커패시터(C)의 제1전극과 제1트랜지스터(T1)의 드레인전극과 연결될 수 있고, 소스전극은 전원배선(Vdd)과 연결될 수 있다. 또한, 제2트랜지스터(T2)의 드레인전극은 유기발광다이오드(E)의 애노드전극에 연결될 수 있다.The second transistor T2 can function as a driving transistor. The gate electrode of the second transistor T2 may be connected to the first electrode of the capacitor C and the drain electrode of the first transistor T1 through the first node N1 and the source electrode may be connected to the power supply line Vdd Can be connected. Also, the drain electrode of the second transistor T2 may be connected to the anode electrode of the organic light emitting diode E.

제3트랜지스터(T3)는 샘플링 트랜지스터의 기능을 할 수 있다. 제3트랜지스터(T3)의 게이트전극은 센싱배선(SEN)에 연결될 수 있고, 소스전극은 기준전압배선(Vref)에 연결될 수 있다. 또한 제3트랜지스터(T3)의 드레인전극은 커패시터(C)의 제2전극과 연결될 수 있다. 여기서, 제3트랜지스터(T3)와 커패시터(C)의 접점을 제2노드(N2)라고 칭한다.The third transistor T3 may function as a sampling transistor. The gate electrode of the third transistor T3 may be connected to the sensing wiring SEN and the source electrode thereof may be connected to the reference voltage wiring Vref. The drain electrode of the third transistor T3 may be connected to the second electrode of the capacitor C. [ Here, the contact point of the third transistor T3 and the capacitor C is referred to as a second node N2.

커패시터(C)는 스토리지 커패시터의 기능을 할 수 있다. 커패시터(C)의 제1전극은 제1노드(N1)에 연결되고, 제2전극은 제2노드(N2)에 연결될 수 있다.The capacitor C may function as a storage capacitor. The first electrode of the capacitor C may be connected to the first node N1 and the second electrode may be connected to the second node N2.

제3트랜지스터(T3)의 드레인전극과 커패시터(C)의 제2전극은 제2노드(N2)를 통해 제2트랜지스터(T2)의 드레인전극과 연결되고 유기발광다이오드(E)의 애노드전극과 연결될 수 있다.The drain electrode of the third transistor T3 and the second electrode of the capacitor C are connected to the drain electrode of the second transistor T2 through the second node N2 and are connected to the anode electrode of the organic light emitting diode E .

전술한 바와 같은 관계로, 제1 내지 제3트랜지스터(T1, T2, T3)와 커패시터(C)와, 유기발광다이오드(E)가 서로 연결되어, 화소영역(P)에 입력되는 다수의 신호들을 통해 동작하고 빛을 발광하게 된다.The first to third transistors T1, T2 and T3, the capacitor C and the organic light emitting diode E are connected to each other so that a plurality of signals inputted to the pixel region P And emits light.

이하 전술한 바와 같은 구성요소들의 기능에 대해 상세히 살펴본다.Hereinafter, the functions of the above-described components will be described in detail.

제1 및 제3트랜지스터 (T1, T3)는 제1시간구간(예를 들어 초기화구간)에서 스캔배선(SCAN)을 통해 턴-온 전압이 인가되고, 센싱배선(SEN)을 통해 턴-온전압이 인가되어, 그에 따라 제1, 제3트랜지스터(T1, T3)는 턴-온된다. 이 때, 제1 및 제3트랜지스터, (T1, T3)가 P타입인 경우 로우레벨전압 또는 부극성전압이 턴-온 전압으로 사용될 수 있다.The first and third transistors T1 and T3 are applied with a turn-on voltage through a scan line SCAN in a first time period (e.g., an initialization period) And the first and third transistors T1 and T3 are turned on accordingly. At this time, when the first and third transistors (T1, T3) are P type, a low level voltage or a negative voltage may be used as the turn-on voltage.

이에 따라, 제1트랜지스터(T1)의 드레인전극과 제2트랜지스터(T2)의 게이트전극 및 커패시터(C)의 접점인 제1노드(N1)는 데이터전압에 대응되는 전압을 가지며, 제2트랜지스터(T2)의 드레인전극과, 커패시터(C)와 발광다이오드(E)의 접점인 제2노드(N2)는 초기전압을 갖는다.The first node N1 which is a contact between the drain electrode of the first transistor T1 and the gate electrode of the second transistor T2 and the capacitor C has a voltage corresponding to the data voltage, T2 and the second node N2 which is the contact point between the capacitor C and the light emitting diode E have an initial voltage.

이후, 제2시간구간(예를 들어 센싱구간)에서 스캔배선(SCAN)을 통해 턴-오프 전압이 인가되고, 센싱배선(SEN)을 통해 턴-온 전압이 인가되어, 그에 따라 제1트랜지스터(T1)는 턴-오프되고, 제3트랜지스터(T3)는 턴-온 상태가 유지된다.Thereafter, a turn-off voltage is applied through the scan line SCAN in a second time period (for example, a sensing period), a turn-on voltage is applied through the sensing line SEN, T1 are turned off, and the third transistor T3 is kept in a turned-on state.

이에 따라, 제1노드(N1)는 플로팅(floating)되고, 제2노드(N2)에는 제2트랜지스터(T2)를 흐르는 전류에 의하여 전하가 축적되어 전압이 상승하며, 이러한 제2노드(N2)의 전압 상승은 제2트랜지스터(T2)가 턴-오프 될 때까지 지속된다. The first node N1 is floating and the second node N2 is charged by the current flowing through the second transistor T2 so that the voltage of the second node N2 increases. The voltage rise of the second transistor T2 is continued until the second transistor T2 is turned off.

따라서, 제2노드(N2)는 제2트랜지스터(T2)가 턴-오프 될 때의 전압, 즉 데이터전압에서 제2트랜지스터(T2)의 문턱전압을 뺀 값에 대응되는 전압이 되며, 턴-온 된 제3트랜지스터(T3)에 연결된 초기화배선(Vref) 역시 이와 동일한 전압이 되며, 이 전압은 데이터구동부에 저장된다. Accordingly, the second node N2 is a voltage corresponding to a voltage obtained by subtracting the threshold voltage of the second transistor T2 from the voltage when the second transistor T2 is turned off, that is, the data voltage, The initialization wiring Vref connected to the third transistor T3 becomes the same voltage, and this voltage is stored in the data driver.

이후, 제3시간구간(예를 들어 종료구간)에서 스캔배선(SCAN)과 센싱배선(SEN)은 턴-오프 전압을 가지며, 이에 따라 제1, 제3트랜지스터(T1, T3)는 턴-오프 된다. The scan line SCAN and the sense line SEN have a turn-off voltage in the third time period (for example, the end period), so that the first and third transistors T1 and T3 are turned off do.

이에 따라, 데이터구동부에 저장되어 있는 전압(즉, 데이터신호-문턱전압)이 아날로그-디지털 변환기(미도시)로 전달되어 이에 대응되는 센싱데이터가 생성된다. 이러한 센싱데이터를 이용하여 제2트랜지스터(T2)의 열화를 보상할 수 있다.Accordingly, the voltage (i.e., the data signal-threshold voltage) stored in the data driver is transferred to the analog-to-digital converter (not shown), and the corresponding sensing data is generated. The deterioration of the second transistor T2 can be compensated by using the sensing data.

이하, 도면을 참조하여, 본 발명에 따른 유기전계발광 표시장치의 특징적인 부분인 제1커패시터가 제2트랜지스터와 중첩되는 단면구조를 설명한다.Hereinafter, a cross-sectional structure in which a first capacitor, which is a characteristic part of an organic light emitting display according to the present invention, overlaps with a second transistor will be described with reference to the drawings.

도 3은 본 발명에 따른 유기전계발광 표시장치의 일 화소영역의 단면도를 도시한 도면이다. 3 is a cross-sectional view of one pixel region of an organic light emitting display according to the present invention.

도 3을 참조하면, 본 발명에 따른 유기전계발광 표시장치는 투명한 유기 또는 플라스틱 등의 절연물질로 이루어진 기판(100) 상에 전면으로 무기절연물질 예를 들면 산화실리콘(SiO2) 또는 질화실리콘(SiNX)으로 버퍼층(102)이 형성되고, 버퍼층(102) 상에 제1액티브층(미도시), 제2액티브층(113a) 및 제3액티브층(115a)이 형성된다. 이 때, 각 액티브층(미도시, 113a, 115a)은 비정질 실리콘, 다결정질 실리콘 및 산화물 반도체 등으로 형성될 수 있다.3, an organic light emitting display device according to the present invention includes a substrate 100 made of an insulating material such as transparent organic or plastic, an inorganic insulating material such as silicon oxide (SiO2) or silicon nitride (SiNX And a first active layer (not shown), a second active layer 113a, and a third active layer 115a are formed on the buffer layer 102. The first active layer (not shown) At this time, each of the active layers (not shown) 113a and 115a may be formed of amorphous silicon, polycrystalline silicon, an oxide semiconductor, or the like.

상기 각 액티브층(미도시, 113a, 115a)은 양측면으로 고농도의 불순물 이온이 도핑된 제1드레인영역(112a), 제2드레인영역(114a) 및 제3드레인영역(114a)으로 구성된다. 이때, 제2드레인영역(114a)과 제3드레인영역(114a)은 명칭을 달리 하였지만 실제 동일영역으로 구성될 수 있다.Each of the active layers 113a and 115a includes a first drain region 112a, a second drain region 114a, and a third drain region 114a doped with a high concentration of impurity ions on both sides. At this time, although the second drain region 114a and the third drain region 114a have different names, they may actually be formed of the same region.

상기 각 액티브층(미도시, 113a, 115a) 상에 게이트절연막(110)이 형성된다. 또한, 상기 게이트절연막(110) 상에 각 액티브층(미도시, 113a, 115a)에 대응하여 제1게이트전극(미도시), 제2게이트전극(123a) 및 제3게이트전극(125a)이 형성된다. 또한, 게이트절연막(110) 상에 일방향으로 연장하는 스캔배선(도 2 참고, SCAN) 및 센싱배선(도 2 참고, SEN)이 형성된다. 이 때, 제3게이트전극(125a)은 센싱배선(도 2 참고, SEN)의 일부분으로 형성될 수 있다. A gate insulating layer 110 is formed on each of the active layers 113a and 115a. A first gate electrode (not shown), a second gate electrode 123a, and a third gate electrode 125a are formed on the gate insulating layer 110 in correspondence with the respective active layers (not shown) do. In addition, scan wiring (see FIG. 2, SCAN) and sensing wiring (see FIG. 2, SEN) extending in one direction are formed on the gate insulating film 110. At this time, the third gate electrode 125a may be formed as a part of the sensing wiring (see FIG. 2, SEN).

이때, 상기 제1게이트전극(미도시), 제2게이트전극(123a), 제3게이트전극(125a), 스캔배선(도 2 참고, SCAN) 및 센싱배선(도 2 참고, SEN)은 동일 물질로 상기 게이트 절연막(110) 상에서 함께 형성될 수 있다.The first gate electrode (not shown), the second gate electrode 123a, the third gate electrode 125a, the scan wiring (see FIG. 2, SCAN), and the sensing wiring (see FIG. 2, SEN) May be formed on the gate insulating film 110 together.

상기 각 게이트전극(123a, 125a)과 스캔배선과 센싱배선(도 2 참고, SCAN, SEN) 상부로 제1층간절연막(120)이 형성된다. 이때, 제1층간절연막(120)은 제1드레인영역(112a), 제2게이트전극(123a) 및 제2, 제3드레인영역(114a)을 각각 노출시키는 제1, 제2, 제3콘택홀(CH1, CH2, CH3)을 구비한다.A first interlayer insulating film 120 is formed on each of the gate electrodes 123a and 125a, the scan wiring and the sensing wiring (see FIG. 2, SCAN, SEN). At this time, the first interlayer insulating film 120 has first, second, and third contact holes 130a and 130b exposing the first drain region 112a, the second gate electrode 123a, and the second and third drain regions 114a, respectively. (CH1, CH2, CH3).

상기 제1층간절연막(120) 상에 제1콘택홀(CH1)을 통해 제2, 제3드레인영역(114a)에 접촉하는 제2드레인전극(133b) 및 제3드레인전극(135b)이 형성된다. 또한, 제1층간절연막(120) 상에 제2콘택홀(CH2)을 통해 제2게이트전극(123a)과 제1드레인영역(112a)에 접촉하는 제1연결패턴(133d)이 형성된다. 이때, 제1연결패턴(133d)은 제1드레인전극(미도시)과 연결되도록 형성된다. A second drain electrode 133b and a third drain electrode 135b which are in contact with the second and third drain regions 114a are formed on the first interlayer insulating film 120 through the first contact hole CH1 . A first connection pattern 133d is formed on the first interlayer insulating film 120 to contact the second gate electrode 123a and the first drain region 112a through the second contact hole CH2. At this time, the first connection pattern 133d is formed to be connected to the first drain electrode (not shown).

한편, 도시하지 않았지만, 각각의 액티브층과 접촉하는 각각의 소스 및 드레인전극이 형성된다. 즉, 상기 제1층간절연막(120) 상에는 상기 제2드레인전극(133b)과 이격하여 채널을 이루는 제2소스전극(미도시), 제3드레인전극(135b)과 이격하여 채널을 이루는 제3소스전극(미도시), 제1드레인전극(미도시) 및 상기 제1드레인전극(미도시)과 이격하여 채널을 이루는 제1소스전극(미도시)이 형성된다.On the other hand, although not shown, respective source and drain electrodes in contact with the respective active layers are formed. That is, on the first interlayer insulating film 120, a second source electrode (not shown) which is separated from the second drain electrode 133b by a channel, a third source electrode (not shown) spaced apart from the third drain electrode 135b, A first source electrode (not shown) is formed, which is spaced apart from an electrode (not shown), a first drain electrode (not shown) and the first drain electrode (not shown).

또한, 도시하지는 않았지만, 제1층간절연막(120) 상으로 스캔배선(도 2 참고, Scan)과 교차하여 화소영역을 정의하는 데이터배선(도 2 참고, DL)이 형성되어 있으며, 데이터배선(도 2 참고, DL)과 이격하며 전원전압을 인가하기 위한 전원배선(도 2 참고, Vdd)과 기준전압을 공급하는 기준전압배선(도 2 참고, Vref)이 형성되어 구비된다.2) is formed on the first interlayer insulating film 120 to intersect the scan lines (see FIG. 2, Scan) to define pixel regions (see FIG. 2, DL) 2) and a reference voltage wiring (refer to FIG. 2, Vref) for supplying a reference voltage and a power supply line for applying a power supply voltage (refer to FIG.

상기 제2드레인전극(133b), 제3드레인전극(135b) 및 제1연결패턴(133d)은 도전성을 갖는 금속으로 예를 들면, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, Ta 과 이들의 합금 중 적어도 하나의 단일층 또는 둘 이상의 이중층 구조로 형성될 수 있다. 또한, 상기 제1드레인전극(미도시), 제2드레인전극(133b), 제3드레인전극(135b), 제1소스전극(미도시), 제2소스전극(미도시), 제3소스전극(미도시), 제1연결패턴(133d), 데이터배선(도 2 참고, DL), 전원배선(도 2 참고, Vdd) 및 기준전압배선(도 2 참고, Vref)은 동일한 물질로 상기 제1층간절연막(120) 상에 형성될 수 있다.The second drain electrode 133b, the third drain electrode 135b and the first connection pattern 133d are made of a conductive metal such as Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, Ta, and alloys thereof, or may be formed of a single layer or two or more double-layer structures. In addition, the first source electrode (not shown), the second source electrode (not shown), the third source electrode (not shown), the second drain electrode 133b, the third drain electrode 135b, (See FIG. 2, reference numeral Vdd) and the reference voltage wiring (refer to FIG. 2, Vref) are formed of the same material as the first connection pattern 133d, the first connection pattern 133d, May be formed on the interlayer insulating film 120.

이 때, 제1액티브영역(미도시), 제1게이트전극(미도시), 제1소스전극(미도시) 및 제1드레인전극(미도시)는 제1 트랜지스터(T1)를 이루며, 제2액티브영역(113a), 제2게이트전극(123a), 제2소스전극(미도시) 및 제2드레인전극(133b)는 제2트랜지스터(T2)를 이루고, 제3액티브영역(115a), 제3게이트전극(125a), 제3소스전극(미도시) 및 제3드레인전극(135b)은 제3트랜지스터(T3)를 이룬다.At this time, the first transistor T1 is formed of a first active region (not shown), a first gate electrode (not shown), a first source electrode (not shown) and a first drain electrode (not shown) The active region 113a, the second gate electrode 123a, the second source electrode (not shown) and the second drain electrode 133b constitute the second transistor T2. The third active region 115a, The gate electrode 125a, the third source electrode (not shown), and the third drain electrode 135b constitute the third transistor T3.

이어서, 제2드레인전극(133b), 제3드레인전극(135b) 및 제1연결패턴(133d)을 덮으며 기판(100) 전면에 제2층간절연막(130)이 형성된다. 상기 제2층간절연막(130) 상에는 제2게이트전극(123a)과 중첩되고 제2드레인영역(114a) 일부와 중첩되며 제1커패시터전극(149a)이 형성된다. 이때, 상기 제1커패시터전극(149a)은 도전성을 갖는 Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, Ta 중 적어도 하나의 단일층 또는 둘 이상의 합금으로 형성할 수 있다.The second interlayer insulating layer 130 is formed on the entire surface of the substrate 100 so as to cover the second drain electrode 133b, the third drain electrode 135b and the first connection pattern 133d. A first capacitor electrode 149a is formed on the second interlayer insulating film 130 so as to overlap the second gate electrode 123a and partially overlap the second drain region 114a. At this time, the first capacitor electrode 149a may be formed of a single layer of at least one of conductive Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, .

상기 제1커패시터전극(149a)을 덮고 기판(100) 전면으로 제3층간절연막(140)이 형성된다. 이때, 상기 제2층간절연막(130)과 제3층간절연막(140)은 제1커패시터전극(149a)의 일부와 제2드레인전극(133b) 또는 제3드레인전극(135b)의 일부를 노출시키는 제4콘택홀(CH4)과, 제1연결패턴(133d)의 일부를 노출시키는 제5콘택홀(CH5)을 구비한다.A third interlayer insulating film 140 is formed on the entire surface of the substrate 100 so as to cover the first capacitor electrode 149a. The second interlayer insulating layer 130 and the third interlayer insulating layer 140 may be formed of a material that exposes a portion of the first capacitor electrode 149a and a portion of the second drain electrode 133b or the third drain electrode 135b. 4 contact hole CH4 and a fifth contact hole CH5 exposing a part of the first connection pattern 133d.

상기 제3층간절연막(140) 상에 상기 제4콘택홀(CH4)을 통해 제1커패시터전극(149a)과 제2드레인전극(133b) 또는 제3드레인전극(135b)과 접촉하는 제2연결패턴(151)이 형성된다. 또한, 상기 제3층간절연막(140) 상에 상기 제2연결패턴(151)과 소정간격 이격하여 제5콘택홀(CH5)을 통해 제1연결패턴(133d)과 접촉하는 제2커패시터전극(149b)이 형성되어 있다. 여기서, 제1커패시터전극(149a)와 제2커패시터전극(149b)은 스토리지 커패시터(Cst)를 형성한다. 즉, 상기 제2연결패턴(151)과 제2커패시터전극(149b)은 동일물질로 상기 제3층간절연막(140) 상에 형성될 수 있다.A second connection pattern 140a is formed on the third interlayer insulating film 140 to contact the first capacitor electrode 149a and the second drain electrode 133b or the third drain electrode 135b through the fourth contact hole CH4, (151) are formed. A second capacitor electrode 149b that is in contact with the first connection pattern 133d through the fifth contact hole CH5 is formed on the third interlayer insulating film 140 at a predetermined distance from the second connection pattern 151, Is formed. Here, the first capacitor electrode 149a and the second capacitor electrode 149b form a storage capacitor Cst. That is, the second connection pattern 151 and the second capacitor electrode 149b may be formed on the third interlayer insulating layer 140 using the same material.

본 발명은 제2게이트전극(123a)과 중첩되며, 제1드레인전극(미도시)부터 제3드레인전극(135b)의 사이에 해당하는 화소영역(P)에 걸쳐 스토리지 커패시터(Cst)가 형성되는 것을 특징으로 한다. 이 때, 스토리지 커패시터(Cst)는 스캔배선(도 2 참고, SCAN) 및 데이터배선(도 2 참고, DL)과 일부 중첩되며 형성 될 수 있다.The storage capacitor Cst is formed over the pixel region P between the first drain electrode (not shown) and the third drain electrode 135b, overlapping the second gate electrode 123a . At this time, the storage capacitor Cst may be partially overlapped with the scan line (see FIG. 2, SCAN) and the data line (see FIG. 2, DL).

이어서, 제2커패시터전극(149b)과 제2연결패턴(151)을 덮으며 기판(100) 전면으로 평탄화막(150)이 형성된다. 이때, 평탄화막(150)은 제2연결패턴(151)을 노출시키는 제6콘택홀(CH6)을 구비한다.The planarization layer 150 is formed on the entire surface of the substrate 100 so as to cover the second capacitor electrode 149b and the second connection pattern 151. At this time, the planarization layer 150 has a sixth contact hole CH6 exposing the second connection pattern 151. [

상기 평탄화막(150) 상에 제6콘택홀(CH6)을 통해 제2연결패턴(151)과 연결되는 애노드전극(161a)이 형성된다. 상기 애노드전극(161a)은 일함수 값이 비교적 큰 투명 도전성 물질, 예를 들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어질 수 있다.An anode electrode 161a connected to the second connection pattern 151 is formed on the planarization layer 150 through a sixth contact hole CH6. The anode electrode 161a may be made of a transparent conductive material having a relatively large work function value, for example, indium-tin-oxide (ITO) or indium-zinc-oxide (IZO).

또한, 애노드전극(161a)의 가장자리에 뱅크(160)가 형성되어 애노드전극(161a)의 중앙부를 노출시킨다. 노출된 애노드전극(161a) 상에 유기발광층(161b)이 형성된다. 이때, 유기발광층(161b)은 유기발광물질로 이루어진 단일층으로 구성될 수도 있으며, 또는 발광 효율을 높이기 위해 다중층 구조로 이루어질 수도 있다.In addition, a bank 160 is formed at the edge of the anode electrode 161a to expose the central portion of the anode electrode 161a. An organic light emitting layer 161b is formed on the exposed anode electrode 161a. At this time, the organic light emitting layer 161b may be formed of a single layer made of an organic light emitting material, or may have a multi-layer structure to enhance light emitting efficiency.

유기발광층(161b)이 다중층 구조를 이루는 경우, 애노드전극(161a)의 상부로부터 순차적으로 정공주입층(hole injection layer), 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer의 5중층 구조로 형성될 수도 있으며, 또는 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer) 및 전자주입층(electron injection layer)의 4중층 구조, 정공수송층(hole transporting layer), 발광층(emitting material layer), 전자수송층(electron transporting layer)의 3중층 구조로 형성될 수도 있다. When the organic light emitting layer 161b has a multilayer structure, a hole injection layer, a hole transporting layer, an emitting material layer, and an electron transporting layer are sequentially formed from the top of the anode electrode 161a a hole transporting layer, an emitting material layer, an electron transporting layer, and an electron injecting layer (e.g., a hole transporting layer, an electron transporting layer and an electron injection layer) a hole transporting layer, an emitting material layer, and an electron transporting layer, each of which has a three-layer structure of an electron injection layer.

상기 유기발광층(161b)의 상에 캐소드전극(161c)이 형성된다. 캐소드전극(161c)은 일함수 값이 비교적 낮은 금속물질, 예를 들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상의 물질로 이루어질 수 있다. 이때, 애노드전극(161a) 및 캐소드전극(161c)과 그 사이에 형성된 유기발광층(161b)은 유기발광다이오드(E)를 형성한다.A cathode electrode 161c is formed on the organic light emitting layer 161b. The cathode electrode 161c is formed of a metal material having a relatively low work function value such as aluminum (Al), aluminum alloy (AlNd), silver (Ag), magnesium (Mg), gold (Au), aluminum magnesium alloy Or a combination of two or more materials. At this time, the anode electrode 161a and the cathode electrode 161c and the organic light emitting layer 161b formed therebetween form an organic light emitting diode (E).

이로써, 본 발명의 유기발광다이오드 표시장치는 스토리지 커패시터(Cst)를 구동 트랜지스터 상부로 구동 트랜지스터와 중첩하도록 형성하는 것으로, 스토리지 커패시터(Cst)의 정전용량을 확보함과 동시에 유기발광다이오드 표시장치 표시영역을 확보하고, 고해상도를 구현할 수 있는 효과를 갖는다.Thus, the organic light emitting diode display device of the present invention is formed so that the storage capacitor Cst overlaps with the driving transistor over the driving transistor, thereby securing the capacitance of the storage capacitor Cst, And the high resolution can be realized.

도 4는 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 평면도이다. 4 is an enlarged plan view of a part of a non-display area of an organic light emitting display according to the present invention.

도 4를 참조하면, 표시영역(P)과 비표시영역(L)의 경계인 도 1의 A영역을 확대한 평면도이다. 상기 비표시영역(L)에는 다수의 링크 배선이 형성된다. 상기 다수의 링크 배선은 제1링크배선(111)과 제2링크배선(141)으로 형성될 수 있다.Referring to Fig. 4, it is an enlarged plan view of the area A in Fig. 1, which is the boundary between the display area P and the non-display area L. Fig. A plurality of link wirings are formed in the non-display area (L). The plurality of link wirings may be formed of the first link wirings 111 and the second link wirings 141.

상기 제1링크배선(111) 및 제2링크배선(141)은 표시영역(P)에서 연장된 배선(GL)과 연결되도록 형성된다. 상기 배선(GL)은 스캔배선(도 2 참고, SCAN) 또는 센싱배선(도 2 참고, SEN)일 수 있다. 상기 제1링크배선(111)은 상기 배선(GL)과 일체로 연결되도록 형성될 수 있다. 또한, 상기 제2링크배선(141)은 상기 배선(GL)과 콘택홀을 통해 연결되도록 형성될 수 있다.The first link wiring 111 and the second link wiring 141 are formed to be connected to the wiring GL extending in the display area P. The wiring GL may be a scan wiring (see FIG. 2, SCAN) or a sensing wiring (see FIG. 2, SEN). The first link wiring 111 may be integrally formed with the wiring GL. Also, the second link wiring 141 may be connected to the wiring line GL through a contact hole.

도 5는 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 단면도이다.5 is an enlarged cross-sectional view of a part of a non-display region of an organic light emitting display according to the present invention.

도 5를 참조하면, 도 4의 Ⅰ-Ⅰ' 단면도이며 상기 제1링크배선(111) 및 제2링크배선(141)과 배선(GL)의 연결부를 도시한 도면이다. 비표시영역(L)에서 기판(100)의 전면에 버퍼층(102)이 형성된다. 상기 버퍼층(102) 상에 게이트 절연막(110)이 형성되고, 상기 게이트 절연막(110) 상에 제1링크배선(111) 및 배선(GL)이 형성된다. 이때, 상기 버퍼층(102)과 게이트 절연막(110)은 표시영역(P)과 비표시영역(L)에서 동일하게 형성된다.5 is a cross-sectional view taken along the line I-I 'of FIG. 4, and shows connections between the first link interconnection 111 and the second link interconnection 141 and the interconnection line GL. The buffer layer 102 is formed on the entire surface of the substrate 100 in the non-display area L. A gate insulating layer 110 is formed on the buffer layer 102 and a first link wiring 111 and a wiring GL are formed on the gate insulating layer 110. At this time, the buffer layer 102 and the gate insulating layer 110 are formed in the display region P and the non-display region L in the same manner.

즉, 상기 배선(GL) 및 제1링크배선(111)은 게이트 절연막(110) 상인 동일층에서 동일물질로 형성될 수 있다. 이때, 상기 배선(GL)은 스캔배선(도 2 참고, SCAN) 또는 센싱배선(도 2 참고, SEN) 일 수 있다. 상기 스캔배선(도 2 참고, SCAN) 또는 센싱배선(도 2 참고, SEN)은 도 3에서 기재한 바와 같이, 표시영역(P)에 형성되는 제1게이트전극(미도시), 제2게이트전극(도 3 참고, 123a) 및 제3게이트전극(도 3 참고, 125a)과 동일 물질로 상기 게이트 절연막(110) 상에서 함께 형성될 수 있다. That is, the wiring GL and the first link wiring 111 may be formed of the same material in the same layer as the gate insulating film 110. At this time, the line GL may be a scan line (see FIG. 2, SCAN) or a sensing line (see FIG. 2, SEN). The scan wiring (see FIG. 2, SCAN) or the sensing wiring (see FIG. 2, SEN) includes a first gate electrode (not shown) formed in the display region P, (See FIG. 3, 123a) and the third gate electrode (see FIG. 3, 125a) on the gate insulating layer 110.

따라서, 상기 제1링크배선(111)은 표시영역(P)에 형성되는 다수의 게이트 전극과 스캔배선(SCAN)과 센싱배선(SEN)과 함께 동일물질로 동일층에서 형성될 수 있다. 특히, 상기 스캔배선(SCAN) 또는 센싱배선(SEN)과 일체로 형성될 수 있다.Therefore, the first link wirings 111 may be formed of the same material in the same layer together with a plurality of gate electrodes, a scan wiring SCAN, and a sensing wiring SEN formed in the display region P. In particular, it may be integrally formed with the scan line SCAN or the sensing line SEN.

상기 제1링크배선(111) 및 배선(GL) 상에 제1층간절연막(120) 및 제2층간절연막(130)이 적층되어 형성된다. 이때, 상기 제1층간절연막(120) 및 제2층간절연막(130)은 표시영역(P)과 비표시영역(L)에서 동일하게 형성된다.A first interlayer insulating film 120 and a second interlayer insulating film 130 are stacked on the first link wiring 111 and the wiring GL. At this time, the first interlayer insulating film 120 and the second interlayer insulating film 130 are formed in the display region P and the non-display region L in the same manner.

이후, 상기 제1층간절연막(120)과 제2층간절연막(130)은 상기 배선(GL)을 노출하는 콘택홀을 구비하도록 형성된다. 상기 콘택홀을 통해 제2링크배선(141)이 상기 배선(GL)과 접하도록 상기 제2층간절연막(130) 상에 형성된다. Then, the first interlayer insulating layer 120 and the second interlayer insulating layer 130 are formed to have a contact hole exposing the interconnection line GL. And the second interconnection line 141 is formed on the second interlayer insulating film 130 so as to be in contact with the interconnection line GL through the contact hole.

이때, 상기 제2링크배선(141)은 도 3을 참조하면, 표시영역(P)에서 제2층간절연막(130) 상에 형성되는 제1커패시터전극(149a)과 동일층에서 형성된다. 또한, 상기 제2링크배선(141)과 제1커패시터전극(149a)은 동일물질로 형성될 수 있다. Referring to FIG. 3, the second link wiring 141 is formed on the same layer as the first capacitor electrode 149a formed on the second interlayer insulating film 130 in the display region P. In addition, the second link wiring 141 and the first capacitor electrode 149a may be formed of the same material.

이어서, 상기 제2링크배선(141) 상에는 제3층간절연막(140)과 평탄화막(150)이 더 적층되어 형성될 수 있다. 상기 제3층간절연막(140)과 평탄화막(150)은 표시영역(P)과 비표시영역(L)에서 동일하게 형성된다.A third interlayer insulating layer 140 and a planarization layer 150 may be further formed on the second interconnection line 141. The third interlayer insulating film 140 and the planarization film 150 are formed in the same manner in the display region P and the non-display region L. [

즉, 본 발명에 따른 유기전계발광 표시장치는 듀얼 링크(dual link) 구조를 적용함에 따라 동일한 수의 링크 배선을 기존보다 적은 폭에 설계할 수 있다. 이로 인해, 유기전계발광 표시장치의 베젤 폭을 감소시킬 수 있다. 상기 제1링크배선(111)과 제2링크배선(141)은 교대로 반복되어 형성될 수 있으며, 서로 다른 층에 형성될 수 있다. 상기 제1링크배선(111)은 게이트절연막(110) 상에서 형성되고, 상기 제2링크배선(141)은 제2층간절연막(130) 상에서 형성된다.That is, since the organic light emitting display according to the present invention employs a dual link structure, the same number of link wirings can be designed to have a smaller width than conventional ones. Thus, the bezel width of the organic light emitting display device can be reduced. The first link wirings 111 and the second link wirings 141 may be alternately formed repeatedly and formed on different layers. The first link wiring 111 is formed on the gate insulating film 110 and the second link wiring 141 is formed on the second interlayer insulating film 130.

도 6은 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 평면도이다.6 is an enlarged plan view of a part of a non-display area of an organic light emitting display according to the present invention.

도 6을 참조하면, 도 1의 비표시영역(L)의 B영역을 확대한 평면도이다. 상기 B영역에서는 전원연결배선(131)이 일방향으로 연장되도록 형성되며, 상기 전원연결배선(131)은 제1링크배선(111) 및 제2링크배선(141)과 각각 중첩된다. Referring to Fig. 6, the B region of the non-display region L in Fig. 1 is enlarged. In the region B, a power connection wiring 131 is formed to extend in one direction, and the power connection wiring 131 overlaps with the first link wiring 111 and the second wiring wiring 141, respectively.

이로 인해, 상기 전원연결배선(131)과 제1링크배선(111) 사이에서 제1기생커패시터가 발생하고, 상기 전원연결배선(131)과 제2링크배선(141) 사이에서 제2기생커패시터가 발생한다. 이때, 상기 제1기생커패시터와 제2기생커패시터가 서로 상이한 값을 가지면서, 상기 제1링크배선(111)과 제2링크배선(141) 간에 RC delay 편차가 발생하며 배선으로 전달되는 신호에 지연 차이가 발생한다. 이러한 차이는 화질에 영향을 미치며, 화질 품위가 저하되는 문제점이 있다.A first parasitic capacitor is generated between the power connection wiring 131 and the first link wiring 111 and a second parasitic capacitor is formed between the power connection wiring 131 and the second link wiring 141 Occurs. At this time, the first parasitic capacitor and the second parasitic capacitor have different values, and an RC delay deviation occurs between the first and second link wirings 111 and 141, and a delay A difference occurs. This difference affects image quality and degrades image quality.

본 발명에 따른 유기전계발광 표시장치는 상기 제1기생커패시터와 제2기생커패시터가 동일한 값으로 형성되도록 함으로써, 화질 품위를 향상시킬 수 있다. 단면도를 참조하여 설명하면 다음과 같다.In the organic light emitting display device according to the present invention, the first parasitic capacitor and the second parasitic capacitor are formed to have the same value, so that the image quality can be improved. Referring to the sectional view, the following will be described.

도 7은 본 발명에 따른 유기전계발광 표시장치의 비표시영역 일부를 확대한 단면도이다.7 is an enlarged cross-sectional view of a part of a non-display area of an organic light emitting display according to the present invention.

도 7을 참조하면, 도 6의 Ⅱ-Ⅱ' 단면도이며, 전원연결배선(131)과 제1링크배선(111) 또는 제2링크배선(141)이 중첩되는 구조를 도시한 도면이다. 비표시영역(L)에서 기판(100)의 전면에 버퍼층(102)이 형성된다. 상기 버퍼층(102) 상에 게이트 절연막(110)이 형성되고, 상기 게이트 절연막(110) 상에 제1링크배선(111)이 형성된다. 이때, 상기 버퍼층(102)과 게이트 절연막(110)은 표시영역(P)과 비표시영역(L)에서 동일하게 형성된다.7 is a cross-sectional view taken along the line II-II 'of FIG. 6, showing a structure in which the power connection wiring 131 and the first link wiring 111 or the second wiring wiring 141 are overlapped. The buffer layer 102 is formed on the entire surface of the substrate 100 in the non-display area L. A gate insulating film 110 is formed on the buffer layer 102 and a first link wiring 111 is formed on the gate insulating film 110. At this time, the buffer layer 102 and the gate insulating layer 110 are formed in the display region P and the non-display region L in the same manner.

또한, 도 5에서 기재한 바와 같이, 상기 제1링크배선(111)은 표시영역(P)에 형성되는 제1게이트전극(미도시), 제2게이트전극(도 3 참고, 123a), 제3게이트전극(도 3 참고, 125a), 스캔배선(도 2 참고, SCAN) 및 센싱배선(도 2 참고, SEN)과 동일 물질로 동일층인 상기 게이트 절연막(110) 상에서 함께 형성될 수 있다. 5, the first link wiring 111 includes a first gate electrode (not shown), a second gate electrode (refer to FIG. 3, 123a) formed in the display region P, The gate insulating layer 110 may be formed of the same material as the gate electrode (see FIG. 3) 125a, the scan wiring (see FIG. 2, SCAN), and the sensing wiring (see FIG.

상기 제1링크배선(111) 상에 제1층간절연막(120)이 형성된다. 이때, 상기 제1층간절연막(120)은 표시영역(P)과 비표시영역(L)에서 동일하게 형성된다.A first interlayer insulating film 120 is formed on the first link wiring 111. At this time, the first interlayer insulating film 120 is formed in the display region P and the non-display region L in the same manner.

상기 제1층간절연막(120) 상에 전원연결배선(131)이 형성된다. 상기 전원연결배선(131)은 비표시영역(L)에서 일 방향으로 연장되어 형성된다. 상기 전원연결배선(131)은 도 3을 참조하면, 표시영역(P)에서 제1층간절연막(120) 상에 형성되는 제1드레인전극(미도시), 제2드레인전극(133b), 제3드레인전극(135b), 제1소스전극(미도시), 제2소스전극(미도시), 제3소스전극(미도시), 제1연결패턴(133d), 데이터배선(도 2 참고, DL), 전원배선(도 2 참고, Vdd) 및 기준전압배선(도 2 참고, Vref)과 동일층에서 형성된다. 또한, 상기 전원연결배선(131)은 표시영역(P)에서 형성된 제1층간절연막(120) 상에 형성되는 제1드레인전극(미도시), 제2드레인전극(133b), 제3드레인전극(135b), 제1소스전극(미도시), 제2소스전극(미도시), 제3소스전극(미도시), 제1연결패턴(133d), 데이터배선(도 2 참고, DL), 전원배선(도 2 참고, Vdd) 및 기준전압배선(도 2 참고, Vref)과 동일물질로 형성될 수 있다. A power supply connection wiring 131 is formed on the first interlayer insulating film 120. The power supply connection wiring 131 is formed to extend in one direction in the non-display area L. 3, the power supply connection wiring 131 includes a first drain electrode (not shown), a second drain electrode 133b, a third drain electrode (not shown) formed on the first interlayer insulating film 120 in the display region P, A drain electrode 135b, a first source electrode (not shown), a second source electrode (not shown), a third source electrode (not shown), a first connection pattern 133d, a data line (see FIG. , Power supply wiring (see FIG. 2, Vdd), and reference voltage wiring (see FIG. 2, Vref). The power supply connection line 131 is connected to a first drain electrode (not shown), a second drain electrode 133b, a third drain electrode (not shown) formed on the first interlayer insulating film 120 formed in the display region P, A first source electrode (not shown), a second source electrode (not shown), a third source electrode (not shown), a first connection pattern 133d, a data line (see FIG. 2) (See FIG. 2, Vdd) and the reference voltage wiring (see FIG. 2, Vref).

이때, 상기 전원연결배선(131)은 상기 전원배선(도 2 참고, Vdd) 또는 기준전압배선(도 2 참고, Vref)과 연결되도록 형성될 수 있다. 즉, 이때, 상기 전원연결배선(131)은 상기 전원배선(도 2 참고, Vdd) 또는 기준전압배선(도 2 참고, Vref)과 일체로 형성될 수 있다. 이로 인해, 상기 전원연결배선(131)은 전원전압을 인가하기 위한 구성이거나, 기준전압을 공급하는 구성일 수 있다.At this time, the power connection wiring 131 may be connected to the power supply wiring (see FIG. 2, Vdd) or the reference voltage wiring (see FIG. 2, Vref). That is, at this time, the power connection wiring 131 may be formed integrally with the power supply wiring (see FIG. 2, Vdd) or the reference voltage wiring (see FIG. 2, Vref). Accordingly, the power supply connection wiring 131 may be configured to apply a power supply voltage or may be configured to supply a reference voltage.

상기 전원연결배선(131) 상에 제2층간절연막(130)이 적층되어 형성된다. 이때, 상기 제2층간절연막(130)은 표시영역(P)과 비표시영역(L)에서 동일하게 형성된다.A second interlayer insulating layer 130 is formed on the power connection interconnection 131. At this time, the second interlayer insulating film 130 is formed in the display region P and the non-display region L in the same manner.

상기 제2층간절연막(130) 상에 제2링크배선(141)이 형성된다. 이때, 상기 제2링크배선(141)은 도 3을 참조하면, 표시영역(P)에서 제2층간절연막(130) 상에 형성되는 제1커패시터전극(149a)과 동일층에서 형성된다. 또한, 상기 제2링크배선(141)과 제1커패시터전극(149a)은 동일물질로 형성될 수 있다. A second interconnection line 141 is formed on the second interlayer insulating film 130. Referring to FIG. 3, the second link wiring 141 is formed on the same layer as the first capacitor electrode 149a formed on the second interlayer insulating film 130 in the display region P. In addition, the second link wiring 141 and the first capacitor electrode 149a may be formed of the same material.

즉, 상기 제1링크배선(111)과 전원연결배선(131) 사이에 제1층간절연막(120)이 형성되고, 상기 제2링크배선(141)과 전원연결배선(131) 사이에 제2층간절연막(130)이 형성된다. 이로 인해, 상기 제1링크배선(111)과 전원연결배선(131) 사이에는 제1기생커패시터(PC2)가 형성되고, 제2링크배선(141)과 전원연결배선(131) 사이에 제2기생커패시터(PC1)가 형성된다.That is, a first interlayer insulating film 120 is formed between the first link wiring 111 and the power supply connection wiring 131, and a second interlayer insulating film 120 is formed between the second link wiring 141 and the power supply connection wiring 131. An insulating film 130 is formed. A first parasitic capacitor PC2 is formed between the first link wiring 111 and the power connection wiring 131 and a second parasitic capacitor PC2 is formed between the second link wiring 141 and the power connection wiring 131. [ A capacitor PC1 is formed.

이때, 상기 제1기생커패시터(PC2)와 제2기생커패시터(PC1)가 서로 상이한 값을 가지게 되면, 신호 지연이 서로 상이하게 발생한다. 이러한 신호지연의 차이는 화질 품위를 저하시킨다. 따라서, 상기 제1기생커패시터(PC2)와 제2기생커패시터(PC1)가 동일한 값을 갖도록 할 필요가 있다.At this time, if the first parasitic capacitor PC2 and the second parasitic capacitor PC1 have different values, the signal delays are different from each other. This difference in signal delay degrades image quality. Therefore, it is necessary that the first parasitic capacitor PC2 and the second parasitic capacitor PC1 have the same value.

상기 제1기생커패시터(PC2)와 제2기생커패시터(PC1)가 동일한 값을 갖도록 하기 위해서, 상기 제1층간절연막(120)과 제2층간절연막(130)의 두께를 조절하여 형성한다. The thickness of the first interlayer insulating film 120 and the second interlayer insulating film 130 are adjusted so that the first parasitic capacitor PC2 and the second parasitic capacitor PC1 have the same value.

상기 식에서, C는 커패시터, ε은 유전율, A는 면적, d는 두께이다. 즉, 상기 제1기생커패시터(PC2)와 제2기생커패시터(PC1)가 동일한 커패시터값을 갖기 위해서는 두 링크배선이 전원연결배선(131)과 중첩되는 면적은 동일하다고 판단되므로, 유전율과 두께가 조절되어야 한다. 이때, 상기 유전율은 물질 고유의 값으로 변경이 용이하지 않다.In the above equation, C is a capacitor,? Is a dielectric constant, A is an area, and d is a thickness. That is, since the first parasitic capacitor PC2 and the second parasitic capacitor PC1 have the same capacitor value, it is determined that the area where the two link lines overlap with the power supply connection line 131 is the same, . At this time, the permittivity is not easily changed to a material specific value.

따라서, 상기 제1층간절연막(120)과 제2층간절연막(130) 유전율에 따라서, 두께를 적절하게 형성하여 상기 제1기생커패시터(PC2)와 제2기생커패시터(PC1)가 동일한 커패시터값을 갖도록 형성한다. 보다 자세하게는, 상기 제1층간절연막(120)의 두께와 제2층간절연막(130)의 두께의 비(ratio)는 상기 제1층간절연막(120)의 유전율과 제2층간절연막(130)의 유전율의 비(ratio)와 같다. 예를 들어, 상기 제1층간절연막(120)이 유전율이 6.5인 SiNx로 형성되고, 제2층간절연막(130)이 유전율이 3.9인 SiO2로 형성되는 경우, 상기 제1층간절연막(120)의 두께와 제2층간절연막(130)의 두께의 비가 6.5:3.9로 형성되도록 한다.Therefore, the first parasitic capacitor PC2 and the second parasitic capacitor PC1 have the same capacitor value according to the dielectric constant of the first interlayer insulating film 120 and the second interlayer insulating film 130, . More specifically, the ratio of the thickness of the first interlayer insulating film 120 to the thickness of the second interlayer insulating film 130 is determined by the dielectric constant of the first interlayer insulating film 120 and the dielectric constant of the second interlayer insulating film 130 The ratio of For example, when the first interlayer insulating film 120 is formed of SiNx having a dielectric constant of 6.5 and the second interlayer insulating film 130 is formed of SiO2 having a dielectric constant of 3.9, the thickness of the first interlayer insulating film 120 And the thickness of the second interlayer insulating film 130 is 6.5: 3.9.

이로써, 상기 제1기생커패시터(PC2)와 제2기생커패시터(PC1)가 동일한 값을 가지며, 제1링크배선(111)과 제2링크배선(141) 사이에 신호 지연 차이가 발생하지 않는다. 또한, 두 기생커패시터의 편차를 개선함으로써, 화질 품위를 개선할 수 있다.
Thus, the first parasitic capacitor PC2 and the second parasitic capacitor PC1 have the same value, and no difference in signal delay occurs between the first and second link wirings 111 and 141. Further, by improving the deviation of the two parasitic capacitors, the image quality can be improved.

따라서, 본 발명에 따른 유기전계발광 표시장치 및 그 제조 방법은, 표시영역에서 스토리지 커패시터의 정전용량을 확보하고, 고해상도를 구현할 수 있다. 또한, 비표시영역에서 기생 커패시터의 편차를 개선하여 링크 배선 간의 신호 지연 편차를 개선하고 화질 품위를 향상할 수 있다.
Accordingly, the organic light emitting display device and the method of manufacturing the same according to the present invention can secure the electrostatic capacity of the storage capacitor in the display area and realize a high resolution. Further, it is possible to improve the deviation of the parasitic capacitor in the non-display area, to improve the signal delay deviation between the link wirings, and to improve the image quality.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100: 기판
102: 버퍼층
110: 게이트 절연막
111: 제1링크배선
120: 제1층간절연막
130: 제2층간절연막
131: 전원연결배선
140: 제3층간절연막
141: 제2링크배선
150: 평탄화막100: substrate
102: buffer layer
110: gate insulating film
111: first link wiring
120: a first interlayer insulating film
130: second interlayer insulating film
131: Power connection wiring
140: a third interlayer insulating film
141: second link wiring
150: planarization film

Claims

표시영역과 비표시영역으로 구분되는 기판;
상기 기판의 비표시영역 상에 형성된 제1링크배선;
상기 제1링크배선 상에서 기판 전면에 형성된 제1층간절연막;
상기 제1층간절연막 상에 형성된 전원연결배선;
상기 전원연결배선 상에서 기판 전면에 형성된 제2층간절연막;
상기 제2층간절연막 상에 형성된 제2링크배선을 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
A substrate divided into a display area and a non-display area;
A first link wiring formed on a non-display area of the substrate;
A first interlayer insulating film formed on the entire surface of the substrate on the first link wiring;
A power supply connection wiring formed on the first interlayer insulating film;
A second interlayer insulating film formed on the entire surface of the substrate on the power connection wiring;
And a second interconnection line formed on the second interlayer insulating film.

제 1 항에 있어서,
상기 제1링크배선과 상기 전원연결배선은 상기 제1층간절연막을 사이에 두고 중첩되도록 형성되고,
상기 제2링크배선과 상기 전원연결배선은 상기 제2층간절연막을 사이에 두고 중첩되도록 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
The method according to claim 1,
The first link interconnection and the power connection interconnection are formed so as to overlap each other with the first interlayer insulating film therebetween,
Wherein the second link interconnection and the power connection interconnection are formed so as to overlap with each other with the second interlayer insulating film interposed therebetween.

제 2 항에 있어서,
상기 제1링크배선과 상기 전원연결배선 중첩영역에 형성된 제1기생커패시터와, 상기 제2링크배선과 상기 전원연결배선 중첩영역에 형성된 제2기생커패시터는 동일한 커패시터값으로 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
3. The method of claim 2,
A first parasitic capacitor formed in the first link wiring and the power supply connection wiring overlap region; and a second parasitic capacitor formed in the second link wiring and the power supply connection wiring overlap region are formed with the same capacitor value. An electroluminescent display device.

제 3 항에 있어서,
상기 제1층간절연막과 제2층간절연막의 두께를 조절하여 동일한 커패시터값을 갖는 제1기생커패시터와 제2기생커패시터가 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
The method of claim 3,
Wherein a first parasitic capacitor and a second parasitic capacitor having the same capacitor value are formed by controlling the thickness of the first interlayer insulating film and the second interlayer insulating film.

제 4 항에 있어서,
상기 제1층간절연막의 두께와 제2층간절연막의 두께의 비(ratio)는,
상기 제1층간절연막의 유전율과 제2층간절연막의 유전율의 비(ratio)와 동일하게 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
5. The method of claim 4,
The ratio of the thickness of the first interlayer insulating film to the thickness of the second interlayer insulating film is,
Wherein a ratio of a dielectric constant of the first interlayer insulating film to a dielectric constant of the second interlayer insulating film is equal to a ratio of the dielectric constant of the first interlayer insulating film to the dielectric constant of the second interlayer insulating film.

제 1 항에 있어서,
상기 기판의 표시영역 상에 형성되어 화소영역을 정의하는 스캔배선 및 데이터배선;
상기 스캔배선과 이격하여 형성되는 센싱배선;
상기 데이터배선과 이격하여 형성되는 전원배선 및 기준전압배선;
상기 스캔배선에 연결되는 스위칭 트랜지스터;
상기 센싱배선에 연결되는 샘플링 트랜지스터;
상기 스위칭 트랜지스터 및 상기 전원배선에 연결되는 구동 트랜지스터;
상기 구동 트랜지스터와 연결되고, 상기 구동 트랜지스터를 덮는 스토리지 커패시터;
상기 스토리지 커패시터 상부에 형성되는 유기발광다이오드를 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
The method according to claim 1,
A scan wiring and a data wiring formed on the display region of the substrate to define a pixel region;
A sensing wiring formed apart from the scan wiring;
A power supply wiring and a reference voltage wiring formed apart from the data wiring;
A switching transistor connected to the scan line;
A sampling transistor connected to the sensing wiring;
A driving transistor connected to the switching transistor and the power supply line;
A storage capacitor connected to the driving transistor and covering the driving transistor;
And an organic light emitting diode formed on the storage capacitor.

제 6 항에 있어서,
상기 스캔배선 및 상기 센싱배선은 비표시영역으로 연장되어 형성되고,
상기 스캔배선 및 상기 센싱배선은 각각 상기 제1링크배선 또는 상기 제2링크배선과 연결되는 것을 특징으로 하는 유기전계발광 표시장치.
The method according to claim 6,
The scan wiring and the sensing wiring are formed so as to extend to a non-display area,
Wherein the scan wiring and the sensing wiring are connected to the first link wiring or the second link wiring, respectively.

제 7 항에 있어서,
상기 제1링크배선은 상기 스캔배선 또는 상기 센싱배선과 동일층에서 일체로 형성되고,
상기 제2링크배선은 상기 제1층간절연막과 제2층간절연막에 형성된 콘택홀을 통해 상기 상기 스캔배선 또는 상기 센싱배선과 연결되는 것을 특징으로 하는 유기전계발광 표시장치.
8. The method of claim 7,
The first link wiring is integrally formed on the same layer as the scan wiring or the sensing wiring,
And the second wiring line is connected to the scan line or the sensing line through a contact hole formed in the first interlayer insulating film and the second interlayer insulating film.

제 6 항에 있어서,
상기 전원연결배선은 상기 데이터배선, 전원배선 및 기준전압배선과 동일층에서 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
The method according to claim 6,
Wherein the power connection wiring is formed in the same layer as the data wiring, the power supply wiring, and the reference voltage wiring.

제 9 항에 있어서,
상기 전원연결배선은 상기 데이터배선, 전원배선 및 기준전압배선과 동일물질로 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
10. The method of claim 9,
Wherein the power connection wiring is formed of the same material as the data wiring, the power supply wiring, and the reference voltage wiring.

제 9 항에 있어서,
상기 전원연결배선은 상기 전원배선 또는 기준전압배선과 일체로 형성되는 것을 특징으로 하는 유기전계발광 표시장치.
10. The method of claim 9,
Wherein the power connection wiring is formed integrally with the power supply wiring or the reference voltage wiring.

제 6 항에 있어서,
상기 스토리지 커패시터는,
상기 제2층간절연막 상에 형성된 제1커패시터전극;
상기 제1커패시터전극 상에 형성된 제3층간절연막; 및
상기 제3층간절연막 상에 형성된 제2커패시터전극을 포함하는 것을 특징으로 하는 유기전계발광 표시장치.
The method according to claim 6,
The storage capacitor includes:
A first capacitor electrode formed on the second interlayer insulating film;
A third interlayer insulating film formed on the first capacitor electrode; And
And a second capacitor electrode formed on the third interlayer insulating film.

제 12 항에 있어서,
상기 표시영역에 형성된 상기 스토리지 커패시터의 제1커패시터전극은 상기 비표시영역에 형성된 제2링크배선과 동일층에서 형성된 것을 특징으로 하는 유기전계발광 표시장치.
13. The method of claim 12,
And the first capacitor electrode of the storage capacitor formed in the display region is formed in the same layer as the second link wiring formed in the non-display region.

제 13 항에 있어서,
상기 제1커패시터전극과 상기 제2링크배선은 동일물질로 형성된 것을 특징으로 하는 유기전계발광 표시장치.

14. The method of claim 13,
Wherein the first capacitor electrode and the second link wiring are formed of the same material.