KR20150077809A - Liquid Crystal Display - Google Patents

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Abstract

A liquid crystal display according to the present invention includes: a liquid crystal display panel on which a plurality of data lines and a plurality of gate lines intersect and a liquid crystal cell is formed in each intersection region; a data driving circuit which generates a data voltage; a gate driving circuit which generates a scan pulse with a pulse width of a second horizontal period and drives two gate lines at the same time by supplying the scan pulse; a sampling switching circuit which includes a plurality of odd demux switches and a plurality of even demux switches and supplies a data voltage inputted from a first output channel of the data driving circuit to the data lines by time-division, and a control pulse generating circuit which partially overlaps even demux control pulses to control the turn-on time of the even demux switches and odd demux control pulses to control the turn-on time of the odd demux switches in a timing section to apply the scan pulse.

Description

액정표시장치{Liquid Crystal Display}[0001] Liquid crystal display [0002]

본 발명은 액정표시장치에 관한 것으로, 특히 데이터 구동회로의 출력 채널수를 줄일 수 있는 액정표시장치에 관한 것이다.
The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device capable of reducing the number of output channels of a data driving circuit.

액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시한다. 이러한 액정표시장치는 액정셀들이 매트릭스 형태로 배열된 액정표시패널과 이 액정표시패널을 구동하기 위한 구동회로들을 구비한다.A liquid crystal display displays an image by adjusting the light transmittance of a liquid crystal using an electric field. Such a liquid crystal display device includes a liquid crystal display panel in which liquid crystal cells are arranged in a matrix form, and driving circuits for driving the liquid crystal display panel.

액정표시패널에는 도 1에서 보는 바와 같이 게이트라인(GL)과 데이터라인(DL)이 교차되고 그 게이트라인(GL)과 데이터라인(GL)의 교차부에 액정셀(Clc)을 구동하기 위한 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성된다. TFT는 게이트라인(GL)을 통해 공급되는 스캔펄스(SP)에 응답하여 데이터라인을 통해 공급되는 데이터전압(Vd)을 액정셀(Clc)의 화소전극(Ep)에 공급한다. TFT의 게이트전극은 게이트라인(GL)에 접속되고, 소스전극은 데이터라인(DL)에 접속되며, 드레인전극은 액정셀(Clc)의 화소전극(Ep)에 접속된다. 액정셀(Clc)은 화소전극(Ep)에 공급되는 데이터전압(Vd)과 공통전극(Ec)에 공급되는 공통전압(Vcom)의 전위차에 따라 계조를 표시한다. 공통전극(Ec)은 액정셀(Clc)에 전계를 인가하는 방식에 따라 액정표시패널의 상부 유리기판 또는 하부 유리기판에 형성되며, 공통전극(Ec)과 액정셀(Clc) 화소전극(Ep) 사이에는 액정셀(Clc)의 충전 전압을 유지시키기 위한 스토리지 커패시터(Storage Capacitor : Cst)가 형성된다.1, the liquid crystal display panel includes a thin film transistor for driving the liquid crystal cell Clc at the intersection of the gate line GL and the data line DL and the intersection of the gate line GL and the data line GL, A transistor (hereinafter referred to as "TFT") is formed. The TFT supplies the data voltage Vd supplied through the data line to the pixel electrode Ep of the liquid crystal cell Clc in response to the scan pulse SP supplied through the gate line GL. The gate electrode of the TFT is connected to the gate line GL, the source electrode thereof is connected to the data line DL and the drain electrode thereof is connected to the pixel electrode Ep of the liquid crystal cell Clc. The liquid crystal cell Clc displays the gradation according to the potential difference between the data voltage Vd supplied to the pixel electrode Ep and the common voltage Vcom supplied to the common electrode Ec. The common electrode Ec is formed on the upper glass substrate or the lower glass substrate of the liquid crystal display panel according to a method of applying an electric field to the liquid crystal cell Clc and the common electrode Ec and the liquid crystal cell Clc pixel electrode Ep, A storage capacitor Cst for holding the charged voltage of the liquid crystal cell Clc is formed.

액정표시장치는 디지털 비디오 데이터를 아날로그 데이터전압으로 변환하여 액정표시패널의 데이터라인들에 공급하기 위한 데이터 구동회로를 포함한다. 통상, 데이터 구동회로(10)의 출력 채널들(S1~S9)은 도 2와 같이 액정표시패널(20)에 형성된 데이터라인들(D1~D9)에 1:1로 접속된다. 그런데, 데이터 구동회로는 다른 부품들에 비해 고가이므로, 데이터 구동회로의 출력 채널들과 데이터라인들을 1:2, 1:3, 1:4, 1:5 또는 그 이상의 비율로 접속시켜 데이터 구동회로의 출력 채널수를 줄이기 위한 시도가 계속적으로 이뤄지고 있다. The liquid crystal display includes a data driving circuit for converting digital video data into analog data voltages and supplying the data to the data lines of the liquid crystal display panel. The output channels S1 to S9 of the data driving circuit 10 are connected to the data lines D1 to D9 formed on the liquid crystal display panel 20 at a ratio of 1: Since the data driving circuit is expensive compared with other components, the output channels of the data driving circuit and the data lines are connected at a ratio of 1: 2, 1: 3, 1: 4, 1: 5, There is an ongoing effort to reduce the number of output channels.

도 3은 데이터 구동회로(10)의 출력 채널들(S1,S2,S3)이 종래 샘플링 스위칭회로(30)를 통해 데이터라인들(D1~D9)에 1:3으로 접속되는 일 예를 보여준다. 샘플링 스위칭회로(30)는 1개의 출력 채널을 통해 출력되는 데이터전압을 시분할하여 3개의 데이터라인들에 분배한다. 샘플링 스위칭회로(30) 내에서의 시분할 동작은, 디먹스 제어펄스들(DM1,DM2,DM3)에 의해 순차적으로 턴 온 되는 디먹스 스위치들(MT1,MT2,MT3)에 의해 이루어진다.3 shows an example in which the output channels S1, S2 and S3 of the data driving circuit 10 are connected in a 1: 3 manner to the data lines D1 to D9 via the conventional sampling switching circuit 30. The sampling switching circuit 30 time-divides the data voltages output through one output channel and distributes the data voltages to the three data lines. The time division operation in the sampling switching circuit 30 is performed by the demux switches MT1, MT2 and MT3 which are sequentially turned on by the demux control pulses DM1, DM2 and DM3.

디먹스 제어펄스들(DM1,DM2,DM3)은 도 4와 같이 1 수평기간(1H) 내에서 순차적이며 서로 비중첩되도록 발생된다. 그리고, 디먹스 제어펄스들(DM1,DM2,DM3) 각각의 발생 주기는 대략 1 수평기간(1H)이다. 도 4에서, 'Hsync'는 1 수평기간(1H)의 정의를 위해 사용되는 수평 동기신호를, '①'은 이웃한 게이트라인들에 인가되는 스캔펄스들 간의 간격을, '②' 및 '⑤'는 스캔펄스와 디먹스 제어펄스 간의 간격을, '③'은 디먹스 제어펄스의 펄스폭(디먹스 스위치의 턴 온 기간에 대응)을, '④'는 이웃한 디먹스 제어펄스들 간의 간격을 지시한다.The demux control pulses DM1, DM2, and DM3 are sequentially generated in one horizontal period (1H) as shown in FIG. The generation period of each of the demux control pulses DM1, DM2, and DM3 is approximately one horizontal period (1H). In FIG. 4, 'Hsync' denotes a horizontal synchronizing signal used for defining one horizontal period (1H), '1' denotes an interval between scan pulses applied to neighboring gate lines, '2' 'Denotes the interval between the scan pulse and the demux control pulse,' 3 'denotes the pulse width of the demux control pulse (corresponding to the turn-on period of the demux switch),' 4 'denotes the interval between the neighboring demux control pulses .

한편, 액정표시패널의 해상도가 높아질수록 아래의 표 1과 같이 1 수평기간(1H)의 폭은 좁아지고, 그 결과 디먹스 제어펄스들에 대한 타이밍 마진을 확보하기가 어려워진다. 특히, 도 4의 '④' 간격이 확보되지 않으면 시간적으로 분리되어 공급되어야 할 RGB 데이터전압들이 서로 뒤섞여 원하지 않는 충전 결과를 초래하게 된다. On the other hand, as the resolution of the liquid crystal display panel increases, the width of one horizontal period (1H) becomes narrow as shown in Table 1 below, and as a result, it becomes difficult to secure a timing margin for the DEMUX control pulses. In particular, if the '④' interval in FIG. 4 is not secured, the RGB data voltages to be supplied in a temporally separate manner are mixed with each other, resulting in undesirable charging results.


수직해상도
Vertical resolution
수평해상도
Horizontal resolution
1H time[usec]1H time [usec] 디먹스 스위치 턴-온 타임[usec]DEMUX switch turn-on time [usec] 1:2분배방식1: 2 distribution system 1:3분배방식1: 3 distribution system 1:6분배방식1: 6 distribution system VGAVGA 480480 640640 24.5124.51 10.7510.75 6.846.84 3.213.21 WVGAWVGA 480480 800800 19.8419.84 8.428.42 5.285.28 2.432.43 qHDqHD 540540 960960 16.6716.67 6.836.83 4.224.22 1.901.90 WSVGAWSVGA 600600 10241024 15.6615.66 6.336.33 3.893.89 1.741.74 WXGAWXGA 768768 12801280 12.6312.63 4.814.81 2.882.88 1.231.23 WSXGA+WSXGA + 10501050 16801680 9.699.69 3.343.34 1.901.90 0.740.74 HD1080HD1080 10801080 19201920 8.508.50 2.752.75 1.501.50 0.540.54

따라서, 본 발명의 목적은 액정표시패널이 고해상도화되더라도 디먹스 제어펄스들에 대한 타이밍 마진을 확보할 수 있도록 한 액정표시장치를 제공하는 데 있다.
SUMMARY OF THE INVENTION It is therefore an object of the present invention to provide a liquid crystal display device capable of ensuring a timing margin for the DEMUX control pulses even if the liquid crystal display panel has a high resolution.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 액정표시장치는 다수의 데이터라인들과 다수의 게이트라인들이 교차되고 그 교차 영역마다 액정셀이 형성된 액정표시패널; 데이터전압을 발생하는 데이터 구동회로; 2 수평기간의 펄스폭을 갖는 스캔펄스를 발생하고, 상기 스캔펄스를 공급하여 상기 게이트라인들을 2개씩 동시에 구동시키는 게이트 구동회로; 다수의 오드 디먹스 스위치들과 다수의 이븐 디먹스 스위치들을 포함하여 상기 데이터 구동회로의 1 출력 채널으로부터 입력되는 데이터전압을 다수의 데이터라인들에 시분할 공급하는 샘플링 스위칭회로; 및 상기 스캔펄스가 인가되는 타이밍 구간 내에서, 상기 오드 디먹스 스위치들의 턴 온 타임을 제어하는 오드 디먹스 제어펄스들과 상기 이븐 디먹스 스위치들의 턴 온 타임을 제어하는 이븐 디먹스 제어펄스들을 부분적으로 중첩시키는 제어펄스 발생회로를 구비한다.According to an aspect of the present invention, there is provided a liquid crystal display device including: a liquid crystal display panel in which a plurality of data lines and a plurality of gate lines intersect and a liquid crystal cell is formed in each of the intersecting regions; A data driving circuit for generating a data voltage; A gate driving circuit for generating a scan pulse having a pulse width of two horizontal periods and supplying the scan pulse to simultaneously drive the gate lines by two; A sampling switching circuit which includes a plurality of odd demux switches and a plurality of odd demux switches and supplies the data voltages input from one output channel of the data driving circuit to the plurality of data lines in a time division manner; And odd-mode control pulses for controlling turn-on times of the odd-mode switches and an even-mode control pulses for controlling turn-on times of the even- And a control pulse generating circuit for generating a control pulse signal.

상기 데이터라인들 중 1 데이터라인에 공통으로 연결된 오드 디먹스 스위치 및 이븐 디먹스 스위치를 각각 제어하기 위한 오드 디먹스 제어펄스 및 이븐 디먹스 제어펄스는, 상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서 부분적으로 중첩된다.The odd / even control pulse and the odd / even control pulse for controlling the odd / even switch and the odd / even / odd switch, which are commonly connected to one data line among the data lines, Are partially overlapped within the section.

서로 다른 데이터라인에 연결된 디먹스 스위치들을 제어하기 위한 디먹스 제어펄스들은 서로 비 중첩된다.The demux control pulses for controlling the demux switches connected to the different data lines are not overlapped with each other.

상기 샘플링 스위칭회로는, 상기 데이터 구동회로의 1 출력 채널마다 접속된 3개의 오드 디먹스 스위치들과 3개의 이븐 디먹스 스위치들을 포함하고, 상기 디먹스 스위치들의 스위칭 동작에 따라 상기 데이터전압을 시분할하여 제1 내지 제3 데이터라인들에 분배한다. The sampling switching circuit includes three odd demux switches and three even demux switches connected to each output channel of the data driving circuit, and the data voltage is time-divided according to a switching operation of the demux switches And distributes the data to the first to third data lines.

상기 3개의 오드 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 오드 디먹스 제어펄스에 따라 턴 온 되는 제1 오드 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 오드 디먹스 제어펄스에 따라 턴 온 되는 제2 오드 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 오드 디먹스 제어펄스에 따라 턴 온 되는 제3 오드 디먹스 스위치를 구비하고; 상기 3개의 이븐 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 이븐 디먹스 제어펄스에 따라 턴 온 되는 제1 이븐 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 이븐 디먹스 제어펄스에 따라 턴 온 되는 제2 이븐 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 이븐 디먹스 제어펄스에 따라 턴 온 되는 제3 이븐 디먹스 스위치를 구비한다.The three odd demux switches are connected to the first data line and are turned on according to a first odd demux control pulse. The first odd demux switch is connected to the second data line, And a third odd demux switch connected to the third data line and turned on in response to a third odd demux control pulse; The three even demux switches are connected to the first data line and are turned on according to a first even demux control pulse. The first even demux switch is connected to the second data line, And a third even demultiplexer switch connected to the third data line and turned on in response to a third even demultiplexing control pulse.

상기 제1 오드 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제1 색 액정셀에 연결되고, 상기 제1 이븐 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제1 색 액정셀에 연결되며; 상기 제2 오드 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제2 색 액정셀에 연결되고, 상기 제2 이븐 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제2 색 액정셀에 연결되며; 상기 제3 오드 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제3 색 액정셀에 연결되고, 상기 제3 이븐 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제3 색 액정셀에 연결된다.Wherein the first odd demultiplexer switch is connected to a first color liquid crystal cell formed on an odd-numbered display line of the liquid crystal display panel through the first data line, the first odd- Connected to a first color liquid crystal cell formed on an even-numbered display line of the liquid crystal display panel; The second odd demultiplexer switch is connected to the second color liquid crystal cell formed on the odd-numbered display line of the liquid crystal display panel through the second data line, and the second odd demultiplexer switch is connected through the second data line Connected to a second color liquid crystal cell formed on an even-numbered display line of the liquid crystal display panel; The third odd demultiplexer switch is connected to the third color liquid crystal cell formed on the odd-numbered display line of the liquid crystal display panel through the third data line, and the third odd demultiplexer switch is connected to the third color liquid crystal cell through the third data line And is connected to a third color liquid crystal cell formed on the even display line of the liquid crystal display panel.

상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서, 상기 제1 오드 디먹스 제어펄스와 상기 제1 이븐 디먹스 제어펄스를 서로 부분적으로 중첩되고; 상기 제2 오드 디먹스 제어펄스와 상기 제2 이븐 디먹스 제어펄스를 서로 부분적으로 중첩되며; 상기 제3 오드 디먹스 제어펄스와 상기 제3 이븐 디먹스 제어펄스를 서로 부분적으로 중첩된다.
The first odd-order mux control pulse and the first even-numbered mux control pulse are partially overlapped with each other within a timing period in which the scan pulse of the two horizontal periods is applied; The second odd-mux control pulse and the second even-demux control pulse partially overlapping each other; The third odd-mode control pulse and the third-order demodulation control pulse are partially overlapped with each other.

본 발명은 스캔펄스의 펄스폭을 2 수평기간으로 확장하고, 스캔펄스의 인가되는 타이밍 구간 내에서 디먹스 제어펄스들의 일부를 중첩시킴으로써, 디먹스 제어펄스들의 타이밍 마진을 확보할 수 있다.
The timing margin of the DEMUX control pulses can be secured by extending the pulse width of the scan pulse to two horizontal periods and overlapping a part of the DEMUX control pulses within a timing interval of the scan pulse.

도 1은 액정표시패널에 형성되는 화소의 등가 회로도.
도 2는 데이터 구동회로의 출력 채널들이 액정표시패널에 형성된 데이터라인들에 1:1로 접속되는 예를 보여주는 도면.
도 3은 데이터 구동회로의 출력 채널들이 종래 샘플링 스위칭회로를 통해 데이터라인들에 1:3으로 접속되는 일 예를 보여주는 도면.
도 4는 도 3에 도시된 샘플링 스위칭회로를 구동하기 위한 디먹스 제어펄스들의 구동 타이밍을 보여주는 도면.
도 5는 본 발명의 실시예에 따른 액정표시장치를 보여주는 블록도.
도 6 및 도 7은 데이터 구동회로, 샘플링 스위칭회로, 및 액정표시패널 간 접속 관계를 보여주는 도면들.
도 8은 본 발명에 따른 스캔펄스의 공급 타이미을 보여주는 도면.
도 9는 스캔펄스가 인가되는 타이밍 구간 내에서, 오드 디먹스 제어펄스들과 이븐 디먹스 제어펄스들의 발생 타이밍을 보여주는 도면. 1 is an equivalent circuit diagram of a pixel formed on a liquid crystal display panel;
2 is a diagram showing an example in which output channels of a data driving circuit are connected in a 1: 1 manner to data lines formed in a liquid crystal display panel;
3 shows an example in which the output channels of a data driving circuit are connected in a 1: 3 manner to data lines through a conventional sampling switching circuit;
4 is a timing chart showing driving timings of demux control pulses for driving the sampling switching circuit shown in FIG.
5 is a block diagram showing a liquid crystal display device according to an embodiment of the present invention.
6 and 7 are views showing a connection relationship between a data driving circuit, a sampling switching circuit, and a liquid crystal display panel.
FIG. 8 is a view showing a supply timing of a scan pulse according to the present invention; FIG.
FIG. 9 is a timing chart showing timings of generation of odd-mux control pulses and even-demux control pulses in a timing period in which a scan pulse is applied; FIG.

이하, 도 5 내지 도 9를 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.Hereinafter, a preferred embodiment of the present invention will be described in detail with reference to FIGS. 5 to 9. FIG.

도 5는 본 발명의 실시예에 따른 액정표시장치를 보여주는 블록도이다.5 is a block diagram showing a liquid crystal display according to an embodiment of the present invention.

도 5를 참조하면, 본 발명의 실시예에 따른 액정표시장치는 액정표시패널(100), 샘플링 스위칭회로(102), 데이터 구동회로(110), 게이트 구동회로(120), 타이밍 콘트롤러(130), 및 제어펄스 발생회로(140) 등을 구비한다.5, a liquid crystal display according to an exemplary embodiment of the present invention includes a liquid crystal display panel 100, a sampling switching circuit 102, a data driving circuit 110, a gate driving circuit 120, a timing controller 130, And a control pulse generating circuit 140, and the like.

액정표시패널(100)은 두 장의 유리기판 사이에 배치된 액정분자들을 구비한다. 이 액정표시패널(100)에는 데이터라인들(D1 내지 Dm)과 게이트라인들(G1 내지 Gn)의 교차 구조에 의해 매트릭스 형태로 m×n (m,n은 양의 정수)개의 액정셀들(Clc)이 배치된다. The liquid crystal display panel 100 includes liquid crystal molecules disposed between two glass substrates. In this liquid crystal display panel 100, m × n (m, n is a positive integer) number of liquid crystal cells (in the form of a matrix) are formed in a matrix form by the intersection structure of the data lines D1 to Dm and the gate lines G1 to Gn Clc) are disposed.

액정표시패널(100)의 하부 유리기판에는 m 개의 데이터라인들(D1 내지 Dm), n개의 게이트라인들(G1 내지 Gn), TFT들, TFT들에 각각 접속된 액정셀(Clc)의 화소전극(1), 및 스토리지 커패시터(Cst) 등을 포함한 화소 어레이(104)가 형성된다. 화소 어레이에는 화상 표시를 위한 다수의 픽셀들이 포함되어 있다. 픽셀들 각각은 적색 구현을 위한 다수의 R 액정셀과, 녹색 구현을 위한 다수의 G 액정셀과, 청색 구현을 위한 다수의 B 액정셀을 포함한다. In the lower glass substrate of the liquid crystal display panel 100, m data lines D1 through Dm, n gate lines G1 through Gn, TFTs, (1), a storage capacitor (Cst), and the like are formed. The pixel array includes a plurality of pixels for image display. Each of the pixels includes a plurality of R liquid crystal cells for a red implementation, a plurality of G liquid crystal cells for a green implementation, and a plurality of B liquid crystal cells for a blue implementation.

액정표시패널(100)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 및 공통전극(2)이 형성된다. 공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. On the upper glass substrate of the liquid crystal display panel 100, a black matrix, a color filter, and a common electrode 2 are formed. The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is formed of an IPS (In Plane Switching) mode, an FFS (Fringe Field Switching) Is formed on the lower glass substrate together with the pixel electrode 1 in the same horizontal electric field driving system.

액정표시패널(100)의 상부 유리기판과 하부 유리기판 각각에는 광축이 직교하는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 100, a polarizing plate having an optical axis orthogonal to each other is formed, and an alignment film for forming a pre-tilt angle of liquid crystal on the inner surface contacting the liquid crystal is formed.

데이터 구동회로(110)는 타이밍 콘트롤러(130)의 제어하에 입력 디지털 비디오 데이터(R,G,B)를 아날로그 데이터전압으로 변환한다. 그리고, 데이터 구동회로(110)는 이 데이터전압을 m/k(k는 3 이상의 양의 정수) 개의 출력 채널들을 통해 m/k 개의 소스 버스라인들에 공급한다. 본 발명의 실시예에서는 k가 3인 경우에 한해 설명하고 있으나, 본 발명의 기술적 사상에 이에 한정되지 않음에 주의하여야 한다.The data driving circuit 110 converts the input digital video data (R, G, B) into an analog data voltage under the control of the timing controller 130. Then, the data driving circuit 110 supplies this data voltage to m / k source bus lines through m / k (k is a positive integer of 3 or more) output channels. In the embodiment of the present invention, the case where k is 3 is described, but it should be noted that the present invention is not limited thereto.

샘플링 스위칭회로(102)는 m/3 개의 소스 버스라인들과 m개의 데이터라인들(D1~Dm) 사이에 접속되어 소스 버스라인들로부터 입력되는 데이터전압을 시분할하여 1:3 비율로 데이터라인들(D1~Dm)에 분배한다. 샘플링 스위칭회로(102)는 m/3 개의 소스 버스라인들로부터 입력되는 데이터전압을 m 개의 데이터라인들(D1 내지 Dm/3)에 분배함으로써 데이터 구동회로(110)의 출력 채널 개수를 데이터라인들에 비해 1/3만큼 줄인다. 특히, 샘플링 스위칭회로(102)는 다수의 오드 디먹스 스위치들과 다수의 이븐 디먹스 스위치들을 포함하여 데이터 구동회로(110)의 1 출력 채널으로부터 입력되는 데이터전압을 다수의 데이터라인들(D1~Dm)에 시분할 공급할 수 있다.The sampling switching circuit 102 is connected between m / 3 source bus lines and m data lines D1 to Dm and time-divides the data voltages inputted from the source bus lines, (D1 to Dm). The sampling switching circuit 102 divides the number of output channels of the data driving circuit 110 into the data lines D1 to Dm / 3 by distributing the data voltages inputted from the m / 3 source bus lines to the m data lines D1 to Dm / By one third. In particular, the sampling switching circuit 102 includes a plurality of odd demux switches and a plurality of even demux switches, and supplies a data voltage input from one output channel of the data driving circuit 110 to the plurality of data lines D1- Dm).

제어펄스 발생회로(140)는 타이밍 콘트롤러(130)의 제어하에 샘플링 스위칭회로(102)에 포함된 디먹스 스위치들의 턴-온 타임을 제어하기 위한 디먹스 제어펄스들(DMO1~DMO3, DME1~DME3)을 발생한다. 오드 디먹스 제어펄스들(DMO1~DMO3)은 오드 디먹스 스위치들의 턴 온 타임을 제어하기 위한 것이고, 이븐 디먹스 제어펄스들(DME1~DME3)은 이븐 디먹스 스위치들의 턴 온 타임을 제어하기 위한 것이다. 제어펄스 발생회로(140)는 디먹스 제어펄스들(DMO1~DMO3, DME1~DME3)에 대한 타이밍 마진 확보를 위해, 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서, 오드 디먹스 제어펄스들(DMO1~DMO3)과 이븐 디먹스 제어펄스들(DME1~DME3)을 부분적으로 중첩시키는 특징이 있다. The control pulse generating circuit 140 generates the demux control pulses DMO1 to DMO3 and DME1 to DME3 for controlling the turn-on time of the demux switches included in the sampling switching circuit 102 under the control of the timing controller 130, ). The odd demux control pulses DMO1 to DMO3 are for controlling the turn on time of the odd demux switches and the even demux control pulses DME1 to DME3 are for controlling the turn on time of the even demux switches. will be. In order to secure a timing margin for the demux control pulses DMO1 to DMO3 and DME1 to DME3, the control pulse generating circuit 140 generates the odd-numbered control pulses (DMO1 to DMO3) and even-demux control pulses DME1 to DME3 are partially overlapped.

게이트 구동회로(120)는 타이밍 콘트롤러(130)의 제어하에 2 수평기간의 펄스폭을 갖는 스캔펄스를 발생하고, 상기 스캔펄스를 라인 순차 방식에 따라 이웃한 2개의 게이트라인들(G1G2,G3G4,...Gn-1Gn)에 동시에 공급한다. 즉, 게이트 구동회로(120)는 게이트라인들을 2개씩(G1G2,G3G4,...Gn-1Gn) 동시에 구동하여 데이터전압이 공급되는 화소 어레이(104)의 표시라인들을 선택한다. 게이트 구동회로(120)의 동작에 의해, 화소 어레이(104)에서 표시라인들은 2개씩 동시에 구동된다. 게이트 구동회로(120)는 스캔펄스를 순차적으로 발생하는 쉬프트 레지스터와, 스캔펄스의 전압을 액정셀의 구동에 적합한 레벨로 쉬프트시키기 위한 레벨 쉬프터 등을 포함한다. 게이트 구동회로(120)의 쉬프트 레지스터는 액정표시패널(100)에서 화소 어레이(104)의 바깥의 비 표시영역에 직접 형성될 수 있다. 레벨 쉬프터는 타이밍 콘트롤러(130)와 함께 콘트롤 인쇄회로기판(미도시)에 실장될 수 있다.The gate driving circuit 120 generates a scan pulse having a pulse width of two horizontal periods under the control of the timing controller 130 and supplies the scan pulse to two neighboring gate lines G1G2, G3G4, ... Gn-1Gn). That is, the gate driving circuit 120 simultaneously drives two gate lines (G1G2, G3G4, ... Gn-1Gn) to select the display lines of the pixel array 104 to which the data voltage is supplied. By the operation of the gate drive circuit 120, the display lines in the pixel array 104 are driven simultaneously by two. The gate driving circuit 120 includes a shift register for sequentially generating scan pulses and a level shifter for shifting the voltage of the scan pulse to a level suitable for driving the liquid crystal cell. The shift register of the gate drive circuit 120 may be formed directly in the non-display area outside the pixel array 104 in the liquid crystal display panel 100. [ The level shifter may be mounted on a control printed circuit board (not shown) together with the timing controller 130.

타이밍 콘트롤러(130)는 시스템(미도시)으로부터 공급되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블신호(DE) 및 클럭신호(DCLK) 등을 이용하여 데이터 구동회로(110), 게이트 구동회로(120) 및 제어펄스 발생회로(140)의 동작 타이밍을 제어한다. The timing controller 130 is connected to the data driving circuit 110 (not shown) using a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a clock signal DCLK supplied from a system ), The gate driving circuit 120, and the control pulse generating circuit 140, respectively.

데이터 구동회로(110)를 제어하기 위한 데이터 제어신호(DDC)에는 소스 스타트 펄스(Source Start Pulse : SSP), 소스 쉬프트 클럭(Source Shift Clock : SSC), 소스 출력 인이에블신호(Source Output Enable : SOE), 극성제어신호(Polarity : POL) 등이 포함된다. 게이트 구동회로(120)를 제어하기 위한 게이트 제어신호(GDC)에는 게이트 스타트 펄스(Gate Start Pulse : GSP), 게이트 쉬프트 클럭(Gate Shift Clock : GSC), 게이트 출력 인에이블신호(Gate Output Enable : GOE) 등이 포함된다. The data control signal DDC for controlling the data driving circuit 110 includes a source start pulse SSP, a source shift clock SSC, a source output enable signal SSC, SOE), a polarity control signal (POL), and the like. The gate control signal GDC for controlling the gate driving circuit 120 includes a gate start pulse GSP, a gate shift clock GSC, a gate output enable signal GOE ) And the like.

타이밍 콘트롤러(130)는 시스템으로부터 입력되는 디지털 비디오 데이터(RGB)를 액정표시패널(100)의 화소 어레이(104)에 맞게 정렬하여 데이터 구동회로(110)에 공급한다. The timing controller 130 aligns the digital video data RGB inputted from the system to the pixel array 104 of the liquid crystal display panel 100 and supplies the aligned data to the data driving circuit 110.

도 6 및 도 7은 데이터 구동회로, 샘플링 스위칭회로, 및 액정표시패널 간 접속 관계를 보여주는 도면들이다. 도 8은 본 발명에 따른 스캔펄스의 공급 타이미을 보여준다. 그리고, 도 9는 스캔펄스가 인가되는 타이밍 구간 내에서, 오드 디먹스 제어펄스들과 이븐 디먹스 제어펄스들의 발생 타이밍을 보여준다. 6 and 7 are views showing the connection relationship between the data driving circuit, the sampling switching circuit, and the liquid crystal display panel. FIG. 8 shows the supply timing of the scan pulse according to the present invention. 9 shows timings of generation of the odd demultiplex control pulses and the even demultiplex control pulses in the timing period in which the scan pulse is applied.

본 발명은 디먹스 제어펄스들의 타이밍 마진을 확보하기 위해, 도 6 및 도 7과 같은 접속 구조를 갖는다.The present invention has a connection structure as shown in Figs. 6 and 7 in order to secure a timing margin of the demux control pulses.

샘플링 스위칭회로(102)는, 데이터 구동회로(110)의 1 출력 채널(S1,S2 등)마다 접속된 오드 스위치 유닛(GMT1)과 이븐 스위치 유닛(GMT2)을 포함한다. 오드 스위치 유닛(GMT1)은 화소 어레이(104)의 기수번째 표시라인들(OL)에 배치된 액정셀들에 연결되고, 이븐 스위치 유닛(GMT2)은 화소 어레이(104)의 우수번째 표시라인들(EL)에 배치된 액정셀들에 연결된다. 도 6 및 도 7에서, R1,R2는 적색(R) 컬러를 구현하는 R 액정셀을 의미하고, G1,G2는 녹색(G) 컬러를 구현하는 G 액정셀을 의미하며, B1,B2는 청색(B) 컬러를 구현하는 B 액정셀을 의미한다.The sampling switching circuit 102 includes an od switch unit GMT1 and an even switch unit GMT2 connected to one output channel (S1, S2, etc.) of the data driving circuit 110. The od switch unit GMT1 is connected to the liquid crystal cells disposed in the odd-numbered display lines OL of the pixel array 104 and the even switch unit GMT2 is connected to the even- EL) connected to the liquid crystal cells. 6 and 7, R 1 and R 2 denote R liquid crystal cells implementing red (R) color, G 1 and G 2 denote G liquid crystal cells implementing green (G) (B) color liquid crystal cell.

오드 스위치 유닛(GMT1)은 3개의 오드 디먹스 스위치들(MT1_O,MT2_O,MT3_O)로 이루어지고, 이븐 스위치 유닛(GMT2)은 3개의 이븐 디먹스 스위치들(MT1_E,MT2_E,MT3_E)로 이루어진다.The od switch unit GMT1 consists of three odd demux switches MT1_O, MT2_O and MT3_O and the even switch unit GMT2 consists of three even demux switches MT1_E, MT2_E and MT3_E.

3개의 오드 디먹스 스위치들(MT1_O,MT2_O,MT3_O)은 제1 데이터라인(D1)에 연결되어 제1 오드 디먹스 제어펄스(DMO1)에 따라 턴 온 되는 제1 오드 디먹스 스위치(MT1_O), 제2 데이터라인(D2)에 연결되어 제2 오드 디먹스 제어펄스(DMO2)에 따라 턴 온 되는 제2 오드 디먹스 스위치(MT2_O), 및 제3 데이터라인(D3)에 연결되어 제3 오드 디먹스 제어펄스(DMO3)에 따라 턴 온 되는 제3 오드 디먹스 스위치(MT3_O)를 포함한다.The three odd demux switches MT1_O, MT2_O and MT3_O are connected to the first data line D1 and are turned on according to the first odd mode control pulse DMO1, A second odd mode switch MT2_O connected to the second data line D2 and turned on according to the second odd mode control pulse DMO2 and a second odd mode switch MT2_O connected to the third data line D3, And a third odd demux switch MT3_O that is turned on in accordance with the mux control pulse DMO3.

그리고, 3개의 이븐 디먹스 스위치들(MT1_E,MT2_E,MT3_E)은 제1 데이터라인(D1)에 연결되어 제1 이븐 디먹스 제어펄스(DME1)에 따라 턴 온 되는 제1 이븐 디먹스 스위치(MT1_E), 제2 데이터라인(D2)에 연결되어 제2 이븐 디먹스 제어펄스(DME2)에 따라 턴 온 되는 제2 이븐 디먹스 스위치(MT2_E), 및 제3 데이터라인(D3)에 연결되어 제3 이븐 디먹스 제어펄스(DME3)에 따라 턴 온 되는 제3 이븐 디먹스 스위치(MT3_E)를 포함한다.The three even demux switches MT1_E, MT2_E and MT3_E are connected to the first data line D1 and are turned on in response to the first even demux control pulse DME1. A second unipolar switch MT2_E connected to the second data line D2 and turned on according to the second unipolar control pulse DME2 and a second unipolar switch MT2_E connected to the third data line D3, And a third even demux switch MT3_E which is turned on according to the even demux control pulse DME3.

여기서, 제1 오드 디먹스 스위치(MT1_O)는 제1 데이터라인(D1)을 통해 화소 어레이(104)의 기수번째 표시라인(OL,L#1,L#3)에 형성된 제1 색(R) 액정셀에 연결되고, 상기 제1 이븐 디먹스 스위치(MT1_E)는 상기 제1 데이터라인(D1)을 통해 화소 어레이(104)의 우수번째 표시라인(EL,L#2,L#4)에 형성된 제1 색(R) 액정셀에 연결된다.The first odd mode switch MT1_O is connected to the first color R formed on the odd-numbered display lines OL, L # 1 and L # 3 of the pixel array 104 through the first data line D1. And the first even-numbered demultiplexer switch MT1_E is connected to the liquid crystal cell through the first data line D1 and is formed on the even-numbered display lines EL, L # 2 and L # 4 of the pixel array 104 And connected to the first color (R) liquid crystal cell.

제2 오드 디먹스 스위치(MT2_O)는 제2 데이터라인(D2)을 통해 화소 어레이(104)의 기수번째 표시라인(OL,L#1,L#3)에 형성된 제2 색(G) 액정셀에 연결되고, 제2 이븐 디먹스 스위치(MT2_E)는 제2 데이터라인(D2)을 통해 화소 어레이(104)의 우수번째 표시라인(EL,L#2,L#4)에 형성된 제2 색(G) 액정셀에 연결된다.The second odd mode switch MT2_O is connected to a second color (G) liquid crystal cell (not shown) formed on the odd-numbered display lines OL, L # 1 and L # 3 of the pixel array 104 through the second data line D2. And the second even demultiplexer switch MT2_E is connected to the second color line D2 formed on the odd display lines EL, L # 2 and L # 4 of the pixel array 104 through the second data line D2 G) liquid crystal cell.

제3 오드 디먹스 스위치(MT3_O)는 제3 데이터라인(D3)을 통해 화소 어레이(104)의 기수번째 표시라인(OL,L#1,L#3)에 형성된 제3 색(B) 액정셀에 연결되고, 제3 이븐 디먹스 스위치(MT3_E)는 제3 데이터라인(D3)을 통해 화소 어레이(104)의 우수번째 표시라인(EL,L#2,L#4)에 형성된 제3 색(B) 액정셀에 연결된다.The third odd demultiplexer switch MT3_O is connected to the third color (B) liquid crystal cell L3 formed in the odd-numbered display lines OL, L # 1 and L # 3 of the pixel array 104 through the third data line D3. And the third even-numbered demultiplexer MT3_E is connected to the third color (L3, L4) formed on the odd-numbered display lines EL, L # 2 and L # 4 of the pixel array 104 through the third data line D3 B) is connected to the liquid crystal cell.

이러한 접속 구조 하에서, 본 발명은 도 8과 같이 스캔펄스의 펄스폭을 2 수평기간(2H)으로 확장하고, 스캔펄스의 인가되는 타이밍 구간 내에서 디먹스 제어펄스들의 일부를 중첩시킴으로써, 디먹스 제어펄스들의 타이밍 마진을 확보한다. 디먹스 구조하에서 서로 다른 컬러를 표시하는 RGB 데이터전압은 서로 간의 뒤섞임 방지를 위해 반드시 시간적으로 분리되어 공급되어야 한다. 만약 그렇지 않으면 RGB 데이터전압의 뒤섞임으로 인해 컬러 왜곡이 생긴다. 하지만, 동일 컬러를 표시하는 데이터전압들 간에는 어느 정도 데이터가 뒤섞이더라도 컬러 왜곡이 초래되지는 않는다. 도 9에는 소정 기간 중첩되어 연속 공급되는 R 데이터전압들(RD_O,RD_E), 소정 기간 중첩되어 공급되는 G 데이터전압들(GD_O,GD_E), 및 소정 기간 중첩되어 공급되는 B 데이터전압들(BD_O,BD_E)의 공급 타이밍이 도시되어 있다. 8, a pulse width of a scan pulse is extended to two horizontal periods (2H), and a part of the DEMUX control pulses are overlapped within a timing interval of the scan pulse, Thereby securing a timing margin of the pulses. The RGB data voltages, which display different colors under the DEMUX structure, must be supplied separately in time to prevent intermixing. If this is not the case, color distortion occurs due to the mixing of the RGB data voltages. However, even if data is mixed to some extent between data voltages representing the same color, color distortion is not caused. 9, the R data voltages RD_O and RD_E continuously supplied for a predetermined period, the G data voltages GD_O and GD_E supplied for a predetermined period of time, and the B data voltages BD_O, BD_E shown in Fig.

동일 컬러를 표시하는 데이터전압들은 동일한 데이터라인을 통해 액정셀들에 공급되며, 다른 컬러를 표시하는 데이터전압들은 서로 다른 데이터라인을 통해 액정셀들에 공급된다.Data voltages representing the same color are supplied to the liquid crystal cells through the same data line, and data voltages representing different colors are supplied to the liquid crystal cells through different data lines.

본 발명은 동일 데이터라인에 공급되는 데이터전압을 시분할 제어하는 디먹스 제어펄스들을 부분적으로 중첩시킴으로써, 스캔펄스 인가 기간(2H) 내에서 나머지 디먹스 제어펄스들에 대한 타이밍 마진을 충분히 확보할 수 있다. 즉, 본 발명은 동일 데이터라인에 공통으로 연결된 오드 디먹스 스위치 및 이븐 디먹스 스위치를 각각 제어하기 위한 오드 디먹스 제어펄스 및 이븐 디먹스 제어펄스를, 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서 부분적으로 중첩시킨다. The present invention can sufficiently secure the timing margin for the remaining DEMUX control pulses within the scan pulse application period 2H by partially overlapping the DEMUX control pulses that time-division-control the data voltage supplied to the same data line . That is, according to the present invention, an odd-mode control pulse and an even-demultiplex control pulse for controlling the odd-mode and even-denominator switches commonly connected to the same data line, Lt; / RTI >

구체적으로, 본 발명은 도 9에 도시된 것처럼, 상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서, 제1 오드 디먹스 제어펄스(DMO1)와 제1 이븐 디먹스 제어펄스(DME1)를 서로 부분적으로 중첩시키고, 제2 오드 디먹스 제어펄스(DMO2)와 제2 이븐 디먹스 제어펄스(DME1)를 서로 부분적으로 중첩시키며, 상기 제3 오드 디먹스 제어펄스와 상기 제3 이븐 디먹스 제어펄스를 서로 부분적으로 중첩시킨다.9, the first odd-mode control pulse DMO1 and the first even-demultiplex control pulse DME1 are applied in the timing period in which the scan pulses of the two horizontal periods are applied, as shown in FIG. The second odd-order control pulse DMO2 and the second even-numbered control pulse DME1 are partially overlapped with each other, and the third odd-order control pulse and the third even-numbered control pulse DME1 are partially overlapped, The pulses are partially superimposed on each other.

본 발명은 상기와 같 확보된 타이밍 마진을 통해, 도 9와 같이 서로 다른 데이터라인에 연결된 디먹스 스위치들을 제어하기 위한 디먹스 제어펄스들을 서로서로 비 중첩시키면서 또한, 각각을 비교적 충분한 펄스폭으로 생성할 수 있게 된다.
The present invention is also capable of generating the DEMUX control pulses for controlling the DEMUX switches connected to different data lines as shown in FIG. 9 with the timing margins as described above, .

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

100 : 액정표시패널 102 : 샘플링 스위칭회로
104 : 화소 어레이 110 : 데이터 구동회로
120 : 게이트 구동회로 130 : 타이밍 콘트롤러
140 : 제어펄스 발생회로 100: liquid crystal display panel 102: sampling switching circuit
104: pixel array 110: data driving circuit
120: Gate driving circuit 130: Timing controller
140: Control pulse generating circuit

Claims (7)

다수의 데이터라인들과 다수의 게이트라인들이 교차되고 그 교차 영역마다 액정셀이 형성된 액정표시패널;
데이터전압을 발생하는 데이터 구동회로;
2 수평기간의 펄스폭을 갖는 스캔펄스를 발생하고, 상기 스캔펄스를 공급하여 상기 게이트라인들을 2개씩 동시에 구동시키는 게이트 구동회로;
다수의 오드 디먹스 스위치들과 다수의 이븐 디먹스 스위치들을 포함하여 상기 데이터 구동회로의 1 출력 채널으로부터 입력되는 데이터전압을 다수의 데이터라인들에 시분할 공급하는 샘플링 스위칭회로; 및
상기 스캔펄스가 인가되는 타이밍 구간 내에서, 상기 오드 디먹스 스위치들의 턴 온 타임을 제어하는 오드 디먹스 제어펄스들과 상기 이븐 디먹스 스위치들의 턴 온 타임을 제어하는 이븐 디먹스 제어펄스들을 부분적으로 중첩시키는 제어펄스 발생회로를 구비하는 것을 특징으로 하는 액정표시장치.A liquid crystal display panel in which a plurality of data lines and a plurality of gate lines intersect and a liquid crystal cell is formed in each of the intersecting regions;
A data driving circuit for generating a data voltage;
A gate driving circuit for generating a scan pulse having a pulse width of two horizontal periods and supplying the scan pulse to simultaneously drive the gate lines by two;
A sampling switching circuit which includes a plurality of odd demux switches and a plurality of odd demux switches and supplies the data voltages input from one output channel of the data driving circuit to the plurality of data lines in a time division manner; And
The odd-mode control pulses for controlling the turn-on time of the odd-mode switches and the even-mode control pulses for controlling the turn-on times of the even-numbered mode switches are partially And a control pulse generating circuit which superposes the control pulse generating circuit. 제 1 항에 있어서,
상기 데이터라인들 중 1 데이터라인에 공통으로 연결된 오드 디먹스 스위치 및 이븐 디먹스 스위치를 각각 제어하기 위한 오드 디먹스 제어펄스 및 이븐 디먹스 제어펄스는, 상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서 부분적으로 중첩되는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The odd / even control pulse and the odd / even control pulse for controlling the odd / even switch and the odd / even / odd switch, which are commonly connected to one data line among the data lines, And the liquid crystal layer is partially overlapped within the section. 제 2 항에 있어서,
서로 다른 데이터라인에 연결된 디먹스 스위치들을 제어하기 위한 디먹스 제어펄스들은 서로 비 중첩되는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
And the DEMUX control pulses for controlling the DEMUX switches connected to the different data lines are not overlapping each other. 제 1 항에 있어서,
상기 샘플링 스위칭회로는,
상기 데이터 구동회로의 1 출력 채널마다 접속된 3개의 오드 디먹스 스위치들과 3개의 이븐 디먹스 스위치들을 포함하고, 상기 디먹스 스위치들의 스위칭 동작에 따라 상기 데이터전압을 시분할하여 제1 내지 제3 데이터라인들에 분배하는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
Wherein the sampling switching circuit comprises:
And three odd demux switches connected to one output channel of the data driving circuit and three even demux switches, wherein the data voltage is time-divided according to a switching operation of the demux switches, Lines in the liquid crystal display panel. 제 4 항에 있어서,
상기 3개의 오드 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 오드 디먹스 제어펄스에 따라 턴 온 되는 제1 오드 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 오드 디먹스 제어펄스에 따라 턴 온 되는 제2 오드 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 오드 디먹스 제어펄스에 따라 턴 온 되는 제3 오드 디먹스 스위치를 구비하고;
상기 3개의 이븐 디먹스 스위치들은, 상기 제1 데이터라인에 연결되어 제1 이븐 디먹스 제어펄스에 따라 턴 온 되는 제1 이븐 디먹스 스위치, 상기 제2 데이터라인에 연결되어 제2 이븐 디먹스 제어펄스에 따라 턴 온 되는 제2 이븐 디먹스 스위치, 및 상기 제3 데이터라인에 연결되어 제3 이븐 디먹스 제어펄스에 따라 턴 온 되는 제3 이븐 디먹스 스위치를 구비하는 것을 특징으로 하는 액정표시장치.5. The method of claim 4,
The three odd demux switches are connected to the first data line and are turned on according to a first odd demux control pulse. The first odd demux switch is connected to the second data line, And a third odd demux switch connected to the third data line and turned on in response to a third odd demux control pulse;
The three even demux switches are connected to the first data line and are turned on according to a first even demux control pulse. The first even demux switch is connected to the second data line, And a third even-number demux switch connected to the third data line and turned on according to a third even-numbered demultiplexing control pulse. . 제 5 항에 있어서,
상기 제1 오드 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제1 색 액정셀에 연결되고, 상기 제1 이븐 디먹스 스위치는 상기 제1 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제1 색 액정셀에 연결되며;
상기 제2 오드 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제2 색 액정셀에 연결되고, 상기 제2 이븐 디먹스 스위치는 상기 제2 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제2 색 액정셀에 연결되며;
상기 제3 오드 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 기수번째 표시라인에 형성된 제3 색 액정셀에 연결되고, 상기 제3 이븐 디먹스 스위치는 상기 제3 데이터라인을 통해 상기 액정표시패널의 우수번째 표시라인에 형성된 제3 색 액정셀에 연결되는 것을 특징으로 하는 액정표시장치.6. The method of claim 5,
Wherein the first odd demultiplexer switch is connected to a first color liquid crystal cell formed on an odd-numbered display line of the liquid crystal display panel through the first data line, the first odd- Connected to a first color liquid crystal cell formed on an even-numbered display line of the liquid crystal display panel;
The second odd demultiplexer switch is connected to the second color liquid crystal cell formed on the odd-numbered display line of the liquid crystal display panel through the second data line, and the second odd demultiplexer switch is connected through the second data line Connected to a second color liquid crystal cell formed on an even-numbered display line of the liquid crystal display panel;
The third odd demultiplexer switch is connected to the third color liquid crystal cell formed on the odd-numbered display line of the liquid crystal display panel through the third data line, and the third odd demultiplexer switch is connected to the third color liquid crystal cell through the third data line And a third color liquid crystal cell formed on an even-numbered display line of the liquid crystal display panel. 제 3 항에 있어서,
상기 2 수평기간의 스캔펄스가 인가되는 타이밍 구간 내에서,
상기 제1 오드 디먹스 제어펄스와 상기 제1 이븐 디먹스 제어펄스를 서로 부분적으로 중첩되고;
상기 제2 오드 디먹스 제어펄스와 상기 제2 이븐 디먹스 제어펄스를 서로 부분적으로 중첩되며;
상기 제3 오드 디먹스 제어펄스와 상기 제3 이븐 디먹스 제어펄스를 서로 부분적으로 중첩되는 것을 특징으로 하는 액정표시장치.The method of claim 3,
In a timing period in which the scan pulses of the two horizontal periods are applied,
The first odd-mux control pulse and the first even-demux control pulse partially overlapping each other;
The second odd-mux control pulse and the second even-demux control pulse partially overlapping each other;
And the third odd-mode control pulse and the third-order demodulation control pulse are partially overlapped with each other.
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