KR20150057016A - Organic electro luminescent device and method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 유기전계 발광소자(Organic Electro luminescent Device)에 관한 것으로, 특히 하나의 화소영역 내에서 스토리지 커패시터의 용량을 향상시키면서도 개구율을 향상시키며, 나아가 고해상도를 구현할 수 있는 유기전계 발광소자 및 이의 제조 방법에 관한 것이다.
The present invention relates to an organic electroluminescent device, and more particularly, to an organic electroluminescent device capable of improving the aperture ratio and further realizing a high resolution while improving the capacity of a storage capacitor in one pixel region, .
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판표시장치가 개발되어 각광받고 있다. In recent years, as the society has become a full-fledged information age, a display field for processing and displaying a large amount of information has rapidly developed, and various flat panel display devices have been developed in response to this.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device : LCD), 플라즈마표시장치(Plasma Display Panel device : PDP), 전계방출표시장치(Field Emission Display device : FED), 전기발광표시장치(Electroluminescence Display device : ELD) 등을 들 수 있는데, 이들 평판표시장치는 박형화, 경량화, 저소비전력화의 우수한 성능을 보여 기존의 브라운관(Cathode Ray Tube : CRT)을 빠르게 대체하고 있다. Specific examples of such flat panel display devices include a liquid crystal display device (LCD), a plasma display panel (PDP), a field emission display (FED) And electroluminescence display device (ELD). These flat panel display devices are excellent in performance of thinning, light weight, and low power consumption, and are rapidly replacing existing cathode ray tubes (CRTs).
이러한 평판표시장치 중 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 갖는다. Among such flat panel display devices, organic electroluminescent devices have high luminance and low operating voltage characteristics.
또한, 상기 유기전계 발광소자는 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형의 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하다.In addition, since the organic electroluminescent device is a self-luminous type that emits light by itself, it has a large contrast ratio, can realize an ultra-thin display, can realize a moving image with a response time of several microseconds (μs) There is no limitation of the viewing angle, it is stable even at low temperature, and it is driven with a low voltage of 5 to 15 V direct current, so that it is easy to manufacture and design a driving circuit.
따라서, 전술한 바와 같은 장점을 갖는 유기전계 발광소자는 최근에는 TV, 모니터, 핸드폰 등 다양한 IT 기기에 이용되고 있다. Accordingly, the organic electroluminescent device having the above-described advantages has recently been used in various IT devices such as a TV, a monitor, and a mobile phone.
이러한 특성을 갖는 유기전계 발광소자는 크게 패시브 매트릭스 타입과 액티브 매트릭스 타입으로 나뉘는데, 패시브 매트릭스 방식에서는 주사선(scan line)과 신호선(signal line)이 교차하면서 매트릭스 형태로 소자를 구성하므로, 각각의 픽셀을 구동하기 위하여 주사선을 시간에 따라 순차적으로 구동하므로, 요구되는 평균 휘도를 나타내기 위해서는 평균 휘도에 라인수를 곱한 것 만큼의 순간 휘도를 내야만 한다. Organic electroluminescent devices having such characteristics are roughly divided into a passive matrix type and an active matrix type. In a passive matrix type, a scan line and a signal line cross each other to form an element in a matrix form. In order to drive the scanning lines in order to drive the scanning lines sequentially, it is necessary to give an instantaneous luminance equal to the average luminance multiplied by the number of lines in order to obtain the required average luminance.
그러나 액티브 매트릭스 방식에서는, 픽셀(pixel)을 온/오프(on/off)하는 스위칭 소자인 박막트랜지스터(Thin Film Transistor)가 화소영역별로 위치하고, 이 박막트랜지스터와 연결된 제 1 전극은 화소영역 단위로 온(on)/오프(off)되고, 이 제 1 전극과 대향하는 제 2 전극은 공통전극이 된다. However, in the active matrix method, a thin film transistor (a thin film transistor), which is a switching element for turning on / off a pixel, is positioned for each pixel region, and a first electrode connected to the thin film transistor is turned on (on) / off (off), and the second electrode facing the first electrode becomes a common electrode.
그리고 상기 액티브 매트릭스 방식에서는 화소영역에 인가된 전압이 스토리지 커패시터에 충전되어 있어, 그 다음 프레임(frame) 신호가 인가될 때까지 전원을 인가해 주도록 함으로써, 주사선 수에 관계없이 한 화면동안 계속해서 구동한다. In the active matrix system, the voltage applied to the pixel region is charged in the storage capacitor, and the power is applied until the next frame signal is applied. Thus, regardless of the number of scanning lines, do.
따라서, 낮은 전류를 인가하더라도 동일한 휘도를 나타내므로 저소비전력, 고정세, 대형화가 가능한 장점을 가지므로 최근에는 액티브 매트릭스 타입의 유기전계 발광소자가 주로 이용되고 있다. Accordingly, since the same luminance is exhibited even when a low current is applied, an active matrix type organic electroluminescent device is mainly used since it has advantages of low power consumption, high definition and large size.
도 1은 종래의 유기전계 발광소자의 구동 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도이다. 1 is a cross-sectional view of one pixel region including a driving thin film transistor of a conventional organic electroluminescent device.
도시한 바와 같이, 제 1 기판(10) 상에는 순수 폴리실리콘의 제 1 영역(13a)과 불순물이 도핑된 제 2 영역(13b)으로 구성된 반도체층(13), 게이트 절연막(16), 게이트 전극(20), 상기 제 2 영역(13b)을 각각 노출시키는 반도체층 콘택홀(25)을 갖는 층간절연막(23), 소스 및 드레인 전극(33, 36)이 순차적으로 적층 형성되어 구동 박막트랜지스터(DTr)를 구성하고 있으며, 상기 소스 및 드레인 전극(33, 36)은 각각 전원배선(미도시) 및 유기전계 발광 다이오드(E)와 연결되어 있다. A
상기 유기전계 발광 다이오드(E)는 유기 발광층(55)이 개재된 상태로 서로 대향된 제 1 전극(47) 및 제 2 전극(63)으로 구성된다. 이때 상기 제 1 전극(47)은 각 화소영역(P)별로 구동 박막트랜지스터(DTr)의 일전극과 접촉하며 형성되고 있으며, 상기 제 2 전극(63)은 상기 유기 발광층(60) 위로 전면에 형성되고 있다.The organic electroluminescent diode E includes a
한편, 화소영역(P)에는 다음 화상신호가 입력되기까지 입력받는 화상신호를 유지시키기 위한 스토리지 커패시터(StgC)가 형성되어 있다. On the other hand, a storage capacitor StgC for holding an input image signal is formed in the pixel region P until the next image signal is input.
상기 스토리지 커패시터(StgC)의 구조를 살펴보면, 상기 반도체층(13)이 형성된 동일한 층에 도핑된 폴리실리콘으로 이루어진 제 1 스토리지 전극(15)이 형성되어 있으며, 그 상부로 유전체층의 역할을 하는 게이트 절연막(16)이 형성되어 있으며, 상기 게이트 절연막(16) 상부로 상기 게이트 전극(21)을 이루는 동일한 물질로써 제 2 스토리지 전극(18)이 형성됨으로써 제 1 스토리지 커패시터(StgC1)를 이루고 있다. In the structure of the storage capacitor StgC, a
또한, 상기 제 2 스토리지 전극(18) 상부에는 상기 층간절연막(23)이 형성되어 있으며, 상기 층간절연막(23) 상부에는 전원배선(미도시)이 형성됨으로써 이의 일부가 제 3 스토리지 전극(38)을 이루고 있다. 이때 상기 제 2 스토리지 전극(18)과 상기 층간절연막(23)과 상기 제 3 스토리지 전극(38)은 제 2 스토리지 커패시터(StgC2)를 이루고 있다. The
따라서 전술한 구성을 갖는 종래의 유기전계 발광소자(1)는 제 1 스토리지 커패시터(StgC1)와 제 2 스토리지 커패시터(StgC2)가 병렬 연결됨으로써 이들 두 스토리지 커패시터(StgC1, StgC2)를 합한 스토리지 용량을 획득하게 된다.Therefore, in the conventional organic
한편, 최근에는 표시장치의 고해상도화가 급격히 진행되고 있다. On the other hand, in recent years, high-resolution display devices are rapidly progressing.
표시장치에 있어서 해상도라 함은 단위 면적당 표시되는 화소수(PPI:pixel per inch)로 정의되며, 고해상도의 표시장치라 함은 통상 300PPI(pixel per inch) 이상인 표시장치를 의미하고 있으며, 최근에는 500PPI 이상의 초고해상도를 갖는 표시장치 또한 요구되고 있다. In the display device, resolution is defined as the number of pixels per unit area (PPI), and a high-resolution display device generally refers to a display device having a pixel per inch (300PI) or more. In recent years, A display device having an ultra-high resolution as described above is also required.
한편, 표시장치의 고해상도를 실현시키기 위해서는 화상을 표시하는 표시영역의 단위면적당 화소영역의 수를 늘려야 하며, 이는 곧 하나의 화소영역의 크기가 작아짐을 의미한다. On the other hand, in order to realize high resolution of the display device, the number of pixel areas per unit area of the display area for displaying an image must be increased, which means that the size of one pixel area is smaller.
하나의 화소영역의 크기가 작아지는 경우, 자연적으로 이를 구성하는 구성요소의 크기가 작아짐으로써 스토리지 커패시터의 면적이 작아지게 되며, 이는 곧 스토리지 용량의 저하를 의미하게 된다. When the size of one pixel region is reduced, the size of the constituent elements naturally decreases to reduce the area of the storage capacitor, which means a decrease in storage capacity.
또한, 각 화소영역이 작아지면 화상을 표시하는 유기전계 발광층의 크기가 작아짐으로써 이를 다음 프레임까지 유지시키기 위한 스토리지 용량도 조금은 작아지게 되지만, 완전히 비례하는 것이 아니다. Further, as each pixel region becomes smaller, the size of the organic electroluminescence layer for displaying an image becomes smaller, so that the storage capacity for holding the organic electroluminescence layer until the next frame becomes a little small, but is not completely proportional.
즉, 실제 화소영역이 작아지는 것보다는 스토리지 커패시터의 면적 저감에 따른 스토리지 용량이 줄어드는 더 크게 됨으로써 하나의 화소영역에 있어 상기 스토리지 커패시터 형성을 위한 영역을 더욱 증가시켜야 하는 문제가 발생하고 있다. In other words, the storage capacity due to the reduction in the area of the storage capacitor is reduced rather than the actual pixel area is reduced, so that the area for forming the storage capacitor in one pixel area has to be further increased.
하나의 화소영역 전체 면적대비 화상을 구현할 수 있는 영역의 비를 개구율이라 하는데, 종래의 유기전계 발광소자는 각 화소영역 내에서 상기 스토리지 커패시터의 면적을 증가시킬 경우 각 화소영역 내에서 스토리지 커패시터의 면적이 차지하는 면적이 상대적으로 증가하게 되므로 개구율이 저감되는 문제가 발생한다.
The ratio of an area where an image can be formed to a total area of one pixel area is called an aperture ratio. In the conventional organic electroluminescent device, when the area of the storage capacitor is increased in each pixel area, the area of the storage capacitor The area occupied by the barrier rib is relatively increased, so that the aperture ratio is reduced.
본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 스토리지 커패시터의 면적 증가 없이 스토리지 커패시터 용량을 향상시키면서도 개구율도 향상시킬 수 있는 유기전계 발광소자 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
SUMMARY OF THE INVENTION It is an object of the present invention to provide an organic electroluminescent device and a method of manufacturing the same, which can improve the aperture ratio while improving the storage capacitor capacity without increasing the area of the storage capacitor.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 유기전계 발광소자는, 화소영역과 상기 화소영역 내에 소자영역과 발광영역이 정의된 제 1 기판 상의 상기 소자영역에 형성되며 각각 폴리실리콘의 제 1 영역과, 이의 양측으로 불순물 폴리실리콘의 제 2 영역으로 구성된 제 1 및 제 2 반도체층과; 상기 제 1 및 제 2 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 형성된 제 1 및 제 2 게이트 전극과; 상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막과; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과; 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 제 1 보조패턴과; 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층과; 상기 제 1 보호층 위로 형성되며 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴과; 상기 제 2 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층과; 상기 제 2 보호층 위로 형성되며 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴과; 상기 제 2 및 제 4 보조패턴 위로 형성되며 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층과; 상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하며 형성된 제 1 전극을 포함한다.According to an aspect of the present invention, there is provided an organic electroluminescent device including a pixel region, an element region formed in the pixel region, First and second semiconductor layers composed of a first region of silicon and a second region of impurity polysilicon on both sides of the first region; A gate insulating layer formed on the first and second semiconductor layers; First and second gate electrodes formed on the gate insulating film respectively corresponding to first regions of the first and second semiconductor layers; And a gate contact hole formed on the first and second gate electrodes to expose the first gate electrode and patterned together with the gate insulating film to expose the second regions of the first and second semiconductor layers, An interlayer insulating film having a layer contact hole; A first source and drain electrode and a second source and drain electrode formed on the interlayer insulating film in contact with the second region through the semiconductor layer contact hole respectively corresponding to the first and second semiconductor layers, A first auxiliary pattern formed on the interlayer insulating film in contact with the first gate electrode through the gate contact hole; A first passivation layer formed on the first substrate over the first auxiliary pattern and including a first auxiliary contact hole exposing the first auxiliary pattern and a first contact hole exposing the second drain electrode; A first auxiliary pattern formed on the first passivation layer and contacting the first auxiliary pattern through the first auxiliary contact hole and a second auxiliary pattern contacting the second drain electrode through the first contact hole; A second protection layer formed on the entire surface of the first substrate over the second auxiliary pattern and including a second contact hole exposing the second auxiliary pattern and a third contact hole exposing the second intermediate pattern; A third auxiliary pattern formed on the second passivation layer and contacting the first auxiliary pattern through the third contact hole and overlapping the second auxiliary pattern; A fourth auxiliary pattern formed on the first auxiliary pattern; A planarization layer formed on the second and fourth auxiliary patterns and having drain contact holes exposing the fourth auxiliary patterns; And a first electrode formed on the planarization layer in the light emitting region in the pixel region in contact with the fourth auxiliary pattern through the drain contact hole.
이때, 상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 형성된 뱅크와; 상기 뱅크 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 형성된 유기 발광층과; 상기 유기 발광층 위로 형성된 제 2 전극을 더 포함한다. A bank formed on the boundary of the pixel region and overlapping an edge of the first electrode; An organic light emitting layer formed on the first electrode corresponding to the region surrounded by the bank; And a second electrode formed on the organic light emitting layer.
그리고 상기 소자영역에 적층된 상기 제 1 반도체층과 게이트 절연막과 제 1 게이트 전극과 층간절연막과 제 1 소스 및 드레인 전극은 제 1 박막트랜지스터를 이루며, 상기 소자영역에 적층된 상기 제 2 반도체층과 게이트 절연막과 제 2 게이트 전극과 층간절연막과 제 2 소스 및 드레인 전극은 제 2 박막트랜지스터를 이루고, 서로 중첩하는 상기 제 2 보조패턴과 제 2 보호층 및 제 3 보조패턴은 제 1 스토리지 커패시터를 이루며, 서로 중첩하는 상기 제 1 보조패턴과 제 1 보호층과 제 2 보조패턴은 제 2 스토리지 커패시터를 이루며, 상기 제 1 및 제 2 스토리지 커패시터와 상기 제 1 박막트랜지스터는 중첩하며 형성된 것이 특징이다.The first semiconductor layer, the gate insulating film, the first gate electrode, the interlayer insulating film, and the first source and drain electrodes stacked in the device region form a first thin film transistor, and the second semiconductor layer, The gate insulating film, the second gate electrode, the interlayer insulating film, and the second source and drain electrodes constitute a second thin film transistor. The second auxiliary pattern, the second protective layer and the third auxiliary pattern overlap each other to form a first storage capacitor The first auxiliary pattern, the first protective layer, and the second auxiliary pattern overlap each other to form a second storage capacitor, and the first and second storage capacitors and the first thin film transistor overlap each other.
또한, 상기 제 1 및 제 2 반도체층은 각각 상기 제 1 영역과 제 2 영역 사이에 상기 제 2 영역보다 저농도의 불순물이 도핑된 제 3 영역이 더욱 구비된 것이 특징이다.The first and second semiconductor layers may further include a third region between the first and second regions, the impurity being doped at a concentration lower than that of the second region.
본 발명의 일 실시예에 따른 유기전계 발광소자의 제조 방법은, 화소영역과 상기 화소영역 내에 소자영역과 발광영역이 정의된 제 1 기판 상의 상기 소자영역에 각각 폴리실리콘의 제 1 및 제 2 반도체층을 형성하는 단계와; 상기 제 1 및 제 2 반도체층 위로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 제 1 및 제 2 게이트 전극을 형성하는 단계와; 불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계와; 상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계와; 상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계와; 상기 제 2 보호층 위로 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴을 형성하는 단계와; 상기 제 2 및 제 4 보조패턴 위로 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층을 형성하는 단계와; 상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하는 제 1 전극을 형성하는 단계를 포함한다. A method of manufacturing an organic electroluminescent device according to an embodiment of the present invention includes forming a first and a second semiconductor of polysilicon in a device region on a first substrate on which a pixel region and an element region and a light emitting region are defined in the pixel region, Forming a layer; Forming a gate insulating film over the first and second semiconductor layers; Forming first and second gate electrodes respectively corresponding to first regions of the first and second semiconductor layers over the gate insulating film; Forming a first region corresponding to the first and second gate electrodes with respect to the first and second semiconductor layers and a second region doped with impurities at both sides of the first region by doping the impurity, Wow; And a gate contact hole formed on the first and second gate electrodes to expose the first gate electrode and patterned together with the gate insulating film to expose the second regions of the first and second semiconductor layers, Forming an interlayer insulating film having a layer contact hole; Forming a first source and drain electrode and a second source and drain electrode on the interlayer insulating film in contact with the second region through the semiconductor layer contact hole respectively corresponding to the first and second semiconductor layers, Forming a first auxiliary pattern over the interlayer insulating film through the gate contact hole and contacting the first gate electrode, and continuously exposing the first auxiliary pattern to the entire surface of the first substrate over the first auxiliary pattern, Forming a first protective layer having a first auxiliary contact hole for exposing the second drain electrode and a first contact hole for exposing the second drain electrode; Forming a first auxiliary pattern on the first passivation layer in contact with the first auxiliary pattern through the first auxiliary contact hole and a second auxiliary pattern in contact with the second drain electrode through the first contact hole, Forming a second protective layer successively having a second contact hole exposing the second auxiliary pattern over the second auxiliary pattern and the first intermediate pattern and a third contact hole exposing the second intermediate pattern; ; A third auxiliary pattern which is in contact with the second protection layer through the third contact hole in the first intermediate pattern and overlaps with the second auxiliary pattern and a third auxiliary pattern which contacts the second auxiliary pattern through the second contact hole, 4 auxiliary pattern; Forming a planarization layer having drain contact holes exposing the fourth auxiliary patterns over the second and fourth auxiliary patterns; And forming a first electrode on the planarization layer in the light emitting region in the pixel region, the first electrode contacting the fourth auxiliary pattern through the drain contact hole.
이때, 상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 뱅크를 형성하는 단계와; 상기 뱅크 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 유기 발광층을 형성하는 단계와; 상기 유기 발광층 위로 제 2 전극을 형성하는 단계를 더 포함한다. Forming a bank at a boundary of the pixel region, overlapping an edge of the first electrode; Forming an organic light emitting layer on the first electrode corresponding to the region surrounded by the bank; And forming a second electrode over the organic light emitting layer.
그리고 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계는, 상기 층간절연막 위로 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 제거함으로서 상기 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과 제 1 보조패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거함으로서 상기 제 2 포토레지스트 패턴만을 남기는 단계와; 상기 제 2 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 1 보호층을 형성하는 단계와; 스트립을 진행하여 상기 제 2 포토레지스트 패턴과 이의 상부에 형성된 상기 제 1 보호층을 동시에 제거함으로서 상기 제 1 보조콘택홀 및 제 1 콘택홀을 형성하는 단계를 포함한다. And a first source and drain electrode and a second source and drain electrode formed on the interlayer insulating film in contact with the second region through the semiconductor layer contact hole respectively corresponding to the first and second semiconductor layers, And forming a first auxiliary pattern over the interlayer insulating film through the gate contact hole and in contact with the first gate electrode, successively forming the first auxiliary pattern on the first substrate over the first auxiliary pattern, The forming of the first passivation layer including the first auxiliary contact hole and the first contact hole exposing the second drain electrode may include forming a first metal layer on the interlayer insulating film; Forming a first photoresist pattern of a first thickness over the first metal layer and a second photoresist pattern thicker than the first thickness; Forming a first auxiliary pattern with the first source and drain electrodes and the second source and drain electrodes by removing the first metal layer exposed to the outside of the first and second photoresist patterns; Leaving only the second photoresist pattern by removing the first photoresist pattern by performing ashing; Depositing silicon nitride (SiNx) over the entire surface of the first substrate over the second photoresist pattern to form the first protective layer; And forming the first auxiliary contact hole and the first contact hole by simultaneously moving the second photoresist pattern and the first passivation layer formed on the second photoresist pattern.
이때, 상기 제 1 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 2 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징이며, 상기 제 2 포토레지스트 패턴의 측면에 상기 제 1 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 2 포토레지스트 측면에 형성된 상기 제 1 보호층을 제거하는 단계를 더 포함할 수 있다.At this time, the first passivation layer is formed through sputtering having chemical vapor deposition or anisotropic deposition characteristics at a high rate compared to the rate of forming the gate insulating film so as to weaken the step coverage characteristic, And the first passivation layer is formed to have a thickness smaller than that of the other regions. In the case where the first passivation layer is formed to be thinner than the other regions on the side surface of the second photoresist pattern, the isotropic dry etching is performed And removing the first protective layer formed on the side of the second photoresist.
또한. 상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계는, 상기 제 1 보호층 위로 제 2 금속층을 형성하는 단계와; 상기 제 2 금속층 위로 제 3 두께의 제 3 포토레지스트 패턴과 상기 제 3 두께보다 두꺼운 제 4 포토레지스트 패턴을 형성하는 단계와; 상기 제 3 및 제 4 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층을 제거함으로서 상기 제 1 매개패턴 및 제 2 보조패턴을 형성하는 단계와; 애싱을 진행하여 상기 제 3 포토레지스트 패턴을 제거함으로서 상기 제 4 포토레지스트 패턴만을 남기는 단계와; 상기 제 4 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 2 보호층을 형성하는 단계와; 스트립을 진행하여 상기 제 4 포토레지스트 패턴과 이의 상부에 형성된 상기 제 2 보호층을 동시에 제거함으로서 상기 제 2 콘택홀 및 제 3 콘택홀을 형성하는 단계를 포함한다. Also. Forming a first auxiliary pattern on the first passivation layer in contact with the first auxiliary pattern through the first auxiliary contact hole and a second auxiliary pattern in contact with the second drain electrode through the first contact hole, The step of forming the second protective layer continuously includes a second contact hole exposing the second auxiliary pattern over the second auxiliary pattern and the first intermediate pattern and a third contact hole exposing the second intermediate pattern, Forming a second metal layer over the first passivation layer; Forming a third photoresist pattern of a third thickness over the second metal layer and a fourth photoresist pattern thicker than the third thickness; Forming the first intermediate pattern and the second auxiliary pattern by removing the second metal layer exposed outside the third and fourth photoresist patterns; Leaving only the fourth photoresist pattern by removing the third photoresist pattern by performing ashing; Depositing silicon nitride (SiNx) on the entire surface of the first substrate over the fourth photoresist pattern to form the second protective layer; And forming the second contact hole and the third contact hole by advancing the strip and simultaneously removing the fourth photoresist pattern and the second passivation layer formed on the fourth photoresist pattern.
이때, 상기 제 2 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 4 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징이다.At this time, the second passivation layer is formed through sputtering having a rapid chemical vapor deposition or anisotropic deposition characteristic with respect to the speed of forming the gate insulating film so as to weaken the step coverage characteristic, Or is formed so as to be thinner than the other regions.
그리고 상기 제 4 포토레지스트 패턴의 측면에 상기 제 2 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 4 포토레지스트 측면에 형성된 상기 제 2 보호층을 제거하는 단계를 더 포함할 수 있다.And removing the second protective layer formed on the side surface of the fourth photoresist by performing an isotropic dry etching when the second protective layer is formed to be thinner than the other region on the side surface of the fourth photoresist pattern As shown in FIG.
또한, 불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계 이후에는 상기 제 1 및 제 2 게이트 전극의 폭을 줄이는 단계와; 상기 제 1 및 제 2 게이트 전극의 폭이 줄어듦으로 해서 이의 외측으로 노출된 상기 제 1 영역에 대해 상기 제 2 영역 대비 낮은 저농도의 불순물 도핑을 실시함으로서 상기 제 1 및 제 2 반도체층에 제 3 영역을 형성하는 단계를 더 포함한다.
Further, doping of the impurity is performed to form a first region corresponding to the first and second gate electrodes with respect to the first and second semiconductor layers, and a second region doped with impurities at both sides of the first region Reducing the width of the first and second gate electrodes; The width of the first and second gate electrodes is reduced so that impurity doping is performed at a low concentration relative to the second region with respect to the first region exposed to the outside of the first and second gate electrodes, .
본 발명에 따른 유기전계 발광소자는, 제 1 및 제 2 스토리지 커패시터가 모두 스위칭 박막트랜지스터(또는(및) 구동 박막트랜지스터와 중첩하여 형성됨으로서 각 소자영역에는 상기 스위칭 및 구동 박막트랜지스터와 이격하여 형성되는 별도의 스토리지 커패시터 형성을 위한 영역이 필요로 되지 않으므로, 각 화소영역 내에서 소자영역의 면적을 저감시키며, 이렇게 저감된 소자영역을 발광영역으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.The organic electroluminescent device according to the present invention is characterized in that the first and second storage capacitors are formed so as to overlap with the switching thin film transistor (or the driving thin film transistor), so that each switching element and the driving thin film transistor are spaced apart from each other Since an area for forming a separate storage capacitor is not required, the area of the device region is reduced in each pixel region, and the device region thus reduced is utilized as a light emitting region, thereby improving the aperture ratio.
나아가 상기 소자영역이 구비되는 상기 제 1 및 제 2 스토리지 커패시터는 소자영역 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터 용량을 충분히 확보할 수 있으므로 유기전계 발광소자가 고해상도를 구현하더라도 스토리지 커패시터 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과를 갖는다.
Furthermore, since the first and second storage capacitors having the device region can be formed by utilizing nearly the entire area of the device region, the storage capacitor capacity can be sufficiently secured. Therefore, even if the organic electroluminescent device realizes high resolution, The problem of degradation of display quality caused by smallness is originally suppressed.
도 1은 종래의 유기전계 발광소자의 구동 박막트랜지스터를 포함하는 하나의 화소영역에 대한 단면도.
도 2는 일반적인 액티브 매트릭스형 유기전계 발광소자의 한 화소에 대한 회로도.
도 3은 본 발명의 제 1 실시예에 따른 유기전계 발광소자의 일부를 도시한 것으로써 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도.
도 4는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 일부를 도시한 것으로써 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도.
도 5a 내지 도 5x는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 구동영역과 스토리지 영역을 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도.1 is a cross-sectional view of one pixel region including a driving thin film transistor of a conventional organic electroluminescent device.
2 is a circuit diagram of one pixel of a general active matrix organic electroluminescent device.
FIG. 3 is a cross-sectional view of a pixel region including a driving thin film transistor, a storage capacitor, and an organic light emitting diode according to a first embodiment of the present invention. Referring to FIG.
FIG. 4 is a cross-sectional view of a pixel region including a driving TFT, a storage capacitor, and an organic light emitting diode according to a second embodiment of the present invention. Referring to FIG.
FIGS. 5A to 5X are cross-sectional views illustrating steps of manufacturing a pixel region including a driving region and a storage region of an organic electroluminescent device according to a second embodiment of the present invention; FIGS.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.
우선, 유기전계 발광소자의 기본적인 구조 및 동작특성에 대해서 도면을 참조하여 상세히 설명한다. First, the basic structure and operating characteristics of the organic electroluminescent device will be described in detail with reference to the drawings.
도 2는 일반적인 유기전계 발광소자의 하나의 화소영역에 대한 회로도이다. 2 is a circuit diagram of one pixel region of a general organic light emitting device.
도시한 바와 같이, 유기전계 발광소자는 각 화소영역(P)이 상기 게이트 배선과 데이터 배선 및 전원배선과, 스위칭(switching) 박막트랜지스터(STr) 및 구동(driving) 박막트랜지스터(DTr), 스토리지 커패시터(StgC) 그리고 유기전계 발광 다이오드(E)를 포함하여 구성되고 있다. As shown in the figure, the organic light emitting device has a structure in which each pixel region P includes a gate wiring, a data wiring, a power supply wiring, a switching thin film transistor STr, a driving thin film transistor DTr, (StgC) and an organic electroluminescent diode (E).
조금 더 상세히 유기전계 발광소자의 구성에 대해 설명하면, 제 1 방향으로 다수의 게이트 배선(GL)이 이격하며 형성되어 있고, 이러한 제 1 방향과 교차되는 제 2 방향으로 다수의 데이터 배선(DL)이 일정간격 이격하며 형성되어 있으며, 상기 각 데이터 배선(DL)과 이격하며 전원전압을 인가하기 위한 전원배선(PL)이 형성되어 있다. A plurality of gate lines GL are formed spaced apart from each other in a first direction and a plurality of data lines DL are formed in a second direction crossing the first direction. And a power supply line PL for applying a power source voltage is formed at a distance from each data line DL.
이때, 상기 게이트 배선(GL)과 데이터 배선(DL)에 의해 포획되는 영역을 화소영역(P)이라 정의되고 있다.At this time, a region captured by the gate line GL and the data line DL is defined as a pixel region P. [
한편, 각 화소영역(P) 내부에는 상기 데이터 배선(DL)과 게이트 배선(GL)이 교차하는 부분에는 스위칭 박막트랜지스터(STr)가 형성되어 있으며, 상기 스위칭 박막트랜지스터(STr)와 전기적으로 연결된 구동 박막트랜지스터(DTr)가 형성되어 있다. In each pixel region P, a switching thin film transistor STr is formed at the intersection of the data line DL and the gate line GL, and a switching transistor STr is electrically connected to the switching thin film transistor STr. And a thin film transistor DTr is formed.
이때, 상기 유기전계 발광 다이오드(E)의 일측 단자인 제 1 전극은 상기 구동 박막트랜지스터(DTr)의 드레인 전극과 연결되고, 타측 단자인 제 2 전극은 전원배선(PL)과 연결되고 있으며, 이에 의해 상기 전원배선(PL)은 전원전압을 상기 유기전계발광 다이오드(E)로 전달하게 된다. At this time, the first electrode, which is one terminal of the organic electroluminescent diode E, is connected to the drain electrode of the driving thin film transistor DTr, the second electrode which is the other terminal is connected to the power supply line PL, The power supply line PL transfers a power supply voltage to the organic light emitting diode E.
또한, 상기 구동 박막트랜지스터(DTr)의 게이트 전극과 소스 전극 사이에는 스토리지 커패시터(StgC)가 형성되고 있다. A storage capacitor StgC is formed between the gate electrode and the source electrode of the driving thin film transistor DTr.
따라서, 상기 게이트 배선(GL)을 통해 신호가 인가되면 상기 스위칭 박막트랜지스터(STr)가 온(on) 되고, 상기 데이터 배선(DL)의 신호가 구동 박막트랜지스터(DTr)의 게이트 전극에 전달되어 상기 구동 박막트랜지스터(DTr)가 온(on) 되므로 유기전계발광 다이오드(E)를 통해 빛이 출력된다. Therefore, when a signal is applied through the gate line GL, the switching thin film transistor STr is turned on and the signal of the data line DL is transmitted to the gate electrode of the driving thin film transistor DTr, The driving thin film transistor DTr is turned on so that light is output through the organic electroluminescent diode E.
이때, 상기 구동 박막트랜지스터(DTr)가 온(on) 상태가 되면, 상기 전원배선(PL)으로부터 유기전계발광 다이오드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 상기 유기전계발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 된다.At this time, when the driving thin film transistor DTr is turned on, the level of a current flowing from the power supply line PL to the organic light emitting diode E is determined, It becomes possible to implement a gray scale.
또한, 상기 스토리지 커패시터(StgC)는 스위칭 박막트랜지스터(STr)가 오프(off) 되었을 때, 상기 구동 박막트랜지스터(DTr)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 상기 스위칭 박막트랜지스터(STr)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 상기 유기전계발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.
The storage capacitor StgC maintains a constant gate voltage of the driving thin film transistor DTr when the switching thin film transistor STr is turned off so that the switching thin film transistor STr is turned off the level of the current flowing through the organic electroluminescent diode E can be maintained constant until the next frame even if the off state is established.
이후에는 이러한 구동에 의해 화상을 표시하는 본 발명의 제 1 실시예에 따른 유기전계 발광소자의 구성에 대해 설명한다. Hereinafter, the structure of the organic electroluminescent device according to the first embodiment of the present invention for displaying an image by such driving will be described.
도 3은 본 발명의 제 1 실시예에 따른 유기전계 발광소자의 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에서 스위칭 및 구동 박막트랜지스터(STr, DTr)와 스토리지 커패시터(StgC1, StgC2)가 형성되는 영역을 소자영역(DA) 그리고 유기전계 발광 다이오드(E)가 형성되는 영역을 발광영역(EA)이라 정의하며, 상기 소자영역(DA) 내에서 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)가 형성되는 영역을 각각 스위칭 및 구동영역(STrA, DTrA)이라 정의한다. 3 is a cross-sectional view of one pixel region including a driving TFT, a storage capacitor, and an organic light emitting diode of an organic electroluminescent device according to a first embodiment of the present invention. In this case, for convenience of description, a region where the switching and driving thin film transistors STr and DTr and the storage capacitors StgC1 and StgC2 are formed in each pixel region P is referred to as an element region DA and an organic light emitting diode E And the regions where the switching and driving TFTs STr and DTr are formed in the device region DA are respectively referred to as switching and driving regions STrA and DTrA define.
도시한 바와 같이, 본 발명에 따른 유기전계 발광소자(101)는 스위칭 및 구동 박막트랜지스터(STr, DTr)와 스토리지 커패시터(StgC1, StgC2) 및 유기전계 발광 다이오드(E)가 형성된 제 1 기판(110)과, 인캡슐레이션을 위한 제 2 기판(180)으로 구성되고 있다. The
우선, 제 1 기판(110)의 구성에 대해 설명한다. First, the structure of the
상기 제 1 기판(110)에는 각 소자영역(DA) 내의 각 스위칭 및 구동영역(STrA, DTrA)에 대응하여 각각 순수 폴리실리콘으로 이루어지며 그 중앙부는 채널이 형성되는 제 1 영역(113a, 115a) 그리고 상기 각 제 1 영역(113a, 115a) 양측면으로 폴리실리콘 내부에 고농도의 불순물이 도핑된 제 2 영역(113b, 115b)으로 구성된 제 1 및 제 2 반도체층(113, 115)이 형성되어 있다. The
이때, 도면에 나타내지 않았지만, 상기 제 1 및 제 2 반도체층(113, 115) 각각에는 상기 제 1 영역(113a, 115a)과 제 2 영역(113b, 115b) 사이의 소정폭에 대해서는 상기 제 2 영역(113b, 115b)의 도핑된 불순물의 농도대비 낮은 즉, 저농도의 불순물이 도핑된 제 3 영역(113c, 115c)이 더욱 구비될 수도 있다.Although not shown in the drawing, the first and second semiconductor layers 113 and 115 may have a predetermined width between the first and
이러한 제 3 영역(113c, 115c)은 통상 LDD(lightly dopped drain) 영역이라 칭해지고 있다.These
도면에 있어서는 상기 제 1 및 제 2 반도체층(113, 115)은 각각 제 1, 2, 3 영역((113a, 115a), (113b, 115b), (113c, 115c))으로 이루어진 것을 일례로 나타내었다.In the drawing, the first and second semiconductor layers 113 and 115 are formed by first, second, and
한편, 상기 제 1 및 제 2 반도체층(113, 115)과 상기 제 1 기판(110) 사이에는 상기 제 1 기판(110) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 버퍼층(미도시)이 더욱 형성될 수도 있다. An inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiO 2 ) is formed on the entire surface of the
이러한 버퍼층(미도시)은 폴리실리콘 재질의 상기 제 1 및 제 2 반도체층(113, 115) 형성을 위해 비정질 실리콘층의 결정화시 상기 제 1 기판(110) 내부로부터 나오는 알카리 이온의 방출에 의한 상기 제 1 및 제 2 반도체층(113, 115)의 특성 저하를 방지하기 위함이다. The buffer layer (not shown) may be formed on the
다음, 상기 스위칭 및 구동영역(StrA, DTrA)에 각각 구비된 상기 제 1 및 제 2 반도체층(113, 115)을 덮으며 상기 제 1 기판(110) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는(및) 질화실리콘(SiNx)로 이루어진 게이트 절연막(116)이 형성되어 있다. Next, an inorganic insulating material such as silicon oxide (SiO2) is deposited on the entire surface of the
그리고 상기 게이트 절연막(116) 위로 상기 스위칭 및 구동영역(StrA, DTrA)에는 상기 각 제 1 및 제 2 반도체층(113, 115)에 대응하여 더욱 정확히는 상기 각 제 1 및 제 2 반도체층(113, 115) 중 제 1 영역(113a, 115a)에 대응하여 각각 제 1 및 제 2 게이트 전극(220a, 220b)이 형성되고 있다. 이때, 상기 제 1 및 제 2 게이트 전극(120a, 120b)은 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나로 이루어진 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중층 구조를 이루는 것이 특징이다.The switching and driving regions StrA and DTrA are formed on the
도면에 있어서 상기 제 1 및 제 2 게이트 전극(120a, 120b)은 단일층 구조를 이루는 것을 일례로 나타내었다.In the drawing, the first and
또한, 도면에 나타나지 않았지만, 상기 게이트 절연막(116) 위로 상기 제 1 및 제 2 게이트 전극(120a, 120b)을 이루는 동일한 물질로 이루어지며 상기 스위칭 영역(STrA)이 구비된 상기 제 1 게이트 전극(120a)과 연결되며 각 화소영역(P)의 경계에 대응하여 일 방향으로 연장하며 게이트 배선(미도시)이 구비되고 있다.Although not shown in the drawing, the
상기 제 1 및 제 2 게이트 전극(120a, 120b)과 게이트 배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 층간절연막(123)이 상기 제 1 기판(110) 전면에 형성되고 있다.An interlayer insulating
이때, 상기 층간절연막(123)에는 상기 각 제 1 및 제 2 반도체층(113, 115)의 각 제 2 영역(113b, 115b)을 노출시키는 반도체층 콘택홀(125)이 구비되고 있으며, 나아가 상기 제 1 게이트 전극(120a)을 노출시키는 게이트 콘택홀(126)이 구비되고 있다.The semiconductor
다음, 상기 층간절연막(123) 위로 상기 반도체층 콘택홀(125)을 통해 상기 제 1 반도체층(113)의 제 2 영역(113b)과 각각 접촉하는 제 1 소스 전극(미도시) 및 드레인 전극(136a)과, 상기 제 2 반도체층(115)의 제 2 영역(115b)과 각각 접촉하는 제 2 소스 전극(133b) 및 드레인 전극(136b)이 형성되고 있다. 이때, 상기 제 1 드레인 전극(136a)과 상기 제 2 드레인 전극(136b)은 서로 연결된 상태를 이루고 있다.Next, a first source electrode (not shown) and a drain electrode (not shown) are formed on the
또한, 상기 층간절연막(123) 위로 상기 게이트 콘택홀(126)을 통해 상기 제 1 게이트 전극(120a)과 접촉하는 제 1 보조패턴(138)이 구비되고 있다.A first
그리고 도면에 나타내지 않았지만 상기 층간절연막(123) 위로는 상기 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하는 방향으로 연장하며 상기 제 1 소스 전극(미도시)과 연결된 데이터 배선(미도시)이 형성되고 있으며, 상기 데이터 배선(미도시)과 나란하게 상기 제 2 소스 전극(133b)과 연결된 전원배선(미도시)이 구비되고 있다. 이때, 상기 게이트 배선(미도시)과 데이터 배선(미도시)에 의해 포획되는 영역이 상기 화소영역(P)이 되고 있다. Although not shown in the drawing, the
상기 제 1 소스 및 드레인 전극(미도시, 136a)과 제 2 소스 및 드레인 전극(133b, 136b)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 1 보조패턴(138)은 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나로 이루어진 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중층 구조를 이루는 것이 특징이다.The first and second source and
도면에 있어서 제 1 소스 및 드레인 전극(미도시, 136a)과 제 2 소스 및 드레인 전극(133b, 136b)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 1 보조패턴(138)은 단일층 구조를 이루는 것을 일례로 나타내었다.(Not shown), second source and drain
한편, 상기 스위칭 영역(STrA)에 순차 적층된 상기 제 1 반도체층(113)과 게이트 절연막(116)과 제 1 게이트 전극(120a)과 층간절연막(123)과 서로 이격하는 제 1 소스 및 드레인 전극(미도시, 136a)은 스위칭 박막트랜지스터(STr)를 이루며, 상기 구동영역(DTrA)에 순차 적층된 상기 제 2 반도체층(115)과 게이트 절연막(116)과 제 2 게이트 전극(120b)과 층간절연막(123)과 서로 이격하는 제 2 소스 및 드레인 전극(133b, 136b)은 구동 박막트랜지스터(DTr)를 이룬다.The
다음, 상기 제 1 소스 및 드레인 전극(미도시, 136a)과 제 2 소스 및 드레인 전극(133b, 136b)과 데이터 배선(미도시)과 전원배선(미도시) 및 제 1 보조패턴(138) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 1 보호층(140)이 상기 제 1 기판(110) 전면에 형성되고 있다.Next, the first and second source and drain electrodes (not shown), the second source and drain
이때, 상기 제 1 보호층(140)에는 상기 제 2 드레인 전극(136b)(또는 제 1 드레인 전극(136a))을 노출시키는 제 1 콘택홀(ch1)이 구비되고 있는 것이 특징이다.The
다음, 상기 제 1 보호층(140) 위로 상기 소자영역(DA)에는 저저항 특성을 갖는 금속물질로 이루어진 제 2 보조패턴(146)이 형성되고 있다. Next, a second
도면에 있어서 상기 제 2 보조패턴(146)은 상기 소자영역(DA) 내에서 상기 스위칭 영역(STrA)에 구비되고 있는 것을 일례로 나타내었지만, 상기 제 2 보조패턴(146)은 상기 구동영역(DTrA)에 구비될 수도 있으며, 나아가 상기 스위칭 및 구동영역(STrA, DTrA)에 걸쳐 형성될 수도 있다.Although the second
다음, 상기 제 2 보조패턴(146) 위로 무기절연물질로 이루어진 제 2 보호층(160)이 상기 제 1 기판(110) 전면에 형성되고 있다.Next, a
이때, 상기 제 2 보호층(160)에는 상기 제 2 보조패턴(146)의 일 끝단으로 노출시키는 제 2 콘택홀(ch2)이 구비되고 있으며, 이러한 제 2 콘택홀(ch2)은 상기 제 1 콘택홀(ch1)과 연결됨으로서 상기 제 2 보조패턴(146)의 일끝단과 더불어 상기 제 2(또는 제 1) 드레인 전극(136b)을 노출시키는 형태를 이루는 것이 특징이다. The second contact hole ch2 exposes the second
더불어 상기 제 2 보호층(160)과 이의 하부에 위치하는 상기 제 1 보호층(140)에는 상기 제 1 보조패턴(138)을 노출시키는 제 3 콘택홀(ch3)이 구비되고 있다. In addition, a third contact hole (ch3) exposing the first
다음, 상기 소자영역(DA)에는 상기 제 2 보호층(160) 위로 저저항 특성을 갖는 금속물질로 이루어지며 상기 제 3 콘택홀(ch3)을 통해 상기 제 1 보조패턴(138)과 접촉하는 제 3 보조패턴(153)이 구비되고 있으며, 상기 제 2 콘택홀(ch2)과 이와 연결된 제 1 콘택홀(ch1)을 통해 상기 제 2(또는 제 1) 드레인 전극(136b)과 상기 제 2 보조패턴(146)과 동시에 접촉하는 제 4 보조패턴(155)이 구비되고 있다. Next, the device region DA is formed with a metal material having a low resistance characteristic on the
이때, 상기 제 3 보조패턴(153)은 상기 제 2 보조패턴(146)과 상기 제 2 보호층(160)을 사이에 두고 서로 중첩하는 구성을 이룸으로서 제 1 스토리지 커패시터(StgC1)를 이루는 것이 특징이다.The third
나아가 상기 제 2 보조패턴(146)은 상기 제 1 보조패턴(138)과 상기 제 1 보호층(140)을 개재하여 중첩하는 구성을 이룸으로서 제 2 스토리지 커패시터(StgC2)를 이루는 것이 또 다른 특징이다. Further, the second
따라서, 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 모두 스위칭 박막트랜지스터(STr)(또는(및) 구동 박막트랜지스터(DTr))와 중첩하여 형성됨으로서 각 소자영역(DA)에는 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)와 이격하여 형성되는 별도의 스토리지 커패시터 형성을 위한 영역이 필요로 되지 않으므로, 각 화소영역(P) 내에서 소자영역(DA)의 면적을 저감시키며, 이렇게 저감된 소자영역(DA)을 발광영역(EA)으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.Therefore, in the organic
나아가 상기 소자영역(DA)이 구비되는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 소자영역(DA) 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터(StgC1, StgC2) 용량을 충분히 확보할 수 있으므로 유기전계 발광소자가 고해상도를 구현하더라도 스토리지 커패시터(StgC1, StgC2) 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과를 갖는다.Furthermore, since the first and second storage capacitors StgC1 and StgC2 having the device region DA can be formed almost entirely in the device region DA, the capacity of the storage capacitors StgC1 and StgC2 can be sufficiently secured Therefore, even if the organic electroluminescent device realizes a high resolution, it has an effect of originally suppressing problems such as deterioration of display quality caused by a small capacitance of the storage capacitors (StgC1 and StgC2).
한편, 상기 제 3 및 제 4 보조패턴(153, 155) 위로 유기절연물질 예를들면 포토아크릴로 이루어진 평탄화층(160)이 구비되고 있다. 이러한 평탄화층(160)은 상기 제 1 기판(110) 전면에 형성될 수도 있고, 또는 화상을 표시하는 표시영역에 대해서만 형성될 수도 있다.On the other hand, a
이때, 상기 평탄화층(160)에는 상기 각 소자영역(DA)에 대응하여 상기 제 2 드레인 전극(136b)과 전기적으로 연결된 상기 제 4 보조패턴(155)을 노출시키는 드레인 콘택홀(163)이 구비되고 있다.A
그리고 상기 평탄화층(160) 위로 각 화소영역(P) 내의 발광영역(EA)에는 상기 드레인 콘택홀(155)을 통해 상기 제 2 드레인 전극(136b)과 전기적으로 연결되는 제 1 전극(165)이 형성되고 있다.A
이때, 상기 제 1 전극(165)은 애노드 전극의 역할을 하도록 일함수 값이 상대적으로 높은 투명 도전성 물질인 인듐-틴-옥사이드(ITO)로 이루어지거나, 또는 캐소드 전극의 역할을 할 수 있도록 일함수 값이 상대적으로 낮은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상이 혼합된 물질로 이루어지고 있다. The
다음, 상기 제 1 전극(165) 위로 각 화소영역(P) 더욱 정확히는 각 발광영역(EA)의 경계에는 뱅크(167)가 형성되어 있다. 이때, 상기 뱅크(167)는 각 발광영역(EA)을 둘러싸는 형태로 상기 제 1 전극(165)의 테두리와 중첩하며 상기 제 1 전극(165)의 중앙부를 노출시키며 형성되고 있는 것이 특징이다. Next, a
또한, 상기 뱅크(150)는 투명한 유기절연물질 예를들면 폴리이미드(poly imide)로 이루어지거나, 또는 블랙을 나타내는 물질 예를들면 블랙수지로 이루어지고 있다. In addition, the
한편, 상기 각 화소영역(P)의 상기 뱅크(150)로 둘러싸인 발광영역(EA)의 상기 제 1 전극(165) 상부에는 유기 발광층(170)이 형성되어 있으며, 상기 유기 발광층(170)과 상기 뱅크(167) 상부에는 표시영역 전체에 하나의 판 형태를 가지며 제 2 전극(173)이 형성되고 있다. 이때, 상기 제 1, 2 전극(165, 173)과 그 사이에 형성된 상기 유기 발광층(170)은 유기전계 발광 다이오드(E)를 이루게 된다.An organic
한편, 도면에 나타나지 않았지만, 상기 제 1 전극(165)과 유기 발광층(170) 사이 및 상기 유기 발광층(170)과 제 2 전극(173) 사이에는 각각 상기 유기 발광층(170)의 발광 효율 향상을 위해 다층 구조의 제 1 발광보상층(미도시)과 제 2 발광보상층(미도시)이 더욱 형성될 수도 있다. Although not shown in the drawing, the
이때, 다층의 상기 제 1 발광보상층(미도시)은 상기 제 1 전극(165)이 애노드 전극의 역할을 하는 경우 이의 상부로 순차 적층되며 정공주입층(hole injection layer)과 정공수송층(hole transporting layer)으로 이루어질 수 있으며, 상기 제 2 발광보상층(미도시)은 상기 유기 발광층(170)으로부터 순차 적층되며 전자수송층(electron transporting layer)과 전자주입층(electron injection layer)으로 이루어질 수 있다.When the
한편, 상기 제 1 발광보상층(미도시)과 제 2 발광보상층(미도시)은 이중층 구조를 이루는 것을 일례로 나타내었지만, 반드시 이중층 구조를 이룰 필요는 없다. 즉 상기 제 1 발광보상층(미도시)은 정공주입층 또는 정공수송층이 되어 단일층 구조를 이룰 수도 있고, 상기 제 2 발광보상층(미도시) 또한 전자주입층 또는 전자수송층이 되어 단일층 구조를 이룰 수도 있다.Although the first luminescence compensation layer (not shown) and the second luminescence compensation layer (not shown) have a bilayer structure as an example, the bilayer structure is not necessarily required. That is, the first emission compensation layer (not shown) may be a hole injection layer or a hole transport layer to form a single layer structure, and the second emission compensation layer (not shown) may also be an electron injection layer or an electron transport layer, .
더불어 상기 제 1 발광보상층(미도시)은 전자블록킹층이 더욱 포함될 수도 있으며, 상기 제 2 발광보상층(미도시)은 정공블록킹층이 더욱 포함될 수도 있다. In addition, the first emission compensation layer (not shown) may further include an electron blocking layer, and the second emission compensation layer (not shown) may further include a hole blocking layer.
한편, 상기 제 1 및 제 2 발광보상층(미도시)은 상기 제 1 전극(165)이 캐소드 전극의 역할을 하는 경우 서로 그 위치가 바뀐다.Meanwhile, when the
상기 제 2 전극(173)은 상기 제 1 전극(165)이 애노드 전극의 역할을 하는 경우 캐소드 전극을 역할을 하도록, 일함수 값이 비교적 작은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 은(Ag), 마그네슘(Mg), 금(Au), 알루미늄마그네슘 합금(AlMg) 중 어느 하나 또는 둘 이상의 섞인 물질로 이루어지며, 상기 제 1 전극(165)이 캐소드 전극을 역할을 하는 경우 애노드 전극의 역할을 하도록 일함수 값이 비교적 높은 인듐-틴-옥사이드(ITO)로 이루어는 것이 특징이다. The
한편, 전술한 구성을 갖는 상기 제 1 기판(110)에 대응하여 인캡슐레이션을 위한 제 2 기판(180)이 구비되고 있다. Meanwhile, a
상기 제 1 기판(110)과 제 2 기판(180)은 그 가장자리를 따라 실란트 또는 프릿으로 이루어진 접착제(미도시)가 구비되고 있으며, 이러한 접착제(미도시)에 의해 상기 제 1 기판(110)과 제 2 기판(180)이 합착되어 패널상태를 유지하고 있다. The
이때, 서로 이격하는 상기 제 1 기판(110)과 제 2 기판(180) 사이에는 진공의 상태를 갖거나 또는 불활성 기체로 채워짐으로써 불활성 가스 분위기를 가질 수 있다. At this time, a vacuum state is formed between the
상기 인캡슐레이션을 위한 상기 제 2 기판(180)은 유연한 특성을 갖는 플라스틱으로 이루어질 수도 있으며, 또는 유리기판으로 이루어질 수도 있다. The
전술한 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 제 1 기판(110)과 마주하여 이격하는 형태로 인캡슐레이션을 위한 제 2 기판(180)이 구비된 것을 나타내고 있지만, 변형예로서 상기 제 2 기판(180)은 점착층을 포함하는 필름 형태로 상기 제 1 기판(110)의 최상층에 구비된 상기 제 2 전극(173)과 접촉하도록 구성될 수도 있다. The
또한, 본 발명의 제 1 실시예에 따른 또 다른 변형예로서 상기 제 2 전극(173) 상부로 유기절연막(미도시) 또는 무기절연막(미도시)이 더욱 구비되어 캡핑막이 형성될 수 있으며, 상기 유기절연막(미도시) 또는 무기절연막(미도시)은 그 자체로 인캡슐레이션 막(미도시)으로 이용될 수도 있으며, 이 경우 상기 제 2 기판(180)은 생략할 수도 있다. As another modification according to the first embodiment of the present invention, an organic insulating film (not shown) or an inorganic insulating film (not shown) may further be provided on the
이러한 구성을 갖는 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 모두 스위칭 박막트랜지스터(STr)(또는(및) 구동 박막트랜지스터(DTr))와 중첩하여 형성됨으로서 각 소자영역(DA)에는 별도의 스토리지 커패시터를 형성하기 위한 영역을 필요로 하지 않는다. In the organic
따라서 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 각 화소영역(P) 내에서 소자영역(DA)의 면적을 저감시키며 이렇게 저감된 소자영역(DA)을 발광영역으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.Accordingly, the
나아가 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 상기 소자영역(DA)이 구비되는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 소자영역(DA) 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터(StgC1, StgC2) 용량을 충분히 확보할 수 있다.The first and second storage capacitors StgC1 and StgC2 provided with the device region DA may be formed so as to cover substantially the entire surface of the device region DA The capacity of the storage capacitors StgC1 and StgC2 can be sufficiently secured.
따라서 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 300PPI 이상의 고해상도를 구현하더라도 스토리지 커패시터(StgC1, StgC2)의 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과가 있다.
Therefore, even if the
한편, 전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)는 소자영역(DA) 내의 상기 스위칭 또는 구동 박막트랜지스터(STr, DTr) 위로 특히 제 2 보조패턴(146) 및 제 3 보조패턴(153)을 구비하는 구성을 가짐으로서 상기 제 2 및 제 3 보조패턴(146, 153)을 형성하기 위해 각 소자영역(DA) 내에 별도의 스토리지 영역을 구비한 종래의 유기전계 발광소자(도 1의 1) 대비 2회의 마스크 공정을 더욱 진행해야 하고, 나아가 제 2 보호층(160)에 대해 상기 제 2 보조패턴(146)과 제 2(또는 제 1)드레인 전극(136b)을 동시에 노출시키기 위한 제 2 콘택홀(ch2)을 형성하기 위해 추가적으로 또 다시 1회의 마스크 공정을 더욱 진행해야 한다.The
이때, 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101)의 경우 반도체층(113, 115)을 스토리지 커패시터를 이루는 일 전극으로 사용하지 않으므로 상기 반도체층(113, 115)을 스토리지 커패시터의 일 전극으로 이용하기 위한 도전 특성 부여를 위한 스토리지 도핑 공정을 생략할 수 있으므로 1회의 마스크 공정을 저감할 수 있지만, 앞서 설명한 대로 제 2, 3 보조패턴(146, 153) 형성을 위해 2회, 제 2 콘택홀(ch2) 형성을 위해 1회의 마스크 공정을 각각 필요로 함으로서 최종적으로는 각 소자영역(DA) 내에 별도의 스토리지 영역을 구비한 종래의 유기전계 발광소자(도 1의 1) 대비 2회의 마스크 공정이 증가하고 있다.In this case, since the semiconductor layers 113 and 115 are not used as one electrode of the storage capacitor, the semiconductor layers 113 and 115 may be used as a storage capacitor, It is possible to omit the storage doping process for imparting the conductive property for use as one electrode, so that it is possible to reduce the one masking process. However, as described above, the second and third
따라서 본 발명의 제 2 실시예를 통해 상기 본 발명의 제 1 실시예에 따른 유기전계 발광소자(101) 대비 마스크 공정을 저감시킬 수 있는 구성을 갖는 유기전계 발광소자 및 이의 제조 방법을 제안한다.
Therefore, an organic electroluminescent device having a structure capable of reducing the mask process compared to the
도 4는 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에서 스위칭 및 구동 박막트랜지스터(STr, DTr)와 스토리지 커패시터(StgC1, StgC2)가 형성되는 영역을 소자영역(DA) 그리고 유기전계 발광 다이오드(E)가 형성되는 영역을 발광영역(EA)이라 정의하며, 상기 소자영역(DA) 내에서 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)가 형성되는 영역을 각각 스위칭 및 구동영역(STrA, DTrA)이라 정의한다. 4 is a cross-sectional view of one pixel region including a driving thin film transistor, a storage capacitor, and an organic light emitting diode of an organic electroluminescent device according to a second embodiment of the present invention. In this case, for convenience of description, a region where the switching and driving thin film transistors STr and DTr and the storage capacitors StgC1 and StgC2 are formed in each pixel region P is referred to as an element region DA and an organic light emitting diode E And the regions where the switching and driving TFTs STr and DTr are formed in the device region DA are respectively referred to as switching and driving regions STrA and DTrA define.
본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)는 각 소자영역(DA)에 형성되는 스위칭 및 구동 박막트랜지스터(STr, DTr)의 구성은 전술한 제 1 실시예에 따른 유기전계 발광소자(도 3의 101)와 동일하며, 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)의 상부에 구비되는 구성요소에 대해서만이 차이가 있으므로 제 1 실시예에 따른 유기전계 발광소자(도 3의 101)와 차별점이 있는 부분을 위주로 하여 설명한다.The structure of the switching and driving thin film transistors STr and DTr formed in each device region DA of the
이때, 설명의 편의를 위해 상기 제 1 실시예에 따른 유기전계 발광소자와 동일한 구성요소에 대해서는 100을 더하여 도면부호를 부여하였다.For convenience of explanation, the same reference numerals are given to the same components as those of the organic light emitting device according to the first embodiment by adding 100 to them.
상기 제 1 기판(210)에는 각 소자영역(DA) 내의 각 스위칭 및 구동영역(STrA, DTrA)에 대응하여 각각 제 1 실시예에 따른 유기전계 발광소자(도 3의 101)에서 설명한 동일한 적층 구성을 갖는 스위칭 및 구동 박막트랜지스터(STr, DTr)가 구비되고 있다. The
즉, 상기 스위칭 영역(STrA)에는 제 1 반도체층(213)과 게이트 절연막(216)과 제 1 게이트 전극(220a)과 상기 제 1 반도체층(213)의 제 2 영역(213b)을 각각 노출시키는 반도체층 콘택홀(225)을 구비한 층간절연막(223)과 상기 반도체층 콘택홀(225)을 통해 상기 제 2 영역(213b)과 각각 접촉하며 서로 이격하는 제 1 소스 및 드레인 전극(미도시, 236a)의 적층 구성을 갖는 스위칭 박막트랜지스터(STr)가 구비되고 있으며, 상기 구동영역(DTrA)에는 제 2 반도체층(215)과 게이트 절연막(216)과 제 2 게이트 전극(220b)과 상기 제 2 반도체층(215)의 제 2 영역(215b)을 각각 노출시키는 반도체층 콘택홀(225)을 구비한 층간절연막(223)과 상기 반도체층 콘택홀(225)을 통해 상기 제 2 영역(215b)과 각각 접촉하며 서로 이격하는 제 2 소스 및 드레인 전극(233b, 236b)의 적층 구성을 갖는 구동 박막트랜지스터(DTr)가 구비되고 있다.That is, the
이때, 상기 스위칭 박막트랜지스터(STr)의 제 1 드레인 전극(233a)과 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(233b)은 서로 연결되고 있으며, 상기 층간절연막(223) 위로 상기 제 1 게이트 전극(213a)과 게이트 콘택홀(226)을 통해 접촉하며 제 1 보조패턴(238)이 형성되고 있다. The first drain electrode 233a of the switching thin film transistor STr and the
그리고 도면에 나타내지 않았지만 상기 게이트 절연막(216) 위로 각 화소영역(P)의 경계에 상기 스위칭 박막트랜지스터(STr)의 제 1 게이트 전극(220a)과 연결되며 일 방향으로 연장하는 게이트 배선이 형성되고 있다. Although not shown in the figure, gate wirings connected to the
또한 상기 층간절연막(223) 위로는 상기 각 화소영역(P)의 경계에 상기 게이트 배선(미도시)과 교차하는 방향으로 연장하며 상기 제 1 소스 전극(233a)과 연결된 데이터 배선(미도시)이 형성되고 있으며, 상기 데이터 배선(미도시)과 나란하게 상기 제 2 소스 전극(233b)과 연결된 전원배선(미도시)이 구비되고 있다.A data line (not shown) connected to the first source electrode 233a extends in a direction crossing the gate line (not shown) at the boundary of each pixel region P above the
한편, 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)와 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 1 보호층(240)이 상기 제 1 기판(210) 전면에 형성되고 있다.On the other hand, an inorganic insulating material such as silicon oxide (SiO 2 ) or nitriding (not shown) is formed on the switching and driving thin film transistors STr and DTr, the first
이때, 상기 제 1 보호층(240)에는 상기 제 2(또는 제1) 드레인 전극(236b)을 노출시키는 제 1 콘택홀(ch1)과 상기 제 1 보조패턴(238)을 노출시키는 제 1 보조콘택홀(ach1)이 구비되고 있는 것이 특징이다.A first contact hole ch1 exposing the second (or first)
다음, 상기 제 1 보호층(240) 위로 상기 소자영역(DA)에는 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나로 이루어진 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중층 구조를 이루며 상기 제 1 콘택홀(ch1)을 통해 상기 제 2 드레인 전극(236b)과 접촉하는 제 2 보조패턴(246)이 형성되고 있으며, 상기 제 2 보조패턴(246)과 이격하며 상기 제 1 보조 콘택홀(ach1)을 통해 상기 제 1 보조패턴(238)과 접촉하는 제 1 매개패턴(243)이 구비되고 있다. Next, over the
도면에 있어서 상기 제 2 보조패턴(246)은 상기 소자영역(DA) 내에서 상기 스위칭 영역(STrA)에 구비되고 있는 것을 일례로 나타내었지만, 상기 제 2 보조패턴(246)은 상기 구동영역(DTrA)에 구비될 수도 있으며, 나아가 상기 스위칭 및 구동영역(STrA, DTrA)에 걸쳐 형성될 수도 있다.Although the second
다음, 상기 제 1 매개패턴(243) 및 제 2 보조패턴(246) 위로 무기절연물질로 이루어진 제 2 보호층(260)이 상기 제 1 기판(210) 전면에 형성되고 있다.Next, a
이때, 상기 제 2 보호층(260)에는 상기 제 1 콘택홀(ch1)과 중첩하며 상기 제 2 보조패턴(246)을 노출시키는 제 2 콘택홀(ch2)이 구비되며, 나아가 상기 제 1 보조 콘택홀(ach1)과 중첩하며 상기 제 1 매개패턴(243)을 노출시키는 제 3 콘택홀(ch3)이 구비되고 있다. The
다음, 상기 소자영역(DA)에는 상기 제 2 보호층(160) 위로 저저항 특성을 갖는 금속물질로 이루어지며 상기 제 3 콘택홀(ch3)을 통해 상기 제 1 매개패턴과 접촉하여 상기 제 1 보조패턴(238)과 전기적으로 연결된 제 3 보조패턴(253)이 구비되고 있으며, 상기 제 2 콘택홀(ch2)을 통해 상기 제 2 보조패턴(246) 접촉하여 상기 제 2 드레인 전극(236b)과 전기적으로 연결된 제 4 보조패턴(255)이 구비되고 있다. Next, the device region DA is formed of a metal material having a low resistance characteristic on the
이때, 상기 제 3 보조패턴(253)은 상기 제 2 보조패턴(246)과 상기 제 2 보호층(260)을 사이에 두고 서로 중첩하는 구성을 이룸으로서 제 1 스토리지 커패시터(StgC1)를 이루며, 나아가 상기 제 2 보조패턴(246)은 상기 제 1 보조패턴(238)과 상기 제 1 보호층(240)을 개재하여 중첩하는 구성을 이룸으로서 제 2 스토리지 커패시터(StgC2)를 이루는 것이 특징이다. The third
따라서, 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201) 또는 본 발명의 제 1 실시예에 따른 유기전계 발광소자와 동일하게 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)가 모두 스위칭 박막트랜지스터(STr)(또는(및) 구동 박막트랜지스터(DTr))와 중첩하여 형성됨으로서 각 소자영역(DA)에는 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)와 이격하여 형성되는 별도의 스토리지 커패시터 형성을 위한 영역이 필요로 되지 않으므로, 각 화소영역(P) 내에서 소자영역(DA)의 면적을 저감시키며, 이렇게 저감된 소자영역(DA)을 발광영역(EA)으로 활용하게 됨으로서 개구율을 향상시키는 효과가 있다.Therefore, as in the case of the
나아가 상기 소자영역(DA)이 구비되는 상기 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 소자영역(DA) 중 거의 전면을 활용하여 형성할 수 있으므로 스토리지 커패시터(StgC1, StgC2) 용량을 충분히 확보할 수 있으므로 유기전계 발광소자가 고해상도를 구현하더라도 스토리지 커패시터(StgC1, StgC2) 용량이 작음에 기인하는 표시품질 저하 등의 문제는 원천적으로 억제하는 효과를 갖는다.Furthermore, since the first and second storage capacitors StgC1 and StgC2 having the device region DA can be formed almost entirely in the device region DA, the capacity of the storage capacitors StgC1 and StgC2 can be sufficiently secured Therefore, even if the organic electroluminescent device realizes a high resolution, it has an effect of originally suppressing problems such as deterioration of display quality caused by a small capacitance of the storage capacitors (StgC1 and StgC2).
한편, 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)는 상기 제 3 및 제 4 보조패턴(253, 255) 상부의 구성요소는 앞서 설명한 본 발명의 제 1 실시예에 따른 유기전계 발광소자와 동일하므로 이하 설명은 생략하고, 이후에는 전술한 구성을 갖는 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)의 제조 방법에 대해 설명한다.
In the
본 발명의 제 1 실시예에 따른 유기전계 발광소자의 경우, 제 1 기판에 모든 구성요소가 형성되므로 제 1 기판의 제조 방법을 위주로 설명한다. In the case of the organic electroluminescent device according to the first embodiment of the present invention, since all the components are formed on the first substrate, a manufacturing method of the first substrate will be mainly described.
도 5a 내지 도 5x은 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 구동 박막트랜지스터와 스토리지 커패시터 및 유기전계발광 다이오드를 포함하는 하나의 화소영역에 대한 제조 단계별 공정 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P) 내에서 스위칭 및 구동 박막트랜지스터(STr, DTr)와 스토리지 커패시터(StgC1, StgC2)가 형성되는 영역을 소자영역(DA) 그리고 유기전계 발광 다이오드(E)가 형성되는 영역을 발광영역(EA)이라 정의하며, 상기 소자영역(DA) 내에서 상기 스위칭 및 구동 박막트랜지스터(STr, DTr)가 형성되는 영역을 각각 스위칭 및 구동영역(STrA, DTrA)이라 정의한다.FIGS. 5A through 5X are cross-sectional views illustrating a process of fabricating one pixel region including a driving TFT, a storage capacitor, and an organic light emitting diode of an organic electroluminescent device according to a second embodiment of the present invention. In this case, for convenience of description, a region where the switching and driving thin film transistors STr and DTr and the storage capacitors StgC1 and StgC2 are formed in each pixel region P is referred to as an element region DA and an organic light emitting diode E And the regions where the switching and driving TFTs STr and DTr are formed in the device region DA are respectively referred to as switching and driving regions STrA and DTrA define.
우선, 도 5a에 도시한 바와 같이, 기판(210) 예를들면 유리 또는 플라스틱 재질의 기판 상의 전면에 비정질 실리콘을 증착하여 비정질 실리콘층(미도시)을 형성하고, 이에 대해 레이저 빔을 조사하거나 또는 열처리를 실시하여 상기 비정질 실리콘층을 폴리실리콘층(미도시)으로 결정화시킨다. First, as shown in FIG. 5A, an amorphous silicon layer (not shown) is formed by depositing amorphous silicon on the entire surface of a
이후, 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립을 포함하는 마스크 공정을 실시하여 상기 폴리실리콘층(미도시)을 패터닝함으로써, 스위칭 및 구동영역(STrA, DTrA)에는 순수 폴리실리콘 상태의 제 1 및 제 2 반도체층(213, 215)을 형성한다. Thereafter, the polysilicon layer (not shown) is patterned by performing a mask process including coating of photoresist, exposure using an exposure mask, development of exposed photoresist, etching, and strip, thereby forming switching and driving regions STrA, The first and second semiconductor layers 213 and 215 having a pure polysilicon state are formed.
한편, 상기 비정질 실리콘층(미도시)을 형성하기 전에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 상기 기판(210) 전면에 증착함으로써 버퍼층(미도시)을 형성할 수도 있다. A buffer layer (not shown) may be formed by depositing an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiN x) on the entire surface of the
다음, 도 5b에 도시한 바와 같이, 순수 폴리실리콘 재질의 상기 제 1 및 제 2 의 반도체층(213, 215) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하여 게이트 절연막(216)을 상기 기판(210) 전면에 형성한다. Next, as shown in FIG. 5B, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is deposited on the first and second semiconductor layers 213 and 215 made of pure polysilicon A
이후, 상기 게이트 절연막(216) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층 구조의 제 1 금속층(미도시)을 형성하고, 이의 상부에 포토레지스트를 도포하여 제 1 두께의 제 1 포토레지스트층(미도시)을 형성한다.Thereafter, a metal material having low resistance characteristics such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), and molybdenum alloy (MoTi) Or two or more layers are deposited to form a first metal layer (not shown) having a single layer or multilayer structure, and a photoresist is applied thereon to form a first photoresist layer (not shown) of a first thickness.
그리고 상기 제 1 포토레지스트층(미도시)에 대해 노광 마스크(미도시)를 이용한 노광 및 현상을 진행함으로서 패터닝하여 제 1 포토레지스트 패턴(291)을 형성한 후, 상기 제 1 포토레지스트 패턴(291) 외측으로 노출된 상기 제 1 금속층(미도시)을 식각하여 제거함으로서 상기 제 1 및 제 2 반도체층(213, 215)의 중앙부에 대응하여 각각 제 1 및 제 2 게이트 전극(220a, 220b)을 형성한다.Then, the
그리고 동시에 상기 게이트 절연막(216) 위로 각 화소영역(P)의 경계에 일방향으로 연장하며 상기 제 1 게이트 전극(220a)과 연결되는 게이트 배선(미도시)을 형성한다.At the same time, gate wirings (not shown) are formed on the
다음, 도 5c에 도시한 바와 같이, 상기 제 1 및 제 2 게이트 전극(220a, 220b)과 이의 상부에 위치하는 상기 제 1 포토레지스트 패턴(291)을 블록킹 마스크로 이용하여 상기 스위칭 및 구동영역(STrA, DTrA)에 형성된 상기 제 1 및 제 2 반도체층(213, 215)에 불순물 즉, 3가 원소 또는 5가 원소를 제 1 도즈량의 고농도로서 도핑함으로써 상기 제 1 및 제 2 반도체층(213, 215)에 있어 상기 제 1 및 제 2 게이트 전극(220a, 220b) 외측에 위치한 부분은 고농도의 불순물이 도핑된 제 2 영역(213b, 215b)을 이루도록 하며, 동시에 상기 불순물의 도핑이 방지된 상기 제 1 및 제 2 게이트 전극(220a, 220b)에 대응하는 부분은 순수 폴리실리콘의 제 1 영역(213a, 215a)을 이루도록 한다. Next, as shown in FIG. 5C, the first and
다음, 도 5d에 도시한 바와 같이, 등방성의 애싱을 진행하여 상기 제 1 포토레지스트 패턴(291)의 두께와 폭을 줄어들도록 함으로서 상기 제 1 포토레지스트 패턴(291) 외측으로 상기 제 1 및 제 2 게이트 전극(220a, 220b)의 양측단의 소정폭이 노출되도록 한다.Next, as shown in FIG. 5D, isotropic ashing is performed to reduce the thickness and the width of the
다음, 도 5e에 도시한 바와 같이, 상기 두께와 폭이 줄어든 상기 제 1 포토레지스트 패턴(291) 외측으로 노출된 상기 제 1 및 제 2 게이트 전극(220a, 220b)의 양 끝단의 소정폭을 제거한다.Next, as shown in FIG. 5E, predetermined widths of both ends of the first and
이후, 도 5f에 도시한 바와 같이, 폭이 줄어든 상기 제 1 및 제 2 게이트 전극(220a, 220b)과 이의 상부에 위치하는 상기 제 1 포토레지스트 패턴(291)을 블록킹 마스크로 이용하여 상기 스위칭 및 구동영역(STrA, DTrA)에 형성된 상기 제 1 및 제 2 반도체층(213, 215)에 불순물 즉, 3가 원소 또는 5가 원소를 상기 제 1 도즈량 보다 작은 제 2 도즈량의 저농도로서 도핑함으로써 상기 제 1 및 제 2 게이트 전극(220a, 220b)의 폭이 줄어들게 됨으로서 이의 외측으로 위치하는 상기 제 1 영역(도 5e의 213a, 215a) 양끝단의 소정폭이 저농도의 불순물이 도핑되어 LDD층의 역할을 하는 제 3 영역(213c, 215c)을 이루도록 한다. 5F, using the first and
따라서 이러한 과정에 의해 상기 제 1 및 제 2 반도체층(213, 215)은 각각 제 1, 2, 3 영역((213a, 215a), (213b, 215b), (213c, 215c))으로 이루어진 구성을 갖게 된다.Accordingly, the first and second semiconductor layers 213 and 215 are formed in the first, second, and
한편, 상기 제 1 및 제 2 반도체층(213, 215)에 있어 LDD층의 역할을 하는 상기 제 3 영역ㅍ은 반드시 형성될 필요는 없으며, 생략되는 경우, 도 5d 내지 도 5f에 따른 공정은 생략되며, 상기 제 1 및 제 2 반도체층(213, 215)이 각각 제 1, 2 영역((213a, 215a), (213b, 215b))영역으로 이루어는 단계까지만 진행하고, 상기 제 1 포토레지스트 패턴(291)을 제거하면 된다.Meanwhile, the third region serving as the LDD layer in the first and second semiconductor layers 213 and 215 need not necessarily be formed, and if omitted, the processes according to FIGS. 5D to 5F are omitted And the first and second semiconductor layers 213 and 215 are formed only in the first and
다음, 도 5g에 도시한 바와 같이, 스트립(strip)을 진행하여 상기 제 1 및 제 2 게이트 전극(220a, 220b)과 게이트 배선(미도시) 상부에 남아있는 상기 제 1 포토레지스트 패턴(도 5f의 291)을 제거함으로서 상기 제 1 및 제 2 게이트 전극(220a, 220b) 및 게이트 배선(미도시)을 노출시킨다. Next, as shown in FIG. 5G, the first photoresist pattern (FIG. 5F) remaining on the first and
다음, 상기 제 1 및 제 2 게이트 전극(220a, 220b) 및 게이트 배선(미도시)위로 상기 기판(201) 전면에 무기절연물질 예를들면 질화실리콘(SiNx) 또는 산화실리콘(SiO2)을 증착함으로서 층간절연막(223)을 형성한다. Next, an inorganic insulating material such as silicon nitride (SiNx) or silicon oxide (SiO 2 ) is deposited on the entire surface of the
이후, 마스크 공정을 진행하여 상기 층간절연막(223)을 패터닝함으로써 상기 스위칭 및 구동영역(STrA, DTrA)에 형성된 제 1 및 제 2 반도체층(213, 215)의 각 제 2 영역(213b, 215b)을 각각 노출시키는 반도체층 콘택홀(225)을 형성하고, 동시에 상기 제 1 게이트 전극(220a)을 노출시키는 게이트 콘택홀(226)을 형성한다.Thereafter, the masking process is performed to pattern the
다음, 도 5h에 도시한 바와 같이, 상기 층간절연막(123) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층의 제 2 금속층(229)을 형성한다. Next, as shown in FIG. 5H, a metal material having low resistance characteristics such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo) And a molybdenum alloy (MoTi) are deposited to form a single layer or multiple layers of a
그리고 상기 제 2 금속층(229) 위로 포토레지스트를 도포하여 제 2 포토레지스트층(293)을 형성하고, 상기 제 2 포토레지스트층(293) 위로 빛의 투과영역(TA)과 차단영역(BA) 및 반투과영역(HTA)을 갖는 노광마스크(297)를 위치시킨 후, 상기 제 2 포토레지스트층(293)에 대해 상기 노광마스크를 통한 회절노광 또는 하프톤 노광을 실시한다. A photoresist is applied on the
이때, 상기 제 2 포토레지스트층(293)은 빛은 받은 부분이 현상 후 남게되는 네가티브 타입인 경우, 추후 제 1 소스 및 드레인 전극(도 5x의 233a, 236a)과 제 2 소스 및 드레인 전극(도 5x의 233b, 236b)과 제 1 보조패턴(도 5x의 238)과 데이터 배선(미도시) 및 전원배선(미도시)이 형성되어야 할 부분에 대응해서는 반투과영역(HTA)이 대응되도록 그리고 상기 제 1 보조패턴(도 5x의 238) 중 추후 게이트 콘택홀(도 5x의 226)과 중첩되는 영역과 상기 제 2 드레인 전극(도 5x의 226b) 중 추후 제 1 콘택홀(도 5x의 ch1)과 중첩되는 영역에 대해서는 투과영역(TA)이 대응되도록 하고, 그 이외의 영역에 대해서는 차단영역(BA)이 대응되도록 상기 노광마스크(297)를 위치시킨 후 상기 회절노광 또는 하프톤 노광을 진행하는 것이 특징이다. If the
한편, 상기 제 2 포토레지스트층(293)이 빛은 받은 부분이 현상 후 제거되는 포지티브 타입인 경우 투과영역(TA)과 차단영역(BA)의 위치가 바뀐 노광마스크(미도시)를 통해 노광을 실시하면 동일한 결과를 얻을 수 있다.Meanwhile, when the
다음, 도 5i에 도시한 바와 같이, 회절노광 또는 하프톤 노광이 진행된 상기 제 2 포토레지스트층(도 5h의 291)을 현상함으로서 상기 제 2 금속층(도 5h의 229) 위로 제 2 두께를 갖는 제 2 포토레지스트 패턴(293a)과 상기 제 2 두께보다 두꺼운 제 3 두께를 갖는 제 3 포토레지스트패턴(293b)을 형성한다.Next, as shown in FIG. 5I, the second photoresist layer (291 in FIG. 5H) on which the diffraction exposure or the halftone exposure has progressed is developed so that the second metal layer (229 in FIG. 5H) 2
이후, 상기 제 2 및 제 3 포토레지스트 패턴(293a, 293b) 외측으로 노출된 상기 제 2 금속층(도 5h의 229)을 식각하여 제거함으로서 상기 스위칭 영역(STrA)에 상기 반도체층 콘택홀(225)을 통해 상기 제 1 반도체층(213)의 제 2 영역(213b)과 각각 접촉하는 제 1 소스 및 드레인 전극(미도시, 236a)을 형성하고, 상기 구동영역(DTrA)에 상기 반도체층 콘택홀(225)을 통해 상기 제 2 반도체층(215)의 제 2 영역(215b)과 각각 접촉하는 제 2 소스 및 드레인 전극(233b, 236b)을 형성한다. The
또한, 상기 층간절연막(223) 위로 상기 소자영역(DA)에 상기 게이트 콘택홀(226)을 통해 상기 제 1 게이트 전극(220a)과 접촉하는 제 1 보조패턴(238)을 형성한다.A first
그리고 동시에 상기 층간절연막(123) 위로 상기 스위칭 영역(미도시)에 형성된 상기 제 1 소스 전극(미도시)과 연결되며 상기 게이트 배선(미도시)과 교차하여 화소영역(P)을 정의하는 데이터 배선(미도시)과, 상기 데이터 배선(230)과 이격하며 나란히 배치되는 전원배선(미도시)을 형성한다. At the same time, a data line (not shown) connected to the first source electrode (not shown) formed in the switching region (not shown) and defining the pixel region P intersects the gate line (Not shown) and a power supply wiring (not shown) spaced apart from the data wiring 230 and arranged side by side.
이때, 상기 스위칭 영역(STrA)에 순차 적층된 상기 제 1 반도체층(213)과 게이트 절연막(216)과 제 1 게이트 전극(220a)과 층간절연막(223)과 서로 이격하는 제 1 소스 및 드레인 전극(미도시, 236a)은 스위칭 박막트랜지스터(STr)를 이루며, 상기 구동영역(DTrA)에 순차 적층된 상기 제 2 반도체층(215)과 게이트 절연막(216)과 제 2 게이트 전극(220b)과 층간절연막(223)과 서로 이격하는 제 2 소스 및 드레인 전극(233b, 236b)은 구동 박막트랜지스터(DTr)를 이룬다.At this time, the
다음, 도 5j에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 2 두께를 갖는 제 2 포토레지스트 패턴(도 5i의 293a)을 제거한다. 이때, 상기 제 3 포토레지스트 패턴(293b) 또한 그 두께가 줄어들어 상기 제 3 두께보다 얇아지게 되지만 여전히 상기 제 1 보조패턴(238)과 상기 제 2 드레인 전극(236b) 상부에 남아있게 된다.Next, as shown in FIG. 5J, ashing is performed to remove the second photoresist pattern (293a in FIG. 5I) having the second thickness. At this time, the thickness of the
다음, 도 5k에 도시한 바와같이, 상기 제 3 포토레지스트 패턴(239b) 위로 상기 기판(210) 전면에 무기절연물질 예를들면 질화실리콘(SiNx)을 증착하여 제 1 보호층(240)을 형성한다.Next, as shown in FIG. 5K, an inorganic insulating material such as silicon nitride (SiNx) is deposited on the entire surface of the
한편, 상기 무기절연물질인 질화실리콘(SiNx)의 증착을 화학기상증착을 통해 진행하는 경우 스텝커버리지 특성을 약화시킬 수 있도록 그 증착 속도를 상기 게이트 절연막(216)을 형성하는 속도보다 빠르게 진행함으로서 상기 제 3 포토레지스트 패턴(293b)의 측면에 대해서는 거의 증착이 이루어지지 않도록 하는 것이 바람직하다.Meanwhile, when the deposition of the silicon nitride (SiNx) as the inorganic insulating material proceeds through chemical vapor deposition, the deposition rate thereof is faster than the deposition rate of the
나아가 상기 제 3 포토레지스트 패턴(293b)은 그 두께가 줄어들더라도 1㎛ 이상의 크기를 가지며 금속재질로 이루어진 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)은 0.2 내지 0.4㎛ 정도의 두께를 가지므로 상기 질화실리콘(SiNx)의 증착속도를 빠르게 하여 증착을 진행하여 스텝커버리지(step coverage) 특성을 저감시킨다 하더라도 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 측면에 대해서는 증착이 이루어지며, 상대적으로 큰 두께를 갖는 상기 제 3 포토레지스트 패턴(293b)의 측면에 대해서는 거의 증착되지 않거나, 상대적으로 얇은 두께를 이루게 된다.Further, the
더욱이 상기 질화실리콘(SiNx)의 증착을 통해 형성되는 상기 제 1 보호층(240)은 그 두께가 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 두께보다는 두껍게 즉 0.3 내지 0.6㎛ 정도의 두께를 갖도록 형성됨으로서 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 측면간의 이격영역에 대해서는 자연적으로 상기 질화실리콘(SiNx)이 채워지게 됨으로서 이들 구성요소의 측면은 상기 제 1 보호층(240)이 덮혀지는 구성을 이루게 된다. Further, the
상기 질화실리콘(SiNx)의 증착은 화학기상증착 이외에 증착 시 직진성이 강한 즉, 이방성 증착 특성을 갖는 스퍼터링을 통해 증착할 수도 있으며, 이 경우 상기 제 3 포토레지스트 패턴(293b)의 측면에는 거의 증착이 이루어지지 않게 되며, 나아가 상기 질화실리콘(SiNx)의 증착은 그 두께가 0.3 내지 0.6㎛ 정도가 됨으로서 앞서 설명한대로 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시)의 측면은 자연적으로 상기 제 1 보호층(240)에 의해 덮혀지게 된다.The deposition of the silicon nitride (SiNx) may be performed by sputtering having strong anisotropic deposition characteristics, that is, stronger in direct-injection during deposition than chemical vapor deposition. In this case, almost no deposition is performed on the side surface of the
한편, 화학기상증착 또는 스퍼터링을 통해 상기 제 1 보호층(240)을 형성 시에 사기 제 3 포토레지스트 패턴(293b)의 측면에 대해서는 거의 질화실리콘(SiNx)이 증착이 이루어지지 않지만, 상기 질화실리콘(SiNx)의 증착이 이루어진다 하더라도 타영역 즉, 상기 제 1 소스 및 드레인 전극(미도시, 236a)과 제 2 소스 및 드레인 전극(233b, 236b)과 제 1 보조패턴(238)과 데이터 배선(미도시) 및 전원배선(미도시) 상에 형성되는 제 1 보호층(240)의 두께대비 매우 얇은 수준이 된다.On the other hand, when silicon nitride (SiNx) is not deposited on the side surface of the
따라서, 이 경우, 상기 제 1 보호층(240)이 형성된 상태에서 부가적으로 등방성의 건식식각을 진행하게 되면 상기 제 3 포토레지스트 패턴(293b) 측면에 형성된 얇은 두께의 제 1 보호층(240)은 완전 제거되며 그 이외의 영역에 있어서는 소정 두께만큼이 줄어들지만 여전히 남아있게 된다.Accordingly, in this case, if the additional dry etching is performed in the state where the first
다음, 도 5l에 도시한 바와같이, 스트립(strip)을 진행하여 상기 제 3 포토레지스트 패턴(도 5k의 293b)과 더불어 이의 상부에 증착 형성된 제 1 보호층(도 5k의 240)을 함께 제거함으로서 상기 제 1 보호층(240)에 상기 제 1 보조패턴(238)을 노출시키는 제 1 보조콘택홀(ach1)과 상기 제 2 드레인 전극(236b)을 노출시키는 제 1 콘택홀(ch1)이 형성되도록 한다.Next, as shown in FIG. 51, a strip is advanced to remove the first protective layer (240 in FIG. 5K) deposited on the third photoresist pattern (293b in FIG. 5K) A first auxiliary contact hole ach1 for exposing the first
이때, 전술한 바와같이 제 3 포토레지스트 패턴(도 5k의 293b)과 이의 상부에 형성된 제 1 보호층(도 5k의 240)을 함께 제거하는 것을 리프트 오프(lift off) 공정이라 한다.At this time, removing the third photoresist pattern (293b in FIG. 5K) and the first protective layer (240 in FIG. 5K) formed on the third photoresist pattern together is referred to as a lift off process.
따라서 이러한 리프트 오프 공정 진행에 의해 상기 제 1 보호층(240) 내에 상기 제 1 보조패턴(238)을 노출시키는 제 1 보조콘택홀(ach1)과 상기 제 2 드레인 전극(236b)을 노출시키는 제 1 콘택홀(ch1)이 형성됨으로서 상기 제 1 보호층(240)에 대해서는 별도의 마스크 공정을 진행할 필요가 없으며, 이에 의해 본 발명의 제 1 실시예에 따른 유기전계 발광소자(도 3의 101) 대비 1회의 마스크 공정을 저감시키는 장점이 있다. The first auxiliary contact hole ach1 exposing the first
다음, 도 5m에 도시한 바와같이, 상기 제 1 보조콘택홀(ach1) 및 제 1 콘택홀이 구비된 상기 제 1 보호층(240) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층의 제 3 금속층(245)을 형성한다.Next, as shown in FIG. 5M, a metal material having a low resistance property, for example, aluminum (Al) is deposited on the
그리고 상기 제 3 금속층(245) 위로 포토레지스트를 도포하여 제 3 포토레지스트층(295)을 형성하고, 상기 제 3 포토레지스트층(295) 위로 빛의 투과영역(TA)과 차단영역(BA) 및 반투과영역(HTA)을 갖는 노광마스크(298)를 위치시킨 후, 상기 제 3 포토레지스트층(295)에 대해 상기 노광마스크(298)를 통한 회절노광 또는 하프톤 노광을 실시한다. A photoresist is applied on the third metal layer 245 to form a
이때, 상기 제 3 포토레지스트층(295)은 빛은 받은 부분이 현상 후 남게되는 네가티브 타입인 경우, 추후 제 1 매개패턴(도 5x의 243)이 형성될 부분과 제 2 보조패턴(도 5x의 246)이 형성되어야 할 부분에 대응해서는 반투과영역(HTA)이 대응되도록 그리고 상기 제 1 매개패턴(도 5x의 243) 중 상기 제 1 보조콘택홀(ach1)과 중첩되는 영역과 상기 제 2 보조패턴(도 5x의 246) 중 상기 제 1 콘택홀(ch1)과 중첩되는 영역에 대해서는 투과영역(TA)이 대응되도록 하고, 그 이외의 영역에 대해서는 차단영역(BA)이 대응되도록 상기 노광마스크(298)를 위치시킨 후 상기 회절노광 또는 하프톤 노광을 진행하는 것이 특징이다. In this case, if the
한편, 상기 제 3 포토레지스트층(295)이 빛은 받은 부분이 현상 후 제거되는 포지티브 타입인 경우 투과영역(TA)과 차단영역(BA)의 위치가 바뀐 노광마스크(미도시)를 통해 노광을 실시하면 동일한 결과를 얻을 수 있다.Meanwhile, when the
다음, 도 5n에 도시한 바와 같이, 회절노광 또는 하프톤 노광이 진행된 상기 제 3 포토레지스트층(도 5m의 295)을 현상함으로서 상기 제 3 금속층(도 5m의 245) 위로 제 4 두께를 갖는 제 4 포토레지스트 패턴(295a)과 상기 제 4 두께보다 두꺼운 제 5 두께를 갖는 제 5 포토레지스트패턴(295b)을 형성한다.Next, as shown in FIG. 5N, by developing the third photoresist layer (295 in FIG. 5M) on which the diffraction exposure or the halftone exposure proceeded, the third photoresist layer (245 in FIG. 4
이후, 상기 제 4 및 제 5 포토레지스트 패턴(295a, 25b) 외측으로 노출된 상기 제 3 금속층(도 5m의 245)을 식각하여 제거함으로서 상기 소자영역(DA)에 상기 제 1 보조콘택홀(ach1)을 통해 상기 제 1 보조패턴(238)과 접촉하는 제 1 매개패턴(243)을 형성하고, 동시에 상기 제 1 콘택홀(ch1)을 통해 상기 제 2 드레인 전극(236b)과 접촉하는 제 2 보조패턴(246)을 형성한다.Thereafter, the third auxiliary metal layer (245 in FIG. 5M) exposed outside the fourth and
다음, 도 5o에 도시한 바와 같이, 애싱(ashing)을 진행하여 상기 제 4 두께를 갖는 제 4 포토레지스트 패턴(도 5n의 295a)을 제거한다. 이때, 상기 제 5 포토레지스트 패턴(295b) 또한 그 두께가 줄어들어 상기 제 5 두께보다 얇아지게 되지만 여전히 상기 제 1 매개패턴(243)과 제 2 보조패턴(246) 상부에 남아있게 된다. Next, as shown in FIG. 5O, ashing is performed to remove the fourth photoresist pattern (295a in FIG. 5N) having the fourth thickness. At this time, the thickness of the
다음, 도 5p에 도시한 바와같이, 상기 제 5 포토레지스트 패턴(295b) 위로 상기 기판(210) 전면에 무기절연물질 예를들면 질화실리콘(SiNx)을 증착하여 제 2 보호층(250)을 형성한다.5P, an inorganic insulating material such as silicon nitride (SiNx) is deposited on the entire surface of the
이때, 상기 제 2 보호층(250)의 경우도 상기 제 1 보호층(240)을 형성한 동일한 방법을 진행하여 즉, 스텝커버리지 특성을 약화시켜 증착시킴으로서 상기 제 5 포토레지스트 패턴(295b)의 측면에 대해서는 거의 형성되지 않고 그 이외의 영역에 대해서는 0.3 내지 0.6㎛ 정도의 두께를 갖도록 형성한다. In this case, the
이러한 제 2 보호층(250)의 형성 방법에 대해서는 상기 제 1 보호층(240)을 형성하는 단계와 동일하게 진행되므로 상세한 설명은 생략한다. Since the second
다음, 도 5q에 도시한 바와같이, 상기 제 5 포토레지스트 패턴(도 5p의 295b)을 스트립(strip)액에 노출시켜 상기 제 5 포토레지스트 패턴(도 5p의 295b)과 더불어 이의 상부에 증착 형성된 제 2 보호층(도 5p의 250)을 함께 제거하는 리프트 오프(lift off) 공정을 진행함으로서 상기 제 2 보호층(240)에 상기 제 2 보조패턴(246)을 노출시키는 제 2 콘택홀(ch2)과, 상기 제 1 매개패턴(243)을 노출시키는 제 3 콘택홀(ch3)을 형성한다. Next, as shown in FIG. 5Q, the fifth photoresist pattern (295b in FIG. 5P) is exposed to a strip liquid to form the fifth photoresist pattern (295b in FIG. 5P) A second contact hole (ch2) for exposing the second
따라서 이러한 리프트 오프 공정 진행에 의해 상기 제 2 보호층(250) 내에 제 2 및 제 3 콘택홀(ch1, ch2)이 형성됨으로서 상기 제 2 보호층(250)에 대해서도 별도의 마스크 공정을 진행할 필요가 없으며, 이에 의해 본 발명의 제 1 실시예에 따른 유기전계 발광소자(도 3의 101) 대비 또 다시 1회의 마스크 공정을 저감시키는 장점이 있다. Therefore, the second and third contact holes ch1 and ch2 are formed in the
다음, 도 5r에 도시한 바와같이, 상기 제 2 및 제 3 콘택홀(ch1, ch2)이 구비된 상기 제 2 보호층(250) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상을 증착하여 단일층 또는 다중층의 제 4 금속층(미도시)을 형성하고, 이에 대해 마스크 공정을 진행하여 패터닝함으로서 상기 제 3 콘택홀(ch3)을 통해 상기 제 1 매개패턴(243)과 접촉하는 동시에 상기 제 2 보조패턴(246)과 중첩하는 제 3 보조패턴(253)을 형성하고, 동시에 상기 제 2 콘택홀(ch2)을 통해 상기 제 2 보조패턴(246)과 접촉하는 제 4 보조패턴(255)을 형성한다. Next, as shown in FIG. 5R, a metal material having a low resistance property, for example, aluminum (Al), aluminum (Al), or the like is deposited on the
이때, 상기 제 2 보호층(250)을 사이에 두고 서로 중첩하는 상기 제 2 및 제 3 보조패턴(246, 253)은 제 1 스토리지 커패시터(StgC1)를 이루며, 상기 제 1 보호층(240)을 사이에 두고 서로 중첩하는 상기 제 1 보조패턴(238) 및 제 2 보조패턴(246)은 제 2 스토리지 커패시터(StgC2)를 이룬다.At this time, the second and third
이러한 제 1 및 제 2 스토리지 커패시터(StgC1, StgC2)는 상기 제 2 보조패턴(246)을 매개로 서로 병렬 연결됨으로서 스토리지 커패시터 용량을 증가시키는 효과를 갖는다.The first and second storage capacitors StgC1 and StgC2 are connected in parallel to each other through the second
나아가 이러한 스토리지 커패시터(StgC1, StgC2)는 스위칭 또는 구동 박막트랜지스터(STr, DTr)와 중첩하도록 형성됨으로서 각 소자영역(DA) 내에서 별도의 면적을 필요로 하지 않으므로 화소영역(P)의 개구율을 향상시키는 효과가 있다.Furthermore, since the storage capacitors StgC1 and StgC2 are formed so as to overlap with the switching or driving thin film transistors STr and DTr, the storage capacitors StgC1 and StgC2 do not require a separate area in each device region DA, .
다음, 도 5s에 도시한 바와같이, 상기 제 3 및 제 4 보조패턴(253, 255) 위로 유기절연물질 예를들면 포토아크릴을 도포하여 그 표면이 평탄한 상태의 평탄화층(260)을 형성하고, 이를 패터닝함으로써 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(236b)과 상기 제 2 보조패턴(246)을 개재하여 전기적으로 연결된 상기 제 4 보조패턴(255)을 노출시키는 드레인 콘택홀(263)을 형성한다. Next, as shown in FIG. 5S, an organic insulating material, for example, photoacrylic is applied on the third and fourth
다음, 도 5t에 도시한 바와 같이, 상기 드레인 콘택홀(263)을 갖는 상기 평탄화층 위로 일함수 값이 비교적 높은 투명 도전성 물질인 인듐-틴-옥사이드(ITO) 를 증착하거나, 또는 일함수 값이 비교적 낮은 금속물질인 알루미늄(Al), 알루미늄 합금, 은(Ag), 마그네슘(Mg), 금(Au) 중 하나를 증착하고, 이를 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)별로 상기 드레인 콘택홀(263)을 통해 상기 구동 박막트랜지스터(DTr)의 제 2 드레인 전극(236b)과 전기적으로 연결된 상기 제 4 보조패턴(255)과 접촉하는 제 1 전극(265)을 형성한다. Next, as shown in FIG. 5T, indium-tin-oxide (ITO), which is a transparent conductive material having a relatively high work function value, is deposited on the planarization layer having the
이후, 도 5u에 도시한 바와 같이, 상기 제 1 전극(265) 위로 유기절연물질 예를들면 폴리이미드(poly imide) 또는 블랙을 나타내는 물질 예를들면 블랙수지를 도포하여 유기절연물질층(미도시)을 형성하고, 이를 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)의 경계를 포함하여 상기 제 1 전극(265)의 가장자리를 테두리하는 형태의 뱅크(267)를 형성한다. 5U, an organic insulating material, for example, a polyimide or a black material such as a black resin is coated on the
다음, 도 5v에 도시한 바와 같이, 상기 뱅크(267)가 형성된 기판(210)에 대해 상기 뱅크(267) 사이로 노출된 상기 제 1 전극(265) 위로 유기 발광층(270)을 형성한다. Next, as shown in FIG. 5V, an organic
이때 상기 유기 발광층(270)은 일례로 쉐도우 마스크를 이용한 열증착을 통해 형성하거나 또는 잉크 제팅, 노즐 코팅 등의 방법에 의해 형성될 수 있다. At this time, the organic
한편, 상기 유기 발광층(270)을 형성하기 전에 도 3을 통해 설명한 바와 같이 단일층 또는 다중층 구조의 제 1 발광보조층(미도시)을 더욱 형성할 수 있으며, 상기 유기 발광층(270) 위로 단일층 또는 다중층 구조의 제 2 발광보조층(미도시)을 더욱 형성할 수도 있다. 3, a first light-emitting auxiliary layer (not shown) having a single layer or a multi-layer structure may be further formed before the organic light-emitting
다음, 도 5w에 도시한 바와 같이, 상기 유기 발광층(270) 위로 비교적 일함수 값이 작은 금속물질 예를들면 알루미늄(Al), 알루미늄 합금, 은(Ag), 마그네슘(Mg), 금(Au) 중 하나 또는 일함수 값이 비교적 큰 투명 도전성 물질인 인듐-틴-옥사이드(ITO)를 표시영역 전면에 증착하여 제 2 전극(273)을 형성함으로써 본 발명의 제 2 실시예에 따른 유기전계 발광소자의 제 1 기판(210)을 완성한다. Next, as shown in FIG. 5W, a metal material having a relatively low work function value such as aluminum (Al), an aluminum alloy, silver (Ag), magnesium (Mg), gold (Au) (ITO), which is a transparent conductive material having a relatively high value of one or a work function, is deposited on the entire surface of the display region to form the
이때, 상기 제 1 전극(265)이 일함수 값이 작은 금속물질로 이루어진 경우 상기 제 2 전극(273)은 일함수 값이 큰 투명도전성 물질로, 상기 제 1 전극(265)이 일함수 값이 큰 물질로 이루어진 경우 상기 제 2 전극(273)은 일함수 값이 비교적 작은 금속물질로 형성하는 것이 바람직하다. When the
상기 각 화소영역(P) 내의 발광영역(EA)에 순차 적층된 상기 제 1 전극(265)과 유기 발광층(270)과 상기 제 2 전극(273)은 유기전계 발광 다이오드(E)를 이룬다.The
다음, 도 5x에 도시한 바와같이, 전술한 바와 같이 완성된 상기 제 1 기판(210)에 대해, 상기 표시영역의 테두리를 따라 씰패턴(미도시)을 형성하고, 투명한 재질의 제 2 기판(280)을 대향시킨 후, 불활성 기체 분위기 또는 진공의 분위기에서 상기 제 1 및 제 2 기판(210, 280)을 합착함으로써 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)를 완성할 수 있다. Next, as shown in FIG. 5X, a seal pattern (not shown) is formed along the rim of the display region with respect to the
이때, 상기 제 2 기판(280)은 유연한 특성을 갖는 플라스틱으로 이루어질 수도 있으며, 또는 유리기판으로 이루어질 수도 있다. At this time, the
또한 전술한 본 발명의 제 2 실시예에 따른 유기전계 발광소자(201)는 제 1 기판(210)과 마주하여 이격하는 형태로 인캡슐레이션을 위한 제 2 기판(280)이 구비된 것을 나타내고 있지만, 상기 제 2 기판(280)은 변형예로서 점착층을 포함하는 필름 형태로 상기 제 1 기판(210)의 최상층에 구비된 상기 제 2 전극(273)과 접촉하도록 구성될 수도 있다. The
또한, 본 발명의 제 2 실시예에 따른 또 다른 변형예로서 상기 제 2 전극(273) 상부로 유기절연막(미도시) 또는 무기절연막(미도시)이 더욱 구비되어 캡핑막이 형성될 수 있으며, 상기 유기절연막(미도시) 또는 무기절연막(미도시)은 그 자체로 인캡슐레이션 막(미도시)으로 이용될 수도 있으며, 이 경우 상기 제 2 기판(280)은 생략할 수도 있다.
As another modification of the second embodiment of the present invention, an organic insulating layer (not shown) or an inorganic insulating layer (not shown) may be further formed on the
본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다. The present invention is not limited to the above-described embodiments and modifications, and various changes and modifications can be made without departing from the spirit of the present invention.
210 : 제 1 기판
213 : 제 1 반도체층
213a, 213b, 213c : (제 1 반도체층의) 제 1, 2, 3 영역
215 : 제 2 반도체층
215a, 215b, 215c : (제 2 반도체층의) 제 1, 2, 3 영역
216 : 게이트 절연막
220a, 220b : 제 1, 2 게이트 전극
223 : 층간절연막
225 : 반도체층 콘택홀
226 : 게이트 콘택홀
233b : 제 2 소스 전극
236a, 236b: 제 1 및 제 2 드레인 전극
238 : 제 1 보조패턴
240 : 제 1 보호층
293b : 제 3 포토레지스트 패턴
ach1 : 제 1 보조콘택홀
ch1 : 제 1 콘택홀
DA : 소자영역
DTr : 구동 박막트랜지스터
DTrA : 구동영역
EA : 발광영역
P : 화소영역
STr : 스위칭 박막트랜지스터
STrA : 스위칭 영역210: a first substrate
213: first semiconductor layer
213a, 213b and 213c: first, second and third regions (of the first semiconductor layer)
215: second semiconductor layer
215a, 215b and 215c: first, second and third regions (of the second semiconductor layer)
216: gate insulating film
220a and 220b: first and second gate electrodes
223: Interlayer insulating film
225: semiconductor layer contact hole
226: gate contact hole
233b: a second source electrode
236a and 236b: first and second drain electrodes
238: first auxiliary pattern
240: first protective layer
293b: Third photoresist pattern
ach1: first auxiliary contact hole
ch1: first contact hole
DA: device region
DTr: driving thin film transistor
DTrA: driving area
EA: light emitting region
P: pixel area
STr: switching thin film transistor
STrA: Switching area
Claims (13)
상기 제 1 및 제 2 반도체층 위로 형성된 게이트 절연막과;
상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 형성된 제 1 및 제 2 게이트 전극과;
상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막과;
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과;
상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하며 형성된 제 1 보조패턴과;
상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층과;
상기 제 1 보호층 위로 형성되며 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴과;
상기 제 2 보조패턴 위로 상기 제 1 기판 전면에 형성되며 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층과;
상기 제 2 보호층 위로 형성되며 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴과;
상기 제 2 및 제 4 보조패턴 위로 형성되며 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층과;
상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하며 형성된 제 1 전극
을 포함하는 유기전계 발광소자.
A first region of the polysilicon and a second region of the impurity polysilicon formed on both sides of the first region and the second region are formed in the device region on the first substrate on which the pixel region and the pixel region are defined, 2 semiconductor layers;
A gate insulating layer formed on the first and second semiconductor layers;
First and second gate electrodes formed on the gate insulating film respectively corresponding to first regions of the first and second semiconductor layers;
And a gate contact hole formed on the first and second gate electrodes to expose the first gate electrode and patterned together with the gate insulating film to expose the second regions of the first and second semiconductor layers, An interlayer insulating film having a layer contact hole;
A first source and drain electrode and a second source and drain electrode formed on the interlayer insulating film in contact with the second region through the semiconductor layer contact hole respectively corresponding to the first and second semiconductor layers,
A first auxiliary pattern formed on the interlayer insulating film in contact with the first gate electrode through the gate contact hole;
A first passivation layer formed on the first substrate over the first auxiliary pattern and including a first auxiliary contact hole exposing the first auxiliary pattern and a first contact hole exposing the second drain electrode;
A first auxiliary pattern formed on the first passivation layer and contacting the first auxiliary pattern through the first auxiliary contact hole and a second auxiliary pattern contacting the second drain electrode through the first contact hole;
A second protection layer formed on the entire surface of the first substrate over the second auxiliary pattern and including a second contact hole exposing the second auxiliary pattern and a third contact hole exposing the second intermediate pattern;
A third auxiliary pattern formed on the second passivation layer and contacting the first auxiliary pattern through the third contact hole and overlapping the second auxiliary pattern; A fourth auxiliary pattern formed on the first auxiliary pattern;
A planarization layer formed on the second and fourth auxiliary patterns and having drain contact holes exposing the fourth auxiliary patterns;
And a second electrode formed on the planarization layer in contact with the fourth auxiliary pattern through the drain contact hole,
And an organic electroluminescent device.
상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 형성된 뱅크와;
상기 뱅크 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 형성된 유기 발광층과;
상기 유기 발광층 위로 형성된 제 2 전극
을 더 포함하는 유기전계 발광소자.
The method according to claim 1,
A bank formed on a boundary of the pixel region and overlapping an edge of the first electrode;
An organic light emitting layer formed on the first electrode corresponding to the region surrounded by the bank;
A second electrode formed on the organic light-
Further comprising an organic electroluminescent device.
상기 소자영역에 적층된 상기 제 1 반도체층과 게이트 절연막과 제 1 게이트 전극과 층간절연막과 제 1 소스 및 드레인 전극은 제 1 박막트랜지스터를 이루며,
상기 소자영역에 적층된 상기 제 2 반도체층과 게이트 절연막과 제 2 게이트 전극과 층간절연막과 제 2 소스 및 드레인 전극은 제 2 박막트랜지스터를 이루고,
서로 중첩하는 상기 제 2 보조패턴과 제 2 보호층 및 제 3 보조패턴은 제 1 스토리지 커패시터를 이루며,
서로 중첩하는 상기 제 1 보조패턴과 제 1 보호층과 제 2 보조패턴은 제 2 스토리지 커패시터를 이루며,
상기 제 1 및 제 2 스토리지 커패시터와 상기 제 1 박막트랜지스터는 중첩하며 형성된 것이 특징인 유기전계 발광소자.
The method according to claim 1,
The first semiconductor layer, the gate insulating film, the first gate electrode, the interlayer insulating film, and the first source and drain electrodes stacked in the device region form a first thin film transistor,
The second semiconductor layer, the gate insulating film, the second gate electrode, the interlayer insulating film, and the second source and drain electrodes stacked in the device region form a second thin film transistor,
The second auxiliary pattern, the second protective layer and the third auxiliary pattern overlapping each other constitute a first storage capacitor,
The first auxiliary pattern, the first protective layer, and the second auxiliary pattern overlap each other to form a second storage capacitor,
Wherein the first and second storage capacitors and the first thin film transistor overlap each other.
상기 제 1 및 제 2 반도체층은 각각 상기 제 1 영역과 제 2 영역 사이에 상기 제 2 영역보다 저농도의 불순물이 도핑된 제 3 영역이 더욱 구비된 것이 특징인 유기전계 발광소자.
The method according to claim 1,
Wherein the first and second semiconductor layers are further provided with a third region between the first region and the second region, the impurity being doped at a concentration lower than that of the second region.
상기 제 1 및 제 2 반도체층 위로 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 위로 상기 제 1 및 제 2 반도체층의 각 제 1 영역에 대응하여 각각 제 1 및 제 2 게이트 전극을 형성하는 단계와;
불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계와;
상기 제 1 및 제 2 게이트 전극 위로 형성되며 상기 제 1 게이트 전극을 노출시키는 게이트 콘택홀이 구비되며, 상기 게이트 절연막과 더불어 패터닝됨으로써 상기 제 1 및 제 2 반도체층의 각 제 2 영역을 노출시키는 반도체층 콘택홀이 구비된 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계와;
상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계와;
상기 제 2 보호층 위로 상기 제 3 콘택홀을 통해 상기 제 1 매개패턴 접촉하며 상기 제 2 보조패턴과 중첩하는 제 3 보조패턴과, 상기 제 2 콘택홀을 통해 상기 제 2 보조패턴과 접촉하는 제 4 보조패턴을 형성하는 단계와;
상기 제 2 및 제 4 보조패턴 위로 상기 제 4 보조패턴을 노출시키는 드레인 콘택홀이 구비된 평탄화층을 형성하는 단계와;
상기 화소영역 내의 상기 발광영역에 상기 평탄화층 위로 상기 제 4 보조패턴과 상기 드레인 콘택홀을 통해 접촉하는 제 1 전극
을 형성하는 단계를 포함하는 유기전계 발광소자의 제조 방법.
Forming first and second semiconductor layers of polysilicon in a device region on a first substrate, the device region and the light emitting region being defined in the pixel region;
Forming a gate insulating film over the first and second semiconductor layers;
Forming first and second gate electrodes respectively corresponding to first regions of the first and second semiconductor layers over the gate insulating film;
Forming a first region corresponding to the first and second gate electrodes with respect to the first and second semiconductor layers and a second region doped with impurities at both sides of the first region by doping the impurity, Wow;
And a gate contact hole formed on the first and second gate electrodes to expose the first gate electrode and patterned together with the gate insulating film to expose the second regions of the first and second semiconductor layers, Forming an interlayer insulating film having a layer contact hole;
Forming a first source and drain electrode and a second source and drain electrode on the interlayer insulating film in contact with the second region through the semiconductor layer contact hole respectively corresponding to the first and second semiconductor layers, Forming a first auxiliary pattern over the interlayer insulating film through the gate contact hole and contacting the first gate electrode, and continuously exposing the first auxiliary pattern to the entire surface of the first substrate over the first auxiliary pattern, Forming a first protective layer having a first auxiliary contact hole for exposing the second drain electrode and a first contact hole for exposing the second drain electrode;
Forming a first auxiliary pattern on the first passivation layer in contact with the first auxiliary pattern through the first auxiliary contact hole and a second auxiliary pattern in contact with the second drain electrode through the first contact hole, Forming a second protective layer successively having a second contact hole exposing the second auxiliary pattern over the second auxiliary pattern and the first intermediate pattern and a third contact hole exposing the second intermediate pattern; ;
A third auxiliary pattern which is in contact with the second protection layer through the third contact hole in the first intermediate pattern and overlaps with the second auxiliary pattern and a third auxiliary pattern which contacts the second auxiliary pattern through the second contact hole, 4 auxiliary pattern;
Forming a planarization layer having drain contact holes exposing the fourth auxiliary patterns over the second and fourth auxiliary patterns;
Wherein the first auxiliary pattern and the second auxiliary pattern are formed on the planarization layer,
And forming a second electrode on the first electrode.
상기 제 1 전극의 가장자리와 중첩하며 상기 화소영역의 경계에 뱅크를 형성하는 단계와;
상기 뱅크 둘러싸인 영역에 대응하여 상기 제 1 전극 위로 유기 발광층을 형성하는 단계와;
상기 유기 발광층 위로 제 2 전극을 형성하는 단계
를 더 포함하는 유기전계 발광소자의 제조 방법.
6. The method of claim 5,
Forming a bank at a boundary of the pixel region and overlapping an edge of the first electrode;
Forming an organic light emitting layer on the first electrode corresponding to the region surrounded by the bank;
Forming a second electrode over the organic light emitting layer
Wherein the organic light emitting device further comprises:
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층에 각각 대응하여 상기 반도체층 콘택홀을 통해 상기 제 2 영역과 각각 접촉하며 서로 이격하며 형성된 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극을 형성하고, 동시에 상기 층간절연막 위로 상기 게이트 콘택홀을 통해 상기 제 1 게이트 전극과 접촉하는 제 1 보조패턴을 형성하며, 연속하여 상기 제 1 보조패턴 위로 상기 제 1 기판 전면에 상기 제 1 보조패턴을 노출시키는 제 1 보조콘택홀과 상기 제 2 드레인 전극을 노출시키는 제 1 콘택홀을 구비한 제 1 보호층을 형성하는 단계는,
상기 층간절연막 위로 제 1 금속층을 형성하는 단계와;
상기 제 1 금속층 위로 제 1 두께의 제 1 포토레지스트 패턴과 상기 제 1 두께보다 두꺼운 제 2 포토레지스트 패턴을 형성하는 단계와;
상기 제 1 및 제 2 포토레지스트 패턴 외측으로 노출된 상기 제 1 금속층을 제거함으로서 상기 제 1 소스 및 드레인 전극과 제 2 소스 및 드레인 전극과 제 1 보조패턴을 형성하는 단계와;
애싱을 진행하여 상기 제 1 포토레지스트 패턴을 제거함으로서 상기 제 2 포토레지스트 패턴만을 남기는 단계와;
상기 제 2 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 1 보호층을 형성하는 단계와;
스트립을 진행하여 상기 제 2 포토레지스트 패턴과 이의 상부에 형성된 상기 제 1 보호층을 동시에 제거함으로서 상기 제 1 보조콘택홀 및 제 1 콘택홀을 형성하는 단계
를 포함하는 것이 특징인 유기전계 발광소자의 제조 방법.
6. The method of claim 5,
Forming a first source and drain electrode and a second source and drain electrode on the interlayer insulating film in contact with the second region through the semiconductor layer contact hole respectively corresponding to the first and second semiconductor layers, Forming a first auxiliary pattern over the interlayer insulating film through the gate contact hole and contacting the first gate electrode, and continuously exposing the first auxiliary pattern to the entire surface of the first substrate over the first auxiliary pattern, Forming a first protective layer having a first auxiliary contact hole and a first contact hole exposing the second drain electrode,
Forming a first metal layer on the interlayer insulating film;
Forming a first photoresist pattern of a first thickness over the first metal layer and a second photoresist pattern thicker than the first thickness;
Forming a first auxiliary pattern with the first source and drain electrodes and the second source and drain electrodes by removing the first metal layer exposed to the outside of the first and second photoresist patterns;
Leaving only the second photoresist pattern by removing the first photoresist pattern by performing ashing;
Depositing silicon nitride (SiNx) over the entire surface of the first substrate over the second photoresist pattern to form the first protective layer;
Forming a first auxiliary contact hole and a first contact hole by advancing a strip and simultaneously removing the second photoresist pattern and the first passivation layer formed on the second photoresist pattern;
Wherein the organic electroluminescent device comprises a first electrode and a second electrode.
상기 제 1 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 2 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징인 유기전계 발광소자의 제조 방법.
8. The method of claim 7,
The first passivation layer is formed through sputtering having a chemical vapor deposition or anisotropic deposition characteristic at a high rate compared to the rate of forming the gate insulation film so as to weaken the step coverage characteristic, Or a thickness smaller than that of the other regions.
상기 제 2 포토레지스트 패턴의 측면에 상기 제 1 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 2 포토레지스트 측면에 형성된 상기 제 1 보호층을 제거하는 단계를 더 포함하는 유기전계 발광소자의 제조 방법.
9. The method of claim 8,
And removing the first protective layer formed on the side surface of the second photoresist by performing an isotropic dry etching when the first protective layer is formed to be thinner than the other region on the side surface of the second photoresist pattern Wherein the organic electroluminescent device further comprises an organic electroluminescent device.
상기 제 1 보호층 위로 상기 제 1 보조콘택홀을 통해 상기 제 1 보조패턴과 접촉하는 제 1 매개패턴 및 상기 제 1 콘택홀을 통해 상기 제 2 드레인 전극과 접촉하는 제 2 보조패턴을 형성하며, 연속하여 상기 제 2 보조패턴 및 제 1 매개패턴 위로 상기 제 2 보조패턴을 노출시키는 제 2 콘택홀과 상기 제 2 매개패턴을 노출시키는 제 3 콘택홀을 구비한 제 2 보호층을 형성하는 단계는,
상기 제 1 보호층 위로 제 2 금속층을 형성하는 단계와;
상기 제 2 금속층 위로 제 3 두께의 제 3 포토레지스트 패턴과 상기 제 3 두께보다 두꺼운 제 4 포토레지스트 패턴을 형성하는 단계와;
상기 제 3 및 제 4 포토레지스트 패턴 외측으로 노출된 상기 제 2 금속층을 제거함으로서 상기 제 1 매개패턴 및 제 2 보조패턴을 형성하는 단계와;
애싱을 진행하여 상기 제 3 포토레지스트 패턴을 제거함으로서 상기 제 4 포토레지스트 패턴만을 남기는 단계와;
상기 제 4 포토레지스트 패턴 위로 상기 제 1 기판 전면에 질화실리콘(SiNx)을 증착하여 상기 제 2 보호층을 형성하는 단계와;
스트립을 진행하여 상기 제 4 포토레지스트 패턴과 이의 상부에 형성된 상기 제 2 보호층을 동시에 제거함으로서 상기 제 2 콘택홀 및 제 3 콘택홀을 형성하는 단계
를 포함하는 것이 특징인 유기전계 발광소자의 제조 방법.
6. The method of claim 5,
Forming a first auxiliary pattern on the first passivation layer in contact with the first auxiliary pattern through the first auxiliary contact hole and a second auxiliary pattern in contact with the second drain electrode through the first contact hole, The step of forming the second protective layer continuously includes a second contact hole exposing the second auxiliary pattern over the second auxiliary pattern and the first intermediate pattern and a third contact hole exposing the second intermediate pattern, ,
Forming a second metal layer over the first passivation layer;
Forming a third photoresist pattern of a third thickness over the second metal layer and a fourth photoresist pattern thicker than the third thickness;
Forming the first intermediate pattern and the second auxiliary pattern by removing the second metal layer exposed outside the third and fourth photoresist patterns;
Leaving only the fourth photoresist pattern by removing the third photoresist pattern by performing ashing;
Depositing silicon nitride (SiNx) on the entire surface of the first substrate over the fourth photoresist pattern to form the second protective layer;
Forming a second contact hole and a third contact hole by advancing the strip and simultaneously removing the fourth photoresist pattern and the second passivation layer formed on the fourth photoresist pattern,
Wherein the organic electroluminescent device comprises a first electrode and a second electrode.
상기 제 2 보호층은 스텝커버리지 특성을 약화시키도록 상기 게이트 절연막을 형성하는 속도대비 빠른 속도의 화학기상증착 또는 이방성의 증착 특성을 갖는 스퍼터링을 통해 형성됨으로서 상기 제 4 포토레지스트 패턴의 측면에 대해서는 형성되지 않거나 또는 타 영역대비 얇은 두께로 형성되도록 하는 것이 특징인 유기전계 발광소자의 제조 방법.
11. The method of claim 10,
The second passivation layer is formed through sputtering having a chemical vapor deposition or anisotropic deposition characteristic at a high rate compared to the rate of forming the gate insulation film so as to weaken the step coverage characteristic, Or a thickness smaller than that of the other regions.
상기 제 4 포토레지스트 패턴의 측면에 상기 제 2 보호층이 타 영역대비 얇은 두께로 형성되는 경우, 등방성의 건식식각을 진행함으로서 상기 제 4 포토레지스트 측면에 형성된 상기 제 2 보호층을 제거하는 단계를 더 포함하는 유기전계 발광소자의 제조 방법.
12. The method of claim 11,
And removing the second protective layer formed on the side surface of the fourth photoresist by performing an isotropic dry etching when the second protective layer is formed to be thinner than the other region on the side surface of the fourth photoresist pattern Wherein the organic electroluminescent device further comprises an organic electroluminescent device.
불순물의 도핑을 진행하여 상기 제 1 및 제 2 반도체층에 대해 상기 제 1 및 제 2 게이트 전극에 대응하여 제 1 영역과, 상기 제 1 영역의 양측으로 불순물이 도핑된 제 2 영역을 형성하는 단계 이후에는
상기 제 1 및 제 2 게이트 전극의 폭을 줄이는 단계와;
상기 제 1 및 제 2 게이트 전극의 폭이 줄어듦으로 해서 이의 외측으로 노출된 상기 제 1 영역에 대해 상기 제 2 영역 대비 낮은 저농도의 불순물 도핑을 실시함으로서 상기 제 1 및 제 2 반도체층에 제 3 영역을 형성하는 단계
를 더 포함하는 유기전계 발광소자의 제조 방법.12. The method of claim 11,
Forming a first region corresponding to the first and second gate electrodes with respect to the first and second semiconductor layers and a second region doped with impurities at both sides of the first region by doping the impurity, Afterwards
Reducing widths of the first and second gate electrodes;
The width of the first and second gate electrodes is reduced so that impurity doping is performed at a low concentration relative to the second region with respect to the first region exposed to the outside of the first and second gate electrodes, forming a
Wherein the organic light emitting device further comprises:
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