KR20150053092A - 데이터 저장 시스템 및 그것의 동작 방법 - Google Patents

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김태훈
양중섭
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에스케이하이닉스 주식회사
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Abstract

데이터 저장 시스템의 동작 방법은 메모리 블록의 페이지들 중 제1 페이지에 프로그램 동작을 수행하는 단계, 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지에 더미 프로그램 동작을 수행하는 단계, 및 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하는 단계를 포함할 수 있다.

Description

데이터 저장 시스템 및 그것의 동작 방법{Data storing system and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법에 관한 것이다.
데이터 저장 시스템에 포함되는 반도체 장치 중 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
데이터 저장 시스템이 높은 데이터 신뢰성을 갖도록 하는 것이 바람직하다.
본 발명의 실시예는 높은 데이터 신뢰성을 갖는 데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법을 제공한다.
본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법은 메모리 블록의 페이지들 중 제1 페이지에 프로그램 동작을 수행하는 단계, 상기 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면 상기 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지에 더미 프로그램 동작을 수행하는 단계, 및 상기 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하는 단계를 포함할 수 있다.
상기 더미 프로그램 동작 시에 유효하지 않은(invalid) 데이터를 상기 제2 페이지에 프로그램할 수 있다.
상기 더미 프로그램 동작 시에 랜더마이즈된 데이터를 상기 제2 페이지에 프로그램할 수 있다.
서든 파워 오프가 발생하기 전 상기 제1 페이지에 프로그램했던 데이터를 상기 제1 페이지에 다시 프로그램하는 단계를 더 포함할 수 있다.
본 발명의 실시예에 따른 데이터 저장 시스템은 커맨드 및 어드레스에 응답하여 메모리 블록의 페이지들 중 제1 페이지에 프로그램 동작을 수행하는 반도체 장치, 및 상기 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면, 상기 페이지들로부터 리드된 데이터에 기반하여, 상기 반도체 장치가 상기 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지에 더미 프로그램 동작을 수행하고 상기 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하도록 커맨드 및 어드레스를 생성하는 컨트롤러를 포함할 수 있다.
상기 컨트롤러는 서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면 감지신호를 생성하는 서드 파워 오프 감지부, 상기 감지신호에 응답하여 상기 페이지들에 리드동작을 수행하도록 커맨드 및 어드레스를 생성하는 커맨드 및 어드레스 생성부, 및 상기 페이지들로부터 리드된 데이터에 기반하여 상기 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지를 탐지하도록 구성된 페이지 탐지부를 포함하고, 상기 커맨드 및 어드레스 생성부는 상기 탐지 결과에 기반하여 상기 반도체 장치가 상기 제2 페이지에 더미 프로그램 동작을 수행하고 상기 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하도록 커맨드 및 어드레스를 생성할 수 있다.
상기 반도체 장치는 상기 더미 프로그램 동작 시에 유효하지 않은(invalid) 데이터를 상기 제2 페이지에 프로그램할 수 있다.
상기 반도체 장치는 상기 더미 프로그램 동작 시에 랜더마이즈된 데이터를 상기 제2 페이지에 프로그램할 수 있다.
상기 컨트롤러는 상기 반도체 장치가 서든 파워 오프가 발생하기 전 상기 제1 페이지에 프로그램했던 데이터를 상기 제1 페이지에 다시 프로그램하도록 커맨드 및 어드레스를 생성할 수 있다.
데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법은 서든 파워 오프(Sudden Power off, SPO)에 의해 불안정하게 된 소거 상태로 인식되는 페이지에 유효하지 않은 데이터 또는 랜더마이즈된 데이터를 더미데이터로서 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
또한, 데이터 저장 시스템 및 데이터 저장 시스템의 동작 방법은 서든 파워 오프에 의해 불안정하게 된 프로그램 상태로 인식되는 페이지에 데이터를 다시 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 3은 도 1에 도시된 반도체 장치를 설명하기 위한 블록도이다.
도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 5는 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 6 내지 도 9는 도 5에 도시된 데이터 저장 시스템의 동작 방법의 세부 단계를 설명하기 위한 흐름도이다.
도 10은 도 9에 도시된 페이지 탐지 단계를 설명하기 위한 흐름도이다.
도 11은 싱글 레벨 셀(SLC)에서 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법이 적용된 것을 설명하기 위한 도면이다.
도 12는 도 1에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 데이터 저장 시스템을 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 컨트롤러를 설명하기 위한 블록도이다.
도 1을 참조하면, 데이터 저장 시스템(100)은 반도체 장치(110) 및 호스트로부터의 요청에 따라 반도체 장치(110)의 동작을 제어하는 컨트롤러(120)를 포함한다.
반도체 장치(110)는 컨트롤러(120)로부터의 커맨드(CMD) 및 어드레스(ADD)에 응답하여 메모리 블록에 포함되는 페이지들의 메모리 셀들에 프로그램 동작 또는 리드 동작을 수행한다. 반도체 장치(110)는 컨트롤러(120)로부터 입력되는 데이터(DATA)를 프로그램 대상 페이지(예: 제1 페이지)의 메모리 셀들에 프로그램하고 메모리 셀들로부터 리드된 데이터(DATA)를 컨트롤러(120)에 출력한다.
컨트롤러(120)는 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면, 페이지들로부터 리드된 데이터에 기반하여, 반도체 장치(110)가 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지에 더미 프로그램 동작을 수행하고 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하도록 커맨드(CMD) 및 어드레스(ADD)를 생성한다.
컨트롤러(120)는 반도체 장치(110)가 서든 파워 오프가 발생하기 전 제1 페이지에 프로그램했던 데이터를 제1 페이지에 다시 프로그램하도록 커맨드(CMD) 및 어드레스(ADD)를 생성한다.
실시예로서, 반도체 장치(110)는 더미 프로그램 동작 시에 유효하지 않은(invalid) 데이터를 제2 페이지에 프로그램할 수 있다.
실시예로서, 반도체 장치(110)는 더미 프로그램 동작 시에 랜더마이즈된 데이터를 제2 페이지에 프로그램할 수 있다.
실시예로서, 반도체 장치(110)는 제1 내지 제3 페이지에 수행하는 프로그램 동작 시에 제1 내지 제3 페이지의 메모리 셀들에 1비트 데이터를 저장할 수 있다.
도 2를 참조하면, 컨트롤러(120)는 서든 파워 오프 감지부(121), 커맨드 및 어드레스 생성부(122) 및 페이지 탐지부(123)를 포함한다.
서든 파워 오프 감지부(121)는 데이터 저장 시스템(100)에 서든 파워 오프가 발생한 것을 감지하고, 데이터 저장 시스템(100)의 파워가 온 되면 감지 신호를 생성한다.
커맨드 및 어드레스 생성부(122)는 서든 파워 오프 감지부(121)로부터의 감지 신호에 응답하여 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록에 리드 동작(리드 스캔 동작)을 수행하도록 커맨드(CMD) 및 어드레스(ADD)를 생성한다.
페이지 탐지부(123)는 리드 스캔 동작에 의해 반도체 장치(110)로부터 리드된 데이터에 기반하여, 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지(제2 페이지)를 탐지한다. 페이지 탐지부(123)는 페이지들 중 소거 상태로 인식되는 첫 번째 페이지(이하, 첫 번째 소거 페이지라 함)를 프로그램 대상 페이지로 탐지한다.
커맨드 및 어드레스 생성부(122)는 페이지 탐지부(123)의 탐지 결과에 기반하여 반도체 장치(110)가 제2 페이지에 더미 프로그램 동작을 수행하고 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하도록 커맨드(CMD) 및 어드레스(ADD)를 생성한다.
따라서 데이터 저장 시스템(100)은 서든 파워 오프에 의해 불안정하게 된 소거 상태로 인식되는 페이지에 유효한 데이터가 아닌 더미 데이터를 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
커맨드 및 어드레스 생성부(122)는 ■■■따라서 데이터 저장 시스템(100)은 서든 파워 오프에 의해 불안정하게 된 프로그램 상태로 인식되는 페이지에 데이터를 다시 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 3은 도 1에 도시된 반도체 장치를 설명하기 위한 블록도이다. 도 4는 도 3에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3을 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치는 제1 내지 제m 메모리 블록들(MB1~MBm)을 포함하는 메모리 어레이(110), 메모리 블록들(MB1~MBm)의 선택된 페이지에 포함된 메모리 셀들의 프로그램 동작 및 리드 동작을 수행하도록 구성된 주변회로(PERI)를 포함한다. 주변회로(PERI)는 제어회로(220), 전압 공급 회로(230), 페이지 버퍼 그룹(240), 컬럼 디코더(250) 및 입출력 회로(260)를 포함한다.
도 4를 참조하면, 각 메모리 블록은 비트라인들(BL1~BLk)과 공통 소스 라인(CSL) 사이에 연결된 다수의 스트링들(ST1~STk)을 포함한다. 즉, 스트링들(ST1~STk)은 대응하는 비트 라인들(BL1~BLk)과 각각 연결되고 공통 소스 라인(CSL)과 공통으로 연결된다. 각각의 스트링(ST1)은 소스가 공통 소스 라인(CSL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(C01~Cn1), 그리고 드레인이 비트라인(BL1)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 메모리 셀들(C01~Cn1)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(C01~Cn1)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
메모리 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(C01~C0k)이 하나의 물리적 페이지(PAGE0)를 구성한다. 이러한 페이지는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
제어 회로(220)는 외부로부터 입출력 회로(260)를 통해 입력되는 커맨드(CMD)에 응답하여 프로그램 동작 또는 리드 동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어 회로(220)는 입출력 회로(260)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다. 특히, 제어 회로(220)는 커맨드(CMD)에 응답하여 더미 프로그램 동작을 수행할 때, 유효하지 않은(invalid) 데이터를 프로그램하도록 PB 제어 신호(PBCON)를 출력한다. 제어 회로(220)는 더미 프로그램 동작을 수행할 때 랜더마이즈된 데이터를 프로그램하도록 랜덤 밸류(RV)를 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)로 출력할 수 있다.
전압 공급 회로(230)는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 및 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL0~WLn) 및 소스 셀렉트 라인(SSL)를 포함하는 로컬 라인들로 공급한다. 이러한 전압 공급 회로(230)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어 회로(220)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들의 프로그램 동작 또는 리드 동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어 회로(220)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(210)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL0~WLn, SSL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL0~WLn, SSL)을 연결한다.
페이지 버퍼 그룹(240)은 비트라인들(BL1~BLk)을 통해 메모리 어레이(210)와 연결되는 다수의 페이지 버퍼들(PB1~PBk)을 각각 포함한다. 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)은 제어 회로(220)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C01~C0k)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL1~BLk)을 선택적으로 프리차지하거나, 메모리 셀들로부터 데이터를 독출하기 위하여 비트라인들(BL1~BLk)의 전압을 센싱한다. 페이지 버퍼 그룹(240)은 더미 프로그램 동작 시에 랜더마이즈된 데이터를 프로그램하기 위하여, 제어 회로(220)로부터의 랜덤 밸류(RV)에 기반하여, 입력되는 데이터를 랜더마이즈(randomize)하고, 랜더마이즈된 데이터를 메모리 셀들(C01~C0k)에 데이터를 저장하도록 할 수 있다. 실시예로서, 반도체 장치는 페이지 버퍼 그룹(240) 내에서 랜더마이즈 동작을 수행하는 대신에 별도의 랜더마이저를 포함할 수 있다.
컬럼 디코더(250)는 제어 회로(220)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(240)에 포함된 페이지 버퍼들(PB1~PBk)을 선택한다. 즉, 컬럼 디코더(250)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB1~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB1~PBk)을 선택한다.
입출력 회로(260)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(240)으로 입력하기 위하여 제어 회로(220)의 제어에 따라 데이터를 컬럼 디코더(250)에 전달한다. 컬럼 디코더(250)는 입출력 회로(260)로부터 전달된 데이터를 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로 전달하면 페이지 버퍼들(PB1~PBk)은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(260)는 페이지 버퍼 그룹(240)의 페이지 버퍼들(PB1~PBk)로부터 컬럼 디코더(250)를 통해 전달된 데이터를 외부로 출력한다.
도 5는 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 5를 참조하면, 데이터 저장 시스템의 동작 방법은 우선 메모리 블록의 페이지들에 프로그램 동작을 수행한다(S310). 프로그램 동작은 시작 페이지부터 종료 페이지까지 순차적으로 수행될 수 있다.
데이터 저장 시스템의 서드 파워 오프가 발생하였는지를 확인하고(S320), 서든 파워 오프가 발생한 후 데이터 저장 시스템의 파워가 온되면 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지에 더미 프로그램 동작을 수행한다(S330).
그 후, 프로그램 대상 페이지에 이어서 프로그램 동작을 수행할 페이지에 프로그램 동작을 수행한다(S340).
실시예로서, 프로그램 동작 시에 메모리 셀들에는 1비트 데이터가 저장될 수 있다.
도 6 내지 도 9는 도 5에 도시된 데이터 저장 시스템의 동작 방법의 세부 단계를 설명하기 위한 흐름도이다.
도 6을 참조하면, 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지에 더미 프로그램 동작을 수행하는 단계(S330)에서 프로그램 대상 페이지에 유효하지 않은(invalid) 데이터를 프로그램할 수 있다(S332).
도 7을 참조하면, 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지에 더미 프로그램 동작을 수행하는 단계(S330)에서 프로그램 대상 페이지에 랜더마이즈된 데이터를 프로그램할 수 있다(S334).
따라서 서든 파워 오프에 의해 불안정하게 된 소거 상태로 인식되는 페이지에 유효하지 않은 데이터 또는 랜더마이즈된 데이터를 더미데이터로서 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 8을 참조하면, 데이터 저장 시스템의 동작 방법은 서든 파워 오프가 발생하기 전에 프로그램 동작을 수행했던 페이지의 데이터를 해당 페이지에 다시 프로그램하는 단계를 더 포함한다.
메모리 셀에 1비트를 저장하는 싱글 레벨 셀의 경우, 1페이지 중 일부에 데이터를 프로그램한 후 나머지에 데이터를 프로그램하는 것이 가능하다. 또한 1페이지에 데이터를 프로그램한 후 같은 데이터를 해당 페이지에 다시 프로그램하는 것도 가능하다. 이와 같은 동작은 반도체 장치가 페이지당 프로그램 가능 횟수(Number Of Program)를 보장함(guarantee)으로써 수행이 가능하다.
따라서 서든 파워 오프에 의해 불안정하게 된 프로그램 상태로 인식되는 페이지에 데이터를 다시 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 9를 참조하면, 서든 파워 오프 이후에 프로그램 동작을 이어서 수행할 프로그램 대상 페이지에 더미 프로그램 동작을 수행하는 단계(S330)에서는 우선 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 소거 상태로 인식되는 페이지들 중 첫 번째 페이지(첫 번째 소거 페이지)를 탐지한다(S410).
그 다음, 탐지된 프로그램 대상 페이지에 더미 프로그램 동작을 수행한다(S420).
도 10은 도 9에 도시된 페이지 탐지 단계를 설명하기 위한 흐름도이다.
도 10을 참조하면, 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록의 페이지들 중 소거 상태로 인식되는 페이지들 중 첫 번째 페이지(첫 번째 소거 페이지)를 탐지하는 단계(S410)는 우선 서든 파워 오프에 의해 프로그램 동작이 중단된 메모리 블록에 리드 동작(리드 스캔 동작)을 수행한다(S412).
그 다음, 리드된 데이터에 기반하여 소거 상태로 인식되는 페이지들 중 첫 번째 페이지(첫 번째 소거 페이지)를 탐지한다(S414).
도 11은 싱글 레벨 셀(SLC)에서 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법이 적용된 것을 설명하기 위한 도면이다.
도 11에서는 하나의 워드라인에 연결된 메모리 셀들 중 이븐 메모리 셀들과 오드 메모리 셀들의 동작을 별개로 수행하고, 각 메모리 셀에 1비트 데이터를 저장하는 것을 예로 들어 설명한다. 즉, 하나의 워드라인에 이븐 페이지 및 오드 페이지가 존재한다. 이는 설명의 편의를 위한 것이며 이븐 메모리 셀들과 오드 메모리 셀들의 동작을 동시에 수행하거나 메모리 셀에 2비트 이상의 데이터가 저장되는 경우에도 본 발명의 실시예에 따른 데이터 저장 시스템의 동작 방법은 적용이 가능하다.
도 11에서 표시된 숫자는 프로그램 동작 수행 순서를 나타낸다. 편의상 0번 페이지~9번 페이지로 명명하기로 한다.
도 11을 참조하면, 0번 페이지부터 4번 페이지까지는 프로그램 동작이 수행된 프로그램 페이지이고, 5번 페이지부터 9번 페이지까지는 프로그램 동작이 수행되지 않은 소거 페이지이다. 4번 페이지의 프로그램 동작의 수행 중에 서든 파워 오프가 발생하였으며, 서든 파워 오프 발생 후에 이어서 프로그램 동작을 수행할 프로그램 대상 페이지는 소거 상태로 인식되는 페이지들 중 첫 번째 페이지(첫 번째 소거 페이지)인 5번 페이지이다.
5번 페이지는 4번 페이지의 프로그램 동작의 수행 중에 발생한 서든 파워 오프의 영향으로 인해 불안정하다. 따라서 데이터의 신뢰성을 향상시키기 위해 이러한 불안정한 페이지에는 더미 프로그램 동작을 수행한다. 더미 프로그램 동작 시 유효하지 않은 데이터 또는 랜더마이즈된 데이터('0'과 '1'이 혼재된 데이터)를 프로그램한다.
따라서 서든 파워 오프에 의해 불안정하게 된 소거 상태로 인식되는 페이지에 유효하지 않은 데이터 또는 랜더마이즈된 데이터를 더미 데이터로서 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
또한, 서든 파워 오프가 발생하기 전에 프로그램 동작을 수행했던 4번 페이지의 데이터를 4번 페이지에 다시 프로그램할 수 있다.
따라서 서든 파워 오프에 의해 불안정하게 된 프로그램 상태로 인식되는 페이지에 데이터를 다시 프로그램함으로써 데이터의 신뢰성을 향상시킬 수 있다.
도 12는 도 1에 도시된 컨트롤러의 세부 구성을 설명하기 위한 블록도이다.
도 1에 도시된 데이터 저장 시스템(100)은 반도체 장치(110)와 컨트롤러(120)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있다.
도 12를 참조하면, 컨트롤러(120)는 SRAM(125), 프로세싱 유닛 (126), 호스트 인터페이스(127), 에러 정정 블록(128) 및 메모리 인터페이스(129)를 포함한다. SRAM(125)은 프로세싱 유닛(126)의 동작 메모리로써 사용된다. 호스트 인터페이스(127)는 데이터 저장 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 예를 들면, 호스트 인터페이스(127)는 USB, MMC, UFS I/F, PCI-E, SATA, PATA, SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
에러 정정 블록(128)은 반도체 장치(110)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(129)는 본 발명의 반도체 장치(110)와 인터페이싱 한다. 프로세싱 유닛(126)은 컨트롤러(120)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 데이터 저장 시스템(100)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 장치(110)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 데이터 저장 시스템(100)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD), MMC(Multi Meida Card), eMMC(embedded Multi Meida Card) 및 UFS(Universal Flash Storage)와 같은 메모리 시스템에서 본 발명의 반도체 장치가 구비될 수 있다.
도 13은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 14는 본 발명의 실시예에 따른 반도체 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 데이터 저장 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 데이터 저장 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 데이터 저장 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있는 것이다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: 데이터 저장 시스템
110: 반도체 장치 120: 컨트롤러
210: 메모리 어레이 MB1~MBm: 메모리 블록
PAGE0: 페이지 ST1~STk: 스트링
220: 제어 회로 230: 전압 공급 회로
240: 페이지 버퍼 그룹 250: 컬럼 디코더
260: 입출력 회로

Claims (14)

  1. 메모리 블록의 페이지들 중 제1 페이지에 프로그램 동작을 수행하는 단계;
    상기 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면 상기 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지에 더미 프로그램 동작을 수행하는 단계; 및
    상기 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하는 단계를 포함하는 데이터 저장 시스템의 동작 방법.
  2. 제1항에 있어서, 상기 더미 프로그램 동작 시에 유효하지 않은(invalid) 데이터를 상기 제2 페이지에 프로그램하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  3. 제1항에 있어서, 상기 더미 프로그램 동작 시에 랜더마이즈된 데이터를 상기 제2 페이지에 프로그램하는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  4. 제1항에 있어서, 서든 파워 오프가 발생하기 전 상기 제1 페이지에 프로그램했던 데이터를 상기 제1 페이지에 다시 프로그램하는 단계를 더 포함하는 데이터 저장 시스템의 동작 방법.
  5. 제1항에 있어서, 상기 제1 내지 제3 페이지에 수행하는 프로그램 동작에 의해 상기 제1 내지 제3 페이지의 메모리 셀들에는 1비트 데이터가 저장되는 것을 특징으로 하는 데이터 저장 시스템의 동작 방법.
  6. 제1항에 있어서, 상기 제2 페이지에 더미 프로그램 동작을 수행하는 단계는
    상기 페이지들 중 소거 상태로 인식되는 첫 번째 페이지를 탐지하는 단계; 및
    탐지된 페이지에 더미 프로그램 동작을 수행하는 단계를 포함하는 데이터 저장 시스템의 동작 방법.
  7. 제6항에 있어서, 상기 페이지들 중 소거 상태로 인식되는 첫 번째 페이지를 탐지하는 단계는
    상기 제1 페이지를 포함하는 메모리 블록의 리드 동작을 수행하는 단계; 및
    리드된 데이터에 기반하여 상기 페이지들 중 소거 상태로 인식되는 첫 번째 페이지를 탐지하는 단계를 포함하는 데이터 저장 시스템의 동작 방법.
  8. 커맨드 및 어드레스에 응답하여 메모리 블록의 페이지들 중 제1 페이지에 프로그램 동작을 수행하는 반도체 장치; 및
    상기 프로그램 동작 중 서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면, 상기 페이지들로부터 리드된 데이터에 기반하여, 상기 반도체 장치가 상기 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지에 더미 프로그램 동작을 수행하고 상기 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하도록 커맨드 및 어드레스를 생성하는 컨트롤러를 포함하는 데이터 저장 시스템.
  9. 제8항에 있어서, 상기 컨트롤러는
    서든 파워 오프(sudden power off)가 발생한 후 파워 온 되면 감지신호를 생성하는 서드 파워 오프 감지부;
    상기 감지신호에 응답하여 상기 페이지들에 리드동작을 수행하도록 커맨드 및 어드레스를 생성하는 커맨드 및 어드레스 생성부; 및
    상기 페이지들로부터 리드된 데이터에 기반하여 상기 제1 페이지에 이어서 프로그램 동작을 수행할 제2 페이지를 탐지하도록 구성된 페이지 탐지부를 포함하고,
    상기 커맨드 및 어드레스 생성부는 상기 탐지 결과에 기반하여 상기 반도체 장치가 상기 제2 페이지에 더미 프로그램 동작을 수행하고 상기 제2 페이지에 이어서 프로그램 동작을 수행할 제3 페이지에 프로그램 동작을 수행하도록 커맨드 및 어드레스를 생성하는 데이터 저장 시스템.
  10. 제9항에 있어서, 상기 페이지 탐지부는
    상기 페이지들로부터 리드된 데이터에 기반하여 상기 페이지들 중 소거 상태로 인식되는 첫 번째 페이지를 상기 제2 페이지로 탐지하는 데이터 저장 시스템.
  11. 제8항에 있어서, 상기 반도체 장치는
    상기 더미 프로그램 동작 시에 유효하지 않은(invalid) 데이터를 상기 제2 페이지에 프로그램하는 것을 특징으로 하는 데이터 저장 시스템.
  12. 제8항에 있어서, 상기 반도체 장치는
    상기 더미 프로그램 동작 시에 랜더마이즈된 데이터를 상기 제2 페이지에 프로그램하는 것을 특징으로 하는 데이터 저장 시스템.
  13. 제8항에 있어서, 상기 컨트롤러는
    상기 반도체 장치가 서든 파워 오프가 발생하기 전 상기 제1 페이지에 프로그램했던 데이터를 상기 제1 페이지에 다시 프로그램하도록 커맨드 및 어드레스를 생성하는 데이터 저장 시스템.
  14. 제8항에 있어서, 상기 반도체 장치는
    상기 제1 내지 제3 페이지에 수행하는 프로그램 동작 시에 상기 제1 내지 제3 페이지의 메모리 셀들에 1비트 데이터를 저장하는 것을 특징으로 하는 데이터 저장 시스템.
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