KR20150051147A - 다중 일함수를 갖는 게이트 구조를 형성하는 방법 및 결과적인 제품 - Google Patents

다중 일함수를 갖는 게이트 구조를 형성하는 방법 및 결과적인 제품 Download PDF

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KR20150051147A
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Abstract

본원에 개시된 하나의 예시적인 방법은 NMOS와 PMOS 트랜지스터들을 위한 희생 게이트 구조들을 제거하여 NMOS 및 PMOS 게이트 캐비티들을 정의하는 단계; 상기 NMOS 및 PMOS 게이트 케비티들에 하이-k 게이트 절연층을 형성하는 단계; 상기 NMOS 및 PMOS 게이트 케비티들에 상기 하이-k 게이트 절연층상에 란타나이드-계 물질층을 형성하는 단계; 상기 란타나이드-계 물질층으로부터의 물질을 상기 하이-k 게이트 절연층내로 드라이빙하여 상기 NMOS 와 PMOS 게이트 캐비티들의 각각에 란타나이드 함유 하이-k 게이트 절연층이 형성하도록 적어도 하나의 가열공정을 수행하는 단계; 및 상기 NMOS 및 PMOS 게이트 캐비티들에서의 란타나이드-함유 하이-k 게이트 절연층 위에 게이트 전극 구조들을 형성하는 단계를 포함한다.

Description

다중 일함수를 갖는 게이트 구조를 형성하는 방법 및 결과적인 제품{METHODS OF FORMING GATE STRUCTURES WITH MULTIPLE WORK FUNCTIONS AND THE RESULTING PRODUCTS}
일반적으로, 본 발명은 반도체 디바이스의 제조 관한 것이며, 특히, 다중 일함수를 갖는 트랜지스터들을 위한 게이트 구조들을 형성하는 다양한 신규 방법과 이러한 트랜지스터들을 포함하는 다양한 집적회로 제품들에 관한 것이다.
CPU, 저장 디바이스, 어플리케이션 특정 집적 회로(AISC) 등과 같은 고급 집적 회로의 제작에는 특정 회로 레이아웃에 따라 주어진 칩 영역에 수많은 회로 요소들의 형성이 요구된다. 여기서, 소위 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistors) (MOSFET 또는 FET)는 실질적으로 집적 회로의 성능을 결정하는 회로 원소의 한 가지 중요한 타입을 나타낸다. 상기 트랜지스터들은 전형적으로 NMOS(NFET) 또는 PMOS(PFET) 타입 다바이스중 하나이며, 여기서 "N"과 "P"의 명칭은 디바이스의 소스/드레인 영역을 생성하는데 사용되는 도펀트 유형에 기초한다. 소위 상보형 금속 산화막 반도체(Complementray Metal Oxide Semiconductor) (CMOS) 기술 혹은 제품은 NMOS와 PMOS 트랜지스터 디바이스 모두를 사용하여 제작된 집적 회로 제품을 말한다.
전계 효과 트랜지스터는, NMOS 디바이스건 혹은 PMOS 디바이스건 간에, 전형적으로 소스 영역, 드레인 영역, 상기 소스 영역과 드레인 영역 사이에 위치하는 채널 영역, 및 상기 채널 영역 위에 위치하는 게이트 전극을 포함한다. FET를 통한 전류 흐름은 상기 게이트 전극에 인가되는 전압을 제어하여 제어된다. NMOS 다바이스의 경우, 게이트 전극에 인가되는 전압(또는 논리적으로 낮은 전압)이 없으면 상기 디바이스를 통한 전류 흐름이 없다(상대적으로 작으며 바람직하지 않은 누설 전류 무시). 그러나, 적절한 양(+)의 전압(또는 논리적으로 높은 전압)이 게이트 전극에 인가되면 NMOS 디바이스의 채널 영역은 전도성을 가지게 되고 전류가 이 전도성 채널 영역을 통해 소스 영역과 드레인 영역 사이에 흐르게 된다. PMOS 디바이스의 경우, 제어 전압은 역방향이된다. 전계 효과 트랜지스터는 다양한 서로 다른 물리적인 형태 예를 들어, 소위 평면형 FET 디바이스 또는 소위 3D 혹은 FinFET 디바이스가 될 수 있다.
수십 년 동안, 평면형 FET 디바이스는 3D 디바이스 형성에 수반되는 제조 방법에 비해, 이러한 평면형 디바이스를 형성하는데 사용되는 상대적으로 쉬운 제조 방법으로 인하여 집적 회로 제품을 만들기 위한 지배적 선택이었다. 평면형 FET의 동작 속도를 향상시키고, 또는 집적 회로 디바이스 상에서 평면형 FET의 밀도를 증가시키기 위해, 디바이스 설계자들은 지난 몇 년 동안 평면형 FET의 물리적 크기를 크게 줄여왔다. 더 구체적으로, 평면형 FET의 채널 길이는 상당히 감소하였으며 이 결과, 평면형 FET의 스위칭 속도가 개선되었다. 그러나, 평면형 FET의 채널 길이를 감소시키는 것은 또한 소스 영역과 드레인 영역 사이의 거리를 감소시킨다. 몇몇 경우에서, 소스 영역과 드레인 영역 사이의 분리에서 이러한 감소는 소스 영역과 채널의 전위가 드레인 영역의 전위에 의해 악영향을 받는 것을 효율적으로 방지하는 것을 어렵게 한다. 때때로 이것은 소위 쇼트 채널(short channel)효과라고 하며, 능동 스위치로서의 평면형 FET의 특성이 저하된다.
전술한 바와 같이, 평면 FET와는 대조적으로, 소위 3D 혹은 FinFET 디바이스는 3차원(3D) 구조를 가진다. 더 구체적으로, FinFET에서, 일반적으로 수직으로 위치하는 핀 모양의 활성(active) 영역이 반도체 기판에 형성되고, 게이트 구조(게이트 절연 층 + 게이트 전극)가 핀 모양의 활동 영역의 측면과 상부면 모두의 주변에 위치되어 트라이 게이트 구조를 형성함으로써 평면 구조 대신에 3차원 구조를 가지는 채널을 사용하게 된다. 몇몇 경우에, 예를 들어, 실리콘 니트라이드(silicon nitride)와 같은 절연 캡 층이 핀의 상부에 위치하고, FinFET 디바이스가 이중 게이트 구조를 가진다. 평면형 FET와는 달리, FinFET 디바이스에서, 채널이 반도체의 기판의 표면에 직각으로 형성되어 반도체 디바이스의 물리적인 크기를 줄이게 된다. 또한, FinFET에서, 디바이스의 드레인 영역의 접합 용량(junction capacitance)이 크게 감소되는 바, 이는 적어도 일부의 짧은 채널 효과를 감소시키는 경향이 있다. 적절한 전압이 FinFET 디바이스의 게이트 전극에 인가되면, 핀의 표면(과 표면 주변의 내부 부분), 즉, 핀의 실질적으로 수직으로 배향된 측벽과 상부표면은 전도성 채널 영역이 되어, 전류를 흐르게 한다. FinFET 디바이스에서, "채널-폭"은 수직 핀 높이에 핀의 상부면의 폭 즉, 핀 폭을 더한것에 약 두 배이다. 복수의 핀들이 평면형 트랜지스터 디바이스와 동일한 풋 프린트로 형성될 수 있다. 따라서, 주어진 플롯 스페이스(혹은 풋 프린트)의 경우, FinFET는 평면 트랜지스터 디바이스보다 훨씬 더 강한 구동 전류를 생성할 수 있는 경향이 있다. 추가로, 상기 디바이스가 턴오프된 후에 FinFET 디바이스의 누설 전류는 FinFET 디바이스에서의 "핀" 채널의 우수한 게이트 정전 제어로 인해 평면 FET의 누설 전류에 비해 크게 감소된다. 간단히 말하면, FinFET 디바이스의 3D 구조는 특히 20nm CMOS 기술 노드 및 그 이상에서 평면 FET의 구조에 비해 우수한 MOSFET 구조이다.
많은 초기의 디바이스 기술 세대들의 경우, 대부분의 트랜지스터 요소의 게이트 구조는 폴리실리콘 게이트 전극과 조합하여 실리콘 이산화물 및/또는 실리콘 산화질화물 게이트 절연층과 같은 복수의 실리콘계 물질들로 구성되어 왔다. 크게 스케일링된 트랜지스터 요소의 채널 길이가 점점 더 작아짐에 따라 많은 새로운 세대 디바이스는 감소된 채널 길이 트랜지스터에서 통상적인 실리콘계 물질의 사용과 관련될 수 있는 짧은 채널 효과를 피하기 위한 노력으로 대안적인 물질을 포함하는 게이트 구조를 이용한다. 예를 들어, 약 10-32 nm 혹은 이하의 정도의 채널 길이를 가질 수 있는 크게 스케일링된 트랜지스터 디바이스에서, 소위 하이-k 유전체의 게이트 절연층과 게이트 전극(HK/MG)으로서 기능을 하는 하나 이상의 금속층을 함유하는 게이트 구조가 구현되었다. 이러한 대안적인 게이트 구조들은 통상적인 실리콘 이산화물/폴리실리콘 게이트 구조 구성들보다 상당히 개선된 동작 특성을 제공하는 것으로 나타났다.
특정한 전반적인 디바이스 요건들에 따라, 여러 개의 서로 다른 하이-k 물질들- 즉, 약 10 이상의 유전상수 또는 k-값을 가지는 물질들은 HK/MG 게이트 전극 구조에서 게이트 절연층에 대한 다양한 성공 정도를 가지고 사용되어왔다. 예를 들어, 몇몇 트랜지스터 디바이스 설계에서, 하이-k 게이트 절연층은 산화 탄탈(Ta2O5), 산화 하프늄(HfO2), 산화 지르코늄(ZrO2), 산화 티탄 (TiO2), 산화 알루미늄(Al2O3), 하프늄 실리케이트(HfSiOx) 등을 포함할 수 있다. 그러므로, 하나 이상의 비-폴리실리콘 금속 게이트 전극 물질들 - 즉, 금속 게이트 스택 - 은 트랜지스터의 일함수를 제어하도록 HK/MG 구성에서 사용될 수 있다. 이러한 금속 게이트 전극 물질은 예를 들어, 티타늄(Ti), 질화 티타늄(TiN), 티타늄 - 알루미늄(TiAl), 티타늄 - 알루미늄 - 탄소(TiALC), 알루미늄(Al), 질화 알루미늄(AlN), 탄탈(Ta), 질화 탄탈(TaN), 탄화 탄탈(TaC), 탄탈 카보나이트라이드(TaCN), 질화탄탈 실리콘(TaSiN), 탄탈 실리사이드(TaSi) 등에서 하나 이상의 층을 포함할 수 있다.
현대의 집적 회로 제품들을 제조함에 있어서, 트랜지스터 디바이스는 때때로 상이한 임계 전압 레벨을 나타내도록 의도적으로 형성된다. 일반적으로, 상대적으로 낮은 임계 전압을 갖는 트랜지스터는 상대적으로 높은 임계 전압 레벨을 갖은 해당 트랜지스터의 스위칭 속도 보다 더 높은 스위칭 속도로 동작될 수 있다. "저(low)-Vt"(LVT) 트랜지스터 디바이스들은 전형적으로, 디바이스 성능 혹은 속도가 요망되거나 중요한 집적회로 제품의 부분들에서, 예를 들어 집적회로 제품의 논리 회로들에서 사용된다. 불행하게도, 이러한 저-Vt 디바이스들은 더 많은 오프 상태(off-state) 누설 전류를 나타내는 경향이 있는 바, 이것은 요망되는 것보다 더 많은 전력을 소비한다는 것을 의미한다. 따라서, 다른 모든 조건들이 같다면, 저-Vt 디바이스는 감소된 전력 소비가 중요한 어플리케이션 예를 들어, 모바일 컴퓨팅 어플리케이션, 휴대전화 어플리케이션 등에서는 나쁜 선택이 된다. 소위 "고(high)-Vt" (HVT) 트랜지스터 디바이스들이 이들 어플리케이션들에 좋은 선택이 될 수 있는데 이 하이-Vt 트렌지스터들은 늦은 스위칭 속도(부정적)로 동작하는 경향이 있지만, 이러한 고-Vt 트랜지스터 디바이스들의 오프 상태 누설 전류는 저-Vt 디바이스들의 오프 상태 누설 전류보다 적다(긍정적). 고-Vt 트랜지스터 디바이스들은 전형적으로 디바이스 성능 또는 속도가 덜 중요한 집적 회로 제품의 부분들, 예를 들어 SRAM 회로에서 사용된다. 디바이스 설계자들은 또한 저-Vt 디바이스와 고-Vt 트랜지스터 디바이스의 임계 전압 레벨의 중간 정도의 임계 전압 레벨을 가지는 소위 "중간(regular)-Vt"(RVT) 트랜지스터 디바이스들을 만들 수 있다. 물론, 이러한 임계 전압 레벨들(저,중간, 및 고)의 절대값은 다양한 인자들(factors)에 따라 달라질 수 있다.
디바이스 설계자들은 트렌지스터 디바이스들의 임계 전압 레벨을 의도적으로 변경하기 위해 여러 가지 기법들을 이용해왔다. 한가지 기법은 간단히 트랜지스터의 게이트 길이 - 소스 영역과 드레인 영역 사이의 거리-를 바꾸는 것을 수반한다. 다른 모든 조건들이 같다면, 보다 짧은 게이트 길이를 갖는 트랜지스터는 보다 빠른 속도로 작동할 것이지만, 보다 긴 채널 길이를 갖는 대응 트랜지스터보다 보다 높은 오프 상태 누설 전류를 나타낼 것이다. 디바이스 치수들이 게이트 길이를 작게 하는 점에서 감소됨으로써 더욱 작은 게이트 길이를 갖는 디바이스를 제조하는 것은 매우 도전적이고 시간 소모적이며 비용이 많이 든다. 따라서, 트랜지스터 디바이스들의 채널 길이를 계속 감소시켜 임계 전압 레벨을 조절하는 것은 더욱 문제가 되고 있다.
트랜지스터들의 임계 전압을 달리하기 위해 디바이스 설계자들이 사용해온 다른 기법은 트랜지스터들이 형성된 웰(well)들을 형성하는데 사용되는 도판트 물질의 양에 변화를 주는 것을 수반했다. 다른 모든 조건들이 같다면, 웰 영역에서 도판트 농도가 높을수록 결과적인 트랜지스터의 임계 전압은 더 높아질 것이며, 그 반대도 마찬가지이다. 그러나, FinFET 디바이스를 형성하는 것과 같은 일부 어플리케이션에서, 적절한 도핑 레벨(doping level)을 얻는 것은
랜덤한 도펀트 변동(ramdom dopant fluctuation) 및 이온 주입 공정의 정규 가우시안 분포(Gaussian distribution)로 인해 일반적으로 매우 어렵다.
디바이스 설계자들이 임계 전압 레벨들을 달리하는 트랜지스터 디바이스들을 형성하기 위해 사용했던 또 다른 기법은 단순히, 궁극적으로 디바이스들의 임계 전압 레벨들에서 요망하는 변화를 획득하도록 서로 다른 일함수 값들을 가지는 서로 다른 물질들의 게이트 스택들을 생성하는 것을 수반한다. 용어 "일함수"(WF)는 반도체 설계 및 제조 분야에서 일반적으로 금속의 표면으로부터 전자를 제거하는데 필요한 최소 에너지를 말한다. 금속의 일함수는 전형적으로 그 금속 물질의 일정한 특성이며 대개 전자-볼트(eV)로 측정된다. 일반적으로, 실리콘 기판을 사용하는 CMOS 집적 방식들에서, 실리콘의 가전대 에지(conduction band edge)(약 4.0eV)에 가까운 일함수를 가지는 일함수 금속은 NMOS 타입 디바이스들을 위해 필요하지만, 실리콘의 충만대 에지(valence band edge)(약 5.1-5.2eV)에 가까운 일함수를 가지는 서로 다른 일함수 금속은 PMOS 디바이스들을 위해 필요하다. 따라서, 하이-k 게이트 유전 물질들을 이용하는 CMOS 집적 방식들에서, 게이트 스택들의 적어도 두 가지 유형들, 즉, PMOS 디바이스들을 위한 개별적인 일함수 요구 사항들을 만족시키는 적절한 물질들의 스택과 NMOS 디바이스들을 위한 개별적인 일함수 요구 사항들을 만족시키는 물질들의 다른 스택이 필요하다. 전술한 바와 같이, PMOS 디바이스들에 대한 게이트 스택은 PMOS 디바이스들의 채널의 물질의 충만대 에지에 가까운 플랫 밴드 전압(flat band voltage)을 제공하고, NMOS 디바이스들에 대한 게이트 스택은 NMOS 디바이들의 채널의 물질의 가전대 에지에 가까운 플랫 벤드 전압을 제공한다.
한 예로서, 이중 일함수 트랜지스터 디바이스들로 CMOS-기반 집적 회로 제품을 형성하는 것은 트랜지스터 디바이스들 모두(PMOS 및 NMOS 둘 다)를 위한 게이트 절연층으로서 역할을 할 하이-k 물질층, 예를 들어, 하프늄 산화물을 증착하고, 그리고 나서 하이-k 게이트 절연층에 티타늄 질화물(WF=약 4.9eV)과 같은 P-일함수 금속을 증착하는 것을 포함할 수 있다. 그 후, P-일함수 금속은 오직 PMOS 디바이스들에만 존재하도록 패터닝될 수 있다. 그리고 나서, N-일함수 금속, 예를 들어, 티타늄-알류미늄(WF= 약 4.3eV)와 같은 알류미늄-계 물질은 (NMOS 디바이스들이 형성될)노출된 하이-k 절연 물질 위에 및 패터닝된 P-일함수 금속 위에 증착된다. N-일함수 금속을 패터닝한 후에, PMOS 디바이스의 게이트 스택은 3개의 물질층들(하이-k 게이트 절연 물질, P-일함수 금속, 및 N-일함수 금속)로 구성되며, 반면 NMOS 디바이스의 게이트 스택은 2개의 물질층들로(하이-k 게이트 절연 물질 및 N-일함수 금속)만 구성된다.
상기에 언급된 층 스택킹(stacking) 공정은 간단히 적절한 마스킹, 금속 증착, 및 금속 에칭 단계들을 수행함으로써 추가적인 일함수 레벨들을 가지는 트랜지스터 디바이스들을 획득하기 위해 확대될 수 있다. 예를 들어, 3개의 서로 다른 일함수 값들을 가지는 트랜지스터 디바이스들로 집적 회로 제품을 생성하기 위해, 세 번째 디바이스가 형성될 기판의 영역들은 상기에 설명된 P- 및 N-일함수 금속들의 게이트 절연층을 제거(clear)하도록 에칭될 수 있었다. 그 후, 텅스텐 질화물(tungsten nitride)(WF = 약 4.6 - P- 및 N-일함수 금속들의 중간)과 같은 세 번째 금속층이노출된(세 번째 디바이스가 형성될) 하이-k 절연 물질 위에 및 패터닝된 P-일함수 금속과 패터닝된 N-일함수 금속 위에 증착될 수 있다. 세 번째 금속층을 패터닝한 후에, PMOS 장치의 게이트 스택은 4개의 물질층들(하이-k 게이트 절연 물질, P-일함수 금속, N-일함수 금속, 및 세 번째 금속층)로 구성되고, NMOS 디바이스의 게이트 스택은 3개의 물질층들(하이-k 게이트 절연 물질, N-일함수 금속, 및 세 번째 금속층)로 구성되며, 세 번째 디바이스의 게이트 스택은 오직 2개의 물질층들(하이-k 게이트 절연 물질, 및 세 번째 금속층)로 만 이루어진다. 이 공정은 4개의 서로 다른 일함수들을 획득하기 위해 적용될 수 있다. N- 및 P-일함수 금속에 추가하여, 서브(sub)-N-일함수 (WF = 4.45eV) 금속들과 서브-P-일함수(WF = 4.75eV) 금속들이 이용될 수 있다. 상기에 설명된 공정은 세 번째 디바이스와 이러한 세 번째와 네 번째 금속층들을 포함하는 세 번째 및 네 번째 디바이스를 통합시키기 위해 반복될 수 있다.
쉽게 알 수 있는 바와 같이, 상기에 언급된 층 스택킹 공정은 서로 다른 임계 전압 레벨들을 가진 트랜지스터 디바이스들의 더욱더 많은 버전이 제작되기 때문에 매우 다루기 힘들고 복잡해 질 수 있다. 여러 가지 다른 문제들 중에서도 특히, 금속들의 에칭은 더욱 어려운 경향이 있으며, 다양한 디바이스들의 게이트 스택들의 서로 다른 물리적 높이들은 후속 공정 동작들 동안에 문제들을 야기한다. 일 예로서, 모든 서로 다른 높이의 게이트 스택들 위에 증착되는 물질층 위에서, 상기 층에 하나 이상의 화학적 기계적 폴리싱(polishing) 공정이 행해지더라도, 정확한 평면을 획득하는 것은 더욱 어려워질 것이다. 이러한 평면성의 결여는 증착된층 위에 위치하는 포토레지스트 물질층을 노출시키는 것에 관하여 초점 심도(dephth-of-focus) 변동들로 인해 증착된 물질층을 정확하게 패터닝하는데 있어 문제들을 일으킬 수 있다.
본 발명은 다중 일함수 값들을 갖는 게이트 구조 트랜지스터들을 형성하는 다양한 신규 방법과 앞서 확인된 문제들 중 하나 이상의 문제를 해결하거나 감소시킬 수 있는 이러한 트랜지스터들을 내포하는 다양한 집적회로 제품들에 관한 것이다.
이하는 본 발명의 일부 양상들의 기본적인 이해를 제공하기 위하여 본 발명의 개략적인 개요를 제공한다. 본 개요는 본 발명을 모두 나타내는 것이 아니다. 본 개요는 본 발명의 핵심적 혹은 중요한 요소를 식별하거나, 본 발명의 범위를 기술하도록 의도된 것도 아니다. 본 개요의 유일한 목적은 이후 설명되는 더 상세한 설명의 서문으로서 일부 개념을 간략화된 형태로 제시하기 위한 것이다.
일반적으로, 본 발명은 다중 일함수 값들을 갖는 트랜지스터들을 위한 게이트 구조들을 형성하는 다양한 신규 방법과 이러한 트랜지스터들을 포함하는 다양한 집적회로 제품들에 관한 것이다. 본원에 개시되는 하나의 예시적인 방법은, 여러 가지 것들 중에서도 특히, 상기 NMOS 트랜지스터를 위한 희생 게이트 구조와 상기 PMOS 트랜지스터를 위한 희생 게이트 구조를 제거하여 NMOS 게이트 캐비티와 PMOS 게이트 캐비티를 정의하기 위해 적어도 하나의 에칭 공정을 수행하는 단계; 상기 NMOS 게이트 캐비티와 상기 PMOS 게이트 캐비티에 하이-k 게이트 절연층을 형성하는 단계; 상기 NMOS 와 PMOS 게이트 캐비티들 내에 위치하는 상기 하이-k 게이트 절연층상에 란타나이드-계 물질층을 형성하는 단계; 상기 란타나이드-계 물질층의 물질을 상기 하이-k 게이트 절연층내로 드라이빙(driving)하여 상기 NMOS 와 PMOS 게이트 캐비티들의 각각에 란타나이드 함유 하이-k 게이트 절연층이 형성되도록 적어도 하나의 가열(heating) 공정을 수행하는 단계; 및 상기 NMOS 게이트 캐비티에서의 상기 란타나이드 함유 하이-k 게이트 절연층 위에 제 1 게이트 전극 구조와 상기 PMOS 게이트 캐비티에서의 란타나이드 함유 하이-k 게이트 절연층 위에 제 2 게이트 전극 구조를 형성하기 위해 적어도 하나의 공정 동작을 수행하는 단계를 포함한다.
본원에 개시된 다른 예시적인 방법은, 여러 가지 것들 중에서도 특히, 상기 NMOS 트랜지스터를 위한 희생 게이트 구조와 상기 PMOS 트랜지스터를 위한 희생 게이트 구조를 제거하여 NMOS 게이트 캐비티와 PMOS 게이트 캐비티를 정의하기 위해 적어도 하나의 에칭 공정을 수행하는 단계; 상기 NMOS 게이트 캐비티와 상기 PMOS 게이트 캐비티에 하프늄 산화물로 구성되는 하이-k 게이트 절연층을 형성하는 단계; 상기 NMOS 와 PMOS 게이트 캐비티들 내에 위치하는 상기 하이-k 게이트 절연층상에 란타늄 산화물층을 형성하는 단계; 상기 란타늄 산화물층으로부터의 란타늄을 상기 하이-k 게이트 절연층내로 드라이빙하여, 상기 NMOS 와 PMOS 게이트 캐비티들 각각에 하프늄-란타늄 산화물 게이트 절연층이 형성되도록 적어도 하나의 가열(heating) 공정을 수행하는 단계; 및 상기 NMOS 게이트 캐비티에서의 상기 하프늄-란타늄 산화물 게이트 절연층 위에 제 1 게이트 전극 구조와 상기 PMOS 게이트 캐비티에서의 상기 하프늄-란타늄 산화물 게이트 절연층 위에 제 2 게이트 전극 구조를 형성하기 위해 적어도 하나의 공정 동작을 수행하는 단계를 포함한다.
본원에 개시된 또 다른 예시적인 방법은, 여러 가지 것들 중에서도 특히, 상기 NMOS 트랜지스터를 위한 희생 게이트 구조와 상기 제 1 및 2 PMOS 트랜지스터들 각각을 위한 희생 게이트 구조를 제거하여 NMOS 게이트 캐비티와 제 1 및 2 PMOS 게이트 캐비티를 정의하기 위해 적어도 하나의 에칭 공정을 수행하는 단계; 상기 NMOS 게이트 캐비티와 상기 제 1 및 2 PMOS 게이트 캐비티들 내의 각 각에서 하이-k 게이트 절연층을 형성하는 단계; 상기 NMOS 게이트 캐비티 및 상기 제 2 PMOS 게이트 캐비티 내의 상기 하이-k 게이트 절연층을 노출시킨 상태로 상기 제 1 PMOS 게이트 캐비티 내에 상기 하이-k 절연층을 커버(cover)하는 패터닝된 하드 마스크 층을 형성하는 단계; 상기 NMOS 게이트 캐비티에서의 상기 노출된 하이-k 게이트 절연층, 상기 제 2 PMOS 게이트 캐비티에서의 상기 노출된 하이-k 게이트 절연층, 및 상기 패터닝된 하드 마스크 층 위에 란타나이드-계 물질 층을 형성하는 단계; 상기 란타나이드-계 물질층으로부터의 물질을 상기 NMOS 게이트 캐비티의 상기 하이-k 게이트 절연층내로 그리고 상기 제 2 PMOS 게이트 캐비티에서의 상기 하이-k 절연층으로 드라이빙하여, 상기 NMOS 게이트 캐비티에 제 1 란타나이드 함유 하이-k 게이트 절연층과 상기 제 2 PMOS 게이트 캐비티에 제 2 란타나이드 함유 하이-k 게이트 절연층을 형성하도록 적어도 하나의 가열 공정을 수행하는 단계; 란타나이드-계 물질층과 상기 패터닝된 하드 마스크 층을 제거하기 위해 적어도 하나의 에칭 공정을 수행하는 단계; 및 상기 NMOS 게이트 캐비티에서의 상기 제 1 란타나이드 함유 하이-k 게이트 절연층 위에 제 1 게이트 전극 구조, 상기 제 2 PMOS 게이트 캐비티에서의 상기 제 2 란타나이드 함유 하이-k 게이트 절연층 위에 제 2 게이트 전극 구조, 및 상기 제 1 PMOS 게이트 캐비티에서의 상기 하이-k 게이트 절연층 위에 제 3 게이트 전극 구조를 형성하기 위해 적어도 하나의 공정 동작을 수행하는 단계를 포함한다.
본원에 개시된 신규 집적 회로 제품의 한 예는, 여러 가지 것들 중에서도 특히, 란타나이드-함유 하이-k 절연 물질로 구성된 NMOS 게이트 절연층과 상기 NMOS 게이트 절연층 위에 위치한 NMOS 일함수 조정 금속층으로 구성된 게이트 구조를 가지는 NMOS 트랜지스터 및 상기 란타나이드-함유 하이-k 게이트 절연 물질로 구성된 PMOS 게이트 절연층과 상기 PMOS 게이트 절연 물질 위에 위치한 PMOS 일함수 조정 금속층으로 구성된 게이트 구조를 가지는 PMOS 트랜지스터를 포함한다.
또한, 본원에 개시된 다른 신규 집적 회로 제품은, 여러 가지 다른 것들 중에서도 특히, 란타나이드-함유 하이-k 절연 물질로 구성된 제 1 NMOS 게이트 절연층과 상기 제 1 NMOS 게이트 절연층 위에 위치한 제 1 NMOS 일함수 조정 금속층으로 구성된 게이트 구조를 가지는 제 1 NMOS 트랜지스터를 포함한다. 상기 디바이스는 또한 하이-k 절연 물질로 구성된 제 2의 NMOS 게이트 절연층과 상기 제 2 NMOS 게이트 절연층 위에 위치한 제 2 NMOS 일함수 조정 금속층으로 구성된 게이트 구조를 가지는 제 2 NMOS 트랜지스터를 포함하며, 여기서 상기 제 1 및 2 NMOS 일함수 조정 금속층들은 상기 NMOS 일함수 조정 물질로 구성된다. 상기 다바이스는 상기 하이-k 절연 물질로 구성된 제 1 PMOS 게이트 절연층과 상기 제 1 PMOS 게이트 절연층 위에 위치하는 제 1 PMOS 일함수 조정 금속층으로 구성된 게이트 구조를 가지는 제 1 PMOS 트랜지스터를 더 포함한다. 상기 디바이스는 또한 상기 란타나이드-함유 하이-k 절연 물질로 구성된 제 2 PMOS 게이트 절연층과 상기 제 2 PMOS 게이트 절연층 위에 위치한 제 2 PMOS 일함수 조정 금속층을 포함하며, 여기서 상기 제 1 및 2 PMOS 일함수 조정 금속층들은 동일한 PMOS 일함수 조정 물질로 구성된다.
본 개시 내용은 첨부되는 도면과 함께 이하의 상세한 설명을 참조하여 더 잘 이해될 수 있고, 도면에서 유사한 참조 번호는 유사한 요소를 나타낸다.
도 1A 내지 도 1W는 COMS 기반 집적 회로 제품들을 위한 게이트 구조들을 형성하는 다양한 방법들과 다양한 신규 COMS 기반 집적 회로 제품들을 나타내는 도면들이다.
본 명세서에 개시되는 발명은 다양한 변형 및 대안적인 형태를 가질 수 있지만, 이 발명 특정 실시예가 도면에서 예시적으로 제시되었고 본 명세서에서 상세히 설명되었다. 그러나, 특정 실시예에 관한 본 명세서의 설명은 개시된 특정 형태로 본 발명을 한정시키려는 것이 전혀 아니며, 오히려 본 발명은 첨부된 청구범위에 의해 정의된 본 발명의 사상 및 범위 내에 있는 모든 변형물, 균등물 및 대안물을 포괄하고자 의도된 것임을 이해해야 한다.
본 발명의 다양한 예시적인 실시예가 아래에서 설명된다. 명료한 설명을 위해, 실제 구현을 위해 요구되는 모든 특징들이 본 명세서에서 설명되지는 않았다. 임의의 이러한 실제 실시예의 개발에 있어, 다수의 구현별 - 특정 결정들이 구현마다 변할 수 있는 시스템-관련 및 비지니스-관련 제약 조건의 준수와 같은, 개발자들의 특정 목적을 달성하기 위해 이루어져야 하는 것으로 당연히 이해할 수 있을 것이다. 더욱이, 그러한 개발 노력은 복잡하고 시간을 소비하는 작업일 수 있으나, 그럼에도 불구하고 본 개시내용의 혜택을 받는 본 기술분야에서 통상의 기술을 가진 자에게는 통상적인 작업임을 이해할 수 있을 것이다.
본 발명은 이제 첨부된 도면을 참조하여 설명된다. 다양한 구조, 시스템과 디바이스가 도면에서 도식적으로 제시되는바, 이는 본 기술분야에서 통상의 기술을 가진 자에게 잘 알려진 세부 사항으로 본 발명을 모호하게 하지 않도록 단지 설명 목적으로 제시되는 것이다. 그럼에도 불구하고, 첨부된 도면은 본 개시내용의 예시적 사례를 기술하고 설명하기 위해 포함된다. 본 명세서에 사용된 단어와 어구는 관련 기술분야에서 통상의 기술을 가진 자가 해당 단어와 어구를 이해하는 것과 부합하는 의미를 갖는 것으로 해석되고 이해돼야 한다. 용어나 어구의 특별한 정의, 즉 본 기술분야에서 통상의 기술을 가진 자가 이해하는 것과 같은 보통의 통상적인 의미와는 다른 정의는 본 명세서에서 용어나 어구를 일관적으로 사용하는 것에 의해 암시되도록 의도되지 않았다. 용어나 어구는 특별한 의미, 즉 본 기술분야에 통상의 기술을 가진 자가 이해하는 것과는 다른 의미를 갖는 것으로 의도된 경우에 이러한 특별한 정의는 해당 용어나 어구에 대한 특별한 정의를 직접적으로 그리고 명확하게 제공하는 정의적 방식으로 본 명세서에서 명시적으로 제시된다.
본 개시 내용은 다중 일함수 값을 갖는 트랜지스터들을 위한 게이트 구조들을 형성하는 다양한 신규 방법과 이러한 트랜지스터들을 포함하는 다양한 집적회로 제품들에 관한 것이다. 본 출원의 숙독에 따라 본 기술 분야에서 통상의 기술자에게 자명한 바와 같이 본 발명에 개시된 방법들은 다양한 서로 다른 디바이스들을 제조하는데 이용될 수 있지만 논리 디바이스, 메모리 디바이스, 등에 한정되지 않는다. 첨부된 도면을 참조하여, 본 발명에 개시된 방법들과 디바이스들의 다양한 실시예들이 더욱 자세하게 기술될 것이다.
본 출원의 속독 후, 본 기술 분야에서 통상의 기술자에게 이해될 수 있는 바와 같이, 본 출원에 개시된 발명은 FiNFET과 같은 소위 3D 디바이스 뿐만 아니라 평면 트랜지스터 디바이스, 또는 그러한 디바이스들의 조합을 이용하여 직접 회로 제품을 형성하는데 이용될 수 있다. 개시의 목적상, 집적 회로 제품(100)이 COMS 기술을 이용한 복수의 FinFET 트랜지스터 디바이스로 형성되는 예시된 공정 흐름을 참조할 것이다. 더욱이, 본 발명은 대체 게이트 공정 기법을 사용하는 게이트 구조를 형성하는 문맥에서 개시될 것이다. 그러나, 본원에 개시된 방법들, 구조들, 및 제품들은 소위 게이트-퍼스트 공정(gate-first processing) 기술을 이용하여 트랜지스터들의 게이트 구조들이 형성되는 경우에 사용될 수 있다. 따라서, 본원에 개시된 발명은 여기에 도시되고 설명된 예시적인 실시 예에 한정되는 것으로 간주 되어서는 안 된다.
도면 1A는 제조의 초기 단계에서의 예시적인 집적 회로 제품(100)의 단순화 된 단면도이다. 복수의 트랜지스터 디바이스들(10N1, 10N2, 10P1 및 10P2)은 대체 게이트 기법을 사용하여 반도체 기판(12) 위에 형성될 것이다. 기판(12)은 도시된 벌크 실리콘 구성 등과 같은 다양한 구성들을 가질 수 있다. 기판(12)은 또한 벌크 실리콘층, 매몰 절연층 과 활성층을 포함하는 실리콘 - 온 - 인슐레이터(Silicon-on-insulator)(SOI) 구성을 가질 수 있으며 반도체 디바이스들은 상기 활성층 안에 및 위에 형성된다. 기판(12)은 실리콘으로 제조될 수도 있고, 실리콘 이외의 재료로 만들어질 수도 있다. 따라서, 용어 "기판" 또는 "반도체 기판"은 모든 반도체 물질들과 이러한 물질의 모든 형태를 포괄하는 것으로 이해되어야 한다. 첨부된 도면에 도시된 단면도는 기판(12)으로부터 형성되는 예시적인 핀(13)의 장축을 통해 절취한 것이다. 다르게 말하면, 첨부된 도면에 도시된 단면도는 트랜지스터의 게이트 길이 방향에 대응하는 방향으로 다양한 트랜지스터들의 게이트 구조들을 절취한 것이다. 본원에 개시된 발명을 모호하게 하지 않도록, 트랜지스터 디바이스들(10N1, 10N2, 10P1 및 10P2)이 형성될 활성 영역을 정의하도록 기판(12)에 형성된 격리 영역(isolation region)들은 첨부된 도면에 도시되지 않는다. 추가로, 다양한 도핑 영역, 예를 들면, 소스 / 드레인 영역들, 할로 임플란트(halo implant) 영역들과 웰 영역들 등 또한 첨부된 도면에 도시되지 않는다.
전술한 바와 같이, 일 실시예에서, 네 개의 예시적인 트랜지스터 디바이스들(10N1, 10N2, 10P1 및 10P2)이 기판(12) 위에 형성될 것이다. 이 예시에서, 트랜지스터 디바이스들(10N1, 10N2, 10P1 및 10P2)의 각각은 서로 다른 일함수 값을 가지도록 형성될 것이다. 상기 도시된 예에서, 트랜지스터 디바이스들(10P1 및10P2)은 POMS 디바이스들인데 반해 트랜지스터 디바이스들(10N1 및 10N2)은 NMOS 디바이스들이다. NMOS 트랜지스터 디바이스(10N1)은 NMOS 트랜지스터 디바이스(10N2)보다 낮은 일 함수의 값을 나타내도록 형성 될 것이다. PMOS 트랜지스터 디바이스(10P1)는 PMOS 트랜지스터 디바이스(10P2)보다 더 높은 일 함수 값을 나타내도록 형성 될 것이다. 따라서, 예를 들어, 예시적인 NMOS 트랜지스터 디바이스(10N1) 및 PMOS 트랜지스터 디바이스(10P1)는 더 높은 성능, 예를 들면, 더 높은 스위칭 속도가 각각 중요한 설계 고려 사항인 어플리케이션에, 예를 들어, N-논리 회로 및 P-논리 회로에 각각 이용될 수 있다. 대조적으로, 예시적인 NMOS 트랜지스터 디바이스(10N2) 및 PMOS 트랜지스터 디바이스 (10P2)는 감소된 전력 소비, 예를 들면, 더 낮은 오프-상태 누설 전류가 각각 중요한 설계 고려 사항인 어플리케이션, 예를 들어, N 기반 SRAM 회로 및 P 기반 SRAM 회로에 각각 이용될 수 있다. 본원에 개시된 방법 및 디바이스를 사용함으로써, 디바이스 설계자들은 의도된 어플리케이션을 만족시키도록 만들어진 집적 회로 제품(100)을 설계하는데 보다 큰 유연성을 가질 것이다.
도 1A를 계속적으로 참조하면, 제품(100)은 희생(sacrificial) 게이트 구조(14)가 기판(12) 위에 형성되었고 이전에 희생 게이트 구조들(14) 위에 위치했던 임의의 게이트 캡 층들(미도시)이 제거된 제조 시점에서 도시되었다. 대체 게이트 공정 흐름의 이 시점에서, 소스/드레인 영역들(미도시)은 이미 기판(12)에 형성되었을 것이며, 어닐링 공정은 수행된 다양한 이온 주입 공정으로 인해 주입된 도펀트 물질을 활성화하고 기판(12)의 어떤 손상을 복구하기 위해 수행되었을 것이다. 희생 게이트 구조들(14)은 희생 게이트 절연층(14A) 및 더미(dummy) 또는 희생 게이트 전극(14B)을 포함한다. 또한, 예시적인 측벽 스페이서들(16)과 절연 물질층(18)이 도시되어 있다. 제품(100)의 다양한 컴포넌트들과 구조들은 여러 가지 서로 다른 물질들을 이용하여 그리고 다양한 알려진 기법들을 수행하여 형성될 수 있다. 예를 들어, 희생 게이트 절연 층(14A)이 실리콘 이산화물(silicon dioxide)로 구성될 수 있고, 희생 게이트 전극(14B)이 폴리실리콘(polysilicon)으로 구성될 수 있으며, 측벽 스페이서들(16)은 실리콘 질화물(silicon nitride)로 구성될 수 있고, 절연 물질층(18)은 이산화 규소로 구성될 수 있다. 이하에 기술된 물질층들뿐 만 아니라 도 1A에 도시된 물질층들은 임의의 다양한 서로 다른 알려진 기법들, 예를 들어, 화학 증기 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 증기 증착(PVD) 공정, 열 성장(thermal growth) 공정 등으로 이루어질 수 있다.
도 1B에서 도시된 바와 같이, 하나 이상의 에칭 공정들은 희생 게이트 전극들(14B)와 상기 희생 게이트 절연층들(14A)을 제거하도록 수행됨으로써, 서로 다른 대체 게이트 구조가 트랜지스터 디바이스들(10N1, 10N2, 10P1 및 10P2)의 각각을 위해 후에 형성될 복수의 게이트 캐비티들(20A-D)을 정의한다. 본원에 도시된 바와 같이 일반적으로, 희생 게이트 절연층들(14B)은 대체 게이트 기법의 일부로서 제거된다. 그러나, 희생 게이트 절연층들(14B)은 모든 어플리케이션에서 제거되지 않을 수 있다. 심지어 희생 게이트 절연층들(14B)이 의도적으로 제거된 경우에도, 게이트 캐비티들(20A-D) 내의 기판(12) 상에 형성되는 매우 얇은 토착의(native) 산화층(미도시)이 전형적으로 있게 될 것이다.
도 1C는 여러 공정 동작들을 수행한 후의 제품(100)를 나타낸다. 먼저, 사전 세정 공정이 대체 게이트 구조의 일부가 될 물질의 다양한 층들을 형성하기 전에 게이트 캐비티들(20A-D) 내에서 모든 이물질을 제거하기 위한 시도에서 수행되었다. 그 후, 약 1-3nm의 두께를 가진, 하프늄 산화물(hafnium oxide)과 같은 하이-k(10 이상의 k값)게이트 절연층(22)은 초기에 ALD 공정을 수행하여 게이트 캐비티들(20A-D)에 증착되었다.
도 1D는 게이트 캐비티들(20A 및 20C) 내에 하이-k 게이트 절연층(22)을 노출시킨 상태로, 게이트 캐비티들(20B 및 20D)의 각각에 궁극적으로 하이-k 게이트 절연층(22) 위에 패터닝된 희생 하드 마스크(24)를 형성하도록 여러 공정 동작들이 수행된 후의 제품(100)을 도시한다. 희생 하드 마스크(24)가 다양한 서로 다른 물질들, 예를 들어, 폴리실리콘, 금속, 등으로 구성될 수 있다. 일 실시 예에서, 패터닝된 희생 하드 마스크(24)는 질화 티탄늄층으로 구성될 수 있으며, 임의의 원하는 두께로 형성될 수 있다. 패터닝된 희생 하드 마스크(24)는 게이트 캐비티들(20A-D) 모두를 과도 충진(over-fill)하도록 제품(100)에 하드 마스크 물질층을 블랭킷-증착(PVD 또는 CVD를 통해)하여 증착된 하드 마스크 물질층 위에 패터닝된 포토레지스트 에칭 마스크(미도시)를 형성하고, 그후 상기 증착된 하드 마스크 물질층의 원하는 부분들을 제거하기 위해 에칭 공정을 수행함으로써 형성될 수 있는바, 결과적으로 도시된 바와 같은 패터닝된 희생 하드 마스크(24)를 형성되게 한다. 하이-k 게이트 절연층(22)은 하드 마스크 물질층의 패터닝동안 에칭 스톱으로 쓰일 수 있다. 그 후에, 패터닝된 포토레지스트 에칭 마스크는 도 1D에 도시된 구조가 되도록 제거될 수 있다.
도 1E는 란타나이드-계 물질층(26)이 하이-k 게이트 절연층(22)의 노출된 부분 및 패터닝된 희생 하드 마스크(24)에 형성된 후의 제품을 도시한다. 상기 란타나이드-계 물질층(26)은 금속, 산화물(Oxide), 탄화물(Carbide), 할라이드(Halide) 또는 질화물(nitride)의 형태일 수 있으며, 그것의 두께는 특정 어플리케이션에 따라 변화할 수 있고 란타나이드-계 물질층은 바람직한 공정, 예를 들어, ALD, PVD, CVD 등을 이용하여 형성될 수 있다. 일 실시예에서, 란타나이드-계 물질층(26)은 ALD 공정을 수행하여 형성된 약 1 ㎚의 두께를 갖는 란타늄 산화물(lanthanum oxide)층 이다. 보다 자세히 후술하는 바와 같이, 란타나이드-계 물질층(26)의 두께는 상기 가공된 트랜지스터 디바이스에서 밴드-갭 위상 시프트의 크기를 변형시키기 위해 변화될 수 있다. 일반적으로, 상대적으로 더 두꺼운 란타나이드-계 물질층(26)의 사용은 상기 가공된 디바이스의 밴드-갭 위상 시프트의 크기가 상대적으로 더 크게 할 것이다. 또한, 더 큰 열 처리량(thermal budget)은 란타나이드-계 물질층(26)에서 더 많은 확산을 유도하여 상기 디바이스에 더 큰 시프트를 생성한다.
도 1F를 참조하여, 어닐링 공정은 란타나이드-계 물질층(26)의 일부를 그것과 접촉된 하이-K 게이트 절연층(22)의 부분들과 드리브 인(drive-in) 또는 혼합(intermix)하도록 수행되었다. 이 공정은 복수의 란타나이드 함유 하이-k 절연층들(22A), 즉, 하이-k 절연 물질과 란타나이드-계 물질층(26)의 부분들의 혼합물 또는 합금인 혼합층들(22A)을 형성하게 한다. 예를 들어,
하이-K 게이트 절연층(22)이 하프늄 산화물로 구성되고 란타나이드-계 물질층(26)이 란타늄 산화물로 구성되는 경우에 있어, 혼합층들(22A)은 하프늄 란타늄산화물(HfLaxOy)로 구성될 수 있다. 도시된 예에서, 어닐링 공정은 원래의 하이-K 게이트 절연층(22)의 전체 두께가 란타나이드-계 물질층(26)의 란타늄-계 물질들과 혼합되는 동안에 수행된다. 일 예에서, 드라이브-인(drive-in) 어닐링 공정은 약 1~10초까지 나노초의 시간 동안 약 500-1200
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C의 범위 내에 드는 온도에서 수행될 수 있다. 수행되는 어닐링 공정의 유형은 특정 어플리케이션, 예를 들어, 스파이크 어닐링, 레이저 어닐링, RTA 공정 등에 따라 변할 수 있다. 일부 실시 예에서, 상기에 설명된 드라이브 인(drive-in) 어닐링 공정은 하이-K 게이트 절연층(22)의 신뢰성을 증가시키기 위해 통상적으로 수행되는 소위 신뢰성 어닐링 공정의 부분으로써 또는 추가하여 수행될 수 있다. 또한, 첨부된 도면에 도시되지 않더라도, 일부 어플리케이션에서, 추가의 물질층들은 위에 설명된 드라이브 인 어널링 공정을 수행하기 이전에 란타나이드-계 물질층(26) 위에 형성될 수 있다. 예를 들어, 약 1-2 nm의 두께를 가진 질화 티타늄층(미도시)은 란타나이드-계 물질층(26)에 형성될 수 있다. 그 후에, 폴리실리콘 또는 비정질 실리콘(미도시)의 층이 게이트 캐비티들(20A 및 20C)을 과도충진하도록 티타늄 질화물층상에 블랭킷 증착될 수 있다. 그 시점에서, 상기에 기술된 드라이브 인 어닐링 공정은 하이-k 게이트 절연층(22)상에서 수행되는 통상적인 신뢰성 어널링 공정의 부분 또는 추가하여 수행될 수 있다.
도 1G는 (게이트 캐비티들 20B 및 20D에 있는)하이-K 게이트 절연층(22) 및 (게이트 캐비티들 20A 및 20C에 있는)혼합층들(22A)의 나머지 부분들을 제외한 모든 물질들을 제거하기 위해 수행된 하나 이상의 에칭 공정들 후의 제품(100)을 도시한다. 예를 들어, 전술한 티타늄 질화물층 및 폴리실리콘/비정질 실리콘 물질의 층을 형성한 경우에, 에칭 시퀀스는 다음과 같다: 표면 산화물층과 하부의 폴리실리콘/비정실 실리콘을 순차적으로 제거하도록 DHF 기반 에칭 공정에 이은 NH4OH 기반 습식 공정; 티타늄 질화물층을 제거하기 위한 SC1-기반 에칭 공정; 란타늄 산화물을 제거하기 위한 SC2-기반 에칭 공정; 및 (질화 티타늄으로 만들어질 때)패터닝된 희생 하드 마스크(24)를 제거하기 위한 다른 SC1-기반 에칭 공정.
다음으로, 도 1H에 도시된 바와 같이, 제 1 금속층(28)이 게이트 캐비티들(20A-D) 내의 하이-K 게이트 절연층(22) 및 혼합층들(22A) 상에 형성된다. 제 1 금속층(28)은 PMOS 트랜지스터들(10P1 및 10P2)을 위한 일함수 조절 금속 (adjusting metal)으로 쓰일 금속으로 구성되며, 즉, 제 1 금속층(28)은 P-일함수 금속이다. 제 1 금속층(28)의 두께는 특정 어플리케이션에 따라 변할 수 있고, 임의의 바람직한 공정, 예를 들어, ALD, PVD 등을 이용하여 형성될 수 있다. 일 예시에서, 제 1 금속층(28)은 질화 티타늄, TaN, WN, TiC, TaC 등의 층이 될 수 있고, 약 2-7nm의 두께를 가질 수 있으며, ALD 공정 또는 플라즈마(plasma)-강화 물리 증기 증착(PVD) 공정을 수행함으로써 형성될 수 있다.
도 1I는 패터닝된 마스킹층(30)이 제품(100) 위에 형성된 후의 제품(100)을 도시한다. 추가의 공정을 위해 NMOS 영역들, 즉, NMOS 트랜지스터들(10N1 및 10N2)을 노출시킨 상태로 패터닝된 마스킹층(30)은 PMOS 영역들, 즉, PMOS 트랜지스터들(10P1 및 10P2)을 커버(cover)한다. 일 실시 예에서, 패터닝된 마스킹층(30)은 알려진 포토리소그래피(photolithography) 툴과 기법들을 사용하여 형성될 수 있는 포토레지스트(photoresist) 물질(들)의 패터닝된 층(들)일 수 있다.
도 1J는 건식 또는 습식 에칭 공정이 제 1 금속층(28)의 노출된 부분들을 제거하기 위해 수행된 후의 제품(100)을 도시한다. 더 구체적으로, 제 1 금속층(28)(P-일함수 금속)은 NMOS 트랜지스터들(10N1 및 10N2)의 게이트 캐비티들(20A 및 20B)로부터 각각 제거되었다. 이런 에칭 공정의 결과로, 제 1 금속층(28)의 나머지 부분들은 각각 PMOS 트랜지스터들(10P2 및 10P1)을 위한 게이트 캐비티들(20C 및 20D)에만 위치된다.
도 1K는 패터닝된 마스크층(30)을 제거한 후의 제품(100)을 도시한다. 패터닝된 마스크층(30)은 다양한 알려진 공정들, 예를 들어, 에싱(ashing)을 수행함으로써 제거될 수 있다.
다음으로, 도 1L에 도시된 바와 같이, 선택적인 제 2 금속층(32)이 제품(100) 상에 형성되었다. 상기 제 2 금속층(32)은 하부의 게이트 절연층들 내로의 N-일함수 금속의 확산을 방지하는 배리어층으로써 쓰일 금속으로 구성된다. 그러나, 일부의 경우에, N-일함수 금속은 게이트 절연층들 상에 직접 증착될 수 있다. 일 예에서, 제 2 금속층(32)은 티타늄 질화물(titanium nitride), TaN, TiSiN, TaSiN, WN 또는 WSiN의 층일 수 있으며, 약 0.5-2nm의 두께를 가질 수 있고, ALD 공정을 수행함으로써 형성될 수 있다.
다음으로, 도 1M에 도시된 바와 같이, 제 3 금속층(34)이 제 2 금속층(32) 상에 형성되었다. 제 3 금속층(34)은 NMOS 디바이스들을 위한 일함수 조정 금속(adjusting metal)으로서 기능을 할 금속으로 구성된다. 일 예에서, 제 3 금속층(34)은 티타늄 알루미늄 탄소(TiAlC), TiAl, TaAl, TiAlN, TaAlC, HfAlC, HfAl,WSi, TiSi, HfSi 또는 임의의 다른 N-일함수 금속의 층일 수 있으며, 약 1-8nm의 두께를 가질 수 있고 ALD 공정을 수행함으로써 형성될 수 있다. N-일함수 금속이 알루미늄을 내포하는 경우, 상기 배어리층(32)은 통상적으로 필요하다.
다음으로, 도 1N에 도시된 바와 같이, 제 4 금속층(36)이 제 3의 금속층(34)상에 형성되었다. 제 4 금속층(36)은 W, Al, Ti, Co와 같은 전도성 물질들과 이들의 합금들을 위한 접착층으로서 기능을 할 금속으로 구성되며, 또한 N-일함수 층의 산화를 방지하기 위한 보호층으로 쓰일 것이다. 그러나, 제 4 금속층(36)은 모든 어플리케이션들에서 요구되지 않을 수 있다. 예를 들어, 아직 형성되지 않은 전도성 물질이 N-일함수 금속에 대해 우수한 접착 특성을 보이면, 제 4 금속층(36)은 이러한 어플리케이션들에서 생략될 수 있다. 일 예시에서, 제 4 금속층(36)은 티타늄 질화물, TaN, TiSiN, TaSiN, WN 또는 WSiN의 층일 수 있으며, 약 1-6nm의 두께를 가질 수 있고 ALD 또는 CVD 공정을 수행함으로써 형성될 수 있다.
도 1O는 희생층(40)이 게이트 캐비티들(20A-D)을 과도충진하도록 제품(100)상에 블랭킷 증착된 후의 제품(100)을 도시한다. 상기 희생층(40)은 다양한 서로 다른 물질들, 예를 들어, OPL 등으로 구성될 수 있으며, 예를 들어, 스핀-코팅(spin-coating) 공정을 수행함으로써 형성될 수 있다. 희생층(40)은 임의의 요망하는 두께로 형성될 수 있다. 요망된다면, CMP 공정은 희생층(40) 상에서 수행될 수 있다.
도 1P는 하나 이상의 평탄화 공정들, 예를 들어, CMP 공정들이 절연 물질층(18)의 표면(18S) 위 및 게이트 케비티들(20A-D)의 외부에 위치된 상기 기술된 물질의 다양한 층들의 부분들을 제거하도록 수행된 후의 제품(100)을 도시한다.
다음으로, 도 1Q에 도시된 바와 같이, 건식 또는 습식 에칭 공정은 게이트 캐비티들(20A-D) 내에 희생층(40)을 리세싱하도록 수행되었다. 일 실시 예에서, 리세싱(recessing) 공정은 시간이 정해진(timed) 에칭 공정일 수 있으며, 전체 게이트 높이가 약 100nm(예를 들어, 핀의 상부로부터)인 경우에, 게이트 캐비티들(20A-D) 내에 있는 희생 물질층(40)의 나머지 부분들은 (수직 방향으로)약 50-90 nm의 범위 내에 드는 두께를 가질 수 있다.
도 1R은 하나 이상의 시간이 정해진 에칭 공정들, 예를 들어, 시간이 정해진 건식 또는 습식 에칭 공정들이 게이트 캐비티들(20A-D) 내에 위치하는 층들(22A, 22, 28A, 32, 34 및 36)의 부분들을 제거하도록 수행된 후의 제품(100)을 도시한다.
도 1S는 여러 가지 공정 동작들이 수행된 후의 제품을 도시한다. 먼저, 에칭 또는 솔벤트(solvent) 기반 공정 동작은 게이트 캐비티들(20A-D)내로부터 희생 물질층(40)의 나머지 부분들을 제거하도록 수행되었다. 그리고 나서, 전도성 물질층(42)은 게이트 캐비티들(20A-D)을 과도충진하도록 제품(100)에 블랭킷 증착되었다. 전도성 물질층(42)은 다양한 서로 다른 전도성 물질들, 예를 들어, W, Al, Co,Ti, Ni과 같은 금속, 이러한 금속들을 포함하는 임의의 합금, 금속 실리사이드(metal silicide), 강하게-도핑된(highly-doped) 폴리실리콘 등으로 구성될 수 있으며, 아마도 리플로우(reflow) 단계를 포함하면서 예를 들어, CVD, ALD 또는 PVD 공정을 수행함으로써 형성될 수 있다. 몇몇 경우에는, 접착 또는 웨팅(wetting)층은 스페이서 유전체상에 불량 핵형성 또는 불량 접착성으로 인해 전도성 물질층을 형성하기 전에 형성될 필요가 있을 수 있는데, 예를 들어, CVP W는 웨팅 또는 접착층으로서 ALD TiN을 필요로 한다. 전도성 물질층(42)은 임의의 원하는 두께로 형성될 수 있다. 다음으로, 하나 이상의 평면화 공정들, 예를 들어, CMP 공정들은 절연 물질층(18)의 표면(18S) 위와 게이트 케비티들(20A-D)의 외부에 위치한 전도성 물질층(42)의 부분들을 제거하도록 형성되었다.
도 1T는 여러 가지 공정 동작들이 수행된 후의 제품(100)을 도시한다. 먼저, 건식 또는 습식 에칭 공정은 게이트 캐비티들(20A-D) 내의 전도성 물질층(42)을 리세싱하도록 수행하였다. 일 실시 예에서, 리세싱 공정은 시간이 정해진 에칭 공정일 수 있으며, 게이트 캐비티들(20A-D) 내에 위치하는 전도성 물질층(42)의 나머지 부분들은 임의의 원하는 두께를 갖도록 리세싱된다. 다음으로, 게이트 캡층(44)들은 게이트 캐비티들(20A-D)의 각각에 형성되었다. 게이트 캡층(44)은, 예를 들어, 실리콘 질화물로 구성될 수 있으며 게이트 케비티들(20A-D)를 과도충진하도록 게이트 캡 물질층(미도시)을 블랭킷 증착하고, 그 후 절연 물질층(18)의 표면(18S) 위와 게이트 케비티들(20A-D)의 외부에 위치한 게이트 캡 물질층의 부분들을 제거하기 위해 하나 이상의 평면화 공정들, 예를 들어, CMP 공정들을 수행함으로써 형성될 수 있다. 공정 흐름의 이 시점에서, 최종 게이트 구조(50N1, 50N2, 50P1 및 50P2)들은 트랜지스터 디바이스(10N1, 10N2, 10P1 및 10P2)들 각각을 위해 형성되었다. 도 1T에 도시된 제조의 시점에서, 집적 회로 제품(100)은 여러 통상적인 제조 공정들, 예를 들어, 디바이스의 소스/드레인 영역들과의 접촉의 형성, 제품의 다양한 금속화층들의 형성 등을 수행함으로써 완성될 수 있다.
본원에 기술된 방법들을 사용하여, 트랜지스터 디바이스(10N1, 10N2, 10P1 및10P2)들은 서로 다른 게이트 구조로 형성될 수 있으며, 네 개의 서로 다른 일함수 값들을 갖도록 형성될 수 있다. 따라서, 제품(100)의 트랜지스터 디바이스들(10N1, 10N2, 10P1 및 10P2)은 서로 다른 임계 전압 레벨을 가질 것이다. 보다 구체적으로, 도시된 예시에서, 본원에 기술된 상기 방법들은 게이트 절연층으로써 통상적인 하이-k 게이트 절연 물질(22)을 가지는 해당 디바이스들 10N2(4.49eV) 및 10P1(4.92eV)에 비해 란타나이드(lanthanide) 함유 하이-k 게이트 절연층(22A)을 포함하는 디바이스들 10N1(4.33eV) 및 10P2(4.76eV) 각각에 대해 약 -0.16eV의 밴드 갭 전압의 위상 시프트를 일으킨다. 이러한 특정 예에서, 란타나이드-계 물질층(26)은 약 0.1-1nm의 두께로 형성된 란타늄 산화물(lanthanum oxide)층이었다. 중요하고 놀랍게도, 란타나이드 함유 하이-k게이트 절연층(22A)의 사용은 NMOS 디바이스들 뿐만 아니라 PMOS 디바이스들의 일함수를 제어하는데 효과적인 수단을 제공한다. 디바이스 설계자들에게 다중(multiple)-Vt 디바이스들을 제조하는 기법을 제공하는 것은 훨씬 더 복잡하고 정교한 집적 회로 제품들을 설계하는 것에 관련하는 것이기 때문에 설계자들에게 증가된 유연성을 준다. 아래의 표는 도 1T에 도시된 신규 구조(100)의 몇 가지 양상들을 제시한다.
Figure pat00002
도 1T의 위에 도시된 4-디바이스 예 이외에도, 본 명세서에 개시된 방법들은 서로 다른 일함수 값들을 나타내는 트랜지스터 디바이스들의 더 적은 개수를 가진 집적 회로 제품을 형성하기 위해 이용될 수 있다. 보다 구체적으로, 도 1U는 3개의 서로 다른 일함수 값들과 서로 다른 임계 전압 레벨들을 갖도록 서로 다른 게이트 구조들로 형성될 수 있는 3개의 예시적인 트랜지스터 디바이스(10N1, 10N2와 10P1)들을 포함하는 다른 집적 회로 제품(101)의 실시예를 도시한다. 상기 도시된 예에서, 본원에 개시된 방법들은 통상적인 하이-k 게이트 절연층(22) 및 미드갭(midgap) 일함수 금속을 가지는 해당 디바이스(10N2)(4.6eV)에 비하여 란타나이드 함유 하이-k 게이트 절연층(22A)을 포함하는 디바이스(10N1)(4.3eV)에 대해 약 -0.3eV의 일함수의 위상 시프트를 일으킨다. 이 예시에서, 디바이스(10P1)(4.9eV)는 통상적인 하이-k 게이트 절연 층(22)으로 구성된다. 따라서, 디바이스(10N2)는 "미드 갭"디바이스로 생각될 수 있다. 미드 갭 디바이스는 본원에 개시된 란타나이드 함유 하이-k 게이트 절연층(22A)을 이용하는 PMOS 디바이스로써, 즉, N-일함수 금속은 10N1을 위해 사용되고, P-일함수 금속은 10N2와 La2O3층 이 4.9eV로부터 -0.3eV 시프트를 만들도록 10N2내로 포함되는 10P1을 위해 사용되는 상기 기술된 실시 예의 반대 경우로써 동등하게 만들어질 수 있다는 것이 주목된다. 이러한 특정 예에서, 란타나이드-계 물질층(26)은 약 0.1-1nm(1-10A)의 두께로 형성된 란타늄 산화물층이였으며, 이것은 도 1T에 도시되는 실시예에 비해 이 실시예를 위한 상대적으로 더 높은 밴드 갭 전압 시프트(-0.3eV)를 자치한다. 하기의 표는 도 1U에 도시되는 신규 구조(101)의 몇 가지 양상들을 제시한다.
Figure pat00003
도 1V는 3개의 서로 다른 일함수 값들과 서로 다른 임계 전압 레벨들을 갖도록 상이한 게이트 구조들을 가지고 형성될 수 있는 3개의 예시적인 트랜지스터 디바이스(10N1, 10P1와 10P2)들을 포함하는 다른 집적 회로 제품(102)의 실시예를 도시한다. 더 구체적으로, 도시된 예시에서, 본원에 개시된 방법들은 통상적인 하이-k 게이트 절연층(22)으로 형성된 해당 디바이스(10P1)(4.9eV)에 비하여 란타나이드 함유 하이-k 게이트 절연층(22A)을 포함하는 디바이스(10P2)(4.6eV)에 대해 약 -0.3eV의 일함수의 위상 시프트를 일으킨다. 본 실시예에서, 디바이스 10N1(4.3eV)는 또한 통상적인 하이-k 게이트 절연층(22)으로 형성된다. 하기의 표는 도 1V에서 도시된 신규 구조(102)의 몇 가지 양상들을 제시한다.
Figure pat00004
도 1W는 2개의 서로 다른 일함수 값들과 서로 다른 임계 전압 레벨들을 갖도록 서로 다른 게이트 구조들을 가지고 형성될 수 있는 2개의 예시적인 트랜지스터 디바이스(10N1와 10P1)들을 포함하는 다른 집적 회로 제품(103)의 실시예를 도시한다. 더 구체적으로, 도시된 예시에서, 본원에 개시된 방법들은 통상적인 하이-k 게이트 절연층(22)으로 형성된 디바이스(10P1)(4.9eV)에 비하여 란타나이드 함유 하이-k 게이트 절연층(22A)을 포함하는 디바이스(10N1)(4.3eV)에 대해 약 -0.6eV의 밴드 갭 전압의 위상 시프트를 일으킨다. 이러한 특정 예시에서, 란타나이드-계 물질층(26)은 약 0.5-2nm의 두께로 형성된 란타늄 산화물층이였으며, 이것은 도 1S-1T에 도시된 다른 실시예에 비해 이 실시예를 위한 상대적으로 더 높은 밴드 갭 전압 시프트(-0.6eV)를 자치한다. 하기의 표는 도 1W에 도시된 신규 구조(103)의 몇 가지 양상들을 제시한다.
Figure pat00005
중요한 것은, 본원에 기재된 방법론들은, 상기 도시된 바와 같이, NMOS 및 PMOS 디바이스들을 위해 대체 게이트 구조들을 형성하는 것과 동등하게 호환이된다. 따라서, 여기에 개시된 방법들은 CMOS 기술을 이용하여 집적 회로 제품들을 형성하는 것에 관련된 것으로서 상당한 가치가 있다. 다른 이익들은 본 출원의 숙독 후 본 분야의 당업자에게 명백할 것이다. 도 1T-1W에서 도시된 제조 관점에서, 집적 회로 제품(100-103)들은 여러 가지 통상적인 제조 공정들, 예를 들어, 디바이스의 소스/드레인 영역들과 접촉의 형성, 제품에 대한 다양한 금속화층들의 형성을 수행함으로써 완성될 수 있다.
본 발명이 본원의 교시의 이점을 가지는 본 기술 분야의 당업자에게 명백한 상이하지만 동등한 방식들로 변형되고 실행될 수 있으므로 상기에 개시된 특정 실시예들은 단지 예시일 뿐이다. 예를 들어, 상기에 제시된 공정 단계들은 서로 다른 순서로 수행될 수 있다. 또한, 하기 특허 청구 범위에 기재된 것 이외의 본원에 나타나는 구조와 설계의 세부 사항들에 어떤 제한도 의도되지 않는다. 그러므로, 상기에 개시된 특정 실시예들이 변경 또는 변형될 수 있으며 모든 이러한 변형들이 본 발명의 범위 및 사상 내에서 고려된다는 것은 분명하다. 본 명세서 및 첨부된 청구 범위에서 각종 프로세스들 또는 구조들을 설명하기 위해 "첫 번째", "두 번째", "세 번째" 또는 "네 번째"와 같은 용어의 사용은 쇼트핸드 참조(shorthand reference)로만 이러한 단계들/구조들에 사용되며 반드시 이러한 단계들/구조들이 그런 순서로 수행/실행되는 것을 의미하는 것은 아니다는 점에 유의해야 한다. 물론, 정확한 청구항 언어에 따라, 이러한 프로세스들의 정렬 순서는 요구되거나 요구되지 않을 수 있다. 따라서, 본원에서 청구하고자 하는 보호범위는 아래 청구항들에 제시된 바와 같다.

Claims (12)

  1. NMOS 트랜지스터와 PMOS 트랜지스터를 위한 대체 게이트 구조를 형성하는 방법으로서,
    상기 NMOS 트랜지스터를 위한 희생 게이트 구조와 상기 PMOS 트랜지스터를 위한 희생 게이트 구조를 제거하여 NMOS 게이트 캐비티와 PMOS 게이트 캐비티를 정의하기 위해 적어도 하나의 에칭 공정을 수행하는 단계;
    상기 NMOS 게이트 캐비티와 상기 PMOS 게이트 캐비티에 하이-k 게이트 절연층을 형성하는 단계;
    상기 NMOS 와 PMOS 게이트 캐비티들 내에 위치하는 상기 하이-k 게이트 절연층상에 란타나이드-계 물질층을 형성하는 단계;
    상기 란타나이드-계 물질층으로부터의 물질을 상기 하이-k 게이트 절연층내로 드라이빙(driving)하여 상기 NMOS 와 PMOS 게이트 캐비티들의 각각에 란타나이드 함유 하이-k 게이트 절연층이 형성하도록 적어도 하나의 가열(heating) 공정을 수행하는 단계; 및
    상기 NMOS 게이트 캐비티에서의 상기 란타나이드 함유 하이-k 게이트 절연층 위에 제 1 게이트 전극 구조와 상기 PMOS 게이트 캐비티에서의 란타나이드 함유 하이-k 게이트 절연층 위에 제 2 게이트 전극 구조를 형성하기 위해 적어도 하나의 공정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  2. 제1항에 있어서,
    상기 란타나이드-계 물질층은 금속(metal), 산화물(oxide), 할라이드(halide), 탄화물(carbide), 또는 질화물(nitride) 중 하나로 구성되는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  3. 제1항에 있어서,
    상기 적어도 하나의 가열 공정을 수행하는 단계는 3초 또는 그 이하의 시간 동안 500-1200
    Figure pat00006
    C의 범위 내에 드는 온도에서 상기 적어도 하나의 가열 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  4. 제1항에 있어서,
    상기 란타나이드-계 물질층은 란타늄 산화층이며, 상기 하이-k 게이트 절연층은 하프늄 산화물층인 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  5. 제1항에 있어서,
    상기 란타나이드 함유 하이-k 게이트 절연층은 하프늄-란타늄 산화물(HfLaxOy)층인 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  6. NMOS 트랜지스터와 PMOS 트랜지스터를 위한 대체 게이트 구조들을 형성하는 방법으로서,
    상기 NMOS 트랜지스터를 위한 희생 게이트 구조와 상기 PMOS 트랜지스터를 위한 희생 게이트 구조를 제거하여 NMOS 게이트 캐비티와 PMOS 게이트 캐비티를 정의하기 위해 적어도 하나의 에칭 공정을 수행하는 단계;
    상기 NMOS 게이트 캐비티와 상기 PMOS 게이트 캐비티에 하프늄 산화물로 구성되는 하이-k 게이트 절연층을 형성하는 단계;
    상기 NMOS 와 PMOS 게이트 캐비티들 내에 위치하는 상기 하이-k 게이트 절연층상에 란타늄 산화물층을 형성하는 단계;상기 란타늄 산화물층으로부터 란타늄을
    상기 하이-k 게이트 절연층내로 드라이빙하여, 상기 NMOS 와 PMOS 게이트 캐비티들 각각에 하프늄-란타늄 산화물 게이트 절연층이 형성되도록 적어도 하나의 가열(heating) 공정을 수행하는 단계; 및
    상기 NMOS 게이트 캐비티에서의 상기 하프늄-란타늄 산화물 게이트 절연층 위에 제 1 게이트 전극 구조와 상기 PMOS 게이트 캐비티에서의 상기 하프늄-란타늄 산화물 게이트 절연층 위에 제 2 게이트 전극 구조를 형성하기 위해 적어도 하나의 공정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  7. 제6항에 있어서,
    상기 적어도 하나의 가열 공정을 수행하는 단계는 3초 또는 그 이하의 시간 동안 500-1200
    Figure pat00007
    C의 범위 내에 드는 온도에서 상기 적어도 하나의 가열 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  8. NMOS 트랜지스터 디바이스와 제 1 및 2 PMOS 트랜지스터 디바이스들을 위한 대체 게이트 구조들을 형성하는 방법으로서,
    상기 NMOS 트랜지스터를 위한 희생 게이트 구조와 상기 제 1 및 2 PMOS 트랜지스터들 각각을 위한 희생 게이트 구조를 제거하여 NMOS 게이트 캐비티와 제 1 및 2 PMOS 게이트 캐비티를 정의하기 위해 적어도 하나의 에칭 공정을 수행하는 단계;
    상기 NMOS 게이트 캐비티와 상기 제 1 및 2 PMOS 게이트 캐비티들 내의 각각에 하이-k 게이트 절연층을 형성하는 단계;
    상기 NMOS 게이트 캐비티 및 상기 제 2 PMOS 게이트 캐비티 내의 상기 하이-k 게이트 절연층을 노출시킨 상태로 제 1 PMOS 게이트 캐비티 내에 상기 하이-k 절연층을 커버(cover)하는 패터닝된 하드 마스크 층을 형성하는 단계;
    상기 NMOS 게이트 캐비티에서의 상기 노출된 하이-k 게이트 절연층, 상기 제 2 PMOS 게이트 캐비티에서의 상기 노출된 하이-k 게이트 절연층, 및 상기 패터닝된 하드 마스크 층 위에 란타나이드-계 물질 층을 형성하는 단계;
    상기 란타나이드-계 물질층으로부터의 물질을 상기 NMOS 게이트 캐비티에서의 상기 하이-k 게이트 절연층내로 그리고 상기 제 2 PMOS 게이트 캐비티에서의 상기 하이-k 절연층내로 드라이빙하여, 상기 NMOS 게이트 캐비티에 제 1 란타나이드 함유 하이-k 게이트 절연층과 상기 제 2 PMOS 게이트 캐비티에 제 2 란타나이드 함유 하이-k 게이트 절연층을 형성하도록 적어도 하나의 가열 공정을 수행하는 단계;
    란타나이드-계 물질층과 상기 패터닝된 하드 마스크 층을 제거하기 위해 적어도 하나의 에칭 공정을 수행하는 단계; 및
    상기 NMOS 게이트 캐비티에서의 상기 제 1 란타나이드 함유 하이-k 게이트 절연층 위에 제 1 게이트 전극 구조;
    상기 제 2 PMOS 게이트 캐비티에서의 상기 제 2 란타나이드 함유 하이-k 게이트 절연층 위에 제 2 게이트 전극 구조; 및
    상기 제 1 PMOS 게이트 캐비티에서의 상기 하이-k 게이트 절연층 위에 제 3 게이트 전극 구조를 형성하기 위해 적어도 하나의 공정 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  9. 제8항에 있어서,
    상기 란타나이드-계 물질층은 금속(metal), 산화물(oxide), 할라이드(halide), 탄화물(carbide), 또는 질화물(nitride) 중 하나로 구성되는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  10. 제8항에 있어서,
    상기 적어도 하나의 가열 공정을 수행하는 단계는 3초 또는 그 이하의 시간 동안 500-1200
    Figure pat00008
    C의 범위 내에 드는 온도에서 상기 적어도 하나의 가열 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 대체 게이트 구조 형성 방법.
  11. 제8항에 있어서,
    상기 란타나이드-계 물질층은 란타늄 산화층이며, 상기 하이-k 게이트 절연층은 하프늄 산화물층임을 특징으로 하는 대체 게이트 구조 형성 방법.
  12. 제11항에 있어서,
    상기 란타나이드 함유 하이-k 게이트 절연층은 하프늄-란타늄 산화물(HfLaxOy)층인 것을 특징으로 하는 대체 게이트 구조 형성 방법.
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