KR20150046169A - 불휘발성 기억 장치 및 그 제어 방법 - Google Patents

불휘발성 기억 장치 및 그 제어 방법 Download PDF

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Abstract

본 발명의 목적은 저항 기억 소자에 디스터브가 발생하는 것을 방지하면서, 판독 속도 및 기입 속도를 향상시키는 것이다. 구체적으로, 본 발명에 따른 불휘발성 기억 장치(100)는 적어도 하나의 불휘발성의 저항 기억 소자를 포함하는 메모리(102)와 저항 기억 소자에 고저항 상태 또는 저저항 상태를 기입하도록 구성된 제어부(104)를 포함하고, 제어부는 고저항 상태의 기입 후에 수행되는 검증 동작시에 저항 기억 소자에 바이어스를 인가하거나, 저저항 상태의 기입 후에 수행되는 검증 동작시에 저항 기억 소자에 바이어스를 인가하고, 이들 바이어스는 서로 상반된 방향이다.

Description

불휘발성 기억 장치 및 그 제어 방법{NONVOLATILE STORAGE DEVICE AND CONTROL METHOD THEREFOR}
관련 출원에 대한 상호 참조
본 출원은 일본 특허 출원 제2012-204340호(2012년 9월 18일 출원)의 우선권 및 이익을 주장하고, 그 전체 내용은 본 명세서에서 참조로서 결합된다.
본 발명은 불휘발성 기억 장치 및 그 제어 방법에 관한 것으로, 특히 저항 랜덤 액세스 메모리(ReRAM: Resistance Random Access Memory)와 같은 불휘발성 메모리와 이 저항 랜덤 액세스 메모리를 제어하는 제어부를 포함하는 불휘발성 기억 장치 및 이 불휘발성 기억 장치를 제어하는 방법에 관한 것이다.
최근, 플래시 메모리를 대체할 수 있는 불휘발성 메모리로서 ReRAM이 주목받고 있다. ReRAM은 기입 속도가 빠르고 또한 고밀도라는 특성을 가지고 있으며, 기업용이나 모바일 시스템용의 불휘발성 메모리로서 기대되고 있다.
통상적으로, ReRAM은 매트릭스 형상으로 배열된 복수의 메모리 셀로 구성되고, 각 메모리 셀은 불휘발성의 저항 기억 소자를 포함한다. 메모리 셀은 1개의 저항 기억 소자만을 포함하는 구성(1R형), 또는 1개의 트랜지스터와 1개의 저항 기억 소자를 포함하는 다른 구성(1T1R형)을 갖는다. 도 9는 1T1R형의 메모리 셀의 구성의 일례를 도시한다. 1T1R형의 메모리 셀은 드레인, 게이트, 소스의 3단자를 포함한다. 불휘발성 기억 장치는 특정한 메모리 셀의 게이트에 전압을 인가하여, 데이터의 기입/판독을 행하는 메모리 셀을 선택한다.
도 10은 저항 기억 소자의 구조의 일례를 도시하는 도면이다. 저항 기억 소자는 드레인 전극과 소스 전극간에 메모리 층이 배치되어 있는 구조를 갖는다. 저항 기억 소자는 드레인 전극과 소스 전극 사이에 전압 펄스를 인가함으로써, 메모리 층의 저항을 변화시킬 수 있다는 특성이 있다. 저항 기억 소자는 저항의 크기에 기초하여 정보를 기억한다. 저항이 큰 상태는 고저항 상태(HRS: High Resistance State)라고 하고, 저항이 작은 상태는 저저항 상태(LRS: Low Resistance State)라고 한다.
도 11a 및 도 11b는 저항 기억 소자에 기입을 행할 때에 인가하는 전압 펄스의 예를 나타낸다. 도 11a는 저항 기억 소자에 LRS를 기입하는 동작(이하 "세트"라고 칭함)에서 드레인과 소스간에 인가하는 전압 펄스의 예를 나타낸다. 횡축은 시간을 나타내고, 종축은 Vds를 나타낸다. 여기서, 기호 Vds는 소스 전압을 기준으로 하는 드레인 전압을 나타낸다. 따라서, Vds가 양인 경우에, 드레인 전압은 소스 전압보다 높고, Vds가 음인 경우에, 소스 전압은 드레인 전압보다 높다. 도 11a에 도시한 바와 같이, 세트시에, 폭이 50ns이고 Vds가 2V인 전압 펄스가 인가된다.
도 11b는 저항 기억 소자에 HRS를 기입하는 동작(이하 "리셋"이라고 칭함)에서 드레인과 소스간에 인가하는 전압 펄스의 예를 나타낸다. 리셋시에, 폭이 20ns이고 Vds가 -2V인 전압 펄스가 인가된다. 이와 같이, 세트시와 리셋시에 드레인과 소스간에 인가하는 전압 펄스의 방향은 서로 상반된다. 이후, 세트시에 인가하는 전압 펄스와 동일한 방향, 즉 Vds가 양인 방향은 "순바이어스"라고 칭하고, 리셋시에 인가하는 전압 펄스와 동일한 방향, 즉 Vds가 음인 방향은 "역바이어스"라고 칭한다.
저항 기억 소자에의 LRS 또는 HRS의 기입은 1회의 전압 펄스의 인가에 의해 반드시 성공하지 않는다고 하는 특성이 있다. 그로 인해, 저항 기억 소자에의 LRS 또는 HRS의 기입시, 세트/리셋 펄스를 인가한 후에 판독을 행하여, 기입이 성공했는지 여부를 확인하기 위한 검증(verification)으로 불리는 동작이 실행되고 있다(아래의 비특허문헌 1 참조). 검증의 결과, 기입이 실패했다고 판정된 경우, 재차, 세트/리셋 펄스를 인가하여 검증을 실행한다. 이 처리는 기입이 성공할 때까지 반복된다.
저항 기억 소자에 HRS와 LRS 중 어느 쪽이 기입되었는지를 찾기 위해, HRS 또는 LRS는 드레인과 소스간에 전압을 인가하여 전류를 검출함으로써 판독할 수 있다. 도 12a는 저항 기억 소자에 흐르는 전류의 Vds에의 의존성을 나타낸다. 도 12a에서, 백색 원은 LRS가 기입된 저항 기억 소자에 흐르는 전류를 나타내고, 흑색 원은 HRS가 기입된 저항 기억 소자에 흐르는 전류를 나타낸다. 도 12b는 도 12a의 전류로부터 계산된 저항을 나타내는 종축을 갖는 그래프이다. 도 12b에서, 백색 원은 LRS가 기입된 저항 기억 소자의 저항을 나타내고, 흑색 원은 HRS가 기입된 저항 기억 소자의 저항을 나타낸다. 도 12b에 도시한 바와 같이, HRS와 LRS간에 저항이 크게 상이하기 때문에, 저항의 크기에 따라 HRS와 LRS는 식별될 수 있다.
Kazuhide Higuchi et al., "Investigation of Verify-Programming Methods to Achieve 10 Million Cycles for 50nm HfO2 ReRAM", IEEE International Memory Workshop (IMW), pp. 119-122, 2012
ReRAM의 판독 속도를 향상시키기 위해서는, 판독시에 드레인과 소스간에 인가하는 전압을 크게 하여 판독 전류를 크게 하면 된다. 그러나, 판독 전류를 크게 하면 디스터브(disturb)라고 하는 문제가 발생하기 쉬워진다. 여기서, 디스터브라는 것은 판독시에 드레인과 소스간에 흐르는 전류로 인해, 저항이 바람직하지 않은 크기의 방향으로 변화되는 현상을 말한다. 즉, 디스터브라는 것은 HRS가 기입되어 있는 저항 기억 소자의 저항이 감소하거나, LRS가 기입되어 있는 저항 기억 소자의 저항이 증가하는 현상이다. 디스터브의 발생은 저항 기억 소자에 기억되고 있는 데이터의 파괴로 연결될 우려가 있어 바람직하지 않다.
도 13은 저항 기억 소자의 드레인과 소스간에 순바이어스를 계속해서 인가한 경우에 저항이 변화하는 것을 나타낸다. HRS에 대해서는, Vds가 0.1V, 0.3V 및 0.5V인 3가지 전압이 적용되고, 이들 전압은 각각 흑색 삼각, 흑색 사각 및 흑색 원으로 나타내고 있다. LRS에 대해서는, Vds가 0.5V인 경우만이 적용되고, 백색 원으로 나타내고 있다.
HRS가 기입되어 있는 저항 기억 소자에 순바이어스를 계속해서 인가한 경우, Vds가 0.1V 및 0.3V일 때에는 디스터브가 발생하지 않는다. 한편, Vds가 0.5V인 경우에는, 100초와 1000초 사이의 인가 시간동안 저항이 작아져서, 디스터브가 발생하게 된다.
LRS가 기입되어 있는 저항 기억 소자에 순바이어스를 계속해서 인가한 경우, 비교적 큰 전압인 0.5V의 Vds를 인가해도 저항이 증가하지 않기 때문에 디스터브는 발생하지 않는다.
도 14는 저항 기억 소자의 드레인과 소스간에 역바이어스를 계속해서 인가한 경우에 저항이 변화하는 것을 나타낸다. HRS에 대해서는, Vds가 -0.5V인 경우가 적용되고, 흑색 원으로 나타내고 있다. LRS에 대해서는, Vds가 -0.1V, -0.3V 및 -0.5V인 3가지 전압이 적용되고, 이들 전압은 각각 백색 삼각, 백색 사각 및 백색 원으로 나타내고 있다.
HRS가 기입되어 있는 저항 기억 소자에 역바이어스를 계속해서 인가한 경우, 비교적 큰 전압인 -0.5V의 Vds를 인가해도 저항이 감소하지 않기 때문에 디스터브는 발생하지 않는다.
LRS가 기입되어 있는 저항 기억 소자에 역바이어스를 계속해서 인가한 경우, Vds가 -0.1V인 경우는 디스터브가 발생하지 않지만, Vds가 -0.3V 및 -0.5V인 경우는 10초와 1000초 사이의 인가 시간동안 저항이 커져서, 디스터브가 발생하게 된다.
상술한 바와 같이, Vds를 크게 하여 판독 전류를 크게 하면, 순바이어스로 인해 HRS가 기입되어 있는 저항 기억 소자에 디스터브가 발생한다. 또한, Vds를 크게 하여 판독 전류를 크게 하면, 역바이어스로 인해 LRS가 기입되어 있는 저항 기억 소자에 디스터브가 발생한다.
즉, 판독 속도를 향상시키기 위해 인가 전압을 크게 하면 디스터브가 발생하기 쉬워지는 반면, 디스터브를 방지하기 위해 인가 전압을 작게 하면 판독 속도가 느려진다. 따라서, 판독 속도와 디스터브의 발생은 트레이드 오프의 관계에 있다. 통상적으로, 디스터브의 발생을 방지하는 것을 우선으로 하고, Vds가 개략적으로 0.1V인 낮은 전압을 순바이어스로 인가하여, 판독을 실행하고 있다. 그 결과, 판독시에 저항 기억 소자에 흐르는 전류가 작아져서 판독 속도가 느려진다는 문제가 있다.
또한, 저항 기억 소자에의 기입시에는, 기입이 성공했는지의 여부를 확인하기 위한 검증을 행하여지고, 데이터의 판독과 유사하게, 저항 기억 소자의 드레인과 소스간에 전압을 인가하여 전류를 검출한다. 따라서, 저항 기억 소자에의 기입도 판독과 유사한 트레이드 오프의 문제가 있으며, 디스터브를 방지하기 위해, Vds가 대략 0.1V인 낮은 전압을 순바이어스로서 인가하여 검증을 실행한다. 그 결과, 검증 속도가 느려지고, 그에 수반되는 기입 속도가 느려진다는 문제가 있다.
따라서, 이러한 문제점을 감안하여 이루어진 본 발명의 목적은 저항 기억 소자에 디스터브가 발생하는 것을 방지하면서, 판독 속도 및 기입 속도를 향상시킬 수 있는 불휘발성 기억 장치 및 이 불휘발성 기억 장치를 제어하는 방법을 제공하는 것이다.
상기 과제를 해결하기 위해, 본 발명에 따른 불휘발성 기억 장치는,
적어도 하나의 불휘발성의 저항 기억 소자를 포함하는 메모리; 및
저항 기억 소자에 고저항 상태(HRS) 또는 저저항 상태(LRS)를 기입하도록 구성된 제어부를 포함하고,
제어부는 고저항 상태의 기입 후에 수행되는 검증 동작시에 저항 기억 소자에 바이어스를 인가하거나, 저저항 상태의 기입 후에 수행되는 검증 동작시에 저항 기억 소자에 바이어스를 인가하고, 이들 바이어스는 서로 상반된 방향이다.
본 발명의 불휘발성 기억 장치에 따르면, 제어부는 고저항 상태의 기입 후에 수행되는 검증 동작시에 상기 저항 기억 소자에 역바이어스를 인가하고, 저저항 상태의 기입 후에 수행되는 검증 동작시에 저항 기억 소자에 순바이어스를 인가하는 것이 바람직하다.
본 발명의 불휘발성 기억 장치에 따르면, 제어부는 고저항 상태의 기입시와 그 후에 수행되는 검증 동작시에 저항 기억 소자의 소스에 동일한 전압을 인가하거나, 저저항 상태의 기입시와 그 후에 수행되는 검증 동작시에 저항 기억 소자의 소스에 동일한 전압을 인가하는 것이 바람직하다.
본 발명의 불휘발성 기억 장치에 따르면, 제어부는 메모리로부터 데이터를 판독할 때, 저항 기억 소자에 역바이어스를 인가하는 것이 바람직하다.
본 발명의 불휘발성 기억 장치에 따르면, 제어부는 메모리로부터 데이터를 판독할 때, 저저항 상태가 기입되어 있는 저항 기억 소자에 디스터브가 발생했다고 판정한 경우, 저항 기억 소자에 저저항 상태를 기입하는 것이 바람직하다.
본 발명의 불휘발성 기억 장치에 따르면, 제어부는 디스터브가 발생했다고 판정하고, 저항 기억 소자에 저저항 상태를 기입할 경우, 메모리로부터 데이터를 판독할 때 인가된 전압과 동일한 전압을 저항 기억 소자의 소스에 인가하는 것이 바람직하다.
본 발명의 불휘발성 기억 장치에 따르면, 제어부는 저저항 상태가 기입되어 있는 저항 기억 소자의 저항이 통상의 저저항 상태의 저항값보다 적어도 소정의 비율 만큼 더 큰지의 여부에 기초하여 디스터브가 발생했는지의 여부를 판정하는 것이 바람직하다.
상술한 과제를 해결하기 위해, 본 발명에 따른 불휘발성 기억 장치의 제어 방법은, 적어도 하나의 불휘발성의 저항 기억 소자를 포함하는 메모리를 구비하는 불휘발성 기억 장치를 제어하는 방법으로서, 이 방법은,
저항 기억 소자에 고저항 상태(HRS) 또는 저저항 상태(LRS)를 기입하는 기입 스텝; 및
기입 스텝 후에 수행되는 고저항 상태(HRS) 또는 저저항 상태(LRS)의 성공적인 기입을 검증하는 검증 스텝
을 포함하고,
검증 스텝은 고저항 상태의 기입 후에 수행되는 검증 동작시에 저항 기억 소자에 바이어스를 인가하거나, 저저항 상태의 기입 후에 수행되는 검증 동작시에 저항 기억 소자에 바이어스를 인가하고, 이들 바이어스는 서로 상반된 방향이다.
본 발명에 따르면, 저항 기억 소자에 디스터브가 발생하는 것을 방지하면서, 판독 속도 및 기입 속도를 향상시킬 수 있는 불휘발성 기억 장치 및 불휘발성 기억 장치를 제어하는 방법이 제공될 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 불휘발성 기억 장치의 개략 구성을 도시하는 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시 형태에 따른 기입시에 인가되는 바이어스 및 검증시에 인가되는 바이어스를 도시하는 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시 형태에 따른 검증시에 인가되는 바이어스를 나타내는 표이다.
도 4는 본 발명의 일 실시 형태에 따른 불휘발성 기억 장치의 리셋시의 기입 시간을 도시하는 도면이다.
도 5는 본 발명의 일 실시 형태에 따른 불휘발성 기억 장치의 세트시의 기입 시간을 도시하는 도면이다.
도 6은 본 발명의 일 실시 형태에 따른 불휘발성 기억 장치의 1 페이지를 기입하는 데 걸리는 시간을 도시하는 도면이다.
도 7a 및 도 7b는 본 발명의 일 실시 형태에 따른 판독시에 인가되는 바이어스와 라이트 백시에 인가되는 바이어스를 도시하는 도면이다.
도 8은 본 발명의 일 실시 형태에 따른 판독 동작의 플로우 챠트이다.
도 9는 1T1R형의 메모리 셀의 구성을 도시하는 도면이다.
도 10은 저항 기억 소자의 구조의 일례를 도시하는 도면이다.
도 11a 및 도 11b는 기입시에 인가하는 전압 펄스의 일례를 도시하는 도면이다.
도 12a 및 도 12b는 저항 기억 소자에 흐르는 전류의 판독 전압 의존 및 저항 기억 소자의 저항의 판독 전압 의존을 도시하는 도면이다.
도 13은 저항 기억 소자에 순바이어스를 장시간 인가했을 때의 저항의 변화를 도시하는 도면이다.
도 14는 저항 기억 소자에 역바이어스를 장시간 인가했을 때의 저항의 변화를 도시하는 도면이다.
이하, 본 발명의 실시 형태는 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 일 실시 형태에 따른 불휘발성 기억 장치의 개략 구성을 도시하는 도면이다. 불휘발성 기억 장치(100)는 메모리(102) 및 제어부(104)를 포함한다.
메모리(102)는 매트릭스 형상으로 배열된 적어도 1개의 메모리 셀을 포함하고, 각 메모리 셀은 불휘발성의 기억 소자를 포함한다. 메모리 셀은 예를 들어 도 9에 도시한 바와 같은 1T1R형이다. 1T1R형의 메모리 셀은 드레인, 게이트 및 소스의 3개의 단자를 포함하고, 게이트 전압에 양의 전압을 인가하는 동안, 드레인과 소스간에 전압을 인가함으로써, 데이터를 판독 또는 기입할 수 있다. 메모리 셀의 드레인은 비트 라인에 접속되고, 소스는 소스 라인에 접속된다. 소스 라인은 통상적으로 복수의 메모리 셀에 의해 공유되기 때문에 기생 용량이 크다.
제어부(104)는 메모리(102) 내의 메모리 셀에 인가하는 전압을 제어한다. 제어부(104)는 메모리 셀의 게이트에 전압을 인가함으로써 데이터를 기입/판독하는 메모리 셀을 선택하고, 메모리 셀의 드레인과 소스간에 전압을 인가함으로써 데이터를 기입/판독한다.
제어부(104)는 제1 검출 증폭기(106) 및 제2 검출 증폭기(108)를 포함한다. 제1 검출 증폭기(106)와 제2 검출 증폭기(108)는 제어부(104)가 선택한 메모리 셀로 흐르는 전류를 검출한다. 제1 검출 증폭기(106)와 제2 검출 증폭기(108)의 동작에 대해서는 후술할 것이다.
(기입)
도 2a 및 도 2b는 본 발명의 일 실시 형태에 따른 기입시에 인가되는 바이어스와 검증시에 인가되는 바이어스를 도시하는 도면이다. 도 2a는 리셋시의 바이어스 전압을 나타낸다. 제어부(104)는 리셋 펄스를 인가함으로써 저항 기억 소자에 HRS를 기입할 때는, 소스 라인을 2.0V, 비트 라인을 0V로 설정하는 전압 펄스를 인가한다. 또한, 제어부(104)는 리셋의 검증시에, 저항 기억 소자에 역바이어스를 인가한다. 예를 들어, 도 2a에 도시한 바와 같이, 제어부(104)는 소스 라인에 2.0V, 비트 라인에 1.5V를 인가한다. 상술한 바와 같이 HRS가 기입되어 있는 저항 기억 소자에 역바이어스를 인가한 경우, 0.1V보다도 높은 전압을 인가해도, 도 14에 도시한 바와 같이 디스터브는 발생하지 않는다. 제어부(104)는 0.1V의 종래 인가 전압보다도 높은 0.5V의 전압을 인가하여 검증을 실행함으로써, 종래의 검증 속도보다 검증 속도를 향상시킬 수 있으며, 그 결과 기입 속도를 향상시킬 수 있다.
또한, 리셋시와 리셋 검증시에, 제어부(104)는 소스 라인에 2.0V의 고정 전압을 인가한다. 제어부(104)가 기생 용량이 큰 소스 라인에 인가되는 전압을 변화시키지 않기 때문에, 리셋으로부터 리셋 검증으로의 천이 시간을 단축할 수 있다.
도 2b는 세트시에 인가되는 바이어스 전압을 나타낸다. 제어부(104)는 세트 펄스를 인가함으로써 저항 기억 소자에 LRS를 기입할 경우, 소스 라인을 0V, 비트 라인을 2.0V로 설정하는 전압 펄스를 인가한다. 또한, 제어부(104)는 세트의 검증시 저항 기억 소자에 순바이어스를 인가한다. 예를 들어, 도 2b에 도시한 바와 같이, 제어부(104)는 소스 라인에 0V의 전압, 비트 라인에 0.3V의 전압을 인가한다. 상술한 바와 같이 LRS가 기입되어 있는 저항 기억 소자에 순바이어스를 인가한 경우, 0.1V보다도 높은 전압을 인가해도, 도 13에 도시한 바와 같이 디스터브는 발생하지 않는다. 제어부(104)는 0.1V의 종래의 인가 전압보다도 높은 0.3V의 전압을 인가하여 검증을 실행함으로써, 종래의 검증 속도보다 검증 속도를 향상시킬 수 있으며, 그 결과, 기입 속도를 향상시킬 수 있다.
또한, 세트시와 세트 검증시에, 제어부(104)는 소스 라인에 0V의 고정 전압을 인가한다. 제어부(104)가 기생 용량이 큰 소스 라인에 인가되는 전압을 변화시키지 않기 때문에, 세트로부터 세트 검증으로의 천이 시간을 단축할 수 있다.
상술한 바와 같이, 메모리(102)에 데이터를 기입할 경우, HRS와 LRS 중 어느 것이 기입되는지를 알 수 있다. 따라서, 제어부(104)는 적절한 방향으로 종래의 인가 전압보다 큰 전압을 인가하여 검증을 행할 수 있다. 이에 의해, 디스터브의 발생을 회피하면서 기입 속도를 향상시킬 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 형태에 따른 검증시에 인가되는 바이어스를 나타내는 표이다. 도 3a는 HRS 검증시에 인가되는 바이어스의 조건을 종래 기술과 본 실시 형태간에 비교한 것이다. HRS 검증시에, 종래 기술은 0.1V의 순바이어스를 인가하지만, 본 실시 형태는 0.5V의 역바이어스를 인가한다. 따라서, 종래 기술의 판독 전류는 0.5㎂인 반면, 본 실시 형태의 판독 전류는 종래 기술의 판독 전류보다 8배 큰 4㎂이다.
또한, 도 3b는 LRS 검증시에 인가되는 바이어스의 조건을 종래 기술과 본 실시 형태간에 비교한 것이다. LRS 검증시에, 종래 기술은 0.1V의 순바이어스를 인가하지만, 본 실시 형태는 0.3V의 순바이어스를 인가한다. 따라서, 종래 기술의 판독 전류는 2㎂인 반면, 본 실시 형태의 판독 전류는 종래 기술의 판독 전류보다 5배 큰 10㎂이다.
상술한 바와 같이, 본 실시 형태에 따르면, HRS 검증시 및 LRS 검증시, 디스터브의 발생을 방지하면서 판독 전류를 크게 할 수 있다. 이에 의해, 메모리(102)에 기입하는 기입 속도를 향상시킬 수 있다.
도 4는 리셋 펄스를 1회 인가하고 검증을 1회 행했을 때의 시간을 나타낸다. 종래 기술과 본 실시 형태간에 리셋 펄스의 인가 시간은 상이하지 않지만, 리셋 펄스 인가로부터 본 발명에 따른 검증용 바이어스 설정으로의 천이 시간은 종래 기술보다 더 짧다. 이는, 종래 기술의 천이는 기생 용량이 큰 소스 라인의 전압을 변화시킴으로써 실행되고 있는데 반해, 리셋 펄스 인가로부터 검증용 바이어스 설정으로의 본 실시 형태의 천이는 소스 라인의 고정된 전압에서 실행되기 때문이다.
또한, 검증 시간에 관련하여, 본 실시 형태는 드레인과 소스간에 0.1V의 종래의 인가 전압보다 큰 0.5V의 전압을 인가하기 때문에, 종래 기술보다도 큰 폭으로 검증 시간을 단축할 수 있다.
도 5는 세트 펄스를 1회 인가하고 검증을 1회 행했을 때의 시간을 나타낸다. 종래 기술과 본 실시 형태간에 세트 펄스의 인가 시간은 상이하지 않지만, 세트 펄스 인가로부터 검증용 바이어스 설정으로의 본 실시 형태의 천이 시간은 종래 기술보다 짧다. 이는, 종래 기술의 천이는 비트 라인의 전압을 2.0V에서 0.1V까지 변화시켜 실행하고 있는 데 비해, 본 실시 형태의 천이는 비트 라인의 전압을 2.0V에서 0.3V까지 변화시켜 실행하며, 전압의 변화가 작기 때문이다.
또한, 검증 시간에 관련하여, 본 실시 형태는 드레인과 소스간에 0.1V의 종래의 인가 전압보다 큰 0.3V의 전압을 인가하기 때문에, 종래 기술보다 큰 폭으로 검증 시간을 단축할 수 있다.
도 6은 본 발명의 일 실시 형태에 따른 불휘발성 기억 장치의 1페이지를 기입(세트 3회와 리셋 3회)하는데 걸리는 시간을 나타내는 도면이다. 도 6에 도시된 예에서, 2.3㎲에서 0.8㎲로 기입 시간이 대략 68％만큼 저감된다.
(판독)
다음으로, 제어부(104)가 메모리(102)로부터 데이터를 판독하는 동작에 대해 설명할 것이다. 제어부(104)가 메모리(102)로부터 데이터를 판독할 경우, 저항 기억 소자에 HRS와 LRS 중 어느 것이 기입되어 있는지 불분명하다. 따라서, 데이터 기입의 검증시와 달리, 저항 기억 소자에 HRS와 LRS 중 어느 것이 기입되어 있는지에 따라 적절한 바이어스 방향을 선택할 수 없다.
따라서, 제어부(104)는 역바이어스를 인가하여 메모리(102)로부터 데이터를 판독하고, 라이트 백(write back)을 수행한다. 여기서, "라이트 백"은 저항 기억 소자 상태가 디스터브로 인해 열화된 경우에 다시 기입하는 동작이다.
도 7a 및 도 7b는 본 발명의 일 실시 형태에 따른 판독시에 인가되는 바이어스와 라이트 백시에 인가되는 바이어스를 도시한 도면이다.
도 7a에 도시한 바와 같이, 제어부(104)는 소스 라인에 0.3V의 전압, 비트 라인에 0V의 전압을 인가하기 위한 바이어스를 설정하고, 즉, 역바이어스를 저항 기억 소자에 인가하여 메모리(102)로부터 데이터를 판독한다. 이 경우, 저항 기억 소자에 HRS가 기입되어 있는 경우에는 디스터브가 발생하지 않지만, 저항 기억 소자에 LRS가 기입되어 있는 경우에는 디스터브가 발생할 가능성이 있다.
따라서, 저항 기억 소자에 LRS가 기입되어 있고, 디스터브가 발생한 경우, 제어부(104)는 도 7b에 도시한 바와 같이, 소스 라인을 0.3V, 비트 라인을 2.0V로 하는 바이어스 설정에 의해 라이트 백을 실행한다. 이에 의해, 제어부(104)는 메모리(102) 내의 디스터브된 LRS를 원래의 상태로 되돌릴 수 있다. 이러한 경우, 도 7a 및 도 7b에 도시된 동작에서, 제어부(104)가 기생 용량이 큰 소스 라인의 전압을 변화시키지 않기 때문에, 도 7a의 바이어스 상태로부터 도 7b의 바이어스 상태로 빠르게 천이시킬 수 있다.
이하, 제어부(104)가 메모리(102)로부터 데이터를 판독할 경우 디스터브가 발생했는지의 여부를 판정하는 방법을 설명한다.
도 1에 도시한 바와 같이, 제어부(104)는 제1 검출 증폭기(106) 및 제2 검출 증폭기(108)를 포함한다. 제1 검출 증폭기(106)와 제2 검출 증폭기(108)는 제어부(104)가 선택한 메모리 셀에 접속되고, 선택된 메모리 셀에 흐르는 전류를 상이한 참조값을 이용하여 동시에 검출한다. 본 실시 형태에서는, 제어부(104)가 전류를 검출하는 2개의 증폭기[제1 검출 증폭기(106)와 제2 검출 증폭기(108)]를 포함하는 것을 일례로서 설명하였음에 유의하라. 대안적으로, 제어부(104)는 상이한 참조값을 이용하여 2번 측정하는 1개의 검출 증폭기, 즉 제1 검출 증폭기(106) 및 제2 검출 증폭기(108)로서 기능하도록 구성된 1개의 검출 증폭기를 포함할 수도 있다.
제1 검출 증폭기(106)는 통상의 판독용이고, 선택된 메모리 셀에 흐르는 전류를 검출한다.
제2 검출 증폭기(108)는 LRS가 기입되어 있는 메모리 셀에 디스터브가 발생했는지의 여부를 판정한다. 예를 들어, 제2 검출 증폭기(108)는 선택된 메모리 셀에 흐르는 전류로부터 그 메모리 셀의 저항을 산출하고, 그 저항이 통상의 LRS의 저항값보다 소정의 비율 이상(예를 들어, 20％ 이상) 큰 경우에 디스터브가 발생했다고 판정한다. 또한, 이 판정 방법은 단지 일례이고, 다른 기준이 판정을 위해 사용될 수도 있다는 것에 유의하라.
도 8에 도시된 플로우 챠트를 참조하여, 데이터를 판독하는 불휘발성 기억 장치(100)의 처리에 대해 설명할 것이다.
제어부(104)는 메모리(102)로부터 판독의 대상이 되는 메모리 셀을 선택한다(스텝 S101). 제어부(104)는 선택한 메모리 셀에 역바이어스를 인가하여 데이터를 판독한다(스텝 S102).
제2 검출 증폭기(108)는 LRS가 기입되어 있는 메모리 셀에 디스터브가 발생했는지의 여부, 즉, 저항이 통상의 LRS의 저항값보다 20％ 이상 큰지의 여부를 판정한다(스텝 S103).
스텝 S103에서 예로 판정된 경우, 제어부(104)는 판독한 메모리 셀에 대해 라이트 백을 실행한다(스텝 S104). 다음으로, 제어부(104)는 다른 메모리 셀을 판독 대상으로 선택하고(스텝 S105), 스텝 S102로 복귀한다.
스텝 S103에서 아니오로 판정된 경우, 제어부(104)는 다른 메모리 셀을 판독 대상으로 선택하고(스텝 S105), 스텝 S102로 복귀한다.
상술한 바와 같이, 본 발명의 불휘발성 기억 장치(100)에 따르면, 저항 기억 소자에 HRS와 LRS가 기입되는 것에 따라, 검증시에 바이어스를 인가하는 방향을 적절히 선택한다. 이로써, 디스터브가 발생하는 것을 방지하면서, 높은 전압을 인가하여 기입 속도를 향상시킬 수 있다.
또한, 불휘발성 기억 장치(100)가 세트시와 세트 검증시에 소스 라인에 동일한 전압을 인가하기 때문에, 세트로부터 세트 검증으로의 천이 시간이 단축된다. 또한, 불휘발성 기억 장치(100)가 리셋시와 리셋 검증시에 소스 라인에 동일한 전압을 인가하기 때문에, 리셋으로부터 리셋 검증으로의 천이 시간이 단축된다.
또한, 본 발명에 따른 불휘발성 기억 장치(100)는 저항 기억 소자로부터 데이터를 판독할 때, 디스터브가 발생했는지의 여부를 판정하고, 디스터브가 발생한 경우에는, 라이트 백을 실행한다. 따라서, 불휘발성 기억 장치(100)는 판독시에 저항 기억 소자에 높은 전압을 인가함으로써 판독 속도를 향상시킬 수 있다.
또한, 본 발명에 따른 불휘발성 기억 장치(100)는 저항 기억 소자로부터 데이터를 판독할 때와 라이트 백을 실행할 때 소스 라인에 동일한 전압을 인가한다. 이로써, 판독으로부터 라이트 백으로의 천이 시간을 단축할 수 있다.
또한, 본 발명에 따른 불휘발성 기억 장치(100)는 LRS가 기입되어 있는 저항 기억 소자의 저항이 소정의 비율 이상 증가하는지의 여부에 기초하여 디스터브가 발생했는지의 여부를 판정할 수 있다.
본 발명은 도면 및 실시 형태에 기초하여 설명되었지만, 본 분야의 통상의 기술자라면 본 개시에 기초하여 다양한 변형 및 변경을 행할 수 있다는 것을 알 수 있을 것이다. 따라서, 이러한 변형이나 변경은 본 발명의 범위에 포함된다.
예를 들어, 상술한 실시 형태에서는 1T1R형의 메모리 셀이 사용되었지만, 본 발명은 이에 한정되지 않으며, 1R형의 메모리 셀을 사용하거나, 그 외의 구성일 수도 있다.
또한, 상술한 실시 형태에서는, 구체적인 바이어스 전압이 적용되었지만, 이들 수치는 일례로서 사용된 것이며, 실제로 사용하는 메모리 셀의 특성에 따라 적절한 수치를 선택할 수 있다.
또한, 상술한 실시 형태에서는, ReRAM을 예로 들어 사용했지만, 본 발명은 이에 한정되지 않는다. 본 발명은 바이어스 전압에 대해 유사한 의존성을 나타내는 불휘발성 메모리에 적용할 수 있다.
또한, 상술한 실시 형태에서는, HRS의 검증시에 역바이어스를 인가하고, LRS의 검증시에 순바이어스를 인가하는 경우를 설명했지만, 저항 기억 소자가 상술한 실시 형태에서 설명한 디스터브 특성과 반대의 디스터브 특성을 나타내는 경우(즉, HRS의 검증시에 순바이어스가 인가될 때와 LRS의 검증시에 역바이어스가 인가될 때 디스터브가 발생하지 않는 경우), HRS 검증 시에 순바이어스를 인가하고, LRS 검증 시에 역바이어스를 인가할 수도 있다.
100 : 불휘발성 기억 장치
102 : 메모리
104 : 제어부
106 : 제1 검출 증폭기
108 : 제2 검출 증폭기

Claims (10)

  1. 불휘발성 기억 장치로서,
    적어도 하나의 불휘발성의 저항 기억 소자를 포함하는 메모리; 및
    상기 저항 기억 소자에 고저항 상태 또는 저저항 상태를 기입하도록 구성된 제어부
    를 포함하고,
    상기 제어부는 상기 고저항 상태의 기입 후에 수행되는 검증 동작시에 상기 저항 기억 소자에 바이어스를 인가하거나, 상기 저저항 상태의 기입 후에 수행되는 검증 동작시에 상기 저항 기억 소자에 바이어스를 인가하고, 이들 바이어스는 서로 상반된 방향인, 불휘발성 기억 장치.
  2. 제1항에 있어서,
    상기 제어부는 상기 고저항 상태의 기입 후에 수행되는 검증 동작시에 상기 저항 기억 소자에 역바이어스를 인가하거나, 상기 저저항 상태의 기입 후에 수행되는 검증 동작시에 상기 저항 기억 소자에 순바이어스를 인가하는, 불휘발성 기억 장치.
  3. 제1항에 있어서,
    상기 제어부는 상기 고저항 상태의 기입시와 그 후에 수행되는 검증 동작시에 상기 저항 기억 소자의 소스에 동일한 전압을 인가하거나, 상기 저저항 상태의 기입시와 그 후에 수행되는 검증 동작시에 상기 저항 기억 소자의 소스에 동일한 전압을 인가하는, 불휘발성 기억 장치.
  4. 제2항에 있어서,
    상기 제어부는 상기 고저항 상태의 기입시와 그 후에 수행되는 검증 동작시에 상기 저항 기억 소자의 소스에 동일한 전압을 인가하거나, 상기 저저항 상태의 기입시와 그 후에 수행되는 검증 동작시에 상기 저항 기억 소자의 소스에 동일한 전압을 인가하는, 불휘발성 기억 장치.
  5. 제1항에 있어서,
    상기 제어부는 상기 메모리로부터 데이터를 판독할 때, 상기 저항 기억 소자에 역바이어스를 인가하는, 불휘발성 기억 장치.
  6. 제5항에 있어서,
    상기 제어부는 상기 메모리로부터 데이터를 판독할 때, 상기 저저항 상태가 기입되어 있는 저항 기억 소자에 디스터브가 발생했다고 판정한 경우, 상기 저항 기억 소자에 저저항 상태를 기입하는, 불휘발성 기억 장치.
  7. 제6항에 있어서,
    상기 제어부는 디스터브가 발생했다고 판정하고, 상기 저항 기억 소자에 상기 저저항 상태를 기입한 경우, 상기 메모리로부터 데이터를 판독할 때 인가된 전압과 동일한 전압을 상기 저항 기억 소자의 소스에 인가하는, 불휘발성 기억 장치.
  8. 제6항에 있어서,
    상기 제어부는 상기 저저항 상태가 기입되어 있는 저항 기억 소자의 저항이 통상의 저저항 상태의 저항값보다 적어도 소정의 비율만큼 더 큰지의 여부에 기초하여 디스터브가 발생했는지의 여부를 판정하는, 불휘발성 기억 장치.
  9. 제7항에 있어서,
    상기 제어부는 상기 저저항 상태가 기입되어 있는 저항 기억 소자의 저항이 통상의 저저항 상태의 저항값보다 적어도 소정의 비율만큼 더 큰지의 여부에 기초하여 디스터브가 발생했는지의 여부를 판정하는, 불휘발성 기억 장치.
  10. 적어도 하나의 불휘발성의 저항 기억 소자를 포함하는 메모리를 구비하는 불휘발성 기억 장치를 제어하는 방법으로서,
    상기 저항 기억 소자에 고저항 상태 또는 저저항 상태를 기입하는 기입 스텝; 및
    상기 기입 스텝 후에 수행되는 상기 고저항 상태 또는 상기 저저항 상태의 성공적인 기입을 검증하는 검증 스텝
    을 포함하고,
    상기 검증 스텝은 상기 고저항 상태의 기입 후에 수행되는 검증 동작시에 상기 저항 기억 소자에 바이어스를 인가하거나, 상기 저저항 상태의 기입 후에 수행되는 검증 동작시에 상기 저항 기억 소자에 바이어스를 인가하고, 이들 바이어스는 서로 상반된 방향인, 불휘발성 기억 장치의 제어 방법.
KR1020157006884A 2012-09-18 2013-08-09 불휘발성 기억 장치 및 그 제어 방법 KR20150046169A (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180057620A (ko) * 2015-08-14 2018-05-30 스핀 트랜스퍼 테크놀로지스, 인크. 바이폴라 메모리 기록-검증을 위한 방법 및 장치
KR20180082138A (ko) * 2017-01-10 2018-07-18 에스케이하이닉스 주식회사 반도체 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10134470B2 (en) 2015-11-04 2018-11-20 Micron Technology, Inc. Apparatuses and methods including memory and operation of same
US9576652B1 (en) * 2016-01-11 2017-02-21 Winbond Electronics Corp. Resistive random access memory apparatus with forward and reverse reading modes
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
JP2021036483A (ja) * 2019-08-30 2021-03-04 ソニーセミコンダクタソリューションズ株式会社 メモリチップ及びメモリチップの制御方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4883982B2 (ja) * 2005-10-19 2012-02-22 ルネサスエレクトロニクス株式会社 不揮発性記憶装置
JP4251576B2 (ja) 2006-07-28 2009-04-08 シャープ株式会社 不揮発性半導体記憶装置
JP4987616B2 (ja) * 2006-08-31 2012-07-25 株式会社東芝 磁気ランダムアクセスメモリ及び抵抗ランダムアクセスメモリ
JP5159224B2 (ja) * 2007-09-21 2013-03-06 株式会社東芝 抵抗変化メモリ装置
JP4720912B2 (ja) 2009-01-22 2011-07-13 ソニー株式会社 抵抗変化型メモリデバイス
JP5614150B2 (ja) 2010-07-29 2014-10-29 ソニー株式会社 抵抗変化型メモリデバイス
JP5351863B2 (ja) * 2010-09-17 2013-11-27 シャープ株式会社 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の制御方法
JP5598363B2 (ja) * 2011-02-15 2014-10-01 ソニー株式会社 記憶装置およびその動作方法
JP5642649B2 (ja) 2011-10-07 2014-12-17 シャープ株式会社 半導体記憶装置及び半導体装置
US8711646B2 (en) * 2012-05-08 2014-04-29 Samsung Electronics Co., Ltd. Architecture, system and method for testing resistive type memory
US9070424B2 (en) * 2012-06-29 2015-06-30 Samsung Electronics Co., Ltd. Sense amplifier circuitry for resistive type memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180057620A (ko) * 2015-08-14 2018-05-30 스핀 트랜스퍼 테크놀로지스, 인크. 바이폴라 메모리 기록-검증을 위한 방법 및 장치
KR20180082138A (ko) * 2017-01-10 2018-07-18 에스케이하이닉스 주식회사 반도체 장치

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