KR20150037508A - 전위 결함 감소를 위한 반도체 패턴, 핀형 반도체 패턴, 및 반도체 층 형성 방법 - Google Patents

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Abstract

감소된 전위 결함을 포함하는 반도체 패턴을 형성하는 방법과 이러한 방법을 이용하여 형성된 장치를 제공한다. 상기 반도체 패턴 형성 방법은 기판 상에 산화막을 형성하고, 상기 기판과 상기 산화막에 리세스를 형성하고, 상기 리세스 내에 반도체 패턴을 에피텍셜 성장시키되, 상기 반도체 패턴은 상기 기판과 상기 산화막 사이의 계면에서 상기 기판의 측벽과 접하고, 상기 반도체 패턴은 상기 기판의 상기 리세스 내의 보이드(void)의 상면(upper surface)을 정의하는 것을 포함한다.

Description

전위 결함 감소를 위한 반도체 패턴, 핀형 반도체 패턴, 및 반도체 층 형성 방법{Methods of forming semiconductor pattern, fin-shaped semiconductor pattern, and semiconductor layer for reducing dislocation defects}
본 발명은 반도체 패턴을 형성하는 방법과 이를 이용하는 장치에 관한 것이다.
이종 반도체 물질의 이종 결합(Hetero-integration)은 집적 회로 장치의 성능을 개선시키기 위해 개발되었다. 그러나, 이종 결합은 격자 부정합(lattice mismatch)에 의해 야기된 변형에 의해 전위 결합(dislocation defects)이 생기거나, 성능이 개선되지 않을 수 있다.
본 발명이 해결하려는 과제는, 전위 결합을 감소시킬 수 있는 반도체 패턴 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 전위 결합을 감소시킬 수 있는 핀형 반도체 패턴 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, 전위 결합을 감소시킬 수 있는 반도체 층 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 패턴 형성 방법의 일 면(aspect)은, 기판 상에 산화막을 형성하고, 상기 기판과 상기 산화막에 리세스를 형성하고, 상기 리세스 내에 반도체 패턴을 에피텍셜 성장시키되, 상기 반도체 패턴은 상기 기판과 상기 산화막 사이의 계면에서 상기 기판의 측벽과 접하고, 상기 반도체 패턴은 상기 기판의 상기 리세스 내의 보이드(void)의 상면(upper surface)을 정의하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 에피택셜 성장한 반도체 패턴을 형성하는 것은, 상기 기판과 상기 산화막 사이의 상기 계면에서 상기 기판의 상기 측벽을 제1 시드 레이어로 이용하여, 상기 기판의 상기 리세스 내의 상기 보이드의 상기 상면을 정의하는 하부 반도체 패턴을 에피텍셜 성장시키고, 상기 하부 반도체 패턴을 제2 시드 레이어로 이용하여, 상기 리세스 내의 상부 반도체 패턴을 에피텍셜 성장시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 보이드는 상기 기판의 측벽을 노출시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 하부 반도체 패턴은 상기 상부 반도체 패턴과 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 하부 반도체 패턴은 실리콘 게르마늄(SiGe)를 포함하고, 상기 상부 반도체 패턴은 게르마늄(Ge)를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 제1 반도체 층과, 상기 산화막과 상기 제1 반도체 층 사이에서 연장되는 제2 반도체 층을 포함하고, 상기 제2 반도체 층은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 갈륨 아세나이드(InGaAs), 또는 III-V족 화합물을 포함하고, 상기 에피택셜 성장한 반도체 패턴은 상기 제2 반도체 층의 측벽에 접할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 층의 두께는 100nm내지 1 μm의 범위 내에 있을 수 있다.
본 발명의 몇몇 실시예에서, 상기 리세스를 형성하는 것은, 상기 보이드가 상기 기판의 상기 측벽을 노출시킬 수 있도록, 3보다 큰 종횡비를 갖는 상기 기판 내의 하부 리세스를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 리세스를 형성하는 것은, 상기 산화막을 통하여 1보다 큰 종횡비를 갖는 상부 리세스를 형성하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 리세스 아래에 절연 영역을 형성하기 위해, 상기 기판에 산소 이온을 주입하는 것을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 언더컷 영역(undercut region)을 형성하기 위해, 상기 산화막과 상기 기판의 계면에서, 상기 기판 내의 상기 리세스의 일부를 넓히는 것을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 핀형 반도체 패턴 형성 방법의 일 면은, 기판 상에 산화막을 형성하고, 상기 산화막을 통해 상기 기판에 리세스를 형성하고, 상기 기판과 상기 산화막 사이의 계면에서의 상기 기판의 측벽을 제1 시드 레이어로 이용하여, 오버행 시드 레이어(overhang seed layer)를 상기 리세스에 형성하는 제1 에피택셜 공정을 수행하되, 상기 오버행 시드 레이어는 상기 리세스 내의 보이드의 상면을 정의하고, 상기 오버행 시드 레이어를 제2 시드 레이어로 이용하여, 상기 리세스 내에 반도체 패턴을 형성하는 제2 에피텍셜 성장 공정을 수행하고, 상기 반도체 패턴의 상부를 노출하여 핀형 반도체 패턴을 형성하기 위해, 상기 산화막을 리세스하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 에피텍셜 성장 공정을 수행하는 것은, 상기 리세스의 바닥에 하부 시드 패턴을 형성하는 것을 더 포함하고, 상기 오버행 시드 레이어는 상기 하부 시드 패턴으로부터 이격될 수 있다.
본 발명의 몇몇 실시예에서, 상기 기판은 제1 반도체 층과, 상기 산화막과 상기 제1 반도체 층 사이에서 연장되는 제2 반도체 층을 포함하고, 상기 제2 반도체 층은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 갈륨 아세나이드(InGaAs), 또는 III-V족 화합물을 포함하고, 상기 리세스는, 상기 제1 시드 레이어를 포함하는 상기 제2 반도체 층의 측벽을 노출시킬 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 반도체 층의 두께는 100nm내지 1 μm의 범위 내에 있을 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 층 형성 방법의 일 면은, 기판 상에 산화막과 반도체 시드 레이어를 순차적으로 형성하고, 상기 반도체 시드 레이어와 상기 산화막에 복수의 리세스를 형성하고, 상기 각각의 리세스 내에 복수의 반도체 패턴을 에피텍셜 성장시키되, 상기 복수의 반도체 패턴을 에피텍셜 성장시키는 것은, 상기 반도체 패턴의 상부가 돌출될 때까지, 상기 반도체 시드 레이어와 상기 산화막 사이의 계면에서의 상기 반도체 시드 레이어의 측벽의 일부를 시드 레이어로 이용하여 상기 복수의 반도체 패턴을 에피텍셜 성장시키는 것을 포함하고, 상기 복수의 반도체 패턴은 상기 각각의 리세스 내의 복수의 보이드의 상면을 정의하고, 상기 복수의 반도체 패턴을 시드 레이어로 이용하여, 상기 산화막 상에서 연장되는 반도체 층을 에피텍셜 성장시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 복수의 반도체 패턴을 에피텍셜 성장시키는 것은, 상기 반도체 시드 레이어와 상기 산화막 사이의 상기 계면에서 상기 반도체 시드 레이어의 측벽의 일부를 시드 레이어로 이용하여, 상기 각각의 보이드의 상면을 정의하는 복수의 하부 반도체 패턴을 에피텍셜 성장시키고, 상기 각각의 하부 반도체 패턴으로부터, 상기 각각의 리세스 내에 복수의 상부 반도체 패턴을 에피텍셜 성장시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 상부 반도체 패턴을 에피텍셜 성장시키는 것은, 상기 각각의 리세스로부터 돌출되는 상기 복수의 상부 반도체 패턴을 성장시키는 것을 포함하고, 상기 반도체 층을 에피텍셜 성장시키는 것은, 상기 복수의 상부 반도체 패턴 중 인접한 어느 하나가 서로 접촉할 때까지, 상기 복수의 상부 반도체 패턴을 측방향(laterally)으로 성장시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 리세스를 형성하는 것은, 상기 반도체 시드 레이어 내에 복수의 하부 리세스를 형성하는 것을 포함하고, 상기 각각의 보이드가 상기 반도체 시드 레이어의 상기 측벽을 노출시킬 수 있도록, 상기 각각의 하부 리세스는 3보다 큰 종횡비를 가질 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 시드 레이어의 두께는 100nm내지 1 μm의 범위 내에 있을 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 4는 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정의 중간 구조를 나타낸 단면도이다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정의 중간 구조를 나타내는 단면도이다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정의 중간 구조를 나타내는 단면도이다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 층을 형성하는 과정의 중간 구조를 나타낸 단면도이다.
도 11A 및 도 11B는 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정을 나타내는 순서도이다.
도 12A 및 도 12B는 본 발명의 몇몇 실시예에 따른 반도체 층을 형성하는 과정을 나타내는 순서도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 4는 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정의 중간 구조를 나타낸 단면도이다.
도 1을 참조하면, 반도체 패턴을 형성하는 과정은 기판(100) 상에 산화막(102)을 형성하고, 리세스(104)를 형성하는 것을 포함할 수 있다. 예를 들어, 산화막(102)은 실리콘 옥사이드 층이 될 수 있고, 기판(100)은 벌크 실리콘 기판이 될 수 있다. 리세스(104)는 기판(100) 내의 하부 리세스(104b)와 산화막(102) 내의 상부 리세스(104a)를 포함할 수 있다.
상기 과정은, 반도체 물질을 포함하는 오버행 시드 패턴(overhang seed pattern)(106a), 하부 시드 패턴(bottom seed pattern)(106b), 및 시드 패턴(106)을 형성하기 위한 제1 에피택셜 성장 과정을 수행하는 것을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 게르마늄(germanium), 실리콘 게르마늄(silicon germanium), 인듐 갈륨 아세나이드(indium gallium arsenide), 또는 III-V족 화합물을 포함할 수 있다. 또한, 다른 물질도 사용될 수 있다.
에피텍셜 성장 공정은 댕글링 본드(dangling bonds)를 가지는 반응 표면(reactive surface) 상에 반도체 패턴을 형성한다. 그러나, 댕글링 본드를 갖지 않는 비활성 표면 상에는 반도체 패턴을 형성하지 않는다. 따라서, 도 1에 따르면, 제1 에피텍셜 성장 공정은 선택적으로 활성화된 리세스(104) 내의 기판(100)의 표면 상에서는 시드 패턴(106)이 형성될 수 있고, 비활성화된 리세스(104) 내의 산화막(102)의 표면에서는 반도체 패턴이 형성되지 않을 수 있다. 구체적으로, 오버행 시드 패턴(106a)은 시드 레이어로서, 기판(100)과 산화막(102) 사이의 계면에서 기판(100) 내의 리세스(104)의 측벽을 이용하여 형성될 수 있고, 하부 시드 패턴(106b)은 시드 레이어로서 기판(100)을 이용하여 형성될 수 있다. 기판(100)과 산화막(102) 사이의 계면에서, 기판(100)의 측벽은 상기 계면에 인접한 기판(100)의 측벽을 일부를 포함하는 것으로 이해될 수 있다. 오버행 시드 패턴(106a)은 기판(100)과 산화막(102) 사이의 계면에서 기판(100)의 측벽에 접할 수 있다.
제1 에피텍셜 성장 공정을 이용하여 형성된 반도체 패턴의 성장률은 하부 리세스(104b)의 깊이 방향(depth direction)을 따라 감소될 수 있고, 이는 하부 리세스(104b)로 확산되는 반응물의 양이 깊이 방향을 따라 감소하기 때문이다. 따라서, 기판(100)과 산화막(102) 사이의 계면에서 형성된 오버행 시드 패턴(106a)은 보이드(void)가 하부 리세스(104b) 내에 형성될 수 있도록, 빠르게 성장할 수 있고, 하부 리세스(104b)로 반응물이 확산되는 것을 억제할 수 있다. 보이드는 하부 시드 패턴(106b)로부터 오버행 시드 패턴(106a)을 분리할 수 있고, 따라서, 하부 리세스(104b) 측벽의 적어도 일부를 노출시킬 수 있다.
또한, 오버행 시드 패턴(106a)과 하부 시드 패턴(106b)은 직선으로 표시되는 전위 결함(dislocation defects)을 포함할 수 있고, 전위 결함은 시드 패턴(106)과 기판(100) 사이의 계면으로부터 발생한다. 수직 및 수평 직선은 각각 수직 및 수평 전위 결함을 나타낸다. 전위 결함은 시드 패턴(106)과 기판(100) 사이의 계면에서 격자 부정합에 의해 야기된 변형(strain) 때문에 생성될 수 있다.
하부 시드 패턴(106b)은 다양한 방향을 가지는 전위 결함을 포함할 수 있다. 하부 시드 패턴(106b)은 하부 시드 패턴(106b)과 기판(100) 사이의 계면으로부터 발생하고, 수직 전위 결함을 포함한다. 그러나, 하부 시드 패턴(106b) 내의 보이드는 하부 시드 패턴(106b)과 오버행 시드 패턴(106a)를 분리할 수 있기 때문에, 하부 시드 패턴(106b) 내의 전위 결함은 오버행 시드 패턴(106a)에는 전파(propagate)되지 않을 수 있다. 따라서, 오버행 시드 패턴(106a)은 하부 시드 패턴(106b)과 기판(100) 사이의 계면으로부터 발생한 전위 결함을 포함하지 않을 수 있고, 이에 따라, 오버행 시드 패턴(106a)과 기판(100) 사이의 계면에서 발생한 전위 결함만이 포함될 수 있다. 오버행 시드 패턴(106a)는 수평 전위 결함을 포함할 수 있으나, 수직 전위 결함을 포함하지 않을 수 있고, 이는 오버행 시드 패턴(106a)과 기판 사이의 계면의 방향(orientation) 때문이다.
상부 리세스(104a)와 하부 리세스(104b)의 종횡비(aspect ratio)는 보이드의 위치와 모양에 영향을 받을 수 있다. 따라서, 상부 리세스(104a)와 하부 리세스(104b)의 종횡비(상호간의 관계에서)는, 하부 시드 패턴(106b)로부터 오버행 시드 패턴(106a)를 분리시키는 보이드를 형성할 수 있도록, 오버행 시드 패턴(106a)에 하부 시드 패턴(106b) 내의 전위 결함이 전파되는 것을 감소시키거나 최소화될 수 있는 값으로 정해질 수 있다.
몇몇 실시예에서, 상부 리세스(104a)의 종횡비는 1보다 클 수 있고, 하부 리세스(104b)의 종횡비는 3보다 클 수 있다. 몇몇 실시예에서, 상부 리세스(104a)와 하부 리세스(104b)는 실질적으로 동일한 너비를 가질 수 있고, 하부 리세스(104b)의 깊이는 상부 리세스(104a)의 깊이보다 3배 더 클 수 있다.
도 2를 참조하면, 상기 반도체 패턴 형성 과정은, 예비 반도체 패턴(preliminary semiconductor pattern)(108)을 형성하기 위한 시드 레이어로서, 오버행 시드 패턴(106a)을 이용하는 제2 에피텍셜 성장 공정을 수행하는 것을 포함할 수 있다. 도 2에서 도시한 바와 같이, 오버행 시드 패턴(106a) 내의 수평 전위 결함은 제2 에피텍셜 성장 공정 동안, 예비 반도체 패턴(108)으로 전파될 수 있다. 그러나, 수평 전위 결함의 대부분은 산화막(102) 내에 갇힐 수 있고, 따라서, 예비 반도체 패턴(108)의 상부는 수평 전위 결함으로부터 실질적으로 자유롭거나, 포함되지 않을 수 있다. 실질적으로 모든 수평 전위 결함은 산화막(102)에 의해 갇힐 수 있으므로, 산화막(102)의 두께는 1 보다 큰 종횡비를 갖는 상부 리세스(104a)를 형성하기 위한 값으로 정해질 수 있다.
또한, 예비 반도체 패턴(108)의 상부는, 도 1을 참조하여 설명한 것처럼, 오버행 시드 패턴(106a)가 수직 전위 결함를 포함하지 않을 수 있기 때문에, 수직 전위 결함을 포함하지 않을 수 있다. 따라서, 예비 반도체 패턴(108)의 상부는 전위 결함을 포함하지 않거나, 전위 결함으로부터 실질적으로 자유로울 수 있다.
또한, 예비 반도체 패턴(108)의 하부는 실리콘 게르마늄(SiGe)를 포함하고, 예비 반도체 패턴(108)의 상부는 게르마늄(Ge)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다.
제2 에피텍셜 성장 공정은 예비 반도체 패턴(108)이 리세스(104)로부터 예비 반도체 패턴(108)의 상부가 돌출될 수 있도록, 예비 반도체 패턴(108)이 과도하게 성장할 때까지 수행될 수 있다. 제1 및 제2 에피텍셜 성장 공정은 인사이투 방식(in-situ manner)으로 수행될 수 있고, 제1 및 제2 에피텍셜 성장 공정은 같은 공정 챔버 내에서 수행될 수 있다.
상기 과정은 리세스 내의 반도체 패턴(108a; 도3 참조)을 형성하기 위해 예비 반도체 패턴(108)의 상부를 평탄화하는 것을 포함할 수 있다. 예를 들어, 등방성 에칭 공정 또는 CMP(chemical mechanical polishing) 공정은 평탄화를 위해 사용될 수 있다. 몇몇 실시예에서, 산화막(102)의 상부는 부분적으로 제거될 수 있다. 예비 반도체 패턴(108)의 상부를 평탄화한 후에, 산화막(102)과 반도체 패턴(108a)의 상면은 같은 평면 상에 있을 수 있다.
상기 과정은 반도체 패턴(108a; 도 4 참조)의 상부를 부분적으로 노출시키기 위해 산화막(102)을 리세싱하는 것을 더 포함할 수 있다. 예를 들어, 산화막(102)은, 반도체 패턴(108a)에 대하여 산화막(102)를 선택적으로 제거하는 에칭 공정을 이용하여 리세스될 수 있다. 에칭 공정은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 반도체 패턴(108a)은, 예를 들어, Fin-FET(Field Effect Transistor) 내의 핀형 채널 영역으로서, 반도체 장치에 사용될 수 있다.
도 4를 참조하면, 상기 과정은 리세스(104) 아래에 절연 영역(110)을 형성하기 위해, 기판(100)으로 산소 이온을 주입하는 것을 포함할 수 있다. 절연 영역(110)은 기판(100)의 상면으로부터 약 50 nm 에서 약 100nm만큼 떨어질 수 있다. 산소 이온의 용량은 약 1?E17 atoms/cm2 에서 약 1?E19 atoms/cm2 의 범위 내에 있을 수 있다.
도 5는 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정의 중간 구조를 나타내는 단면도이다. 도 5를 참조하면, 상기 과정은 제1 에피텍셜 성장 공정 전에, 하부 리세스(104b)의 개구부(opening)를 넓히는 것을 더 포함할 수 있다. 즉, 하부 리세스(104b)에 언더컷 영역을 형성할 수 있다. 예를 들어, 산화막(102)에 대해 기판(100)을 선택적으로 제거하는 등방성 에칭 공정은, 하부 리세스(104b)의 개구부를 넓히는데 이용될 수 있다. 하부 리세스(104b)의 개구부를 넓히는 것은 산화막(102)의 하면의 일부를 노출시킬 수 있다. 도 5에 나타난 대로, 산화막(102)의 하면의 일부는 오버행 시드 패턴(106a)과 기판(100) 사이의 계면으로부터 발생된 전위 결함을 추가적으로 가둘 수 있다.
도 6 내지 도 8은 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정의 중간 구조를 나타내는 단면도이다.
도 6을 참조하면, 반도체 패턴을 형성하는 과정은 순차적으로 기판(100) 상에 반도체 층(201)과 산화막(102)을 형성하는 것을 포함할 수 있다. 기판(100)은 반도체 층(201)으로부터 다른 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘을 포함할 수 있고, 반도체 층(201)은 게르마늄, 실리콘 게르마늄, 인듐 갈륨 아세나이드, 또는 III-V족 화합물을 포함할 수 있다. 따라서, 반도체 층(201)은 도 6의 직선에 의해 나타나는 다양한 전위 결함을 포함할 수 있고, 이는 반도체 층(201)과 기판(100) 사이의 계면에서 격자 부정합에 의해 야기된 변형 때문이다. 대부분의 수직 전위 결함은 산화막(102)에 의해 갇히고, 수평 전위 결함은 이후에 형성된 반도체 패턴으로 전파될 수 있다. 반도체 층(201)의 두께는 약 100nm 내지 약 1μm 범위 내에 있을 수 있다. 산화막(102)은 예를 들어, 실리콘 산화막이 될 수 있다.
또한, 상기 과정은 리세스(204)를 형성하는 것을 포함할 수 있다. 리세스(204)는 산화막(102) 내의 상부 리세스(104a)와, 기판(100) 및 반도체 층(201) 내의 하부 리세스(204b)를 포함할 수 있다. 몇몇 실시예에서, 하부 리세스(204b)는 오직 반도체 층(201) 내에만 있을 수 있고, 기판(100)을 노출시키지 않을 수 있다.
도 7을 참조하면, 상기 과정은 반도체 물질을 포함하는 시드 패턴(206), 오버행 시드 패턴(206a), 및 하부 시드 패턴(206b)을 생성하기 위한 제1 에피텍셜 성장 공정을 수행하는 것을 포함할 수 있다. 오버행 시드 패턴(206a)은 시드 레이어로서, 반도체 층(201)과 산화막(102) 사이의 계면에서 반도체 층(201)의 측벽을 이용하여 형성될 수 있고, 하부 시드 패턴(206b)은 시드 레이어로서, 기판(100)을 이용하여 형성될 수 있다. 반도체 층(201)과 산화막(102) 사이의 계면에서, 반도체 층(201)의 측벽은 반도체 층(201)과 산화막(102) 사이의 계면과 인접한 반도체 층(201)의 측벽의 일부를 포함할 수 있다. 오버행 시드 패턴(206a)은 반도체 층(201)의 측벽에 접할 수 있다.
앞서 도 1을 참조하여 설명한 것처럼, 제1 에피텍셜 성장 공정은, 반도체 층(201) 및 기판(100)의 표면 상에 모두 활성 표면을 갖고 있기 때문에, 시드 패턴(206)을 선택적으로 형성할 수 있고, 산화막(102) 상에는 어떠한 반도체 패턴도 형성하지 않을 수 있다. 게다가, 제1 에피텍셜 성장 공정은 오버행 시드 패턴(206a)을 빠르게 성장시킬 수 있다. 따라서, 제1 에피텍셜 성장 공정은 오버행 시드 패턴(206a) 아래에, 하부 리세스(204b) 내의 보이드를 발생시킬 수 있다. 보이드는 하부 리세스(204b)의 측벽의 일부를 노출시킬 수 있고, 따라서 하부 시드 패턴(206b)과 오버행 시드 패턴(206a)은 분리될 수 있다.
도 7을 참조하면, 오버행 시드 패턴(206a)과 하부 시드 패턴(206b)은 직선으로 표현되고, 시드 패턴(206)과 반도체 층(201)의 사이의 계면과 시드 패턴(206)과 기판(100) 사이의 계면으로부터 발생되는 전위 결함을 포함할 수 있다. 오버행 시드 패턴(206a)은 수평 전위 결함을 포함할 수 있으나, 이후에서 설명될 이유에 의해, 수직 전위 결함은 포함하지 않을 수 있다.
몇몇 실시예에서, 시드 패턴(206)과 반도체 층(201)은 같은 반도체 물질을 포함할 수 있다. 따라서, 오버행 시드 패턴(206a)은 격자 정합된 표면 상에 형성될 수 있고, 이에 따라, 오버행 시드 패턴(206a)은 오버행 시드 패턴(206a)과 반도체 층(201) 사이의 계면으로부터 발생한 전위 결함을 포함하지 않을 수 있다. 도 7에 도시된 것처럼, 반도체 층(201)과 기판(100) 사이의 계면으로부터 발생된 몇몇 수직 전위 결함은 오버행 시드 패턴(206a)으로 전파될 수 있다. 그러나, 오버행 시드 패턴(206a) 내에 갇힌 전위 결함의 확률은 낮을 수 있는 것으로 이해될 수 있고, 이는 반도체 층(201)의 두께가 100nm보다 얇고, 따라서, 오버행 시드 패턴(206a)의 두께도 100nm보다 얇기 때문이다. 예를 들어, 시드 패턴(206)과 반도체 층(201)은 모두 게르마늄, 실리콘 게르마늄, 인듐 갈륨 아세나이드, III-V족 화합물을 포함할 수 있다.
몇몇 실시예에서, 시드 패턴(206)과 반도체 층(201)은 다른 반도체 물질을 포함할 수 있고, 따라서, 오버행 시드 패턴(206a)과 반도체 층(201) 사이의 계면에서 오버행 시드 패턴(206a)은 격자 부정합에 의해 변형될 수 있다. 따라서, 오버행 시드 패턴(206a)은 반도체 층(201)과 기판(100) 사이의 계면으로부터 발생한 수평 전위 결함 이외에도 오버행 시드 패턴(206a)과 반도체 층(201) 사이의 계면으로부터 발생된 수평 전위 결함을 포함할 수 있다. 예를 들어, 반도체 층(201)은 실리콘 게르마늄을 포함할 수 있고, 오버행 시드 패턴(206a)은 게르마늄을 포함할 수 있다. 오버행 시드 패턴(206a)의 게르마늄 농도는 오버행 시드 패턴(206a)을 형성하도록 맞춰질 수 있고, 변형될 수 있으나, 반도체 층(201)과 오버행 시드 패턴(206a)의 계면으로부터 발생된 다수의 전위 결함은 포함하지는 않는다.
하부 시드 패턴(206b)은 수직 전위 결함을 포함하는 다양한 방향을 가지는 전위 결함을 포함할 수 있다. 오버행 시드 패턴(206a) 내의 수직 전위 결함은 오버행 시드 패턴(206a)으로 전파되지 않을 수 있고, 이는 보이드가 하부 시드 패턴(206b)을 오버행 시드 패턴(206a)으로부터 분리시키기 때문이다. 따라서, 오버행 시드 패턴(206a)은 수직 전위 결함을 포함하지 않거나, 수직 전위 결함으로부터 실질적으로 자유로울 수 있다.
앞서 도 1에서 살펴본 바와 같이, 상부 리세스(104a)와 하부 리세스(204b)의 종횡비는(상호간의 관계에서), 하부 시드 패턴(106b)로부터 오버행 시드 패턴(106a)를 분리하는 보이드를 형성하기 위해 미리 정해질 수 있다. 몇몇 실시예에서, 상부 리세스(104a)의 종횡비는 1보다 클 수 있고, 하부 리세스(204b)의 종횡비는 3보다 클 수 있다. 몇몇 실시예에서, 상부 리세스(104a)와 하부 리세스(204b)는 실질적으로 같은 너비를 갖고, 하부 리세스(204b)의 깊이는 상부 리세스(104a)의 깊이보다 세배 더 클 수 있다.
상기 과정은 오버행 시드 패턴(206a)이 형성된 후에 실시되는 어닐링 공정(anneal process)을 더 포함할 수 있다. 어닐링 공정은 제1 에피텍셜 성장 공정과 같은 공정 챔버에서 수행되는 인사이투 공정(in-situ process)으로서 수행될 수 있다. 어닐링 공정은 하부 리세스(204b)의 개구부를 실질적으로 완전히 둘러싸는 오버행 시드 패턴(206a)을 형성하기 위해, 오버행 시드 패턴(206a)의 리플로우 온도(reflow temperature)보다 높은 온도에서 수행될 수 있다. 몇몇 실시예에서, 오버행 시드 패턴(206a)는 게르마늄을 포함하고, 어닐링 공정 온도는 약 500ºC에서 약 800 ºC 사이의 범위에 있을 수 있다. 어닐링 공정 가스는 예를 들어, 수소, 질소, 불활성 가스를 포함할 수 있다.
도 8을 참조하면, 상기 과정은, 예비 반도체 패턴(208)을 형성하기 위해, 시드 레이어로서 오버행 시드 패턴(206a)을 사용하는 제2 에피텍셜 성장 공정을 포함할 수 있다. 도 8에 나타난 것처럼, 오버행 시드 패턴(206a) 내의 수평 전위 결함은 제2 에피텍셜 성장 공정 동안, 예비 반도체 패턴(208)으로 전파될 수 있다. 그러나, 수평 전위 결함의 대부분은 산화막(102) 내에 갇힐 수 있고, 이는 1보다 큰 종횡비를 갖는 상부 리세스(104a)를 형성하기 위해 산화막(102)의 두께가 정해지기 때문이다.
따라서, 예비 반도체 패턴(208)의 상부는 수평 전위 결함를 포함하지 않을 수 있다. 또한, 예비 반도체 패턴(208)의 상부는 수직 전위 결함을 포함하지 않을 수 있고, 이는 오버행 시드 패턴(206a)이 수직 전위 결함을 포함하지 않기 때문이다. 따라서, 예비 반도체 패턴(208)의 상부는 전위 결함을 포함하지 않을 수 있고, 전위 결함으로부터 실질적으로 자유로울 수 있다. 제2 에피텍셜 성장 공정은, 예비 반도체 패턴(208)의 상부가 리세스(204)로부터 돌출될 수 있도록, 예비 반도체 패턴(208)가 과도하게 성장할 때까지 수행될 수 있다.
제2 에피텍셜 성장 공정 이후에, 상기 과정은 산화막(102)을 리세싱하고, 반도체 패턴을 형성하기 위해, 예비 반도체 패턴(208)의 상부를 평탄화하는 것을 더 포함할 수 있다. 이것은 도 3 및 도 4를 참조하여 설명하였던 공정과 실질적으로 유사한 공정이다. 반도체 패턴은 예를 들어, Fin-FET(Field Effect Transistor) 내의 핀형 채널 영역으로서, 반도체 장치에 사용될 수 있다.
또한, 상기 과정은 제1 에피텍셜 성장 공정을 실행하기 전에, 하부 리세스(204b)의 개구부를 넓히는 것을 더 포함할 수 있고, 이는 도 5를 참조하여 설명했던 공정과 실질적으로 유사한 공정이다.
도 9 및 도 10은 본 발명의 몇몇 실시예에 따른 반도체 층을 형성하는 과정의 중간 구조를 나타낸 단면도이다.
도 9를 참조하면, 반도체 층을 형성하는 과정은, 기판(100) 상에 시드 레이어(301)와 산화막(302)을 순차적으로 형성하는 것을 포함할 수 있다. 기판(100)은 반도체 시드 레이어(301)와 서로 다른 물질을 포함할 수 있다. 예를 들어, 기판(100)은 실리콘을 포함할 수 있고, 반도체 시드 레이어(301)는 게르마늄, 실리콘 게르마늄, 인듐 갈륨 아세나이드, 또는 III-V족 화합물을 포함할 수 있다. 따라서, 반도체 시드 레이어(301)는 직선으로 표시되고, 반도체 시드 레이어(301)와 기판(100) 사이의 계면으로부터 발생되는 다양한 전위 결함을 포함할 수 있다.
반도체 시드 레이어(301)와 기판(100) 사이의 계면으로부터 발생하는 몇몇 수평 전위 결함은 이후에 형성되는 반도체 패턴으로 전파될 수 있고, 이는 반도체 시드 레이어(301) 내의 수직 전위 결함의 대부분이 산화막(302)에 의해 갇힐 수 있기 때문이다. 반도체 시드 레이어(301)의 두께는 약 100nm에서 약 1μm의 범위 내에 있을 수 있다. 산화막(302)은 예를 들어, 실리콘 산화막이 될 수 있다.
도 9에 따르면, 상기 과정은 산화막(302), 반도체 시드 레이어(301), 및 기판(100) 내에 리세스(304)를 형성하는 것을 포함할 수 있다. 각각의 리세스(304)는 산화막(302) 내의 상부 리세스(304a)와, 기판(100)과 반도체 시드 레이어(301) 내의 하부 리세스(304b)를 포함할 수 있다. 몇몇 실시예에서, 하부 리세스(304b)는 반도체 시드 레이어(301) 내에 있을 수 있고, 기판(100)을 노출시키지 않을 수 있다.
상기 과정은 각각의 리세스(304) 내에 반도체 물질을 포함하는 시드 패턴(306)을 형성하기 위한, 제1 에피텍셜 성장 공정을 수행하는 것을 포함할 수 있고, 이는 도 7을 참조하여 설명한 공정과 실질적으로 동일한 공정이다. 각각의 시드 패턴(306)은 오버행 시드 패턴(306a)과 하부 시드 패턴(306b)을 포함할 수 있다. 오버행 시드 패턴(306a)은 시드 레이어로서, 반도체 시드 레이어(301)과 산화막(302) 사이의 계면에 반도체 시드 레이어(301)의 측벽을 이용하여 형성될 수 있고, 하부 시드 패턴(306b)은 시드 레이어로서 기판(100)을 이용하여 형성될 수 있다.
제1 에피텍셜 성장 공정은 도 1을 참조하여 설명한 것처럼, 오버행 시드 패턴(306a)의 아래이자, 하부 시드 패턴(306b) 내에 보이드를 형성할 수 있다. 보이드는 하부 시드 패턴(306b)의 측벽의 적어도 일부를 노출시킬 수 있고, 이에 따라, 하부 시드 패턴(306b)로부터 오버행 시드 패턴(306a)을 분리시킬 수 있다.
몇몇 실시예에서, 반도체 시드 레이어(301)와 오버행 시드 패턴(306a)는 예를 들어, 게르마늄, 실리콘 게르마늄, 인듐 갈륨 아세나이드, 또는 III-V족 화합물 같은 반도체 물질을 포함할 수 있다. 몇몇 실시예에서, 반도체 시드 레이어(301)와 오버행 시드 패턴(306a)은 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 시드 레이어(301)는 실리콘 게르마늄을 포함하고, 오버행 시드 패턴(306a)은 게르마늄을 포함할 수 있다.
오버행 시드 패턴(306a)은 반도체 시드 레이어(301)와 기판(100) 사이의 계면으로부터 형성된 수평 전위 결함을 포함할 수 있다. 몇몇 실시예에서, 오버행 시드 패턴(306a)는 반도체 시드 레이어(301)과 오버행 시드 패턴(306a)가 서로 다른 반도체 물질을 포함할 때, 반도체 시드 레이어(301)와 오버행 시드 패턴(306a) 사이의 계면에서 형성되는 추가적인 수평 전위 결함을 포함할 수 있다.
하부 시드 패턴(306b)은 하부 시드 패턴(306b)과 전위 결함으로부터 형성되고, 수직 전위 결함을 포함하는, 다양한 방향을 지닌 전위 결함을 포함할 수 있다. 하부 시드 패턴(306b) 내의 수직 전위 결함은 오버행 시드 패턴(306a)으로 전파될 수 없는데, 이는 보이드가 오버행 시드 패턴(306a)과 하부 시드 패턴(306b)을 분리시키기 때문이다. 따라서, 오버행 시드 패턴(306a)은 수직 전위 결함을 포함하지 않거나, 수직 전위 결함로부터 실질적으로 자유로울 수 있다.
상부 리세스(304a)와 하부 리세스(304b)의 종횡비(상호간의 관계에서)는 하부 시드 패턴(306b)로부터 오버행 시드 패턴(306a)를 분리하는 보이드를 형성하기 위해 미리 정해질 수 있다. 몇몇 실시예에서, 상부 리세스(304a)의 종횡비는 1보다 클 수 있고, 하부 리세스(304b)의 종횡비는 3보다 클 수 있다. 몇몇 실시예에서, 상부 리세스(304a)와 하부 리세스(304b)는 실질적으로 동일한 너비를 가질 수 있고, 하부 리세스(104b)의 깊이는 상부 리세스(104a)의 깊이보다 3배 더 클 수 있다.
어닐링 공정은 표면 상에 실질적으로 완전히 격자 정합된 오버행 시드 패턴(306a)을 형성하기 위하여, 제1 에피텍셜 성장 공정 전에 추가적으로 실시될 수 있다. 어닐링 공정의 온도는 반도체 시드 레이어(301)의 리플로우 온도(reflow temperature)보다 높은 온도에서 수행될 수 있다. 예를 들어, 반도체 시드 레이어(301)는 게르마늄 층이 될 수 있고, 온도는 약 500ºC에서 약 800ºC 사이의 범위 내에 있을 수 있다. 어닐링 공정 가스는 예를 들어, 수소, 질소 또는 불활성 가스를 포함할 수 있다.
또한, 상기 과정은 제1 에피텍셜 성장 공정 이후에 어닐링 공정을 더 포함할 수 있다. 어닐링 공정은 제1 에피텍셜 성장 공정에 대하여, 인사이투 공정으로서 수행될 수 있고, 어닐링 공정 온도는 하부 리세스(304b)의 개구부를 실질적으로 완전히 둘러싸는 오버행 시드 패턴(306a)을 형성하기 위해, 오버행 시드 패턴(306a)의 리플로우 온도보다 높아질 수 있다. 몇몇 실시예에서, 오버행 시드 패턴(306a)는 게르마늄을 포함하고, 따라서, 어닐링 공정 온도는 약 500ºC에서 약 800ºC 사이의 범위 내에 있을 수 있다. 예를 들어, 어닐링 공정 가스는 수소, 질소 또는 불활성 가스를 포함할 수 있다.
도 9에 따르면, 상기 과정은 각각의 리세스(304) 내에 반도체 패턴(308)을 형성하는 제2 에피텍셜 성장 공정을 수행하는 것을 더 포함할 수 있다. 오버행 시드 패턴(306a) 내의 수직 전위 결함의 대부분은 제2 에피텍셜 성장 공정 동안, 산화막(302) 내에 갇힐 수 있고, 따라서, 반도체 패턴(308)의 상부는 수직 전위 결함을 포함하지 않을 수 있다. 또한, 반도체 패턴(308)의 상부가 수직 전위 결함을 포함하지 않을 수 있는 것은, 오버행 시드 패턴(306a)이 수직 전위 결함을 포함하지 않기 때문이다. 따라서, 반도체 패턴(308)의 상부는 전위 결함을 포함하지 않을 수 있거나, 전위 결함으로부터 실질적으로 자유로울 수 있다. 제2 에피텍셜 성장 공정은 반도체 패턴(308)의 상부가 리세스(304)로부터 돌출되도록 반도체 패턴(308)이 과도하게 성장할 때까지 수행될 수 있다.
상기 과정은 제1 에피텍셜 성장 공정 전에, 하부 리세스(304b)의 개구부를 넓히는 것을 더 포함할 수 있고, 이것은 도 5를 참조하여 설명한 공정과 실질적으로 유사한 공정이다.
도 10을 참조하면, 제2 에피텍셜 성장 공정 이후에, 상기 과정은 시드 레이어로서 복수의 예비 반도체 패턴(308)을 이용하여, 산화막(302) 상에서 연장되는 반도체 층(310)을 형성하기 위한 제3 에피텍셜 성장 공정을 더 포함할 수 있다. 복수의 예비 반도체 패턴(308)은 상기 복수의 상부 반도체 패턴 중 인접한 어느 하나가 서로 접촉할 때까지, 측방향으로(laterally) 성장할 수 있다. 반도체 층(310)은 절연체상의 반도체(예를 들어, 절연체 상의 실리콘(SOI), 절연체 상의 게르마늄(GeOI), 또는 절연체 상의 III-V족 화합물(IIIVOI))를 제조하는데 이용되는 도너 웨이퍼(donor wafer)의 일부가 될 수 있다.
몇몇 실시예에서, 상기 과정은 제3 에피텍셜 성장 공정 이후에, 반도체 층(310) 내의 입계(grain boundaries)를 감소시키기 위한 어닐링 공정을 더 포함할 수 있다. 어닐링 온도는 반도체 층(310)의 리플로우 온도보다 높을 수 있다. 예를 들어, 반도체 층(310)은 게르마늄 층일 될 수 있고, 어닐링 온도는 약 500ºC에서 약 800 ºC 사이의 범위에 있을 수 있다. 예를 들어, 어닐링 공정 가스는 수소, 질소, 불활성 가스를 포함할 수 있다.
또한, 보호층(protection layer)은 반도체 층(310) 상에 형성될 수 있다. 보호층은 실리콘 산화막이 될 수 있다. CMP 공정은 보호층을 형성하기 전에, 반도체 층(310) 상에 추가적으로 수행될 수 있다.
도 11A 및 도 11B는 본 발명의 몇몇 실시예에 따른 반도체 패턴을 형성하는 과정을 나타내는 순서도이다. 도 11A를 참조하면, 상기 과정은 기판 상에 산화막을 형성하는 것을 포함할 수 있다(S1102). 몇몇 실시예에서, 기판은 두 개의 반도체 층을 포함할 수 있다. 예를 들어, 기판의 하부층은 실리콘을 포함할 수 있고, 하부층과 반도체 층 사이에서 연장되는 상부층은 게르마늄, 실리콘 게르마늄, 인듐 갈륨 아세나이드, 또는 III-V족 화합물을 포함할 수 있다. 상기 과정은 산화막과 기판에 리세스를 형성하는 것을 포함할 수 있다(S1104). 리세스는 포토리소그래피(photolithography) 및 에칭 공정을 이용하여 형성될 수 있다. 에칭 공정은 비등방성 에칭 공정이 될 수 있고, 습식 에칭 공정, 건식 에칭 공정, 또는 이들의 조합이 될 수 있다. 또한, 상기 과정은 보이드의 상면을 정의하는 리세스 내의 에피텍셜 성장한 반도체 패턴을 형성하는 것을 더 포함할 수 있다(S1106).
앞서 도 1에서 살펴본 바와 같이, 리세스는 충분히 높은 종횡비를 가질 수 있고, 따라서 보이드는 에피텍셜 성장한 반도체 패턴 아래의 리세스 내에 형성될 수 있다. 리세스의 종횡비는 4보다 클 수 있다.
도 11B를 참조하면, S1106 단계에서 에피텍셜 성장한 반도체 패턴을 형성하는 것은, 오버행 시드 패턴을 형성하기 위한 제1 에피텍셜 성장 공정을 수행하는 것을 포함한다(S1106-1). 도 1에서 살펴본 바와 같이, 제1 에피텍셜 성장 공정은 시드 레이어로서, 산화막(102)과 기판(100) 사이의 계면에서 기판(100)의 측벽을 이용하여 오버행 시드 패턴(106a)을 형성할 수 있고, 오버행 시드 패턴(106a)은 하부 리세스(104b) 내의 보이드의 상면을 정의할 수 있다. 오버행 시드 패턴(106a)은 기판(100)과 산화막(102) 사이의 계면에서 기판(100)의 측벽의 일부와 접할 수 있다. 기판(100)과 산화막(102) 사이의 계면에서의 기판(100)의 측벽은, 기판(100)과 산화막(102) 사이의 계면과 인접한 기판(100)의 측벽의 일부를 포함할 수 있다.
또한, S1106 단계에서 에피텍셜 성장한 반도체 패턴을 형성하는 것은 리세스 내에 예비 반도체 패턴을 형성하기 위한 시드 레이어로서, 오버행 시드 패턴을 이용하여 제2 에피텍셜 성장 공정을 수행하는 것을 포함할 수 있다(S1106-2). 제2 에피텍셜 성장 공정은 리세스에 의해 예비 반도체 패턴의 상부가 돌출될 수 있도록, 예비 반도체 패턴이 과도하게 성장할 때까지 수행될 수 있다. 예비 반도체 패턴의 상부는 전위 결함(예를 들어, 수직 또는 수평 전위 결함)을 포함하지 않을 수 있고, 이는 도 1을 참조하여 설명한 것과 같은 이유 때문이다.
상기 과정은 반도체 패턴을 형성하기 위해, 예비 반도체 패턴의 상면을 평탄화하는 것을 포함할 수 있다(S1106-3). 평탄화 이후에, 반도체 패턴의 상면과 산화막은 같은 평면 상에 있을 수 있다.
도 12A 및 도 12B는 본 발명의 몇몇 실시예에 따른 반도체 층을 형성하는 과정을 나타내는 순서도이다. 도 12A를 참조하면, 상기 과정은 기판 상에 반도체 시드 레이어와 산화막을 형성하는 것을 포함할 수 있다(S1202). 반도체 시드 레이어와 기판은 서로 다른 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 시드 레이어는 게르마늄을 포함할 수 있고, 기판은 실리콘을 포함할 수 있다. 산화막은 예를 들어, 실리콘 옥사이드를 포함할 수 있다.
상기 과정은 반도체 시드 레이어와 산화막 내에 리세스를 형성하는 것을 포함할 수 있다(S1204). 몇몇 실시예에서, 각각의 리세스는 반도체 시드 레이어 뿐만 아니라 기판 내에도 위치할 수 있다.
상기 과정은 각각의 리세스 내에서 반도체 패턴을 에피텍셜 성장시키는 것을 포함할 수 있다. 예를 들어, 도 9에 나타난 것처럼, 반도체 패턴을 통해 각각의 리세스 내의 보이드의 상면을 정의할 수 있다(S1206). 또한, 성장된 반도체 패턴이 산화막 상에 연장되도록, 반도체 층을 에피텍셜 성장시킬 수 있다(S1208).
도 12B를 참조하면, 반도체 패턴을 에피텍셜 성장시키는 것은, 반도체 시드 레이어를 이용하여 각각의 리세스 내에 오버행 시드 패턴을 에피텍셜 성장시키는 것을 포함할 수 있다(S1206-1). 오버행 시드 패턴은 각각의 리세스 내에서 각각의 보이드의 상면을 정의할 수 있고, 기판과 반도체 시드 레이어 사이의 계면에서 반도체 시드 레이어의 측벽에 접할 수 있다. 또한, 반도체 패턴을 에피텍셜 성장시키는 것은, 오버행 시드 패턴을 시드 레이어로 이용하는 것을 포함할 수 있다(S1206-2). 반도체 패턴은 리세스를 통해 반도체 패턴의 상부가 돌출되도록, 과도하게 성장될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 산화막
104: 리세스 106: 시드 패턴
108: 예비 반도체 패턴 108a: 반도체 패턴

Claims (10)

  1. 기판 상에 산화막을 형성하고,
    상기 기판과 상기 산화막에 리세스를 형성하고,
    상기 리세스 내에 반도체 패턴을 에피텍셜 성장시키되, 상기 반도체 패턴은 상기 기판과 상기 산화막 사이의 계면에서 상기 기판의 측벽과 접하고, 상기 반도체 패턴은 상기 기판의 상기 리세스 내의 보이드(void)의 상면(upper surface)을 정의하는 것을 포함하는 반도체 패턴 형성 방법.
  2. 제 1항에 있어서,
    상기 에피택셜 성장한 반도체 패턴을 형성하는 것은,
    상기 기판과 상기 산화막 사이의 상기 계면에서 상기 기판의 상기 측벽을 제1 시드 레이어로 이용하여, 상기 기판의 상기 리세스 내의 상기 보이드의 상기 상면을 정의하는 하부 반도체 패턴을 에피텍셜 성장시키고,
    상기 하부 반도체 패턴을 제2 시드 레이어로 이용하여, 상기 리세스 내의 상부 반도체 패턴을 에피텍셜 성장시키는 것을 포함하는 반도체 패턴 형성 방법.
  3. 제 2항에 있어서,
    상기 보이드는 상기 기판의 측벽을 노출시키는 반도체 패턴 형성 방법.
  4. 제 2항에 있어서,
    상기 하부 반도체 패턴은 상기 상부 반도체 패턴과 서로 다른 물질을 포함하는 반도체 패턴 형성 방법.
  5. 제 1항에 있어서,
    상기 리세스를 형성하는 것은, 상기 보이드가 상기 기판의 상기 측벽을 노출시킬 수 있도록, 3보다 큰 종횡비를 갖는 상기 기판 내의 하부 리세스를 형성하는 것을 포함하는 반도체 패턴 형성 방법.
  6. 제 1항에 있어서,
    상기 리세스를 형성하는 것은, 상기 산화막을 통하여 1보다 큰 종횡비를 갖는 상부 리세스를 형성하는 것을 포함하는 반도체 패턴 형성 방법.
  7. 제 1항에 있어서,
    언더컷 영역(undercut region)을 형성하기 위해, 상기 산화막과 상기 기판의 계면에서, 상기 기판 내의 상기 리세스의 일부를 넓히는 것을 더 포함하는 반도체 패턴 형성 방법.
  8. 기판 상에 산화막을 형성하고,
    상기 산화막을 통해 상기 기판에 리세스를 형성하고,
    상기 기판과 상기 산화막 사이의 계면에서의 상기 기판의 측벽을 제1 시드 레이어로 이용하여, 오버행 시드 레이어(overhang seed layer)를 상기 리세스에 형성하는 제1 에피택셜 공정을 수행하되, 상기 오버행 시드 레이어는 상기 리세스 내의 보이드의 상면을 정의하고,
    상기 오버행 시드 레이어를 제2 시드 레이어로 이용하여, 상기 리세스 내에 반도체 패턴을 형성하는 제2 에피텍셜 성장 공정을 수행하고,
    상기 반도체 패턴의 상부를 노출하여 핀형 반도체 패턴을 형성하기 위해, 상기 산화막을 리세스하는 것을 포함하는 핀형 반도체 패턴 형성 방법.
  9. 제 8항에 있어서,
    상기 제1 에피텍셜 성장 공정을 수행하는 것은, 상기 리세스의 바닥에 하부 시드 패턴을 형성하는 것을 더 포함하고,
    상기 오버행 시드 레이어는 상기 하부 시드 패턴으로부터 이격되는 핀형 반도체 패턴 형성 방법.
  10. 제 8항에 있어서,
    상기 기판은 제1 반도체 층과, 상기 산화막과 상기 제1 반도체 층 사이에서 연장되는 제2 반도체 층을 포함하고,
    상기 제2 반도체 층은 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 갈륨 아세나이드(InGaAs), 또는 III-V족 화합물을 포함하고,
    상기 리세스는, 상기 제1 시드 레이어를 포함하는 상기 제2 반도체 층의 측벽을 노출시키는 핀형 반도체 패턴 형성 방법.
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