KR20150033790A - Thin film transistor array substrate - Google Patents
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Abstract
Description
본원은 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치에 포함되고, 게이트 구동회로를 내장한 박막트랜지스터 어레이 기판에 관한 것으로, 특히 게이트 구동회로의 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판에 관한 것이다.The present invention relates to a thin film transistor array substrate included in a display device of an active matrix driving method (Active Matrix Driving Mode) and incorporating a gate driving circuit, and more particularly to a thin film transistor array substrate capable of improving reliability of a gate driving circuit will be.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러 가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.As the era of informationization becomes full-scale, the display field for visually displaying electrical information signals is rapidly developing. Accordingly, studies have been continuing to develop performance such as thinning, lightening, and low power consumption for various flat display devices.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. Typical examples of such flat panel display devices include a liquid crystal display device (LCD), a plasma display panel (PDP), a field emission display (FED) An electroluminescence display device (ELD), an electro-wetting display device (EWD), and an organic light emitting display device (OLED).
이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면 합착된 구조이다.Such flat panel display devices commonly include flat panel display panels for realizing images. A flat panel display panel is a structure in which a pair of substrates sandwiching a unique light emitting material or a polarizing material are face-to-face bonded.
이들 평판표시장치 중 복수의 화소를 개별적으로 구동하는 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 표시장치는 한 쌍의 기판 중 어느 하나로서 박막트랜지스터 어레이 기판을 포함한다.A display device of an active matrix driving mode (Active Matrix Driving Mode) for driving a plurality of pixels among these flat panel display devices includes a thin film transistor array substrate as any one of a pair of substrates.
박막트랜지스터 어레이 기판은 실질적으로 영상을 표시하는 표시영역과, 그 외곽인 비표시영역을 포함하고, 표시영역은 복수의 화소영역으로 정의된다. 그리고, 박막트랜지스터 어레이 기판은 표시영역에 상호 교차하도록 형성되는 게이트라인과 데이터라인, 및 이들 사이의 교차영역에 형성되는 박막트랜지스터를 포함한다.The thin film transistor array substrate substantially includes a display region for displaying an image and a non-display region outside the display region, and the display region is defined as a plurality of pixel regions. The thin film transistor array substrate includes a gate line and a data line formed so as to cross each other in a display region, and a thin film transistor formed in an intersection region therebetween.
이러한 박막트랜지스터 어레이 기판은 각종 구동신호에 따라 구동되는데, 구동신호는 타이밍 컨트롤러, 게이트 드라이버, 데이터 드라이버, 인터페이스, 기준전압공급부, 전원전압공급부 등과 같은 구동회로로부터 공급될 수 있다.The thin film transistor array substrate is driven according to various driving signals, and the driving signals may be supplied from a driving circuit such as a timing controller, a gate driver, a data driver, an interface, a reference voltage supplying unit, a power supply voltage supplying unit and the like.
그 중, 게이트 드라이버는 복수의 게이트라인을 순차 구동시키기 위한 것으로, 각 화소영역의 휘도에 대응한 구동신호를 각 데이터라인에 공급하는 데이터 드라이버에 비해 간단한 회로로 구현 가능하다. 이에, 구조의 단순화, 공정수의 감소, 공정시간 단축 및 재료비 절감을 위해, 박막트랜지스터 어레이 기판은 게이트 드라이버를 내장할 수 있다. 이와 같이, 박막트랜지스터 어레이 기판에 내장된 게이트 드라이버는 GIP(Gate driver In Panel)로 지칭될 수 있다.Among them, the gate driver is for sequentially driving a plurality of gate lines, and can be implemented by a simple circuit as compared with a data driver which supplies a driving signal corresponding to the luminance of each pixel region to each data line. In order to simplify the structure, reduce the number of process steps, shorten the process time, and reduce the material cost, the thin film transistor array substrate can incorporate a gate driver. As such, the gate driver incorporated in the thin film transistor array substrate may be referred to as a GIP (Gate driver In Panel).
한편, 박막트랜지스터 어레이 기판은 표시영역의 각 화소영역에 대응하는 박막트랜지스터, 및 비표시영역의 게이트 구동회로에 구비된 복수의 박막트랜지스터를 포함한다.On the other hand, the thin film transistor array substrate includes a thin film transistor corresponding to each pixel region of the display region and a plurality of thin film transistors provided in the gate drive circuit of the non-display region.
여기서, 박막트랜지스터는 게이트전극의 전압레벨에 따라 채널을 발생시키는 반도체 물질로 형성되는 액티브층을 포함한다. 예시적으로, 액티브층은 비정질 실리콘(amorphous silicon), 다결정 실리콘(polycrystalline silicon) 및 산화물반도체(Oxide semiconductor) 중 어느 하나로 형성될 수 있다.Here, the thin film transistor includes an active layer formed of a semiconductor material which generates a channel in accordance with the voltage level of the gate electrode. Illustratively, the active layer may be formed of any one of amorphous silicon, polycrystalline silicon, and oxide semiconductors.
그런데, 액티브층이 산화물반도체로 형성되는 경우, 시인성이 낮은 장점이 있는 반면, 산화물반도체가 수분과 반응하여 쉽게 반도체특성을 상실하는 단점이 있다. However, when the active layer is formed of an oxide semiconductor, there is a disadvantage in that the visibility is low, while the oxide semiconductor reacts with moisture to lose its semiconductor characteristics easily.
이에, 산화물반도체의 액티브층을 포함한 박막트랜지스터들로 구현되는 경우, 게이트 구동회로의 신뢰도가 저하되는 문제점이 있다.Therefore, when the thin film transistor is implemented with thin film transistors including an active layer of an oxide semiconductor, the reliability of the gate driving circuit is lowered.
본원은 내장된 게이트 구동회로의 박막트랜지스터에 대한 수분 침투를 방지할 수 있어, 게이트 구동회로의 신뢰도를 향상시킬 수 있는 박막트랜지스터 어레이 기판을 제공하기 위한 것이다.The present invention is to provide a thin film transistor array substrate capable of preventing moisture penetration of a thin film transistor of a built-in gate drive circuit and improving reliability of a gate drive circuit.
이와 같은 과제를 해결하기 위하여, 본원은 표시영역 및 그 외곽인 비표시영역을 포함하는 박막트랜지스터 어레이 기판에 있어서, 기판 상의 상기 표시영역에 형성되는 일방향의 게이트라인; 상기 기판 상의 전면에 형성되어, 상기 게이트라인을 덮는 게이트절연막; 상기 게이트절연막 상의 상기 표시영역에 형성되고, 상기 게이트라인에 교차하는 다른 일방향의 데이터라인; 상기 게이트절연막 상의 전면에 형성되어, 상기 게이트라인과 데이터라인을 덮는 층간절연막; 상기 기판 상의 상기 비표시영역 중 일부에 형성되고, 상기 게이트라인을 순차 구동시키는 게이트구동회로; 및 상기 층간절연막 상의 상기 비표시영역 중 일부에 형성되어, 상기 게이트구동회로를 덮는 차폐층을 포함하는 박막트랜지스터 어레이 기판을 제공한다.According to an aspect of the present invention, there is provided a thin film transistor array substrate including a display region and a non-display region outside the display region, the thin film transistor array substrate including: a one-directional gate line formed in the display region on the substrate; A gate insulating film formed on the front surface of the substrate and covering the gate line; One directional data line formed in the display region on the gate insulating film and crossing the gate line; An interlayer insulating film formed on the entire surface of the gate insulating film and covering the gate line and the data line; A gate driving circuit formed in a part of the non-display region on the substrate, for sequentially driving the gate lines; And a shielding layer formed on a part of the non-display region on the interlayer insulating film and covering the gate driving circuit.
본원의 일 실시예에 따른 박막트랜지스터 어레이 기판은 층간절연막 상의 비표시영역 중 일부에 형성되어, 게이트 구동회로를 덮는 차폐층을 포함한다.A thin film transistor array substrate according to an embodiment of the present invention includes a shield layer formed in a part of non-display regions on an interlayer insulating film and covering a gate drive circuit.
이와 같이, 복수의 배선 및 복수의 박막트랜지스터를 포함한 게이트 구동회로를 가리는 차폐층에 의해, 게이트 구동회로의 박막트랜지스터, 특히 산화물반도체로 형성되는 액티브층에 수분이 용이하게 침투하는 것이 방지될 수 있으므로, 박막트랜지스터 및 그를 포함하는 게이트 구동회로의 신뢰도가 향상될 수 있다.As described above, it is possible to prevent moisture from easily penetrating into the thin film transistor of the gate drive circuit, particularly, the active layer formed of the oxide semiconductor, by the shielding layer covering the gate drive circuit including the plurality of wirings and the plurality of thin film transistors , The reliability of the thin film transistor and the gate drive circuit including the thin film transistor can be improved.
그리고, 차폐층은 투명도전성물질로 형성될 수 있다. 이때, 게이트 구동회로에 포함된 복수의 배선 중 어느 하나(예를 들면, 구동전원공급배선)가 차폐층을 포함하도록 형성됨으로써, 게이트 구동회로의 배선 레이아웃이 보다 간단해질 수 있다. The shielding layer may be formed of a transparent conductive material. At this time, any one of the plurality of wirings included in the gate driving circuit (for example, driving power supply wiring) is formed to include the shielding layer, so that the wiring layout of the gate driving circuit can be simplified.
이로써, 게이트 구동회로의 합선 불량이 감소될 수 있어, 게이트 구동회로의 신뢰도가 더욱 향상될 수 있다. 이 뿐만 아니라, 게이트 구동회로에 할당되는 너비가 감소될 수 있어, 베젤 너비가 감소될 수 있다.As a result, the short circuit defect of the gate drive circuit can be reduced, and the reliability of the gate drive circuit can be further improved. In addition, the width assigned to the gate driving circuit can be reduced, and the width of the bezel can be reduced.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다.
도 2는 도 1의 표시영역에 배치된 박막트랜지스터의 일 예를 나타낸 단면도이다.
도 3은 도 1의 게이트 드라이버를 나타낸 블록도이다.
도 4는 게이트 드라이버의 일 예를 나타낸 회로도이다.
도 5는 도 3의 게이트 드라이버 중 일부를 나타낸 단면도이다.
도 6은 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다.1 is a plan view of a thin film transistor array substrate according to an embodiment of the present invention.
2 is a cross-sectional view showing an example of a thin film transistor arranged in the display region of FIG.
3 is a block diagram showing the gate driver of FIG.
4 is a circuit diagram showing an example of a gate driver.
5 is a cross-sectional view showing a part of the gate driver of FIG.
6 is a plan view of a thin film transistor array substrate according to another embodiment of the present application.
이하, 본원의 각 실시예에 따른 박막트랜지스터 어레이 기판에 대하여 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, a thin film transistor array substrate according to each embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다. 도 2는 도 1의 표시영역에 배치된 박막트랜지스터의 일 예를 나타낸 단면도이다. 도 3은 도 1의 게이트 드라이버를 나타낸 블록도이고, 도 4는 게이트 드라이버의 일 예를 나타낸 회로도이며, 도 5는 도 3의 게이트 드라이버 중 일부를 나타낸 단면도이다. 그리고, 도 6은 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판의 평면도이다.1 is a plan view of a thin film transistor array substrate according to an embodiment of the present invention. 2 is a cross-sectional view showing an example of a thin film transistor arranged in the display region of FIG. FIG. 3 is a block diagram showing the gate driver in FIG. 1, FIG. 4 is a circuit diagram showing an example of a gate driver, and FIG. 5 is a cross-sectional view showing a part of the gate driver in FIG. 6 is a plan view of a thin film transistor array substrate according to another embodiment of the present invention.
도 1에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 실질적으로 영상을 표시하는 영역인 표시영역(AA), 및 표시영역(AA)의 외곽인 비표시영역(NA)을 포함한다.1, the thin film
박막트랜지스터 어레이 기판(100)은 기판(101) 상의 표시영역(AA)에 상호 교차하도록 형성되는 게이트라인(GL)과 데이터라인(DL), 기판(101) 상의 비표시영역(NA) 중 일부(도 1에서 표시영역(AA) 좌측의 비표시영역에 해당함)에 형성되고, 게이트라인(GL)을 순차 구동시키는 게이트구동회로(G-Dr)를 포함한다.The thin film
도 1에 상세히 도시되어 있지 않으나, 게이트라인(GL)과 데이터라인(DL)은 기판(101) 상의 전면에 형성되고 게이트라인(GL)과 데이터라인(DL) 사이에 개재되는 게이트절연막(미도시)에 의해 상호 절연되고, 게이트절연막(미도시) 상의 전면에 형성되는 층간절연막(미도시)으로 덮인다. Although not shown in detail in FIG. 1, the gate line GL and the data line DL are formed on the entire surface of the
즉, 게이트라인(GL)은 기판(101) 상의 표시영역(AA)에 일방향으로 형성되고, 게이트절연막(미도시)은 기판(101) 상의 전면에 형성되어, 게이트라인(GL)을 덮는다. 그리고, 데이터라인(DL)은 게이트절연막(미도시) 상의 표시영역(AA)에, 게이트라인(GL)에 교차하는 다른 일방향으로 형성된다. 또한 층간절연막(미도시)은 게이트절연막(미도시) 상의 전면에 형성되어, 데이터라인(DL)을 덮는다. That is, the gate line GL is formed in one direction in the display area AA on the
이러한 게이트절연막(미도시) 및 층간절연막(미도시)에 대해서는 도 2를 참조하여 후술한다.Such a gate insulating film (not shown) and an interlayer insulating film (not shown) will be described later with reference to FIG.
그리고, 박막트랜지스터 어레이 기판(100)은 층간절연막(미도시) 상의 비표시영역(NA) 중 일부에 형성되어, 게이트구동회로(G-Dr)를 덮는 차폐층(BL)을 포함한다.The thin film
더불어, 박막트랜지스터 어레이 기판(100)의 표시영역(AA)은 상호 교차 배치되는 게이트라인(GL)과 데이터라인(DL)에 의해 복수의 화소영역(PA)으로 분할된다. 그리고, 박막트랜지스터 어레이 기판(100)은 각 화소영역(PA) 중 게이트라인(GL)과 데이터라인(DL) 사이의 교차영역에 형성되는 박막트랜지스터(TFT) 및 층간절연막(미도시) 상의 각 화소영역(PA)에 형성되는 화소전극(PE)을 더 포함한다.In addition, the display area AA of the thin film
예시적으로, 도 2에 도시한 바와 같이, 표시영역(AA) 중 일부인 각 화소영역(PA)의 박막트랜지스터(TFT)는 기판(101) 상에 형성되는 게이트전극(GE), 기판(101) 상의 전면에 형성되어, 게이트라인(도 1의 GL) 및 게이트전극(GE)을 덮는 게이트절연막(102), 게이트절연막(102) 상에 형성되고, 게이트전극(GE)과 적어도 일부 오버랩하는 액티브층(ACT), 게이트절연막(102) 상에 형성되고 액티브층(ACT)의 양측 상에 오버랩하는 소스전극(SE)과 드레인전극(DE)을 포함한다.2, a thin film transistor (TFT) of each pixel region PA which is part of the display region AA includes a gate electrode GE formed on a
여기서, 액티브층(ACT)은 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.Here, the active layer ACT may be formed of any one of oxide semiconductor, polysilicon, and amorphous silicon (a-Si: amorphous silicon).
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나로 선택될 수 있다. 특히, 산화물반도체는 IGZO(In-Ga-Zn-Oxide)으로 선택될 수 있다.Here, the oxide semiconductor is selected from the group consisting of Zn, Cd, Ga, In, Sn, Hf, and Zr, where AxByCzO (x, y, z? Illustratively, the oxide semiconductor may be selected from any one of IGZO (In-Ga-Zn-Oxide), ITZO (In-Sn-Zn-Oxide) and IGO (In-Ga-Oxide). In particular, the oxide semiconductor may be selected from IGZO (In-Ga-Zn-Oxide).
그리고, 게이트전극(GE)은 기판(101) 상에 형성되는 게이트라인(도 1의 GL)에 연결되고, 소스전극(SE) 및 드레인전극(DE) 중 어느 하나는 게이트절연막(102) 상에 형성되는 데이터라인(도 1의 DL)에 연결되며, 소스전극(SE) 및 드레인전극(DE) 중 나머지 다른 하나는 화소전극(도 1 및 도 2의 PE)에 연결되는 것일 수 있다.The gate electrode GE is connected to a gate line GL of FIG. 1 formed on the
이러한 박막트랜지스터(TFT)는 게이트절연막(102) 상의 전면에 형성되는 층간절연막(103)으로 덮인다.The thin film transistor (TFT) is covered with an
층간절연막(103)은 절연물질의 단일층으로 형성될 수 있고, 또는 도 2의 도시와 같이, 서로 다른 절연재료 또는 두께의 다중층으로 형성될 수 있다.The
예시적으로, 층간절연막(103)은 금속재료(예를 들면, 구리(Cu))의 확산을 방지할 수 있는 무기절연재료로 형성되는 제 1 층간절연막(103a)과, 평탄화에 유리한 절연재료로 형성되는 제 2 층간절연막(103b)을 포함하는 다중층일 수 있다.Illustratively, the
여기서, 제 1 층간절연막(103a)은 SiNx 및 SiOy 중 어느 하나일 수 있고, 제 2 층간절연막(103b)은 포토아크릴(Photo acryl) 재료일 수 있다.Here, the first
화소전극(PE)은 층간절연막(103) 상의 각 화소영역(PA)에 형성된다. 여기서, 화소전극(PE)은 투과성을 고려하여 ITO와 같은 투명도전성재료로 형성될 수 있다.The pixel electrode PE is formed in each pixel region PA on the interlayer
또한, 박막트랜지스터 어레이 기판(100)은 층간절연막(103) 상의 각 화소영역(PA) 외곽에 박막트랜지스터와, 게이트라인(GL) 및 데이터라인(DL)을 덮도록 형성되는 공통전극(CE)을 더 포함할 수 있다. The thin film
도 1 및 도 2에 도시되어 있지 않으나, 공통전극(CE)은 각 화소영역(PA)에 더 형성될 수 있다. Although not shown in FIGS. 1 and 2, the common electrode CE may be further formed in each pixel region PA.
한편, 도 3에 도시한 바와 같이, 게이트구동회로(G-Dr)는 외부회로로부터 입력된 클럭신호(CLK), 구동전원(Vdd) 및 기준전원(Vss) 등의 구동신호에 기초하여, 게이트라인(GL)을 순차 구동시키는 출력신호(Vout)를 생성한다. On the other hand, as shown in Fig. 3, the gate driving circuit G-Dr is a gate driving circuit based on a driving signal such as a clock signal CLK, a driving power supply Vdd and a reference power supply Vss inputted from an external circuit, And generates an output signal Vout that sequentially drives the line GL.
예시적으로, 도 4에 도시한 바와 같이, 게이트구동회로(G-Dr)는 클럭배선(CLK), 제 1 및 제 2 구동전원공급배선(Vdd_o, Vdd_e) 및 기준전원공급배선(Vss) 등과 같은 복수의 배선, 및 그에 연결되는 복수의 박막트랜지스터(T1, T3, T3N, T4, T5q, T6, T7)를 포함하여 구현될 수 있다.4, the gate drive circuit G-Dr is connected to the clock wiring CLK, the first and second driving power supply wirings Vdd_o and Vdd_e, the reference power supply wiring Vss, and the like And a plurality of thin film transistors T1, T3, T3N, T4, T5q, T6, and T7 connected thereto.
그런데, 박막트랜지스터 어레이 기판(100)에 내장되는 게이트구동회로(G-Dr)는 한정된 개수의 금속층, 즉 게이트라인(GL) 및 데이터라인(DL) 각각과의 동일층, 즉 기판(101) 상의 제 1 금속층 및 게이트절연막(102) 상의 제 2 금속층만으로 구현되어야 한다.The gate drive circuit G-Dr included in the thin film
즉, 게이트구동회로(G-Dr)에 포함된 복수의 배선 각각이 단일 금속패턴으로 형성될 수 없으며, 복수의 배선 중 대부분은 제 1 금속층으로 이루어진 제 1 금속패턴과, 제 1 금속패턴에 연결되고 제 2 금속층으로 이루어진 제 2 금속패턴을 포함하여 이루어진다. That is, each of the plurality of wirings included in the gate drive circuit (G-Dr) can not be formed into a single metal pattern, and most of the plurality of wirings are connected to the first metal pattern And a second metal pattern made of a second metal layer.
앞서 언급한 바와 같이, 이러한 게이트구동회로(G-Dr)는 층간절연막(103) 상의 차폐층(BL)으로 덮인다.As described above, such a gate drive circuit G-Dr is covered with the shielding layer BL on the
차폐층(BL)은 수분침투를 방지할 수 있고 박막으로 적층 가능한 재료라면 어느 것으로든 형성될 수 있다. 특히, 차폐층(BL)은 표시영역(AA) 내의 화소전극(PE)과 동일층이므로, 적층공정과 마스크공정의 감소를 위하여, 화소전극(PE)과 동일한 재료로 형성될 수 있다. The shielding layer BL can be formed of any material that can prevent moisture penetration and can be laminated with a thin film. Particularly, since the shielding layer BL is the same layer as the pixel electrode PE in the display area AA, it can be formed of the same material as the pixel electrode PE in order to reduce the stacking process and the masking process.
예시적으로, 차폐층(BL)은 ITO와 같은 투명도전성재료로 형성될 수 있다.Illustratively, the shielding layer BL may be formed of a transparent conductive material such as ITO.
이와 같이 차폐층(BL)이 도전성 재료로 형성되는 경우, 차폐층(BL)은 복수의 배선 중 어느 하나를 구현하는 데에 이용될 수 있다.When the shielding layer BL is formed of a conductive material, the shielding layer BL can be used to implement any one of a plurality of wirings.
즉, 복수의 배선 중 다른 배선과의 쇼트 발생률이 높은 어느 하나의 배선은 제 1 및 제 2 금속배선 중 어느 하나와, 그에 연결되는 차폐층(BL)으로 이루어질 수 있다. That is, any one of the plurality of wirings having a high shot generation rate with respect to the other wirings may be composed of any one of the first and second metal wirings and the shielding layer (BL) connected thereto.
예시적으로, 복수의 배선 중 전압레벨이 가장 높은 배선, 즉 구동전원공급배선(도 3의 Vdd)이 제 1 및 제 2 금속패턴 중 어느 하나와, 그에 연결되는 차폐층(BL)으로 이루어질 수 있다.Illustratively, a wiring having the highest voltage level among a plurality of wirings, that is, a driving power supply wiring (Vdd in Fig. 3) may be formed of any one of the first and second metal patterns and a shielding layer BL connected thereto have.
일 예로, 도 5에 도시한 바와 같이, 게이트구동회로(G-Dr)에 포함된 복수의 배선 중 어느 하나(예를 들면, 구동전원공급배선(도 3의 Vdd))는 제 1 금속패턴(L1_MP1)과, 게이트절연막(102) 및 층간절연막(103)을 관통하는 콘택홀을 통해 제 1 금속패턴(L1_MP1)과 연결되는 차폐층(BL)을 포함하여 형성될 수 있다.5), any one of a plurality of wirings (for example, driving power supply wiring (Vdd in FIG. 3) included in the gate driving circuit G-Dr) is connected to the first metal pattern And a shield layer BL connected to the first metal pattern L1_MP1 through a contact hole passing through the
그리고, 복수의 배선 중 다른 나머지 배선들은 제 1 및 제 2 금속패턴(L2_MP1, L2_MP2)을 포함하여 형성된다.The remaining wirings among the plurality of wirings are formed to include the first and second metal patterns L2_MP1 and L2_MP2.
더불어, 게이트구동회로(G-Dr)에 포함된 복수의 박막트랜지스터 중 어느 하나(TFT_GDr)는 기판(101) 상에 형성되는 게이트전극(GE), 게이트절연막(102) 상에 게이트전극(GE)과 적어도 일부 오버랩하도록 형성되는 액티브층(ACT), 게이트절연막(102) 상에 액티브층(ACT)의 양측과 각각 연결되도록 형성되는 소스전극(SE) 및 드레인전극(DE)을 포함한다.In addition, any one of the plurality of thin film transistors (TFT_GDr) included in the gate drive circuit G-Dr includes the gate electrode GE formed on the
여기서, 액티브층(ACT)은 도 2에 도시된 표시영역(AA) 중 어느 하나의 화소영역(PA)에 대응한 박막트랜지스터(TFT)와 마찬가지로, 산화물반도체(Oxide Semiconductor), 폴리실리콘(poly Silicon: 결정질 실리콘) 및 아몰포스 실리콘(amorphous Silicon: a-Si: 비결정질 실리콘) 중 어느 하나로 형성될 수 있다.Here, the active layer ACT may be an oxide semiconductor, a polysilicon (poly-silicon), or the like, in the same manner as a thin film transistor (TFT) corresponding to one of the pixel regions PA of the display region AA shown in FIG. : Crystalline silicon) and amorphous silicon (a-Si: amorphous silicon).
여기서, 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 예시적으로, 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나로 선택될 수 있다. 특히, 산화물반도체는 IGZO(In-Ga-Zn-Oxide)으로 선택될 수 있다.Here, the oxide semiconductor is selected from the group consisting of Zn, Cd, Ga, In, Sn, Hf, and Zr, where AxByCzO (x, y, z? Illustratively, the oxide semiconductor may be selected from any one of IGZO (In-Ga-Zn-Oxide), ITZO (In-Sn-Zn-Oxide) and IGO (In-Ga-Oxide). In particular, the oxide semiconductor may be selected from IGZO (In-Ga-Zn-Oxide).
이상과 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판(100)은 비표시영역(NA) 중 일부에 배치된 게이트구동회로(G-Dr)를 덮도록 형성되는 차폐층(BL)을 포함함으로써, 게이트구동회로(G-Dr) 내의 박막트랜지스터(TFT_GDr), 특히 산화물반도체의 액티브층(ACT)에 수분이 침투하는 것을 용이하게 방지할 수 있다. 이에, 게이트구동회로(G-Dr) 내의 박막트랜지스터(TFT_GDr)는 더욱 균일한 소자 특성을 띨 수 있다.As described above, the thin film
차폐층(BL)은 표시영역(AA) 중 각 화소영역(PA)의 화소전극(PE)과 동일층 및 동일재료로 형성됨으로써, 차폐층(BL)을 더 포함함에 따른 공정추가, 및 그로 인한 공정시간 및 공정비용의 증가를 방지할 수 있다.The shielding layer BL is formed of the same layer and the same material as the pixel electrode PE of each pixel area PA in the display area AA so that the process is further included including the shielding layer BL, The increase of the processing time and the processing cost can be prevented.
또한, 차폐층(BL)을 도전성 재료로 형성하고, 이를 복수의 배선 중 어느 하나로 이용함으로써, 게이트구동회로(G-Dr)의 배선 레이아웃이 보다 간단해지고, 그로 인해, 쇼트 결함이 감소될 수 있다. Further, by forming the shielding layer BL with an electrically conductive material and using it as one of a plurality of wirings, the wiring layout of the gate drive circuit G-Dr becomes simpler, whereby the shot defect can be reduced .
이로써, 박막트랜지스터 어레이 기판(100)에 내장된 게이트 구동회로(G-Dr)의 신뢰도가 향상될 수 있다.Thus, the reliability of the gate drive circuit G-Dr built in the thin film
이 뿐만 아니라, 게이트구동회로(G-Dr)의 보다 간단해진 배선 레이아웃에 의해 게이트구동회로(G-Dr)에 소비되는 너비가 감소될 수 있으므로, 표시장치의 베젤(Bezel)이 감소될 수 있다.In addition, since the width of the gate drive circuit G-Dr can be reduced by a simpler wiring layout of the gate drive circuit G-Dr, the bezel of the display device can be reduced .
한편, 도 1은 차폐층(BL)이 비표시영역(NA) 중 일부에, 게이트 구동회로(G-Dr)만을 덮도록 형성되는 것을 도시하고 있으나, 이와 달리, 비표시영역(NA)의 다른 일부에 박막트랜지스터를 포함하는 다른 회로를 더 덮도록 형성될 수도 있다.1 shows that the shielding layer BL is formed so as to cover only the gate drive circuit G-Dr in a part of the non-display area NA, Or may be formed to further cover another circuit including a thin film transistor in a part thereof.
즉, 도 6에 도시한 바와 같이, 본원의 다른 일 실시예에 따른 박막트랜지스터 어레이 기판(100')은 외부의 정전기로 인한 신호 간섭을 방지하기 위한 정전기방지회로(ESD)를 더 포함한다. That is, as shown in FIG. 6, the thin film transistor array substrate 100 'according to another embodiment of the present invention further includes an electrostatic discharge protection circuit (ESD) for preventing signal interference due to external static electricity.
정전기방지회로(ESD)는 비표시영역(NA) 중 다른 일부에 배치된다. 예시적으로, 정전기방지회로(ESD)는 비표시영역(NA) 중 표시영역(AA)에 가장 인접한 다른 일부에 형성될 수 있다.The electrostatic discharge (ESD) circuit is disposed in another part of the non-display area NA. Illustratively, the anti-static circuit (ESD) may be formed in another part of the non-display area NA closest to the display area AA.
그리고, 정전기방지회로(ESD)는 층간절연막(103) 상의 차폐층(BL)으로 덮인다. 즉, 차폐층(BL)은 비표시영역(NA)에 배치되는 게이트구동회로(G-Dr) 및 정전기방지회로(ESD)를 덮도록 형성된다. 이로써, 정전기방지회로(ESD)에 포함된 박막트랜지스터(미도시)에 수분이 침투하여, 소자 특성이 저하되는 것을 방지할 수 있어, 정전기방지회로(ESD)의 신뢰도가 향상될 수 있다.Then, the ESD circuit is covered with the shielding layer BL on the
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.
100: 박막트랜지스터 어레이 기판 AA: 표시영역
PA: 화소영역 NA: 비표시영역
GL: 게이트라인 DL: 데이터라인
TFT: 박막트랜지스터 PE: 화소전극
G-Dr: 게이트구동회로 BL:차폐층
101: 기판 102: 게이트절연막
103: 층간절연막 GE: 게이트전극
ACT: 액티브층 SE: 소스전극
DE: 드레인전극 ESD: 정전기방지회로100: thin film transistor array substrate AA: display area
PA: pixel area NA: non-display area
GL: gate line DL: data line
TFT: thin film transistor PE: pixel electrode
G-Dr: Gate drive circuit BL: Shielding layer
101: substrate 102: gate insulating film
103: interlayer insulating film GE: gate electrode
ACT: active layer SE: source electrode
DE: drain electrode ESD: anti-static circuit
Claims (9)
기판 상의 상기 표시영역에 형성되는 일방향의 게이트라인;
상기 기판 상의 전면에 형성되어, 상기 게이트라인을 덮는 게이트절연막;
상기 게이트절연막 상의 상기 표시영역에 형성되고, 상기 게이트라인에 교차하는 다른 일방향의 데이터라인;
상기 게이트절연막 상의 전면에 형성되어, 상기 데이터라인을 덮는 층간절연막;
상기 기판 상의 상기 비표시영역 중 일부에 형성되고, 상기 게이트라인을 순차 구동시키는 게이트구동회로; 및
상기 층간절연막 상의 상기 비표시영역 중 일부에 형성되어, 상기 게이트구동회로를 덮는 차폐층을 포함하는 박막트랜지스터 어레이 기판.A thin film transistor array substrate comprising a display region and a non-display region outside the display region,
A one-directional gate line formed in the display region on the substrate;
A gate insulating film formed on the front surface of the substrate and covering the gate line;
One directional data line formed in the display region on the gate insulating film and crossing the gate line;
An interlayer insulating film formed on the entire surface of the gate insulating film and covering the data line;
A gate driving circuit formed in a part of the non-display region on the substrate, for sequentially driving the gate lines; And
And a shielding layer formed on a part of the non-display region on the interlayer insulating film and covering the gate driving circuit.
상기 차폐층은 투명도전성물질로 형성되는 박막트랜지스터 어레이 기판.The method according to claim 1,
Wherein the shielding layer is formed of a transparent conductive material.
상기 게이트구동회로는
상호 절연되는 복수의 배선; 및
복수의 박막트랜지스터를 포함하고,
상기 각 박막트랜지스터는 산화물반도체로 형성되는 액티브층을 포함하며,
상기 각 배선은 상기 게이트라인과 동일층인 제 1 금속패턴과, 상기 데이터라인과 동일층이고 상기 제 1 금속패턴과 연결되는 제 2 금속패턴을 포함하는 박막트랜지스터 어레이 기판.3. The method of claim 2,
The gate drive circuit
A plurality of interconnects which are mutually insulated; And
A plurality of thin film transistors,
Wherein each of the thin film transistors includes an active layer formed of an oxide semiconductor,
Wherein each of the wirings includes a first metal pattern that is the same layer as the gate line and a second metal pattern that is the same layer as the data line and is connected to the first metal pattern.
상기 복수의 배선 중 어느 하나는 상기 제 1 및 제 2 금속패턴 중 어느 하나, 및 그에 연결되는 상기 차폐층으로 이루어지는 박막트랜지스터 어레이 기판.The method of claim 3,
Wherein one of the plurality of wirings is formed of any one of the first and second metal patterns and the shielding layer connected thereto.
상기 복수의 배선은
클럭배선, 구동전원공급배선 및 기준전원공급배선을 포함하고,
상기 복수의 배선 중 상기 구동전원공급배선은 상기 제 1 및 제 2 금속패턴 중 어느 하나, 및 그에 연결되는 상기 차폐층으로 이루어지는 것인 박막트랜지스터 어레이 기판.The method of claim 3,
The plurality of wirings
Clock wiring, driving power supply wiring, and reference power supply wiring,
Wherein the driving power supply wiring among the plurality of wirings is formed of any one of the first and second metal patterns and the shielding layer connected thereto.
상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 것인 박막트랜지스터 어레이 기판.The method of claim 3,
Wherein the oxide semiconductor is selected from the group consisting of Zn, Cd, Ga, In, Sn, Hf, and Zr, wherein AxByCzO (x, y, z?
상기 산화물반도체는 IGZO(In-Ga-Zn-Oxide), ITZO(In-Sn-Zn-Oxide) 및 IGO(In-Ga-Oxide) 중 어느 하나인 박막트랜지스터 어레이 기판.The method according to claim 6,
Wherein the oxide semiconductor is any one of IGZO (In-Ga-Zn-Oxide), ITZO (In-Sn-Zn-Oxide), and IGO (In-Ga-Oxide).
상기 비표시영역 중 다른 일부에 형성되고, 정전기를 차폐하는 정전기방지회로를 더 포함하고,
상기 차폐층은 상기 층간절연막 상의 상기 비표시영역 중 다른 일부에 형성되어, 상기 정전기방지회로를 더 덮는 것인 박막트랜지스터 어레이 기판.The method according to claim 1,
Further comprising an antistatic circuit formed in another part of the non-display area and shielding static electricity,
Wherein the shielding layer is formed on another part of the non-display area on the interlayer insulating film to further cover the antistatic circuit.
상기 표시영역은 상호 교차하는 상기 게이트라인과 상기 데이터라인에 의해 정의되는 복수의 화소영역으로 분할되고,
상기 층간절연막 상의 상기 각 화소영역에, 상기 차폐층과 동일재료로 형성되는 화소전극을 더 포함하는 박막트랜지스터 어레이 기판.The method according to claim 1,
Wherein the display region is divided into a plurality of pixel regions defined by the gate lines and the data lines crossing each other,
Further comprising a pixel electrode formed of the same material as the shielding layer in each of the pixel regions on the interlayer insulating film.
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-
2013
- 2013-09-23 KR KR1020130112906A patent/KR102191978B1/en active IP Right Grant
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| Publication number | Publication date |
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| KR102191978B1 (en) | 2020-12-18 |
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