KR20150015602A - 메모리 소자 - Google Patents

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KR20150015602A
KR20150015602A KR1020130090702A KR20130090702A KR20150015602A KR 20150015602 A KR20150015602 A KR 20150015602A KR 1020130090702 A KR1020130090702 A KR 1020130090702A KR 20130090702 A KR20130090702 A KR 20130090702A KR 20150015602 A KR20150015602 A KR 20150015602A
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magnetic
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lower electrode
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KR1020130090702A
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박재근
이두영
이승은
전민수
심태헌
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한양대학교 산학협력단
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Abstract

본 발명은 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극을 포함하는 적층물이 형성되고, 상기 합성 교환 반자성층은 제 1 자성층, 비자성층 및 제 2 자성층을 포함하며, 상기 비자성층은 상기 적층물의 교환 자기장의 크기가 1000[Oe] 이상이 되도록 하는 두께로 형성된 메모리 소자를 제시한다.

Description

메모리 소자{Memory device}
본 발명은 메모리 소자에 관한 것으로, 특히 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 메모리 소자에 관한 것이다.
플래쉬 메모리 소자에 비해 소비 전력이 적고 집적도가 높은 차세대 비휘발성 메모리 소자가 연구되고 있다. 이러한 차세대 비휘발성 메모리 소자로는 칼코게나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화를 이용하는 상변화 메모리(Phase change RAM; PRAM), 강자성체의 자화 상태에 따른 자기 터널 접합(Magnetic Tunnel Junction; MTJ)의 저항 변화를 이용하는 자기 메모리(Magnetic RAM; MRAM), 강유전체 물질의 분극 현상을 이용하는 강유전체 메모리(Ferroelectric RAM), 가변 저항 물질의 저항 변화를 이용하는 저항 변화 메모리(Resistance change RAM; ReRAM) 등이 있다.
자기 메모리로서 전자 주입에 의한 스핀 전달 토크(Spin-Transfer Torque; STT) 현상을 이용하여 자화를 반전시키고, 자화 반전 전후의 저항차를 판별하는 STT-MRAM(Spin-Transfer Torque Magnetic Random Access Memory) 소자가 있다. STT-MRAM 소자는 각각 강자성체로 형성된 고정층(pinned layer) 및 자유층(free layer)과, 이들 사이에 터널 배리어(tunnel barrier)가 형성된 자기 터널 접합을 포함한다. 자기 터널 접합은 고정층과 자유층의 자화 방향이 동일(즉 평행(parallel))하면 전류 흐름이 용이하여 저저항 상태를 갖고, 자화 방향이 다르면(즉 반평행(anti parallel)) 전류가 감소하여 고저항 상태를 나타낸다. 이러한 STT-MRAM 소자는 이론적으로 1015 이상의 사이클링(cycling)이 가능하고, 나노초(ns) 정도의 빠른 속도로 스위칭이 가능하다. 특히, 수직 자화형 STT-MRAM 소자는 이론상 스케일링 한계(Scaling Limit)가 없고, 스케일링이 진행될수록 구동 전류의 전류 밀도를 낮출 수 있다는 장점으로 인해 DRAM 소자를 대체할 수 있는 차세대 메모리 소자로 연구가 활발하게 진행되고 있다. 한편, STT-MRAM 소자의 예가 한국등록특허 제10-1040163호에 제시되어 있다.
또한, STT-MRAM 소자는 자유층 하부에 시드층이 형성되고, 고정층 상부에 캐핑층이 형성되며, 캐핑층 상부에 합성 교환 반자성층 및 상부 전극이 형성된다. 합성 교환 반자성층은 자성 금속과 비자성 금속이 교대로 적층된 하부 자성층 및 상부 자성층과, 이들 사이에 비자성층이 형성된 구조를 갖는다.
한편, STT-MRAM의 동작 마진 확보를 위해 교환 자기장(exchange magnetic field; Hex)의 증대가 필요하다. 즉, STT-MRAM은 "1" 과 "0" 즉 반평행, 평행에 의해 동작 되는데, 충분한 교환 자기장을 확보할 수 없으면 외부의 전류에 의해 생성된 외부 자기장에 의해 "1" 과 "0"의 상태가 다른 상태로 변하여 메모리 동작의 오류를 일으킨다. 여기서, 교환 자기장은 동일한 방향으로 고정된 합성 교환 반자성층의 상부 및 하부층 중 한층의 자화 방향이 먼저 변경된 직후의 자기장(제 1 자기장)으로부터 다른 나머지 한층의 자화 방향이 변경되어 두층의 자화 방향이 다시 동일한 방향으로 고정된 자화를 가지기 시작하는 때의 자기장(제 2 자기장)의 중간값으로 정의된다. 교환 자기장이 크면 리드 및 라이트의 범위가 넓어진다. 이러한 교환 자기장의 증대를 위해 합성 교환 반자성층의 하부 자성층, 비자성층 및 상부 자성층의 두께 최적화가 필요하다.
본 발명은 교환 자기장을 증대시켜 동작 마진을 확보할 수 있는 메모리 소자를 제공한다.
본 발명은 합성 교환 반자성층의 하부 및 상부 자성층의 두께와 그 사이의 비자성층의 두께를 조절하여 교환 자기장을 증대시킬 수 있는 메모리 소자를 제공한다.
본 발명의 실시 예들에 따른 메모리 소자는 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극의 적층물이 형성되고, 상기 합성 교환 반자성층은 제 1 자성층, 비자성층 및 제 2 자성층을 포함하며, 상기 비자성층은 상기 적층물의 교환 자기장의 크기가 1000[Oe] 이상이 되도록 하는 두께로 형성된다.
상기 제 2 자성층은 상기 제 1 자성층보다 두껍게 형성된다.
상기 제 1 및 제 2 자성층은 자성 물질과 비자성 물질이 복수회 반복 적층되며, 상기 제 2 자성층의 적층 회수가 상기 제 1 자성층보다 많다.
상기 비자성층은 Ru를 포함하며, 0.4㎚ 내지 0.7㎚의 두께로 형성된다.
상기 비자성층은 Ru를 포함하며, 0.6㎚ 내지 0.7㎚의 두께로 형성되며, 상기 교환 자기장이 1500[Oe] 이상이다.
상기 하부 전극은 다결정의 제 1 하부 전극과 비정질의 제 2 하부 전극이 적층 형성된다.
상기 다결정의 제 1 하부 전극의 결정 구조를 따라 상기 제 2 하부 전극 및 상기 자기 터널 접합이 비정질로 성장된다.
상기 캐핑층은 Ta 및 Ti를 포함한다.
상기 캐핑층은 Ta를 포함하고, 상기 자기 터널 접합의 자기 저항비가 60% 이상이고, 면저항이 35Ω/㎛2 이하이다.
상기 캐핑층은 Ti를 포함하고, 상기 교환 자기장은 2000[Oe] 이상이고, 자기 저항비는 68% 이상이며, 면저항은 25Ω/㎛2 이하이다.
본 발명의 실시 예들은 제 1 자성층, 비자성층 및 제 2 자성층이 적층 형성된 합성 교환 반자성층의 제 2 자성층을 제 1 자성층보다 두껍게 형성하고, 비자성층을 0.4㎚∼0.7㎚의 두께로 형성함으로써 교환 자기장(Hex)을 1000[Oe] 이상, 바람직하게는 1500[Oe] 이상으로 증가시킬 수 있고, 그에 따라 메모리 소자의 리드/라이트 마진을 증가시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도.
도 2는 본 발명의 다른 실시 예에 따른 메모리 소자의 단면도.
도 3 및 도 4는 본 발명의 실시 예들에 따른 메모리 소자의 특성 그래프.
도 5은 합성 교환 반자성층의 비자성층의 두께에 따른 메모리 소자의 특성 그래프.
도 6은 합성 교환 반자성층의 비자성층의 두께에 따른 교환 자기장의 그래프.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시 예에 따른 메모리 소자의 단면도로서, STT-MRAM 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시 예에 따른 메모리 소자는 기판(100) 상에 형성된 하부 전극(110), 자유층(120), 터널링 배리어(130), 고정층(140), 캐핑층(150), 합성 교환 반자성층(160) 및 상부 전극(170)을 포함한다. 여기서, 자유층(120), 터널링 배리어(130) 및 고정층(140)은 자기 터널 접합을 이룬다.
기판(100)은 반도체 기판을 이용할 수 있다. 예를 들어, 기판(100)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 실리콘 산화막 기판 등을 이용할 수 있는데, 본 실시 예에서는 실리콘 기판을 이용한다. 또한, 기판(100) 상에는 절연층(105)이 형성될 수 있다. 절연층(105)은 비정질 구조의 실리콘 산화막(SiO2) 등을 이용할 수 있다.
하부 전극(110)은 절연층(105) 상에 형성된다. 이러한 하부 전극(110)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 하부 전극(110)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성할 수 있고, 이들 금속의 산화물, 질화물 등으로 형성할 수 있다. 또한, 본 발명의 하부 전극(110)은 제 1 및 제 2 하부 전극의 이중 구조로 형성될 수 있다. 여기서, 제 1 하부 전극은 절연층(105) 상에 형성되고, 제 2 하부 전극은 제 1 하부 전극 상에 형성될 수 있다. 또한, 제 1 하부 전극은 다결정의 물질로 형성되고, 제 2 하부 전극은 비정질의 물질로 형성될 수 있다. 예를 들어, 제 1 하부 전극은 티타늄 질화막(TiN) 등의 금속 질화물로 형성될 수 있고, 제 2 하부 전극은 탄탈륨(Ta) 등의 금속으로 형성될 수 있다. 제 1 하부 전극이 다결정의 물질로 형성됨으로써 이후 형성되는 자기 터널 접합의 결정성을 향상시킬 수 있다. 즉, 다결정의 제 1 하부 전극이 형성되면 그 상부에 형성되는 비정질의 제 2 하부 전극 및 비정질의 자기 터널 접합이 제 1 하부 전극의 결정 방향을 따라 성장되고, 이후 수직 이방성을 위해 열처리를 하게 되면 자기 터널 접합이 결정성이 종래보다 향상될 수 있다. 자기 터널 접합의 결정성이 향상되면 자기장을 인가했을 때 자화가 더 크게 발생되고, 평행 상태에서 자기 터널 접합을 통해 흐르는 전류가 더 많아진다. 따라서, 이러한 자기 터널 접합을 메모리 소자에 적용하면 소자의 동작 속도 및 신뢰성을 향상시킬 수 있다.
자유층(120)은 제 2 하부 전극(114) 상에 형성되며, 강자성체 물질로 형성되며, 자화가 한 방향으로 고정되지 않고 일 방향에서 이와 대향되는 타 방향으로 변화될 수 있다. 즉, 자유층(120)은 고정층(140)과 자화 방향이 동일(즉 평행)할 수 있고, 반대(즉 반평행)일 수도 있다. 자기 터널 접합은 자유층(120)과 고정층(140)의 자화 배열에 따라 변하는 저항값에 '0' 또는 '1'의 정보를 대응시킴으로써 메모리 소자로 활용될 수 있다. 예를 들어, 자유층(120)의 자화 방향이 고정층(140)과 평행일 때, 자기 터널 접합의 저항값은 작아지고, 이 경우를 데이터 '0' 이라 규정할 수 있다. 또한, 자유층(120)의 자화 방향이 고정층(140)과 반평행일 때, 자기 터널 접합의 저항값은 커지고, 이 경우를 데이터 '1'이라 규정할 수 있다. 이러한 자유층(120)은 예를 들어 비정질계 희토류 원소 합금, 자성 금속(ferromagnetic metal)과 비자성 금속(nonmagnetic matal)이 교대로 적층된 다층 박막, L10형 결정 구조를 갖는 합금 또는 코발트계 합금 등의 강자성체 물질을 이용하여 형성할 수 있다. 비정질계 희토류 원소 합금으로는 TbFe, TbCo, TbFeCo, DyTbFeCo, GdTbCo 등의 합금이 있다. 또한, 비자성 금속과 자성 금속이 교대로 적층된 다층 박막으로는 Co/Pt, Co/Pd, CoCr/Pt, Co/Ru, Co/Os, Co/Au, Ni/Cu, CoFeAl/Pd, CoFeAl/Pt, CoFeB/Pd, CoFeB/Pt 등이 있다. 그리고, L10형 결정 구조를 갖는 합금으로는 Fe50Pt50, Fe50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Ni20Pt50 등이 있다. 또한, 코발트계 합금으로는 CoCr, CoPt, CoCrPt, CoCrTa, CoCrPtTa, CoCrNb, CoFeB 등이 있다. 이러한 물질들 중에서 CoFeB 단일층은 CoFeB와 Co/Pt 또는 Co/Pd의 다층 구조에 비해 두껍게 형성될 수 있어 자기 저항비를 증가시킬 수 있다. 또한, CoFeB는 Pt 또는 Pd 등과 같은 금속보다 식각이 용이하므로 CoFeB 단일층은 Pt 또는 Pd 등이 함유된 다층 구조에 비해 제조 공정이 용이하다. 따라서, 본 발명의 실시 예는 CoFeB 단일층을 이용하여 자유층(120)을 형성하며, CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)된다.
터널링 배리어(130)는 고정층(120) 상에 형성되어 고정층(120)과 자유층(140)을 분리한다. 터널링 배리어(130)는 고정층(120)과 자유층(140) 사이에 양자 기계적 터널링(quantum mechanical tunneling)이 가능하게 한다. 이러한 터널링 배리어(130)는 마그네슘 산화물(MgO), 알루미늄 산화물(Al2O3), 실리콘 산화물(SiO2), 탄탈륨산화물(Ta2O5), 실리콘 질화물(SiNx) 또는 알루미늄 질화물(AlNx) 등으로 형성될 수 있다. 본 발명의 실시 예에서는 터널링 배리어(130)로 다결정 구조의 마그네슘 산화물을 이용한다. 마그네슘 산화물은 이후 열처리에 의해 BCC(100)으로 텍스처링된다.
고정층(140)은 터널 배리어(130) 상에 형성된다. 고정층(140)은 소정 범위 내의 자기장에서 자화가 한 방향으로 고정되며, 강자성체 물질로 형성될 수 있다. 예를 들어, 하부에서 상부로 향하는 방향으로 자화가 고정될 수 있다. 이러한 고정층(140)은 예를 들어 비정질계 희토류 원소 합금, 자성 금속과 비자성 금속이 교대로 적층된 다층 박막 또는 L10형 결정 구조를 갖는 합금 등의 강자성체 물질로 형성될 수 있다. 이때, 고정층(140)은 자유층(120)과 동일한 강자성체로 형성될 수 있으며, 구체적으로 CoFeB 단일층으로 형성될 수 있다. CoFeB는 비정질로 형성된 후 열처리에 의해 BCC(100)으로 텍스처링(texturing)다.
캐핑층(150)은 자유층(140) 상에 형성되어 자유층(140)과 합성 교환 반자성층(160)을 자기적으로 상호 분리시킨다. 캐핑층(150)이 형성됨으로써 합성 교환 반자성층(160)과 고정층(140)의 자화는 서로 독립적으로 발생된다. 또한, 캐핑층(150)은 자기 터널 접합의 동작을 위해 자유층(120)과 고정층(140)의 자기 저항비를 고려하여 형성할 수 있다. 이러한 캐핑층(150)은 합성 교환 반자성층(160)이 결정 성장할 수 있도록 하는 물질로 형성될 수 있다. 예를 들어, 캐핑층(150)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다. 그런데, 캐핑층(150)은 두께 산포에 따른 자기 저항비의 산포가 크지 않은 물질을 이용하여 형성할 수 있다. 여기서, 캐핑층(150)의 두께 산포는 동일 평면 상에 형성된 캐핑층(150)은 두께 평균값에 대한 각 영역에서의 두께의 차로 정의될 수 있다. 즉, 복수의 자기 터널 접합 각각을 하나의 셀로 이용하는 메모리 소자를 구현할 수 있는데, 각 셀의 캐핑층(150)의 두께 산포가 크게 되면 각 셀의 자기 저항비의 산포 또한 크게 되고 그에 따라 메모리 소자의 신뢰성이 저하될 수 있다. 따라서, 캐핑층(150)은 두께 변화에 따라 자기 저항비의 변화가 적은 물질로 형성할 수 있다. 예를 들어, 캐핑층(150)은 0.3㎚∼1.2㎚의 두께 변화에 따라 자기 저항비가 0% 내지 35%로 변화되는 물질을 이용하여 형성할 수 있다. 이러한 물질로는 티타늄(Ti)을 이용할 수 있고, 에피택셜 스퍼터링에 의해 형성할 수 있다.
합성 교환 반자성층(synthetic anti-ferromagent; SAF)(160)은 캐핑층(150) 상에 형성되어 고정층(140)의 자화 방향을 고정시키는 역할을 한다. 합성 교환 반자성층(160)은 제 1 자성층(161), 비자성층(162) 및 제 2 자성층(163)을 포함할 수 있다. 즉, 합성 교환 반자성층(160)은 제 1 자성층(161)과 제 2 자성층(163)이 비자성층(162)을 매개로 반강자성적으로 결합된다. 이때, 제 1 자성층(161)과 제 2 자성층(163)의 자화 방향은 반평행하게 배열될 수 있다. 예를 들어, 제 1 자성층(161)은 상측 방향(즉, 상부 전극(170) 방향)으로 자화되고, 제 2 자성층(163)은 하측 방향(즉, 자기 터널 접합 방향)으로 자화될 수 있다. 제 1 자성층(161) 및 제 2 자성층(163)은 자성 물질과 비자성 물질이 교대로 적층된 구조로 형성될 수 있다. 자성 물질로는 철(Fe), 코발트(Co) 및 니켈(Ni) 등으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있고, 비자성 물질로는 크롬(Cr), 백금(Pt), 팔라듐(Pd), 이리듐(Ir), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 레늄(Re), 금(Au) 및 구리(Cu)로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금이 이용될 수 있다. 예를 들어, 제 1 자성층(161) 및 제 2 자성층(163)은 [Co/Pd]n, [Co/Pt]n 또는 [CoFe/Pt]n (여기서, n은 1 이상의 정수)로 형성될 수 있다. 여기서, 제 1 자성층(161)은 제 2 자성층(163)과 동일 두께로 형성될 수 있고, 제 2 자성층(163)은 제 1 자성층(161)보다 두껍게 형성될 수 있다. 제 2 자성층(163)이 제 1 자성층(161)보다 두껍게 형성되면 동일 자기장에 의한 자화의 크기를 증가시킬 수 있다. 이를 위해 제 2 자성층(163)은 예를 들어 [Co/Pd]7 내지 [Co/Pd]10로 형성될 수 있고, 제 1 자성층(161)은 예를 들어 [Co/Pd]5 내지 [Co/Pd]7로 형성될 수 있다. 즉, 제 2 자성층(163)은 Co 및 Pd를 7회 내지 10회 반복 적층하여 형성할 수 있고, 제 1 자성층(161)은 Co 및 Pd를 5회 내지 7회 반복 적층하여 형성할 수 있다. 이때, 제 1 및 제 2 자성층(161, 163)은 인접한 층과의 계면이 자성 금속으로 형성된다. 즉, 제 1 자성층(161)은 하측으로부터 Co 및 Pd가 5회 내지 7회 반복 적층된 후 Co가 더 형성될 수 있고, 제 2 자성층(163)은 하측으로부터 Co 및 Pd가 7회 내지 10회 반복 적층된 후 Co가 더 형성될 수 있다. 또한, 반복 적층되는 자성 금속은 동일 두께로 형성되거나 적어도 하나가 다른 두께로 형성될 수 있고, 비자성 금속 또한 동일 두께로 형성되거나 적어도 하나가 다른 두께로 형성될 수 있다. 또한, 자성 금속과 비자성 금속은 동일 두께로 형성될 수 있고, 서로 다른 두께로 형성될 수 있다. 자성 금속과 비자성 금속이 서로 다른 두께로 형성되는 경우 비자성 금속이 자성 금속보다 두껍게 형성될 수 있다. 한편, 비자성층(162)은 제 1 자성층(161)과 제 1 자성층(163)의 사이에 형성되며, 제 1 자성층(161) 및 제 2 자성층(163)이 반자성 결합을 할 수 있도록 하는 비자성 물질로 형성된다. 예를 들어, 비자성층(162)은 루테늄(Ru), 로듐(Rh), 오스뮴(Os), 레늄(Re) 및 크롬(Cr)으로 이루어진 군으로부터 선택된 단독 또는 이들의 합금으로 형성될 수 있다. 여기서, 비자성층(162)은 교환 자기장(Hex)을 증대시킬 수 있는 적절한 두께로 형성될 수 있다. 즉, 비자성층(162)의 두께에 따라 교환 자기장을 조절할 수 있는데, 교환 자기장이 1000[Oe] 이상, 바람직하게는 1500[Oe] 이상을 얻을 수 있는 두께로 비자성층(162)을 형성한다. 교환 자기장이 증가하면 메모리 소자의 리드/라이트 시의 전류 범위가 넓어지고, 그에 따라 리드/라이트의 마진을 증가시킬 수 있어 메모리 소자의 효율을 향상시킬 수 있다. 상기한 바와 같이 제 1 및 제 2 자성층(161, 163)의 두께 비에 따라 자화의 크기를 조절할 수 있고, 비자성층(162)의 두께에 따라 교환 자기장을 조절할 수 있다. 또한, 제 1 및 제 2 자성층(161, 163)의 두께 비 및 비자성층(162)의 두께에 따라 자기 저항비를 조절할 수 있다. 따라서, 제 2 자성층(163)을 제 1 자성층(161)보다 두껍게 형성하고, 그 사이의 비자성층(162)을 최적의 두께로 형성하여 교환 자기장(Hex) 및 자화의 크기를 증대시키고 자기 저항비를 크게 할 수 있다. 예를 들어, 비자성층(162)은 자기 저항비를 60% 이상 확보하고 교환 자기장(Hex)을 1000[Oe] 이상 확보할 수 있도록 0.3㎚∼1.2㎚ 두께의 Ru로 형성될 수 있다.
상부 전극(170)은 합성 교환 반자성층(160) 상에 형성된다.이러한 상부 전극(170)은 도전 물질을 이용하여 형성할 수 있는데, 금속, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 예를 들어, 상부 전극(170)은 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 단일 금속 또는 이들의 합금으로 형성될 수 있다.
도 2는 본 발명의 다른 실시 예에 따른 메모리 소자의 단면도로서, STT-MRAM 소자의 단면도이다.
도 2를 참조하면, 본 발명의 다른 실시 예에 따른 메모리 소자는 기판(100) 상에 형성된 하부 전극(110), 고정층(120), 터널링 배리어(130), 자유층(140), 캐핑층(150), 버퍼층(180), 합성 교환 반자성층(160) 및 상부 전극(170)을 포함한다. 즉, 본 발명의 다른 실시 예에 따른 메모리 소자는 본 발명의 일 실시 예에 따른 메모리 소자에 비교하여 캐핑층(150)과 합성 교환 반자성층(160) 사이에 버퍼층(180)이 더 형성된다. 버퍼층(180)은 합성 교환 반자성층(160)의 제 1 및 제 2 자성층(161, 163)이 원하는 결정 방향으로 성장할 수 있도록 한다. 예를 들어, 면심 입방 격자(Face Centered Cubic: FCC)의 (111) 방향 또는 육방 밀집 구조(Hexagonal Close-Packed Structure: HCP)의 (001) 방향으로 결정의 성장을 용이하게 하는 금속으로 형성될 수 있다. 이러한 금속으로는 탄탈륨(Ta), 루테늄(Ru), 티타늄(Ti), 팔라듐(Pd), 백금(Pt), 마그네슘(Mg), 코발트(Co) 및 알루미늄(Al)으로 이루어진 군으로부터 선택된 금속 또는 이들의 합금을 포함할 수 있는데, 예를 들어 Pt/Co의 적층 구조로 형성할 수 있다.
상기한 바와 같이 본 발명의 실시 예들에 따른 메모리 소자는 제 1 자성층(161), 비자성층(162) 및 제 2 자성층(163)이 적층 형성된 합성 교환 반자성층(160)의 제 2 자성층(163)을 제 1 자성층(161)보다 두껍게 형성하고, 비자성층(162)을 0.3㎚∼1.2㎚의 두께로 형성함으로써 교환 자기장(Hex)을 1000[Oe] 이상, 바람직하게는 1500[Oe] 이상으로 증가시킬 수 있고, 그에 따라 메모리 소자의 리드/라이트 마진을 증가시킬 수 있다. 이러한 본 발명의 실시 예에 따른 메모리 소자의 특성을 설명하면 다음과 같다.
도 3 및 도 4는 본 발명의 실시 예들에 따른 메모리 소자의 특성 그래프로서, 도 3은 캐핑층으로 Ta를 이용한 경우의 자기장에 따른 자화의 그래프이고, 도 4는 캐핑층으로 Ti를 이용한 경우의 자기장에 따른 자화의 그래프이다. 실리콘 산화막이 형성된 실리콘 기판 상에 TiN 제 1 하부 전극, Ta 제 2 하부 전극(5㎚), CoFeB 자유층(1.05㎚), MgO 터널링 배리어(1㎚), CoFeB 고정층(1㎚), Ta 또는 Ti 캐핑층, Co(0.4㎚)/Pd(1.0㎚) 버퍼층, [Co/Pd]7 제 1 자성층, Ru 비자성층(0.6㎚), [Co/Pd]9 제 2 자성층 및 Ta/Ru 상부 전극을 적층하였다. 또한, 제 1 및 제 2 자성층의 Co 및 Pd는 각각 0.25㎚ 및 1㎚로 형성하였다. 여기서, 그래프 내의 화살표 방향은 자화 방향을 나타내며, 아래로부터 자유층, 고정층, 제 1 자성층 및 제 2 자성층의 자화 방향을 나타낸다. 그리고, 도 3 및 도 4의 그래프 내의 작은 그래프는 자기 터널 접합의 자화 변경 시의 자화 방향 변화를 도시한 그래프이다. 즉, 자유층의 자화 방향이 변화되는 0[Oe] 부근의 자기장에 따른 자화의 그래프이다.
도 3 및 도 4의 그래프를 이용하여 메모리 소자의 자화 방향 변화 메커니즘을 설명하면 다음과 같다. 메모리 소자는 네 개의 강자성층의 자화 변화가 가능하다. 즉, 자기 터널 접합의 CoFeB 자유층 및 CoFeB 고정층, 합성 교환 반자성층의 [Co/Pd]7 제 1 자성층 및 [Co/Pd]9 제 2 자성층의 자화 방향이 변화될 수 있다. 먼저, 강한 포지티브 자기장(Positive magnetic field)에서는 4개의 강자성층은 모두 동일한 자화 방향, 즉 상측 방향의 자화 방향을 가지게 된다. 이어서, 포지티브 자기장을 점차 감소하면 합성 교환 반자성층의 고유 특성, 즉 자화 방향이 Ru 비자성층을 기준으로 서로 반대의 수직 방향을 가지려는 특성 때문에 제 2 자성층이 먼저 방향을 반대로 변화하게 된다. 이어서, 포지티브 자기장으로부터 아주 작은 네거티브 자기장(negative magnetic field)으로 변화시키면 실제 메모리 동작에서 가장 중요한 역할을 하게 되는 자유층이 반대 방향으로 자화를 변경하게 된다. 따라서, 약한 포지티브 자기장 및 약한 네거티브 자기장이 인가되었을 때의 자유층과 고정층의 자화 방향을 비교하면 약한 포지티브 자기장에서는 평행의 자화를 가지고, 약한 네거티브 자기장에서는 반평행의 자화를 가지므로 실제 동작에서 저저항과 고저항으로 인식되어 "1" 및 "0" 상태를 인식하게 된다. 이어서, 강한 네거티브 자기장으로 변화시키면 강한 포지티브 전기장과 반대 방향으로 모두 동일한 자화 방향을 가지게 된다. 따라서, 실제 메모리 동작에 필요한 평형 및 반평형이 중요하며 합성 교환 반자성층의 자화 변화는 외부의 원하지 않는 바이어스에서도 데이터의 손실이 없도록 하는 역할을 하게 된다. 여기서, 교환 자기장(Hex)은 동일한 방향으로 고정된 합성 교환 반자성층의 상부 및 하부층 중 한층의 자화 방향이 먼저 변경된 직후의 자기장(제 1 자기장)으로부터 다른 나머지 한층의 자화방향이 변경되어 두층의 자화 방향이 다시 동일한 방향으로 고정된 자화를 가지기 시작하는 때의 자기장(제 2 자기장)의 중간값으로 정의된다.
한편, 도 3에 도시된 바와 같이 Ta를 캐핑층으로 이용하는 경우 교환 자기장은 1500[Oe] 정도이고, 도 4에 도시된 바와 같이 Ti를 캐핑층으로 이용하는 경우 교환 자기장은 2000[Oe] 정도이다. 또한, Ta를 캐핑층으로 이용하는 경우 자기 저항비는 60.858% 정도이고, 면저항은 32.3Ω/㎛2 정도이다. 그리고, Ti를 캐핑층으로 이용하는 경우 자기 저항비는 68.828% 정도이고, 면저항은 23.8Ω/㎛2 정도이다. 이로부터 알 수 있는 바와 같이 합성 교환 반자성층의 비자성층으로 Ru를 0.6㎚로 형성하는 경우 1500[Oe] 이상의 교환 자기장을 얻을 수 있다. 또한, 자기 저항비는 캐핑층의 물질에 따라 조절될 수 있는데, Ti가 Ta보다 큰 교환 자기장을 얻을 수 있으며, 자기 저항비 및 면저항 또한 Ti가 Ta보다 우수하다.
도 5은 합성 교환 반자성층의 비자성층의 두께에 따른 자기장과 자화의 그래프이고, 도 6은 비자성층의 두께에 따른 교환 자기장의 그래프이다. 도 5는 비자성층으로 Ru를 이용하고 0.3㎚, 0.37㎚, 0.43㎚, 0.5㎚, 0.55㎚, 0.58㎚, 0.59㎚, 0.6㎚, 0.67㎚, 0.74㎚, 0.8㎚, 1.0㎚, 1.18㎚의 두께를 변화시키고, 그에 따른 자기장과 자화의 변화를 도시하였다. 이때, 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극은 도 3에 제시된 물질 및 두께를 이용하였다. 즉, 캐핑층으로 Ta를 이용하였다.
도 5(a) 내지 도 5(c) 및 도 6에 도시된 바와 같이 비자성층의 두께가 0.3㎚, 0.37㎚ 및 0.43㎚의 경우 교환 자기장은 각각 300[Oe], 1000[Oe] 및 1100[Oe] 정도이고, 자기 저항비는 각각 62.1%, 61.9% 및 60.6% 정도이다. 또한, 도 5(d) 내지 도 5(f) 및 도 6에 도시된 바와 같이 비자성층의 두께가 0.5㎚, 0.55㎚ 및 0.58㎚의 경우 교환 자기장은 각각 1200[Oe], 1300[Oe] 및 1500[Oe] 정도이고, 자기 저항비는 각각 63.0%, 63.5% 및 58.9% 정도이다. 그리고, 도 5(g) 내지 도 5(j) 및 도 6에 도시된 바와 같이 비자성층의 두께가 0.59㎚, 0.6㎚, 0.67㎚ 및 0.74㎚의 경우 교환 자기장은 각각 1600[Oe], 1800[Oe], 1700[Oe] 및 1300[Oe] 정도이고, 자기 저항비는 각각 60.9%, 73.5%, 71.7% 및 73.2% 정도이다. 그러나, 도 5(k) 및 도 6에 도시된 바와 같이 비자성층의 두께가 0.8㎚의 경우 교환 자기장은 300[Oe] 정도이고, 자기 저항비는 60.0% 정도이며, 도 5(l) 및 도 5(m)에 도시된 바와 같이 비자성층의 두께가 1.0㎚ 및 1.18㎚의 경우 교환 자기장은 측정되지 않고, 자기 저항비는 69.2% 및 68.2% 정도이다.
상기한 바와 같이 Ru 비자성층의 두께가 0.3㎚∼0.7㎚에서 교환 자기장은 1000[Oe] 이상이고, 특히 0.58㎚∼0.7㎚에서 교환 자기장은 1500[Oe] 이상이다. 또한, Ru 비자성층의 두께가 0.3㎚∼0.7㎚에서 자기 저항비는 60% 이상이고, 특히 0.7㎚∼0.7㎚에서 자기 저항비는 70% 이상이다.
한편, 본 발명의 기술적 사상은 상기 실시 예에 따라 구체적으로 기술되었으나, 상기 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지해야 한다. 또한, 본 발명의 기술분야에서 당업자는 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100 : 기판 110 : 하부 전극
120 : 고정층 130 : 터널링 배리어
140 : 자유층 150 : 캐핑층
160 : 합성 교환 반자성층 170 : 상부 전극
180 : 버퍼층

Claims (10)

  1. 기판 상에 하부 전극, 자기 터널 접합, 캐핑층, 합성 교환 반자성층 및 상부 전극의 적층물이 형성되고, 상기 합성 교환 반자성층은 제 1 자성층, 비자성층 및 제 2 자성층을 포함하며,
    상기 비자성층은 상기 적층물의 교환 자기장의 크기가 1000[Oe] 이상이 되도록 하는 두께로 형성된 메모리 소자.
  2. 청구항 1에 있어서, 상기 제 2 자성층은 상기 제 1 자성층보다 두껍게 형성된 메모리 소자.
  3. 청구항 1 또는 청구항 2에 있어서, 상기 제 1 및 제 2 자성층은 자성 물질과 비자성 물질이 복수회 반복 적층되며, 상기 제 2 자성층의 적층 회수가 상기 제 1 자성층보다 많은 메모리 소자.
  4. 청구항 1 또는 청구항 2에 있어서, 상기 비자성층은 Ru를 포함하며, 0.4㎚ 내지 0.7㎚의 두께로 형성된 메모리 소자.
  5. 청구항 4에 있어서, 상기 비자성층은 Ru를 포함하며, 0.6㎚ 내지 0.7㎚의 두께로 형성되며, 상기 교환 자기장이 1500[Oe] 이상인 메모리 소자.
  6. 청구항 4에 있어서, 상기 하부 전극은 다결정의 제 1 하부 전극과 비정질의 제 2 하부 전극이 적층 형성된 메모리 소자.
  7. 청구항 6에 있어서, 상기 다결정의 제 1 하부 전극의 결정 구조를 따라 상기 제 2 하부 전극 및 상기 자기 터널 접합이 비정질로 성장되는 메모리 소자.
  8. 청구항 4에 있어서, 상기 캐핑층은 Ta 및 Ti를 포함하는 메모리 소자
  9. 청구항 8에 있어서, 상기 캐핑층은 Ta를 포함하고, 상기 자기 터널 접합의 자기 저항비가 60% 이상이고, 면저항이 35Ω/㎛2 이하인 메모리 소자.
  10. 청구항 8에 있어서, 상기 캐핑층은 Ti를 포함하고, 상기 교환 자기장은 2000[Oe] 이상이고, 자기 저항비는 68% 이상이며, 면저항은 25Ω/㎛2 이하인 메모리 소자.
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