KR20150013405A - Display substrate, method for manufacturing the display substrate and display device having the display substrate - Google Patents

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Abstract

The present invention relates to a display substrate with an improved open ratio, a manufacturing method thereof, and a display device having the display substrate, wherein the display substrate comprises gate and data lines, pixel electrodes, storage lines, dual and coupling transistors, a voltage-drop electrodes, and first and second contact electrodes. The gate lines include first and second gate lines. The data lines cross the gate lines. The pixel electrodes include first and second pixel units. The storage lines overlap the first and second pixel units. The dual transistor is electrically connected to the first gate lines and the data lines, and includes first and second drain electrodes. The coupling transistor is electrically connected to the second gate lines. The voltage-drop electrodes are arranged on the storage lines and connected to connecting drain electrodes. The first contact electrode is electrically connected to the first pixel unit and connected to the first drain electrode and a connecting source electrode. The second contact electrode is electrically connected to the second pixel unit and connected to the second drain electrode. By using the present invention, the number of contact electrodes are reduced, thereby enhancing the open ratio.

Description

표시기판, 이의 제조방법 및 이를 갖는 표시장치{DISPLAY SUBSTRATE, METHOD FOR MANUFACTURING THE DISPLAY SUBSTRATE AND DISPLAY DEVICE HAVING THE DISPLAY SUBSTRATE}TECHNICAL FIELD [0001] The present invention relates to a display substrate, a method of manufacturing the same, and a display device having the display substrate.

본 발명은 표시기판, 이의 제조방법 및 이를 갖는 표시장치에 관한 것으로, 보다 상세하게는 시야각을 향상시킬 수 있는 표시기판, 이의 제조방법 및 이를 갖는 표시장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display substrate, a method of manufacturing the same, and a display device having the same, more particularly, to a display substrate capable of improving a viewing angle, a method of manufacturing the same, and a display device having the same.

일반적으로, 액정 표시장치는 단위화소 내에 형성된 화소전극을 갖는 제1 기판, 제1 기판과 대향하고 전면에 형성된 공통전극을 갖는 제2 기판, 및 상기 제1 및 제2 기판에 개재된 액정층을 포함한다. 상기 화소전극과 상기 공통전극 사이에 형성된 전기장은 상기 액정층의 액정들의 배열을 변경시켜 상기 액정층의 광투과율을 변경시키고, 그 결과 상기 액정 표시장치는 외부로 영상을 표시할 수 있다.
In general, a liquid crystal display device includes a first substrate having pixel electrodes formed in unit pixels, a second substrate facing the first substrate and having a common electrode formed on the front surface thereof, and a liquid crystal layer interposed between the first and second substrates . The electric field formed between the pixel electrode and the common electrode changes the arrangement of liquid crystals of the liquid crystal layer to change the light transmittance of the liquid crystal layer. As a result, the liquid crystal display device can display an image to the outside.

*상기 화소전극은 영상의 시야각을 향상시키기 위해 서로 이격된 서로 다른 레벨의 전압들이 인가되는 제1 및 제2 화소부들을 포함할 수 있다. 즉, 상기 제1 화소부는 제1 화소전압이 인가되고, 상기 제2 화소부는 상기 제1 화소전압보다 낮은 레벨의 제2 화소전압이 인가될 수 있다.The pixel electrodes may include first and second pixel units to which different voltages of different levels are applied to improve the viewing angle of an image. That is, a first pixel voltage may be applied to the first pixel unit, and a second pixel voltage may be applied to the second pixel unit, which is lower than the first pixel voltage.

한편, 하나의 데이터 배선을 통해 전송되는 데이터 전압을 이용하여 상기 제1 및 제2 화소전압들을 형성하기 위해, 상기 제1 기판은 상기 단위화소 내에 다수의 박막 트랜지스터들을 구비할 수 있다. 즉, 상기 제1 기판은 상기 제1 화소부와 전기적으로 연결된 제1 박막 트랜지스터, 상기 제2 화소부와 전기적으로 연결된 제2 박막 트랜지스터, 및 상기 데이터 전압을 승압 또는 감압하여 상기 제1 및 제2 화소부들 내에 각각 상기 제1 및 제2 화소전압들을 형성시키는 제3 박막 트랜지스터를 포함할 수 있다.Meanwhile, in order to form the first and second pixel voltages using a data voltage transmitted through one data line, the first substrate may include a plurality of thin film transistors in the unit pixel. That is, the first substrate includes a first thin film transistor electrically connected to the first pixel portion, a second thin film transistor electrically connected to the second pixel portion, and a second thin film transistor electrically connected to the first and second And a third thin film transistor for forming the first and second pixel voltages within the pixel portions, respectively.

일반적으로, 상기 제1 박막 트랜지스터의 드레인 전극은 상기 제1 화소부와 중첩되어 제1 콘택홀을 통해 상기 제1 화소부와 전기적으로 접촉하는 제1 콘택전극과 전기적으로 연결되고, 상기 제2 박막 트랜지스터의 드레인 전극은 상기 제2 화소부와 중첩되어 제2 콘택홀을 통해 상기 제2 화소부와 전기적으로 접촉하는 제2 콘택전극과 전기적으로 연결되며, 상기 제3 박막 트랜지스터의 소스 전극은 상기 제1 화소부와 중첩되어 제3 콘택홀을 통해 상기 제1 화소부와 전기적으로 접촉하는 제3 콘택전극과 전기적으로 연결된다.In general, a drain electrode of the first thin film transistor is electrically connected to a first contact electrode which overlaps with the first pixel portion and is in electrical contact with the first pixel portion through a first contact hole, Wherein a drain electrode of the transistor is electrically connected to a second contact electrode which overlaps with the second pixel portion and is in electrical contact with the second pixel portion through a second contact hole, And is electrically connected to a third contact electrode which is overlapped with one pixel portion and is in electrical contact with the first pixel portion through a third contact hole.

그러나, 상기 제1, 제2 및 제3 콘택전극들이 상기 제1 및 제2 화소부들과 중첩됨에 따라, 상기 액정 표시장치의 개구율이 감소될 수 있고, 그 결과 영상의 표시품질이 저하될 수 있다.However, as the first, second, and third contact electrodes are overlapped with the first and second pixel portions, the aperture ratio of the liquid crystal display device may be reduced, and as a result, the display quality of the image may be degraded .

따라서, 본 발명에서 해결하고자 하는 기술적 과제는 이러한 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 시야각을 향상시키는 동시에 개구율도 향상시킬 수 있는 표시기판을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made keeping in mind the above problems occurring in the prior art, and it is an object of the present invention to provide a display substrate capable of improving a viewing angle and an aperture ratio.

본 발명의 다른 목적은 상기 표시기판을 제조하기 위한 제조방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method for manufacturing the display substrate.

본 발명의 또 다른 목적은 상기 표시기판을 구비하는 표시장치를 제공하는 것이다.It is still another object of the present invention to provide a display device having the display substrate.

상기한 본 발명의 일 실시예에 의한 표시기판은 게이트 배선, 데이터 배선, 화소전극, 스토리지 배선, 듀얼 트랜지스터, 연결 트랜지스터, 전압하강 전극, 제1 콘택전극 및 제2 콘택전극을 포함한다.The display substrate according to an embodiment of the present invention includes a gate line, a data line, a pixel electrode, a storage line, a dual transistor, a connection transistor, a voltage drop electrode, a first contact electrode, and a second contact electrode.

상기 제1 게이트 배선은 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 포함한다. 상기 데이터 배선은 상기 제1 방향과 교차되는 제2 방향으로 형성된다. 상기 화소전극은 서로 이격된 제1 및 제2 화소부들을 포함한다. 상기 스토리지 배선은 상기 제1 및 제2 화소부들과 중첩된다. 상기 듀얼 트랜지스터는 상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는다. 상기 연결 트랜지스터는 상기 제2 게이트 라인과 전기적으로 연결된다. 상기 전압하강 전극은 상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된다. 상기 제1 콘택전극은 상기 제1 화소부와 중첩되어 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 연결된다. 상기 제2 콘택전극은 상기 제2 화소부와 중첩되어 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된다.The first gate wiring is formed in a first direction and includes first and second gate lines neighboring each other. And the data line is formed in a second direction intersecting with the first direction. The pixel electrodes include first and second pixel units spaced from each other. The storage line overlaps the first and second pixel units. The dual transistor is electrically connected to the first gate line and the data line, and has first and second drain electrodes. The connection transistor is electrically connected to the second gate line. The voltage lowering electrode is disposed on the storage wiring and is connected to the connection drain electrode of the connection transistor. The first contact electrode overlaps the first pixel unit and is electrically connected to the first pixel unit, and is connected to the first drain electrode of the dual transistor and the connection source electrode of the connection transistor. The second contact electrode overlaps with the second pixel portion and is electrically connected to the second pixel portion, and is connected to the second drain electrode of the dual transistor.

상기 게이트 배선, 상기 스토리지 배선, 상기 듀얼 트랜지스터의 게이트 전극 및 상기 연결 트랜지스터의 연결 게이트 전극은 동일한 게이트 금속층으로부터 패터닝되어 형성된 게이트 패턴들일 수 있다.The gate wiring, the storage wiring, the gate electrode of the dual transistor, and the connection gate electrode of the connection transistor may be gate patterns formed by patterning from the same gate metal layer.

상기 데이터 배선, 상기 듀얼 트랜지스터의 소스 전극과 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극과 연결 드레인 전극, 상기 전압하강 전극, 상기 제1 콘택전극 및 상기 제2 콘택전극은 동일한 데이터 금속층으로부터 패터닝되어 형성된 데이터 패턴들일 수 있다.The source electrode and the drain electrode of the dual transistor, the connection source electrode and the connection drain electrode of the connection transistor, the voltage drop electrode, the first contact electrode, and the second contact electrode are patterned and formed from the same data metal layer Data patterns.

상기 표시기판은 상기 게이트 패턴들 및 상기 데이터 패턴들 사이에 형성된 제1 절연막과, 상기 데이터 패턴들 및 상기 화소전극 사이에 형성된 제2 절연막을 더 포함할 수 있다. 상기 제2 절연막은 상기 제1 화소부를 상기 제1 콘택전극과 전기적으로 접촉시키는 제1 콘택홀과, 상기 제2 화소부를 상기 제2 콘택전극과 전기적으로 접촉시키는 제2 콘택홀을 포함할 수 있다.The display substrate may further include a first insulating layer formed between the gate patterns and the data patterns, and a second insulating layer formed between the data patterns and the pixel electrodes. The second insulating layer may include a first contact hole for electrically contacting the first pixel portion with the first contact electrode and a second contact hole for electrically contacting the second pixel portion with the second contact electrode .

상기 표시기판은 상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 더 포함할 수 있다. 상기 화소전극 및 상기 전압상승 전극은 동일한 투명 금속층으로부터 패터닝되어 형성된 투명 금속패턴들일 수 있다.The display substrate may further include a voltage rising electrode disposed on the voltage lowering electrode and electrically connected to the second pixel unit. The pixel electrode and the voltage rising electrode may be transparent metal patterns formed by patterning from the same transparent metal layer.

상기 제2 화소부는 상기 제1 화소부의 일부를 감싸는 형상을 가질 수 있다. 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제1 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 가질 수 있다.The second pixel unit may have a shape that wraps a part of the first pixel unit. The first and second pixel units may have a substantially symmetrical shape with respect to a center line passing through the center of the unit pixel along the first direction.

이와 다르게, 상기 제2 화소부는 상기 제1 화소부로부터 상기 제2 방향으로 이격되어 형성될 수 있다. 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제2 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 가질 수 있다. 상기 제1 및 제2 게이트 라인들은 상기 제1 화소부와 중첩될 수 있다.Alternatively, the second pixel portion may be spaced apart from the first pixel portion in the second direction. The first and second pixel units may have a substantially symmetrical shape with respect to a center line passing through the center of the unit pixel along the second direction. The first and second gate lines may overlap the first pixel portion.

상기 스토리지 배선은 상기 제1 및 제2 게이트 라인들 사이에 배치되어 상기 제1 화소부와 중첩되는 제1 스토리지 라인과, 상기 제1 게이트 라인의 상측에 배치되어 상기 제2 화소부와 중첩되는 제2 스토리지 라인을 포함할 수 있다. 상기 스토리지 배선은 상기 제1 게이트 라인의 하측에 배치되어 상기 제1 화소부와 중첩되고, 상기 전압하강 전극과 중첩되어 다운전압 커패시터를 형성하는 제3 스토리지 라인을 더 포함할 수 있다.The storage line may include a first storage line disposed between the first and second gate lines and overlapping the first pixel unit, a second storage line disposed above the first gate line and overlapping the second pixel unit, 2 storage lines. The storage line may further include a third storage line disposed below the first gate line and overlapped with the first pixel unit and overlapping the voltage lower electrode to form a down voltage capacitor.

상기한 본 발명의 일 실시예에 의한 표시기판의 제조방법으로, 우선, 제1 방향을 따라 연장된 서로 이웃하는 제1 및 제2 게이트 라인을 갖는 게이트 배선, 상기 게이트 배선과 이격된 스토리지 배선, 상기 제1 게이트 라인과 연결된 듀얼 트랜지스터의 게이트 전극 및 상기 제2 게이트 라인과 연결된 연결 트랜지스터의 연결 게이트 전극을 형성한다. 이어서, 상기 듀얼 트랜지스터의 액티브 패턴 및 상기 연결 트랜지스터의 연결 액티브 패턴을 형성한다. 이어서, 상기 제1 방향과 교차되는 제2 방향을 따라 연장된 데이터 배선, 상기 스토리지 배선의 상부에 배치된 전압하강 전극, 상기 데이터 배선과 연결된 상기 듀얼 트랜지스터의 소스 전극, 상기 듀얼 트랜지스터의 제1 및 제2 드레인 전극들, 상기 제1 드레인 전극과 연결된 제1 콘택전극, 상기 제2 드레인 전극과 연결된 제2 콘택전극, 상기 제1 콘택전극과 연결된 상기 연결 트랜지스터의 연결 소스 전극, 및 상기 전압하강 전극과 연결된 상기 연결 트랜지스터의 연결 드레인 전극을 형성한다. 이어서, 상기 제1 콘택전극과 중첩되어 상기 제1 콘택전극과 전기적으로 연결되는 제1 화소부, 및 상기 제1 화소부와 이격되고 상기 제2 콘택전극과 중첩되어 상기 제2 콘택전극과 전기적으로 연결되는 제2 화소부를 포함하고, 상기 스토리지 배선과 중첩되는 화소전극을 형성한다.In the method of manufacturing a display substrate according to an embodiment of the present invention, a gate wiring having first and second gate lines adjacent to each other extending along a first direction, a storage wiring spaced apart from the gate wiring, A gate electrode of a dual transistor connected to the first gate line, and a connection gate electrode of a connection transistor connected to the second gate line. Then, the active pattern of the dual transistor and the connection active pattern of the connection transistor are formed. A data line extending along a second direction intersecting the first direction; a voltage drop electrode disposed on the storage line; a source electrode of the dual transistor connected to the data line; A first contact electrode connected to the second drain electrode, a second contact electrode connected to the second drain electrode, a connection source electrode of the connection transistor connected to the first contact electrode, And a connection drain electrode of the connection transistor connected to the connection transistor. A first pixel portion overlapping the first contact electrode and electrically connected to the first contact electrode, and a second pixel portion overlapping the second contact electrode and electrically connected to the second contact electrode, And a pixel electrode overlapping with the storage wiring is formed.

상기 표시기판의 제조방법으로, 제1 및 제2 절연막들을 더 형성할 수 있다. 상기 제1 절연막은 상기 게이트 배선, 상기 스토리지 배선, 상기 게이트 전극 및 상기 연결 게이트 전극을 덮는다. 상기 제2 절연막은 상기 데이터 배선, 상기 전압하강 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전극들, 상기 제1 콘택전극, 상기 제2 콘택전극, 상기 연결 소스 전극, 및 상기 연결 드레인 전극을 덮는다.In the manufacturing method of the display substrate, the first and second insulating films may be further formed. The first insulating film covers the gate wiring, the storage wiring, the gate electrode, and the connection gate electrode. Wherein the second insulating film is formed on the data line, the voltage lowering electrode, the source electrode, the first and second drain electrodes, the first contact electrode, the second contact electrode, the connection source electrode, .

상기 제2 절연막을 형성하는 단계는 상기 제2 절연막의 일부를 제거하여, 상기 제1 화소부를 상기 제1 콘택전극과 접촉시키기 위한 제1 콘택홀 및 상기 제2 화소부를 상기 제2 콘택전극과 접촉시키기 위한 제2 콘택홀을 형성하는 단계를 포함할 수 있다.The forming of the second insulating layer may include removing a portion of the second insulating layer to form a first contact hole for contacting the first pixel portion with the first contact electrode and a second contact hole for contacting the second pixel portion with the second contact electrode And forming a second contact hole for forming the second contact hole.

상기 화소전극을 형성하는 단계는 상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 형성하는 단계를 포함할 수 있다.The forming of the pixel electrode may include forming a voltage rising electrode disposed on the voltage lowering electrode and electrically connected to the second pixel portion.

상기한 본 발명의 일 실시예에 의한 표시장치는 제1 기판, 상기 제1 기판과 대향하는 제2 기판, 및 상기 제1 및 제2 기판들 사이에 개재된 액정층을 포함한다.The display device according to an embodiment of the present invention includes a first substrate, a second substrate facing the first substrate, and a liquid crystal layer interposed between the first and second substrates.

상기 제1 기판은 게이트 배선, 데이터 배선, 화소전극, 스토리지 배선, 듀얼 트랜지스터, 연결 트랜지스터, 전압하강 전극, 제1 콘택전극 및 제2 콘택전극을 포함한다. 상기 제1 게이트 배선은 제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 포함한다. 상기 데이터 배선은 상기 제1 방향과 교차되는 제2 방향으로 형성된다. 상기 화소전극은 서로 이격된 제1 및 제2 화소부들을 포함한다. 상기 스토리지 배선은 상기 제1 및 제2 화소부들과 중첩된다. 상기 듀얼 트랜지스터는 상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는다. 상기 연결 트랜지스터는 상기 제2 게이트 라인과 전기적으로 연결된다. 상기 전압하강 전극은 상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결된다. 상기 제1 콘택전극은 상기 제1 화소부와 중첩되어 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 연결된다. 상기 제2 콘택전극은 상기 제2 화소부와 중첩되어 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된다.The first substrate includes a gate wiring, a data wiring, a pixel electrode, a storage wiring, a dual transistor, a connecting transistor, a voltage drop electrode, a first contact electrode, and a second contact electrode. The first gate wiring is formed in a first direction and includes first and second gate lines neighboring each other. And the data line is formed in a second direction intersecting with the first direction. The pixel electrodes include first and second pixel units spaced from each other. The storage line overlaps the first and second pixel units. The dual transistor is electrically connected to the first gate line and the data line, and has first and second drain electrodes. The connection transistor is electrically connected to the second gate line. The voltage lowering electrode is disposed on the storage wiring and is connected to the connection drain electrode of the connection transistor. The first contact electrode overlaps the first pixel unit and is electrically connected to the first pixel unit, and is connected to the first drain electrode of the dual transistor and the connection source electrode of the connection transistor. The second contact electrode overlaps with the second pixel portion and is electrically connected to the second pixel portion, and is connected to the second drain electrode of the dual transistor.

상기 제2 기판은 상기 제1 및 제2 화소부들을 각각 분할하여 복수의 도메인들을 형성하기 위한 도메인 분할홈을 갖는 공통전극을 포함할 수 있다. The second substrate may include a common electrode having a domain dividing groove for dividing the first and second pixel portions to form a plurality of domains.

본 발명에 따르면, 듀얼 트랜지스터의 제1 드레인 전극과 연결 트랜지스터의 연결 소스 전극이 동일한 제1 콘택전극과 전기적으로 연결됨에 따라, 연결 트랜지스터의 연결 드레인 전극이 전기적으로 연결되었던 종래의 콘택전극이 생략되어, 표시장치의 개구율이 보다 증가될 수 있다.According to the present invention, since the first drain electrode of the dual transistor and the connection source electrode of the connection transistor are electrically connected to the same first contact electrode, the conventional contact electrode in which the connection drain electrode of the connection transistor is electrically connected is omitted , The aperture ratio of the display device can be further increased.

도 1은 본 발명의 제1 실시예에 따른 표시장치 중 단위화소를 도시한 평면도이다.
도 2는 도 1의 I-I'선을 따라 절단한 단면도이다.
도 3은 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.
도 4는 도 3의 제1 및 제2 화소부들에서의 전압의 변화를 나타낸 그래프이다.
도 5는 본 발명의 제2 실시예에 의한 표시장치 중 제1 기판을 개념적으로 도시한 평면도이다.
도 6은 도 5의 제1 기판 중 단위화소를 확대해서 도시한 평면도이다.
도 7은 도 6의 단위화소 중 일부를 확대해서 도시한 평면도이다.
도 8은 도 7의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.1 is a plan view showing a unit pixel of a display device according to a first embodiment of the present invention.
2 is a cross-sectional view taken along line I-I 'of FIG.
FIG. 3 is a circuit diagram for explaining an electrical connection in FIG.
FIG. 4 is a graph showing changes in voltage in the first and second pixel units of FIG. 3. FIG.
5 is a plan view conceptually showing a first substrate of a display device according to a second embodiment of the present invention.
6 is an enlarged plan view of a unit pixel of the first substrate of FIG.
7 is an enlarged plan view showing a part of the unit pixels in Fig.
8 is a cross-sectional view taken along line II-II 'of FIG.

이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the drawings.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.The present invention is capable of various modifications and various forms, and specific embodiments are illustrated in the drawings and described in detail in the text. It should be understood, however, that the invention is not intended to be limited to the particular forms disclosed, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention.

각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.Like reference numerals are used for like elements in describing each drawing. In the accompanying drawings, the dimensions of the structures are enlarged to illustrate the present invention in order to clarify the present invention.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component. The singular expressions include plural expressions unless the context clearly dictates otherwise.

본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. In this application, the terms "comprises", "having", and the like are used to specify that a feature, a number, a step, an operation, an element, a part or a combination thereof is described in the specification, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
Also, unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the contextual meaning of the related art and are to be interpreted as either ideal or overly formal in the sense of the present application Do not.

<실시예 1>&Lt; Example 1 >

도 1은 본 발명의 제1 실시예에 따른 표시장치 중 단위화소를 도시한 평면도이고, 도 2는 도 1의 I-I'선을 따라 절단한 단면도이며, 도 3은 도 1에서 전기적인 연결관계를 설명하기 위한 회로도이다.1 is a cross-sectional view taken along the line I-I 'of FIG. 1, and FIG. 3 is a cross-sectional view taken along line I-I' of FIG. 1, Is a circuit diagram for explaining the relationship.

도 1 및 도 2를 참조하면, 본 실시예에 의한 표시장치는 제1 기판(100), 상기 제1 기판(100)에 대향하는 제2 기판(200), 및 상기 제1 및 제2 기판들(100, 200) 사이에 개재된 액정층(300)을 포함한다.1 and 2, a display device according to an exemplary embodiment of the present invention includes a first substrate 100, a second substrate 200 facing the first substrate 100, And a liquid crystal layer 300 interposed between the substrates 100 and 200.

우선, 상기 제1 기판(100)은 제1 투명기판(110), 게이트 배선들(GL), 스토리지 배선들(SL), 제1 절연막(120), 데이터 배선들(DL), 제2 절연막(130), 화소전극들(140), 듀얼 트랜지스터들(DTFT), 연결 트랜지스터들(CTFT), 전압하강 전극들(150), 전압상승 전극들(160), 제1 콘택전극들(10) 및 제2 콘택전극들(20)을 포함할 수 있다.First, the first substrate 100 includes a first transparent substrate 110, gate lines GL, storage lines SL, a first insulating layer 120, data lines DL, a second insulating layer The first contact electrodes 10 and the second contact electrodes 12 are formed on the first and second electrodes 120 and 130, the pixel electrodes 140, the dual transistors DTFT, the connection transistors CTFT, the voltage lowering electrodes 150, 2 contact electrodes 20, as shown in FIG.

상기 제1 투명기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영 및 합성수지로 이루어진다.The first transparent substrate 110 has a plate shape and is made of a transparent material, for example, glass, quartz, and synthetic resin.

상기 게이트 배선들(GL)은 상기 제1 투명기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다. 이때, 상기 게이트 배선(GL)들은 서로 이웃하는 제1 및 제2 게이트 라인들(GL1, GL2)을 포함한다. 즉, 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2)은 서로 평행하게 이웃한 위치에 형성된다.The gate lines GL are formed on the first transparent substrate 110 and extend along the first direction DI1. At this time, the gate lines GL include first and second gate lines GL1 and GL2 adjacent to each other. That is, the first gate line GL1 and the second gate line GL2 are formed at positions adjacent to each other in parallel with each other.

상기 스토리지 배선들(SL)은 상기 게이트 배선들(GL)과 동일하게 상기 제1 기판(110) 상에 형성된다. 상기 스토리지 배선(SL)들 각각은 상기 제1 게이트 라인(GL1) 및 상기 제2 게이트 라인(GL2) 사이에 형성된다.The storage lines SL are formed on the first substrate 110 in the same manner as the gate lines GL. Each of the storage lines SL is formed between the first gate line GL1 and the second gate line GL2.

상기 제1 절연막(120)은 상기 게이트 배선들(GL) 및 상기 스토리지 배선들(SL)을 덮도록 상기 제1 투명기판(110) 상에 형성된다. 상기 제1 절연막(120)은 일례로, 산화실리콘(SiOx) 및 질화 실리콘(SiNx) 등을 포함할 수 있다.The first insulating layer 120 is formed on the first transparent substrate 110 so as to cover the gate lines GL and the storage lines SL. The first insulating layer 120 may include, for example, silicon oxide (SiOx), silicon nitride (SiNx), or the like.

상기 데이터 배선들(DL)은 상기 제1 절연막(120) 상에 형성되며, 상기 제1 방향(DI1)과 교차되는 제2 방향(DI2)을 따라 연장된다. 이때, 상기 제1 및 제2 방향들(DI1, DI2)은 서로 직교할 수 있다.The data lines DL are formed on the first insulating layer 120 and extend along a second direction DI2 intersecting the first direction DI1. At this time, the first and second directions DI1 and DI2 may be orthogonal to each other.

상기 제1 및 제2 콘택전극들(20)은 상기 제1 절연막(120) 상에 형성되며, 단위화소들 내에 각각 형성된다. 상기 제1 및 제2 콘택전극들(10, 20)은 예를 들어, 평면상에서 보았을 때 정사각형 형상을 가질 수 있다.The first and second contact electrodes 20 are formed on the first insulating layer 120 and are formed in unit pixels, respectively. The first and second contact electrodes 10 and 20 may have a square shape when viewed in plan, for example.

상기 제2 절연막(130)은 상기 데이터 배선들(DL), 상기 제1 콘택전극들(10) 및 상기 제2 콘택전극들(20)을 덮도록 상기 제1 절연막(120) 상에 형성된다. 상기 제2 절연막(130)에는 상기 제1 콘택전극들(10) 각각의 상부에 제1 콘택홀(132)이 형성되고, 상기 제2 콘택전극들(20) 각각의 상부에 제2 콘택홀(134)이 형성된다. 여기서, 상기 제1 및 제2 콘택홀들(132, 134)은 예를 들어, 평면상에서 보았을 때 정사각형 형상을 가질 수 있다. 상기 제1 및 제2 콘택홀들(132, 134) 각각의 면적은 상기 제1 및 제2 콘택전극들(10, 20) 각각의 면적보다 작다.The second insulating layer 130 is formed on the first insulating layer 120 to cover the data lines DL, the first contact electrodes 10, and the second contact electrodes 20. A first contact hole 132 is formed on each of the first contact electrodes 10 in the second insulating layer 130 and a second contact hole 132 is formed in an upper portion of each of the second contact electrodes 20. 134 are formed. Here, the first and second contact holes 132 and 134 may have a square shape when viewed from a plane, for example. The area of each of the first and second contact holes 132 and 134 is smaller than the area of each of the first and second contact electrodes 10 and 20.

상기 제2 절연막(130)은 유기 절연막 또는 무기 절연막일 수 있다. 예를 들어, 상기 제2 절연막(130)이 상기 유기 절연막일 경우, 상기 제1 및 제2 콘택홀들(132, 134) 각각은 약 12㎛ X 12㎛의 사이즈를 갖고, 상기 제1 및 제2 콘택전극들(10, 20) 각각은 약 38㎛ X 38㎛의 사이즈를 가질 수 있다. 반면, 상기 제2 절연막(130)이 상기 무기 절연막일 경우, 상기 제1 및 제2 콘택홀들(132, 134) 각각은 약 6㎛ X 6㎛의 사이즈를 갖고, 상기 제1 및 제2 콘택전극들(10, 20) 각각은 약 18㎛ X 18㎛의 사이즈를 가질 수 있다.The second insulating layer 130 may be an organic insulating layer or an inorganic insulating layer. For example, when the second insulating layer 130 is the organic insulating layer, the first and second contact holes 132 and 134 each have a size of about 12 μm × 12 μm, Each of the two contact electrodes 10, 20 may have a size of about 38 占 퐉 X 38 占 퐉. On the other hand, when the second insulating layer 130 is the inorganic insulating layer, each of the first and second contact holes 132 and 134 has a size of about 6 μm × 6 μm, Each of the electrodes 10, 20 may have a size of about 18 占 퐉 X 18 占 퐉.

상기 화소전극들(140)은 상기 제2 절연막(130) 상에 상기 단위화소들 내에 각각 형성된다. 상기 화소전극들(140)은 투명한 도전성 물질, 일례로 산화주석인듐(Indium Tin Oxide, ITO), 산화아연인듐(Indium Zinc Oxide, IZO) 및 아몰퍼스 산화주석인듐(amorphous Indium Tin Oxide, a-ITO) 등으로 이루어진다.The pixel electrodes 140 are formed in the unit pixels on the second insulating layer 130. The pixel electrodes 140 may be formed of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), amorphous indium tin oxide (a-ITO) .

상기 화소전극들(140) 각각은 서로 이격된 제1 화소부(142) 및 제2 화소부(144)를 포함한다. 상기 제1 화소부(142)는 일례로, 상기 단위화소의 중앙부위에 형성되고, 상기 단위화소의 중심을 제1 방향으로 지나는 가상의 중앙선을 기준으로 대칭형상을 가질 수 있다. 상기 제2 화소부(144)는 상기 제1 화소부(142)를 감싸도록 상기 제1 화소부(142)의 외곽에 형성되고, 일례로 상기 중앙선을 기준으로 대칭형상을 가질 수 있다.Each of the pixel electrodes 140 includes a first pixel portion 142 and a second pixel portion 144 which are spaced apart from each other. The first pixel portion 142 may be formed at a central portion of the unit pixel and may have a symmetrical shape with respect to a virtual center line passing through the center of the unit pixel in the first direction. The second pixel portion 144 may be formed on the outer periphery of the first pixel portion 142 to surround the first pixel portion 142, and may have a symmetrical shape with respect to the center line as an example.

상기 제1 화소부(142)는 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 접촉된다. 상기 제2 화소부(144)는 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 접촉된다. 여기서, 상기 제1 및 제2 콘택전극들(10, 20)은 상기 중앙선을 기준으로 상측에 형성될 수 있다. 이와 다르게, 상기 제1 콘택전극(10)은 상기 중앙선을 기준으로 하측에 형성될 수도 있다.The first pixel portion 142 is in electrical contact with the first contact electrode 10 through the first contact hole 132. The second pixel portion 144 is in electrical contact with the second contact electrode 20 through the second contact hole 134. Here, the first and second contact electrodes 10 and 20 may be formed on the upper side with respect to the center line. Alternatively, the first contact electrode 10 may be formed on the lower side with respect to the center line.

상기 제1 및 제2 화소부들(142, 144)은 상기 스토리지 배선(SL)과 중첩되도록 상기 제2 절연막(130) 상에 형성된다. 상기 스토리지 배선(SL)은 상기 제1 및 제2 화소부들(142, 144) 각각의 단부와 중첩될 수 있다.The first and second pixel portions 142 and 144 are formed on the second insulating layer 130 to overlap with the storage line SL. The storage line SL may overlap the ends of the first and second pixel units 142 and 144, respectively.

이어서, 상기 제2 기판(200)은 제2 투명기판(210), 컬러필터들(220), 차광부(230), 평탄화막(240) 및 공통전극(250)을 포함할 수 있다.The second substrate 200 may include a second transparent substrate 210, color filters 220, a light shield 230, a planarization layer 240, and a common electrode 250.

상기 제2 투명기판(210)은 상기 제1 기판(100)과 마주보도록 배치된다. 상기 제2 투명기판(210)은 플레이트 형상을 갖고, 예를 들어 유리, 석영 또는 합성수지 등으로 이루어질 수 있다.The second transparent substrate 210 is disposed to face the first substrate 100. The second transparent substrate 210 has a plate shape, and may be made of glass, quartz, synthetic resin, or the like.

상기 컬러필터들(220)은 상기 화소전극들(140)과 대응되도록 상기 제2 투명기판(210) 상에 형성된다. 상기 컬러필터들(220)은 적색 컬러필터, 녹색 컬러필터, 및 녹색 컬러필터를 포함할 수 있다.The color filters 220 are formed on the second transparent substrate 210 to correspond to the pixel electrodes 140. The color filters 220 may include a red color filter, a green color filter, and a green color filter.

상기 차광부(230)는 상기 컬러필터들(220) 사이에 배치되어 광을 차단한다. 예를 들어, 상기 차광부(230)는 상기 게이트 배선들(GL), 상기 데이터 배선들(DL), 상기 박막 트랜지스터들(TFT)을 커버할 수 있다.The light blocking portion 230 is disposed between the color filters 220 to block light. For example, the light-shielding portion 230 may cover the gate lines GL, the data lines DL, and the TFTs.

상기 평탄화막(240)은 상기 컬러필터들(220) 및 상기 차광막(230) 상에 형성되어, 표면을 평탄화시킬 수 있다. The planarization layer 240 may be formed on the color filters 220 and the light-shielding layer 230 to planarize the surface.

상기 공통전극(250)은 상기 평탄화막(240) 상에 형성된다. 상기 공통전극(250)은 상기 화소전극(140)과 동일하게 투명한 도전성 물질로 이루어진다. 상기 공통전극(250)은 상기 제1 및 제2 화소부들(142, 144) 각각을 복수의 도메인들로 분할시키는 도메인 분할홈(252)을 포함한다. 일례로, 상기 도메인 분할홈(252)은 상기 제1 및 제2 화소부들(142, 144)과 대응되게 실질적으로 V-자 형상을 가질 수 있다.The common electrode 250 is formed on the planarization layer 240. The common electrode 250 is made of a transparent conductive material in the same manner as the pixel electrode 140. The common electrode 250 includes a domain dividing groove 252 for dividing each of the first and second pixel units 142 and 144 into a plurality of domains. For example, the domain dividing groove 252 may have a substantially V-shape corresponding to the first and second pixel units 142 and 144.

이하, 상기 제1 기판(100) 중 상기 듀얼 트랜지스터들(DTFT), 상기 연결 트랜지스터들(CTFT), 상기 전압하강 전극들(150) 및 상기 전압상승 전극들(160)에 대하여 자세하게 설명하고자 한다.Hereinafter, the dual transistors DTFT, the connection transistors CTFT, the voltage lowering electrodes 150 and the voltage rising electrodes 160 of the first substrate 100 will be described in detail.

상기 듀얼 트랜지스터들(DTFT) 각각은 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한다.Each of the dual transistors DTFT includes a gate electrode GE, an active pattern AP, a source electrode SE, a first drain electrode DE1 and a second drain electrode DE2.

상기 게이트 전극(GE)은 상기 제1 게이트 라인(GL1)의 일부분일 수 있다. 상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 액티브 패턴(AP)은 상기 제1 방향(DI1)을 따라 연장될 수 있다. 상기 소스 전극(SE)은 상기 데이터 배선(DL)으로부터 분기되어 상기 액티브 패턴(AP)의 일부와 중첩된다. 상기 소스 전극(SE)은 2개의 U-자가 연결된 형상을 가질 수 있다.The gate electrode GE may be a part of the first gate line GL1. The active pattern AP is formed on the first insulating layer 120 to overlap with the gate electrode GE. The active pattern AP may extend along the first direction DI1. The source electrode SE is branched from the data line DL and overlaps with a part of the active pattern AP. The source electrode SE may have two U-shaped connected shapes.

상기 제1 드레인 전극(DE1) 및 상기 제2 드레인 전극(DE2)은 서로 이격되도록 상기 제1 절연막(120) 상에 형성되고, 상기 소스 전극(SE)으로부터 이격되어 형성되며, 상기 액티브 패턴(AP)의 일부와 중첩된다.The first drain electrode DE1 and the second drain electrode DE2 are formed on the first insulating layer 120 so as to be spaced apart from each other and spaced apart from the source electrode SE, ).

상기 제1 드레인 전극(DE1)은 상기 소스 전극(SE)의 2개의 U-자 형상들 중 어느 하나 사이에 형성되고, 상기 제2 방향(DI2)으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 그로 인해, 상기 제1 드레인 전극(DE1)은 상기 제1 화소부(142)와 전기적으로 연결된다.The first drain electrode DE1 is formed between any one of two U-shapes of the source electrode SE and extends in the second direction DI2 to form the first contact electrode 10, Respectively. Therefore, the first drain electrode DE1 is electrically connected to the first pixel portion 142.

상기 제2 드레인 전극(DE2)은 상기 소스 전극(SE)의 2개의 U-자 형상들 중 다른 하나 사이에 형성되고, 상기 제2 방향(DI2)으로 길게 연장되어 상기 제2 콘택전극(20)과 전기적으로 연결된다.The second drain electrode DE2 is formed between the other one of the two U-shapes of the source electrode SE and is extended in the second direction DI2 to form the second contact electrode 20, Respectively.

이어서, 상기 연결 트랜지스터들(CTFT) 각각은 연결 게이트 전극(CG), 연결 액티브 패턴(CA), 연결 소스 전극(CS) 및 연결 드레인 전극(CD)을 포함한다.Each of the connection transistors CTFT includes a connection gate electrode CG, a connection active pattern CA, a connection source electrode CS, and a connection drain electrode CD.

상기 연결 게이트 전극(CG)은 상기 제2 게이트 라인(GL2)의 일부분일 수 있다. 상기 연결 액티브 패턴(CA)은 상기 연결 게이트 전극(CG)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 연결 액티브 패턴(CA)은 상기 제1 방향(DI1)을 따라 연장될 수 있다.The connection gate electrode CG may be a part of the second gate line GL2. The connection active pattern CA is formed on the first insulating layer 120 so as to overlap with the connection gate electrode CG. The connection active pattern CA may extend along the first direction DI1.

상기 연결 소스 전극(CS)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되고, 상기 제1 화소부(142) 측으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 그 결과, 상기 연결 소스 전극(CS)은 상기 제1 화소부(142)와 전기적으로 연결된다.The connection source electrode CS is formed on the first insulating layer 120 and overlaps with a part of the connection active pattern CA and extends toward the first pixel portion 142, 10, respectively. As a result, the connection source electrode CS is electrically connected to the first pixel portion 142.

상기 연결 드레인 전극(CD)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되며, 성가 연결 소스 전극(CS)과 이격되어 배치된다.The connection drain electrode CD is formed on the first insulating layer 120 and overlaps with a part of the connection active pattern CA and is disposed apart from the connection source electrode CS.

상기 전압하강 전극들(150)은 상기 스토리지 배선(SL)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 전압하강 전극들(150) 각각은 상기 연결 드레인 전극(CD)과 전기적으로 연결된다.The voltage lowering electrodes 150 are formed on the first insulating layer 120 so as to overlap with the storage line SL. Each of the voltage lowering electrodes 150 is electrically connected to the connection drain electrode CD.

상기 전압상승 전극들(160)은 상기 제2 절연막(130) 상에 형성되고, 상기 제2 화소부(144)로부터 돌출되어, 상기 전압하강 전극들(150)과 중첩된다. 상기 전압상승 전극들(160)은 상기 화소전극(140)과 동일하게 투명한 도전성 물질로 이루어질 수 있다.The voltage rising electrodes 160 are formed on the second insulating layer 130 and protrude from the second pixel portion 144 to overlap with the voltage falling electrodes 150. The voltage raising electrodes 160 may be formed of a transparent conductive material in the same manner as the pixel electrodes 140.

여기서, 상기 스토리지 배선(SL) 및 상기 전압하강 전극(150)에 의해 다운전압 커패시터(C_down)가 정의되고, 상기 전압하강 전극(150) 및 상기 전압상승 전극(160)에 의해 업전압 커패시터(C_up)가 정의된다.A down voltage capacitor C_down is defined by the storage line SL and the voltage lowering electrode 150 and the up voltage capacitor C_up is defined by the voltage lowering electrode 150 and the voltage rising electrode 160. [ ) Is defined.

이하, 도 3을 참조하여 도 1의 단위화소의 전기적인 연결관계를 간단하게 설명하겠다.Hereinafter, the electrical connection relationship of the unit pixel of FIG. 1 will be briefly described with reference to FIG.

상기 게이트 배선(GL)은 상기 제1 방향(DI1)을 따라 형성되고, 서로 이웃하는 상기 제1 및 제2 게이트 라인들(GL1, GL2)을 포함한다. 상기 데이터 배선(DL)은 상기 제2 방향(DI2)을 따라 형성된다.The gate line GL is formed along the first direction DI1 and includes the first and second gate lines GL1 and GL2 adjacent to each other. The data line DL is formed along the second direction DI2.

상기 듀얼 트랜지스터(DTFT)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 전기적으로 연결된다. 상기 듀얼 트랜지스터(DTFT)의 소스 전극은 상기 데이터 배선(DL)과 전기적으로 연결된다.A gate electrode of the dual transistor DTFT is electrically connected to the first gate line GL1. A source electrode of the dual transistor DTFT is electrically connected to the data line DL.

상기 듀얼 트랜지스터(DTFT)의 제1 드레인 전극(DE1)은 로우 액정 커패시터(L_clc)의 제1 전극, 로우 스토리지 커패시터(L_cst)의 제1 전극, 및 상기 연결 트랜지스터(CTFT)의 연결 소스 전극과 전기적으로 연결된다.The first drain electrode DE1 of the dual transistor DTFT is electrically connected to the first electrode of the row liquid crystal capacitor L_clc, the first electrode of the row storage capacitor L_cst, and the connection source electrode of the connection transistor CTFT Lt; / RTI &gt;

상기 듀얼 트랜지스터(DTFT)의 제2 드레인 전극(DE2)은 하이 액정 커패시터(H_clc)의 제1 전극, 하이 스토리지 커패시터(H_cst)의 제1 전극, 및 상기 업전압 커패시터(C_up)의 제1 전극과 전기적으로 연결된다.The second drain electrode DE2 of the dual transistor DTFT is connected to the first electrode of the high liquid crystal capacitor H_clc, the first electrode of the high storage capacitor H_cst and the first electrode of the up voltage capacitor C_up And is electrically connected.

상기 연결 트랜지스터(CTFT)의 연결 게이트 전극은 상기 제2 게이트 라인(GL2)과 전기적으로 연결되고, 상기 연결 트랜지스터(CTFT)의 연결 드레인 전극은 상기 업전압 커패시터(C_up)의 제2 전극 및 상기 다운전압 커패시터(C_down)의 제1 전극과 전기적으로 연결된다.The connection gate electrode of the connection transistor CTFT is electrically connected to the second gate line GL2 and the connection drain electrode of the connection transistor CTFT is connected to the second electrode of the up voltage capacitor C_up, And is electrically connected to the first electrode of the voltage capacitor C_down.

여기서, 상기 로우 액정 커패시터(L_clc)의 제1 전극 및 상기 로우 스토리지 커패시터(L_cst)의 제1 전극은 상기 제1 화소부(142)이고, 상기 로우 액정 커패시터(L_clc)의 제2 전극은 상기 공통전극(250)이며, 상기 로우 스토리지 커패시터(L_cst)의 제2 전극은 상기 스토리지 배선(SL)이다.Here, the first electrode of the row liquid crystal capacitor L_clc and the first electrode of the row storage capacitor L_cst are the first pixel portion 142, and the second electrode of the row liquid crystal capacitor L_clc is the common electrode Electrode 250, and the second electrode of the row storage capacitor L_cst is the storage line SL.

또한, 상기 하이 액정 커패시터(H_clc)의 제1 전극 및 상기 하이 스토리지 커패시터(H_cst)의 제1 전극은 상기 제2 화소부(144)이고, 상기 하이 액정 커패시터(H_clc)의 제2 전극은 상기 공통전극(50)이며, 상기 하이 스토리지 커패시터(H_cst)의 제2 전극은 상기 스토리지 배선(SL)이다.The first electrode of the high liquid crystal capacitor H_clc and the first electrode of the high storage capacitor H_cst are the second pixel portion 144 and the second electrode of the high liquid crystal capacitor H_clc is the common electrode of the common Electrode 50, and the second electrode of the high storage capacitor H_cst is the storage line SL.

또한, 상기 업전압 커패시터(C_up)의 제1 전극은 상기 전압상승 전극(160)이고, 상기 업전압 커패시터(C_up)의 제2 전극 및 상기 다운전압 커패시터(C_down)의 제1 전극은 상기 전압하강 전극(150)이며, 상기 다운전압 커패시터(C_down)의 제2 전극은 상기 스토리지 배선(SL)이다.The first electrode of the up voltage capacitor C_up is the voltage rising electrode 160 and the first electrode of the up voltage capacitor C_up and the first electrode of the down voltage capacitor C_ Electrode 150, and the second electrode of the down voltage capacitor C_down is the storage line SL.

한편, 상기 공통전극(50)에는 공통전압(Vcom)이 인가되고, 상기 스토리지 배선(SL)에는 스토리지 기준전압(Vst)이 인가된다.A common voltage Vcom is applied to the common electrode 50 and a storage reference voltage Vst is applied to the storage line SL.

도 4는 도 3의 제1 및 제2 화소부들에서의 전압의 변화를 나타낸 그래프이다. 여기서, 상기 제1 화소부(142)에 충전되는 전압을 제1 화소전압(V1)이라 하고, 상기 제2 화소부(144)에 충전되는 전압을 제2 화소전압(V2)이라 하며, 상기 제1 게이트 라인(GL1)에 인가되는 신호를 제1 게이트 신호(GS1)이라 하고, 상기 제2 게이트 라인(GL2)에 인가되는 신호를 제2 게이트 신호(GS2)이라고 정의한다.FIG. 4 is a graph showing changes in voltage in the first and second pixel units of FIG. 3. FIG. Here, the voltage charged in the first pixel portion 142 is referred to as a first pixel voltage V1, the voltage charged in the second pixel portion 144 is referred to as a second pixel voltage V2, A signal applied to one gate line GL1 is referred to as a first gate signal GS1 and a signal applied to the second gate line GL2 is defined as a second gate signal GS2.

도 4를 참조하면, 상기 제1 게이트 신호(GS1)가 상기 제1 게이트 라인(GL1)에 인가되면, 상기 제1 화소전압(V1) 및 상기 제2 화소전압(V2)은 상기 데이터 배선(DL)을 통해 인가되는 데이터 전압과 동일해지도록 서서히 증가한다.Referring to FIG. 4, when the first gate signal GS1 is applied to the first gate line GL1, the first pixel voltage V1 and the second pixel voltage V2 are applied to the data lines DL Lt; RTI ID = 0.0 &gt; 1 &lt; / RTI &gt;

이어서, 상기 제2 게이트 신호(GS2)가 상기 제2 게이트 라인(GL2)에 인가되면, 상기 제1 화소전압(V1)은 상기 데이터 전압보다 낮게 감소하고, 상기 제2 화소전압(V2)은 상기 데이터 전압보다 높게 증가할 수 있다. 그 결과, 상기 제2 화소전압(V2)은 상기 제1 화소전압(V1)보다 높은 레벨의 전압을 가질 수 있다.Then, when the second gate signal GS2 is applied to the second gate line GL2, the first pixel voltage V1 is lower than the data voltage, and the second pixel voltage V2 is lowered Can be increased to be higher than the data voltage. As a result, the second pixel voltage V2 may have a voltage higher than the first pixel voltage V1.

한편, 본 실시예에서, 상기 제1 기판(100)은 상기 업전압 커패시터(C_up)를 형성하는 상기 전압상승 전극(160)을 포함하고 있는 것으로 설명하였으나, 이와 다르게 상기 전압상승 전극(160)은 생략될 수 있다. 즉, 도 3에서의 상기 업전압 커패시터(C_up)는 생략될 수 있다.In the present embodiment, the first substrate 100 includes the voltage raising electrode 160 forming the up-voltage capacitor C_up. Alternatively, the voltage raising electrode 160 may include the voltage raising electrode 160, Can be omitted. That is, the up-voltage capacitor C_up in Fig. 3 may be omitted.

상기 업전압 커패시터(C_up)는 생략될 경우, 상기 제1 및 제2 게이트 신호들(GS1, GS2)이 상기 제1 및 제2 게이트 라인들(GL1, GL2)에 연속적으로 인가된 후에, 상기 제1 화소전압(V1)은 상기 데이터 전압보다 낮게 하강하고, 상기 제2 화소전압(V2)은 상기 데이터 전압을 유지할 수 있다. 그 결과, 상기 제2 화소전압(V2)은 상기 제1 화소전압(V1)보다 높은 레벨의 전압을 가질 수 있다.When the up voltage capacitor C_up is omitted, after the first and second gate signals GS1 and GS2 are successively applied to the first and second gate lines GL1 and GL2, The one pixel voltage V1 may drop below the data voltage and the second pixel voltage V2 may sustain the data voltage. As a result, the second pixel voltage V2 may have a voltage higher than the first pixel voltage V1.

이하, 도 1 및 도 2를 통해 설명한 상기 제1 기판의 제조방법에 대하여 설명하고자 한다.Hereinafter, a method of manufacturing the first substrate described with reference to FIGS. 1 and 2 will be described.

도 1 및 도 2를 다시 참조하여 상기 제1 기판(100)의 제조방법을 설명하면, 우선, 상기 제1 투명기판(110) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 상기 게이트 배선들(GL), 상기 스토리지 배선들(SL), 상기 듀얼 트랜지스터들(DTFT)의 게이트 전극들(GE), 및 상기 연결 트랜지스터들(CTFT)의 연결 게이트 전극들(CG)을 형성한다.Referring to FIGS. 1 and 2 again, a method of manufacturing the first substrate 100 will be described. First, a gate metal layer is formed on the first transparent substrate 110, the gate metal layer is patterned, The gate lines GL of the storage transistors GL, the storage lines SL, the gate electrodes GE of the dual transistors DTFT and the connection gate electrodes CG of the connection transistors CTFT.

이어서, 상기 게이트 금속층으로부터 형성된 게이트 패턴들을 덮도록 상기 제1 투명기판(110) 상에 상기 제1 절연막(120)을 형성한다.Next, the first insulating layer 120 is formed on the first transparent substrate 110 so as to cover the gate patterns formed from the gate metal layer.

이어서, 상기 제1 절연막(120) 상에 액티브층을 형성하고, 상기 액티브층을 패터닝하여, 상기 듀얼 트랜지스터들(DTFT)의 액티브 패턴들(AP) 및 상기 연결 트랜지스터들(CTFT)의 연결 액티브 패턴들(CA)을 형성한다.Subsequently, an active layer is formed on the first insulating layer 120, and the active layer is patterned to form active patterns AP of the dual transistors DTFT and a connection active pattern of the connection transistors CTFT. (CA).

이어서, 상기 액티브 패턴들(AP) 및 상기 연결 액티브 패턴들(CA)을 덮도록 상기 제1 절연막(120) 상에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여, 상기 데이터 배선들(DL), 상기 듀얼 트랜지스터들(DTFT)의 소스 전극들(SE)과 제1 및 제2 드레인 전극들(DE1, DE2), 상기 연결 트랜지스터들(CTFT)의 연결 소스 전극들(CS)과 연결 드레인 전극들(CD), 상기 전압하강 전극들(150), 상기 제1 콘택전극들(10) 및 상기 제2 콘택전극들(20)을 형성한다.Then, a data metal layer is formed on the first insulating layer 120 so as to cover the active patterns AP and the connection active patterns CA, and the data metal layer is patterned to form the data lines DL. The source electrodes SE and the first and second drain electrodes DE1 and DE2 of the dual transistors DTFT and the connection source electrodes CS and the connection drain electrodes of the connection transistors CTFT, (CD), the voltage lowering electrodes 150, the first contact electrodes 10, and the second contact electrodes 20.

본 실시예에서, 상기 액티브층을 패터닝한 후에 상기 데이터 금속층을 형성하고, 이어서 상기 데이터 금속층을 패터닝하는 것을 설명하였으나, 이와 다르게 상기 액티브층 및 상기 데이트 금속층을 연이어서 형성한 후, 상기 액티브층 및 상기 데이터 금속층을 동일 마스크를 이용하여 패터닝할 수도 있다.In the present embodiment, the data metal layer is formed after patterning the active layer, and then the data metal layer is patterned. Alternatively, after the active layer and the data metal layer are sequentially formed, The data metal layer may be patterned using the same mask.

이어서, 상기 데이터 금속층으로부터 형성된 데이터 패턴들을 덮도록 상기 제1 절연막(120) 상에 상기 제2 절연막(130)을 형성하고, 상기 제2 절연막(130)의 일부를 제거하여 상기 제1 및 제2 콘택홀들(132, 134)을 형성한다.Next, the second insulating layer 130 is formed on the first insulating layer 120 to cover data patterns formed from the data metal layer, and a part of the second insulating layer 130 is removed to form the first and second Contact holes 132 and 134 are formed.

이어서, 상기 제2 절연막(130) 상에 투명 금속층을 형성하고, 상기 투명 금소층을 패터닝하여 투명 금속패턴들을 형성한다. 여기서, 상기 투명 금속패턴들은 상기 화소전극들(140) 및 상기 전압상승 전극들(160)을 포함한다. 상기 화소전극들(140) 각각은 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 연결되는 상기 제1 화소부(142), 및 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 연결되는 상기 제2 화소부(144)를 포함한다. 한편, 본 실시예에서, 상기 전압상승 전극들(160)은 형성되지 않을 수도 있다.
Next, a transparent metal layer is formed on the second insulating layer 130, and the transparent metal layer is patterned to form transparent metal patterns. Here, the transparent metal patterns include the pixel electrodes 140 and the voltage rising electrodes 160. Each of the pixel electrodes 140 includes the first pixel portion 142 electrically connected to the first contact electrode 10 through the first contact hole 132 and the second pixel portion 142 electrically connected to the second contact hole 134 through the first contact hole 132. [ And the second pixel portion 144 electrically connected to the second contact electrode 20 through the second contact portion. Meanwhile, in the present embodiment, the voltage raising electrodes 160 may not be formed.

<실시예 2> &Lt; Example 2 >

도 5는 본 발명의 제2 실시예에 의한 표시장치 중 제1 기판을 개념적으로 도시한 평면도이다.5 is a plan view conceptually showing a first substrate of a display device according to a second embodiment of the present invention.

도 5를 참조하면, 본 실시예에 의한 표시장치는 제1 기판(100), 상기 제1 기판(100)과 대향하는 제2 기판(200), 및 상기 제1 및 제2 기판들(100, 200) 사이에 개재된 액정층(300)을 포함한다.5, a display device according to an embodiment of the present invention includes a first substrate 100, a second substrate 200 facing the first substrate 100, and first and second substrates 100, And a liquid crystal layer 300 interposed between the first and second substrates 200 and 200.

상기 제1 기판(100)은 제1 방향(DI1)을 따라 형성된 게이트 배선들(GL), 상기 제1 방향(DI1)과 교차하는 제2 방향(DI2)을 따라 형성된 데이터 배선들(DL), 및 상기 게이트 및 데이터 배선들(GL, DL)에 의해 제어되는 화소전극들(140)을 포함한다. 여기서, 상기 화소전극들(140)은 매트릭스 형태로 배치된 단위화소들 내에 각각 배치된다. 상기 화소전극들(140)의 개수는 예를 들어, 4096 X 2160 개 또는 3840 X 2160 개일 수 있다. The first substrate 100 includes gate wirings GL formed along a first direction DI1, data wirings DL formed along a second direction DI2 intersecting the first direction DI1, And pixel electrodes 140 controlled by the gate and data lines GL and DL. Here, the pixel electrodes 140 are disposed in unit pixels arranged in a matrix. The number of the pixel electrodes 140 may be, for example, 4096 X 2160 or 3840 X 2160.

상기 게이트 배선들(GL) 각각은 서로 이웃하게 배치되어 제1 및 제2 게이트 신호들을 각각 전송하는 제1 및 제2 게이트 라인들(GL1, GL2)을 포함할 수 있다. 상기 제1 게이트 라인(GL1)은 서로 이웃하게 배치된 제1 상측 라인(GL1-a) 및 제1 하측 라인(GL1-b)을 포함할 수 있고, 상기 제2 게이트 라인(GL2)은 서로 이웃하게 배치된 제2 상측 라인(GL2-a) 및 제2 하측 라인(GL2-b)을 포함할 수 있다. 즉, 상기 제1 상측 라인(GL1-a), 상기 제1 하측 라인(GL1-b), 상기 제2 상측 라인(GL2-a) 및 상기 제2 하측 라인(GL2-b)은 상기 화소전극들(140)의 4개의 행들과 대응되게 상기 제2 방향을 따라 병렬로 배치된다.Each of the gate wirings GL may include first and second gate lines GL1 and GL2 disposed adjacent to each other to transmit the first and second gate signals, respectively. The first gate line GL1 may include a first upper line GL1-a and a first lower line GL1-b disposed adjacent to each other, and the second gate line GL2 may include a first upper line GL1- A second upper line GL2-a and a second lower line GL2-b. That is, the first upper line GL1-a, the first lower line GL1-b, the second upper line GL2-a, and the second lower line GL2- Are arranged in parallel along the second direction so as to correspond to the four rows of the first electrode 140.

상기 데이터 배선들(DL)은 상기 화소전극들(140)의 각 열의 양측에 형성될 수 있다. 예를 들어, 첫 번째 데이터 배선은 제1 열의 화소전극들의 좌측에 배치되어, 상기 제1 열의 화소전극들 중 홀수 번째 전극들에 데이터 전압들을 제공하고, 두 번째 데이터 배선은 상기 제1 열의 화소전극들의 우측에 배치되어, 상기 제1 열의 화소전극들 중 짝수 번째 전극들에 데이터 전압들을 제공한다. 또한, 세 번째 데이터 배선은 제2 열의 화소전극들의 좌측에 배치되어, 상기 제2 열의 화소전극들 중 짝수 번째 전극들에 데이터 전압들을 제공하고, 네 번째 데이터 배선은 상기 제2 열의 화소전극들의 우측에 배치되어, 상기 제2 열의 화소전극들 중 홀수 번째 전극들에 데이터 전압들을 제공한다.The data lines DL may be formed on both sides of each column of the pixel electrodes 140. For example, the first data line may be disposed on the left side of the pixel electrodes of the first column to provide data voltages to the odd-numbered electrodes of the pixel electrodes of the first column, And provides data voltages to the even-numbered electrodes among the pixel electrodes of the first column. The third data line is disposed on the left side of the pixel electrodes of the second column to provide data voltages to even-numbered electrodes of the pixel electrodes of the second column, and the fourth data line is provided to the right of the pixel electrodes of the second column And provides data voltages to odd-numbered electrodes among the pixel electrodes of the second row.

상기 데이터 배선들(DL)로 인가되는 데이터 전압들이 상기 제1 방향(DI1)을 따라 서로 다른 극성을 번갈아가며 갖고, 각 프레임마다 극성이 반전될 경우, 상기 화소전극들(140)은 각 프레임마다 도트 반전을 이룰 수 있다.
When the data voltages applied to the data lines DL alternate with each other in the first direction DI1 and the polarity is inverted for each frame, Dot inversion can be achieved.

*상기 제2 게이트 라인(GL2)은 상기 제1 상측 라인(GL1-a)과 이웃하게 배치된 상측 전압하강 라인(GL2-c), 및 상기 제1 하측 라인(GL1-b)과 이웃하게 배치된 하측 전압하강 라인(GL2-d)을 포함할 수 있다. 즉, 상기 상측 전압하강 라인(GL2-c)은 상기 제1 상측 라인(GL1-a)과 이웃하게 배치되어 제1 행의 화소전극들로 상기 제2 게이트 신호를 전송하고, 상기 하측 전압하강 라인(GL2-d)은 상기 제1 하측 라인(GL1-b)과 이웃하게 배치되어 제2 행의 화소전극들로 상기 제2 게이트 신호를 전송할 수 있다.The second gate line GL2 includes an upper voltage drop line GL2-c disposed adjacent to the first upper line GL1-a and a second voltage lowering line GL2-c disposed adjacent to the first lower line GL1- And a lower voltage drop line GL2-d. That is, the upper voltage drop line GL2-c is disposed adjacent to the first upper line GL1-a to transmit the second gate signal to the pixel electrodes of the first row, The second gate line GL2-d may be disposed adjacent to the first lower line GL1-b to transmit the second gate signal to the pixel electrodes of the second row.

도 6은 도 5의 제1 기판 중 단위화소를 확대해서 도시한 평면도이고, 도 7은 도 6의 단위화소 중 일부를 확대해서 도시한 평면도이며, 도 8은 도 7의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.FIG. 6 is an enlarged plan view of unit pixels of the first substrate of FIG. 5, FIG. 7 is a plan view of a part of the unit pixels of FIG. 6, and FIG. 8 is a cross- Fig.

도 6, 도 7 및 도 8을 참조하면, 상기 제1 기판(100)은 상기 게이트 배선들(GL), 상기 데이터 배선들(DL) 및 상기 화소전극들(140)을 포함하고, 제1 투명기판(110), 스토리지 배선들(SL), 제1 절연막(120), 제2 절연막(130), 듀얼 트랜지스터들(DTFT), 연결 트랜지스터들(CTFT), 전압하강 전극들(150), 제1 콘택전극들(10) 및 제2 콘택전극들(20)을 더 포함할 수 있다.Referring to FIGS. 6, 7 and 8, the first substrate 100 includes the gate lines GL, the data lines DL, and the pixel electrodes 140, The first insulating film 120, the second insulating film 130, the dual transistors DTFT, the connecting transistors CTFT, the voltage lowering electrodes 150, the first insulating film 120, And may further include contact electrodes 10 and second contact electrodes 20.

상기 제1 투명기판(110)은 플레이트 형상을 갖고, 투명한 물질, 일례로 유리, 석영 및 합성수지로 이루어진다.The first transparent substrate 110 has a plate shape and is made of a transparent material, for example, glass, quartz, and synthetic resin.

상기 게이트 배선들(GL)은 상기 제1 투명기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다. 예를 들어, 상기 제1 상측 라인(GL1-a) 및 상기 상측 전압하강 라인(GL2-c)이 상기 제1 투명기판(110) 상에 형성되며, 제1 방향(DI1)을 따라 연장된다.The gate lines GL are formed on the first transparent substrate 110 and extend along the first direction DI1. For example, the first upper line GL1-a and the upper voltage drop line GL2-c are formed on the first transparent substrate 110 and extend along the first direction DI1.

상기 스토리지 배선들(SL)은 상기 게이트 배선들(GL)과 동일하게 상기 제1 기판(110) 상에 형성되고, 상기 화소전극들(140)과 각각 중첩된다. 상기 스토리지 배선들(SL) 각각은 상기 제1 방향(DI1)을 따라 연장된 제1, 제2 및 제3 스토리지 라인들(ST1, ST2, ST3)을 포함할 수 있다.The storage lines SL are formed on the first substrate 110 in the same manner as the gate lines GL and overlapped with the pixel electrodes 140, respectively. Each of the storage wirings SL may include first, second, and third storage lines ST1, ST2, and ST3 extending along the first direction DI1.

예를 들어, 상기 제1 스토리지 라인(ST1)은 상기 제1 상측 라인(GL1-a) 및 상기 상측 전압하강 라인(GL2-c) 사이에 배치되고, 상기 제2 스토리지 라인(ST2)은 상기 제1 상측 라인(GL1-a)의 상측에 배치되며, 상기 제3 스토리지 라인(ST3)은 상기 상측 전압하강 라인(GL2-c)의 하측에 배치될 수 있다.
For example, the first storage line ST1 is disposed between the first upper line GL1-a and the upper voltage line GL2-c, and the second storage line ST2 is disposed between the first upper line GL1- The third storage line ST3 may be disposed on the upper side of the upper voltage line GL1-a, and the third storage line ST3 may be disposed below the upper voltage line GL2-c.

*상기 제1 절연막(120)은 상기 게이트 배선들(GL) 및 상기 스토리지 배선들(SL)을 덮도록 상기 제1 투명기판(110) 상에 형성된다. 상기 제1 절연막(120)은 일례로, 산화실리콘(SiOx) 및 질화 실리콘(SiNx) 등을 포함할 수 있다.The first insulating layer 120 is formed on the first transparent substrate 110 so as to cover the gate lines GL and the storage lines SL. The first insulating layer 120 may include, for example, silicon oxide (SiOx), silicon nitride (SiNx), or the like.

상기 데이터 배선들(DL)은 상기 제1 절연막(120) 상에 형성되며, 상기 제1 방향(DI1)과 교차되는 제2 방향(DI2)을 따라 연장된다. 이때, 상기 제1 및 제2 방향들(DI1, DI2)은 서로 직교할 수 있다.The data lines DL are formed on the first insulating layer 120 and extend along a second direction DI2 intersecting the first direction DI1. At this time, the first and second directions DI1 and DI2 may be orthogonal to each other.

상기 제1 및 제2 콘택전극들(10, 20)은 상기 제1 절연막(120) 상에 형성되며, 단위화소들 내에 각각 형성된다. 상기 제1 및 제2 콘택전극들(10, 20)은 예를 들어, 평면상에서 보았을 때 정사각형 형상을 가질 수 있다.The first and second contact electrodes 10 and 20 are formed on the first insulating layer 120 and are formed in unit pixels, respectively. The first and second contact electrodes 10 and 20 may have a square shape when viewed in plan, for example.

상기 제2 절연막(130)은 상기 데이터 배선들(DL), 상기 제1 콘택전극들(10) 및 상기 제2 콘택전극들(20)을 덮도록 상기 제1 절연막(120) 상에 형성된다. 상기 제2 절연막(130)에는 상기 제1 콘택전극들(10) 각각의 상부에 제1 콘택홀(132)이 형성되고, 상기 제2 콘택전극들(20) 각각의 상부에 제2 콘택홀(134)이 형성된다. 여기서, 상기 제1 및 제2 콘택홀들(132, 134)은 예를 들어, 평면상에서 보았을 때 정사각형 형상을 가질 수 있다. 상기 제1 및 제2 콘택홀들(132, 134) 각각의 면적은 상기 제1 및 제2 콘택전극들(10, 20) 각각의 면적보다 작다.The second insulating layer 130 is formed on the first insulating layer 120 to cover the data lines DL, the first contact electrodes 10, and the second contact electrodes 20. A first contact hole 132 is formed on each of the first contact electrodes 10 in the second insulating layer 130 and a second contact hole 132 is formed in an upper portion of each of the second contact electrodes 20. 134 are formed. Here, the first and second contact holes 132 and 134 may have a square shape when viewed from a plane, for example. The area of each of the first and second contact holes 132 and 134 is smaller than the area of each of the first and second contact electrodes 10 and 20.

상기 화소전극들(140)은 상기 제2 절연막(130) 상에 상기 단위화소들 내에 각각 형성되고, 투명한 도전성 물질로 이루어진다. 상기 화소전극들(140) 각각은 서로 이격된 제1 화소부(142) 및 제2 화소부(144)를 포함한다.The pixel electrodes 140 are formed in the unit pixels on the second insulating layer 130 and are made of a transparent conductive material. Each of the pixel electrodes 140 includes a first pixel portion 142 and a second pixel portion 144 which are spaced apart from each other.

예를 들어, 상기 제2 화소부(144)는 상기 제1 화소부(142)의 상측에 배치될 수 있다. 상기 제1 및 제2 화소부들(142, 144)은 상기 단위화소의 중심을 상기 제2 방향(DI2)을 따라 지나는 중앙선을 기준으로 대칭형상을 가질 수 있다. 예를 들어, 상기 제1 및 제2 화소부들(142, 144)은 실질적으로 V-자 형상을 가질 수 있다. 상기 제1 화소부(142)의 면적은 상기 제2 화소부(144)의 면적보다 클 수 있다.For example, the second pixel portion 144 may be disposed above the first pixel portion 142. The first and second pixel units 142 and 144 may have a symmetrical shape with respect to a center line passing the center of the unit pixel along the second direction DI2. For example, the first and second pixel portions 142 and 144 may have a substantially V-shape. The area of the first pixel portion 142 may be larger than the area of the second pixel portion 144.

상기 제1 화소부(142)는 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 접촉된다. 상기 제2 화소부(144)는 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 접촉된다.The first pixel portion 142 is in electrical contact with the first contact electrode 10 through the first contact hole 132. The second pixel portion 144 is in electrical contact with the second contact electrode 20 through the second contact hole 134.

상기 제1 및 제2 화소부들(142, 144)은 상기 스토리지 배선(SL)과 중첩되도록 상기 제2 절연막(130) 상에 형성된다. 즉, 상기 제1 스토리지 라인(ST1)은 상기 제1 화소부(142)와 중첩되고, 상기 제2 스토리지 라인(ST2)은 상기 제2 화소부(144)와 중첩되며, 상기 제3 스토리지 라인(ST3)은 상기 제1 화소부(142)와 중첩될 수 있다. 한편, 상기 제1 스토리지 라인(ST1)은 상기 제1 콘택전극(10)과 대응되는 위치에 형성된 제1 스토리지부(ST1-a)를 포함하고, 상기 제2 스토리지 라인(ST2)은 상기 제2 콘택전극(20)과 대응되는 위치에 형성된 제2 스토리지부(ST2-a)를 포함할 수 있다.The first and second pixel portions 142 and 144 are formed on the second insulating layer 130 to overlap with the storage line SL. That is, the first storage line ST1 is overlapped with the first pixel portion 142, the second storage line ST2 is overlapped with the second pixel portion 144, ST3 may be overlapped with the first pixel portion 142. [ The first storage line ST1 includes a first storage unit ST1-a formed at a position corresponding to the first contact electrode 10 and the second storage line ST2 includes a second storage line ST2- And a second storage portion ST2-a formed at a position corresponding to the contact electrode 20. [

이어서, 상기 제2 기판(미도시)은 제2 투명기판, 컬러필터들, 차광부, 평탄화막 및 공통전극을 포함할 수 있다.Next, the second substrate (not shown) may include a second transparent substrate, color filters, a light shielding portion, a planarization layer, and a common electrode.

상기 제2 투명기판은 상기 제1 기판(100)과 마주보도록 배치된다. 상기 컬러필터들은 상기 화소전극들(140)과 대응되도록 상기 제2 투명기판 상에 형성된다. 상기 차광부는 상기 컬러필터들 사이에 배치되어 광을 차단한다. 상기 평탄화막은 상기 컬러필터들 및 상기 차광막 상에 형성되어, 표면을 평탄화시킬 수 있다. 상기 공통전극은 상기 평탄화막 상에 형성되고, 투명한 도전성 물질로 이루어진다. 상기 공통전극은 상기 제1 및 제2 화소부들(142, 144) 각각을 복수의 도메인들로 분할시키는 도메인 분할홈을 포함한다. 일례로, 상기 도메인 분할홈은 상기 제1 및 제2 화소부들(142, 144)과 대응되게 실질적으로 V-자 형상을 가질 수 있다.The second transparent substrate is disposed to face the first substrate 100. The color filters are formed on the second transparent substrate so as to correspond to the pixel electrodes 140. The light blocking portion is disposed between the color filters to block light. The planarizing film may be formed on the color filters and the light shielding film to planarize the surface. The common electrode is formed on the planarization layer and is made of a transparent conductive material. The common electrode includes a domain dividing groove for dividing each of the first and second pixel units 142 and 144 into a plurality of domains. For example, the domain dividing grooves may have a substantially V-shape corresponding to the first and second pixel portions 142 and 144.

이하, 상기 제1 기판(100) 중 상기 듀얼 트랜지스터들(DTFT), 상기 연결 트랜지스터들(CTFT) 및 상기 전압하강 전극들(150)에 대하여 자세하게 설명하고자 한다.Hereinafter, the dual transistors DTFT, the connection transistors CTFT and the voltage drop electrodes 150 of the first substrate 100 will be described in detail.

상기 듀얼 트랜지스터들(DTFT) 각각은 게이트 전극(GE), 액티브 패턴(AP), 소스 전극(SE), 제1 드레인 전극(DE1) 및 제2 드레인 전극(DE2)을 포함한다.Each of the dual transistors DTFT includes a gate electrode GE, an active pattern AP, a source electrode SE, a first drain electrode DE1 and a second drain electrode DE2.

상기 게이트 전극(GE)은 상기 제1 상측 라인(GL1-a)으로부터 돌출되어 형성될 수 있다. 상기 액티브 패턴(AP)은 상기 게이트 전극(GE)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 소스 전극(SE)은 상기 데이터 배선(DL)으로부터 분기되어 상기 액티브 패턴(AP)의 일부와 중첩된다. 상기 소스 전극(SE)은 하측으로 개구된 U-자 형상을 갖는 하측 개구전극, 및 상기 하측 개구전극과 연결되고 상측으로 개구된 U-자 형상을 갖는 상측 개구전극을 포함할 수 있다.The gate electrode GE may protrude from the first upper line GL1-a. The active pattern AP is formed on the first insulating layer 120 to overlap with the gate electrode GE. The source electrode SE is branched from the data line DL and overlaps with a part of the active pattern AP. The source electrode SE may include a lower opening electrode having a U-shape opening downward, and an upper opening electrode connected to the lower opening electrode and having a U-shape opening upward.

상기 제1 드레인 전극(DE1) 및 상기 제2 드레인 전극(DE2)은 서로 이격되도록 상기 제1 절연막(120) 상에 형성되고, 상기 소스 전극(SE)으로부터 이격되어 형성되며, 상기 액티브 패턴(AP)의 일부와 중첩된다.The first drain electrode DE1 and the second drain electrode DE2 are formed on the first insulating layer 120 so as to be spaced apart from each other and spaced apart from the source electrode SE, ).

상기 제1 드레인 전극(DE1)은 상기 하측 개구전극 사이에 형성되고, 상기 제2 방향(DI2)을 따라 하측으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 상기 제2 드레인 전극(DE2)은 상기 상측 개구전극 사이에 형성되고, 상기 제2 방향(DI2)을 따라 상측으로 길게 연장되어 상기 제2 콘택전극(20)과 전기적으로 연결된다.The first drain electrode DE1 is formed between the lower opening electrodes and extended downward along the second direction DI2 to be electrically connected to the first contact electrode 10. [ The second drain electrode DE2 is formed between the upper open electrodes and extended upward along the second direction DI2 to be electrically connected to the second contact electrode 20. [

이어서, 상기 연결 트랜지스터들(CTFT) 각각은 연결 게이트 전극(CG), 연결 액티브 패턴(CA), 연결 소스 전극(CS) 및 연결 드레인 전극(CD)을 포함한다.Each of the connection transistors CTFT includes a connection gate electrode CG, a connection active pattern CA, a connection source electrode CS, and a connection drain electrode CD.

상기 연결 게이트 전극(CG)은 상기 상측 전압하강 라인(GL2-c)으로부터 돌출되어 형성될 수 있다. 상기 연결 액티브 패턴(CA)은 상기 연결 게이트 전극(CG)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 연결 소스 전극(CS)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되고, 상기 제1 스토리지 라인(ST1) 측으로 길게 연장되어 상기 제1 콘택전극(10)과 전기적으로 연결된다. 상기 연결 드레인 전극(CD)은 상기 제1 절연막(120) 상에 형성되면서 상기 연결 액티브 패턴(CA)의 일부와 중첩되며, 성가 연결 소스 전극(CS)과 이격되어 배치된다. 상기 연결 드레인 전극(CD)은 상기 제3 스토리지 라인(ST3) 측으로 길게 연장된다.The connection gate electrode CG may protrude from the upper voltage drop line GL2-c. The connection active pattern CA is formed on the first insulating layer 120 so as to overlap with the connection gate electrode CG. The connection source electrode CS is formed on the first insulating layer 120 and overlaps with a part of the connection active pattern CA and extends to the first storage line ST1 side, 10, respectively. The connection drain electrode CD is formed on the first insulating layer 120 and overlaps with a part of the connection active pattern CA and is disposed apart from the connection source electrode CS. The connection drain electrode CD extends to the third storage line ST3.

상기 전압하강 전극들(150)은 상기 스토리지 배선(SL) 중 상기 제3 스토리지 라인(ST3)과 중첩되도록 상기 제1 절연막(120) 상에 형성된다. 상기 전압하강 전극들(150) 각각은 상기 연결 드레인 전극(CD)과 전기적으로 연결된다. 한편, 상기 제3 스토리지 라인(ST3)은 상기 전압하강 전극(150)과 대응되는 위치에 형성된 제3 스토리지부(ST3-a)를 포함할 수 있다. 여기서, 상기 스토리지 배선(SL) 및 상기 전압하강 전극(150)에 의해 다운전압 커패시터(C_down)가 정의된다.The voltage lowering electrodes 150 are formed on the first insulating layer 120 to overlap with the third storage line ST3 of the storage lines SL. Each of the voltage lowering electrodes 150 is electrically connected to the connection drain electrode CD. Meanwhile, the third storage line ST3 may include a third storage unit ST3-a formed at a position corresponding to the voltage lower electrode 150. Here, the down voltage capacitor C_down is defined by the storage line SL and the voltage lowering electrode 150.

본 실시예에서, 도 6에 도시된 단위화소의 전기적인 연결관계는 업전압 커패시터를 포함하지 않는 것을 제외하면, 도 3에 의해 설명된 상기 제1 실시예에서의 표시장치의 단위화소의 전기적인 연결관계와 실질적으로 동일하므로, 도 6에 도시된 단위화소의 전기적인 연결관계에 대한 자세한 설명은 생략하기로 한다.In this embodiment, the electrical connection relationships of the unit pixels shown in Fig. 6 are the same as those of the unit pixels of the display device in the first embodiment described with reference to Fig. 3, except that they do not include the up- And thus the detailed description of the electrical connection relationship of the unit pixels shown in FIG. 6 will be omitted.

또한, 도 6의 제1 및 제2 화소부들(142, 144)에서의 전압의 변화는 업전압 커패시터에 의한 효과를 제외하면, 도 4에 의해 설명된 상기 제1 실시예에서의 표시장치의 제1 및 제2 화소전압들의 변화와 실질적으로 동일하므로, 도 6의 제1 및 제2 화소부들(142, 144)에서의 전압의 변화에 대한 자세한 설명은 생략하기로 한다.The change in the voltage at the first and second pixel portions 142 and 144 of Fig. 6 is the same as that of the display device according to the first embodiment described with reference to Fig. 4 except for the effect of the up- 1 and the second pixel voltages, the detailed description of the changes in the voltages in the first and second pixel units 142 and 144 of FIG. 6 will be omitted.

이하, 도 6, 도 7 및 도 8을 통해 설명한 상기 제1 기판의 제조방법에 대하여 설명하고자 한다.Hereinafter, the method of manufacturing the first substrate described with reference to FIGS. 6, 7, and 8 will be described.

도 6, 도 7 및 도 8을 다시 참조하여 상기 제1 기판(100)의 제조방법을 설명하면, 우선, 상기 제1 투명기판(110) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여, 상기 게이트 배선들(GL), 상기 스토리지 배선들(SL), 상기 듀얼 트랜지스터들(DTFT)의 게이트 전극들(GE), 및 상기 연결 트랜지스터들(CTFT)의 연결 게이트 전극들(CG)을 형성한다. 여기서, 상기 게이트 배선들(GL) 각각은 상기 제1 및 제2 게이트 라인들(GL1, GL2)을 포함하고, 상기 스토리지 배선들(SL) 각각은 상기 제1, 제2 및 제3 스토리지 라인들(ST1, ST2, ST3)을 포함한다.Referring to FIGS. 6, 7 and 8, a method of manufacturing the first substrate 100 will be described. First, a gate metal layer is formed on the first transparent substrate 110, and the gate metal layer is patterned (Gate electrodes) CG of the connection transistors CTFT, the gate lines GL of the storage transistors, the storage lines SL, the gate electrodes GE of the dual transistors DTFT, do. Each of the gate wirings GL includes the first and second gate lines GL1 and GL2 and each of the storage wirings SL is connected to the first, (ST1, ST2, ST3).

이어서, 상기 게이트 금속층으로부터 형성된 게이트 패턴들을 덮도록 상기 제1 투명기판(110) 상에 상기 제1 절연막(120)을 형성한다.Next, the first insulating layer 120 is formed on the first transparent substrate 110 so as to cover the gate patterns formed from the gate metal layer.

이어서, 상기 제1 절연막(120) 상에 액티브층을 형성하고, 상기 액티브층을 패터닝하여, 상기 듀얼 트랜지스터들(DTFT)의 액티브 패턴들(AP) 및 상기 연결 트랜지스터들(CTFT)의 연결 액티브 패턴들(CA)을 형성한다.Subsequently, an active layer is formed on the first insulating layer 120, and the active layer is patterned to form active patterns AP of the dual transistors DTFT and a connection active pattern of the connection transistors CTFT. (CA).

이어서, 상기 액티브 패턴들(AP) 및 상기 연결 액티브 패턴들(CA)을 덮도록 상기 제1 절연막(120) 상에 데이터 금속층을 형성하고, 상기 데이터 금속층을 패터닝하여, 상기 데이터 배선들(DL), 상기 듀얼 트랜지스터들(DTFT)의 소스 전극들(SE)과 제1 및 제2 드레인 전극들(DE1, DE2), 상기 연결 트랜지스터들(CTFT)의 연결 소스 전극들(CS)과 연결 드레인 전극들(CD), 상기 전압하강 전극들(150), 상기 제1 콘택전극들(10) 및 상기 제2 콘택전극들(20)을 형성한다.Then, a data metal layer is formed on the first insulating layer 120 so as to cover the active patterns AP and the connection active patterns CA, and the data metal layer is patterned to form the data lines DL. The source electrodes SE and the first and second drain electrodes DE1 and DE2 of the dual transistors DTFT and the connection source electrodes CS and the connection drain electrodes of the connection transistors CTFT, (CD), the voltage lowering electrodes 150, the first contact electrodes 10, and the second contact electrodes 20.

본 실시예에서, 상기 액티브층을 패터닝한 후에 상기 데이터 금속층을 형성하고, 이어서 상기 데이터 금속층을 패터닝하는 것을 설명하였으나, 이와 다르게 상기 액티브층 및 상기 데이트 금속층을 연이어서 형성한 후, 상기 액티브층 및 상기 데이터 금속층을 동일 마스크를 이용하여 패터닝할 수도 있다.In the present embodiment, the data metal layer is formed after patterning the active layer, and then the data metal layer is patterned. Alternatively, after the active layer and the data metal layer are sequentially formed, The data metal layer may be patterned using the same mask.

이어서, 상기 데이터 금속층으로부터 형성된 데이터 패턴들을 덮도록 상기 제1 절연막(120) 상에 상기 제2 절연막(130)을 형성하고, 상기 제2 절연막(130)의 일부를 제거하여 상기 제1 및 제2 콘택홀들(132, 134)을 형성한다.Next, the second insulating layer 130 is formed on the first insulating layer 120 to cover data patterns formed from the data metal layer, and a part of the second insulating layer 130 is removed to form the first and second Contact holes 132 and 134 are formed.

이어서, 상기 제2 절연막(130) 상에 투명 금속층을 형성하고, 상기 투명 금소층을 패터닝하여 상기 화소전극들(140)을 형성한다. 상기 화소전극들(140) 각각은 상기 제1 콘택홀(132)을 통해 상기 제1 콘택전극(10)과 전기적으로 연결되는 상기 제1 화소부(142), 및 상기 제2 콘택홀(134)을 통해 상기 제2 콘택전극(20)과 전기적으로 연결되고 상기 제1 화소부(142)의 상측에 배치된 상기 제2 화소부(144)를 포함한다.Next, a transparent metal layer is formed on the second insulating layer 130, and the pixel electrodes 140 are formed by patterning the transparent metal layer. Each of the pixel electrodes 140 includes the first pixel portion 142 electrically connected to the first contact electrode 10 through the first contact hole 132 and the second pixel portion 142 electrically connected to the second contact hole 134 through the first contact hole 132. [ And the second pixel portion 144 electrically connected to the second contact electrode 20 via the first pixel portion 142 and disposed above the first pixel portion 142.

본 발명에 따르면, 상기 듀얼 트랜지스터의 제1 드레인 전극과 상기 연결 트랜지스터의 연결 소스 전극이 동일한 상기 제1 콘택전극과 전기적으로 연결됨에 따라, 상기 연결 트랜지스터의 연결 드레인 전극이 전기적으로 연결되었던 종래의 콘택전극이 생략될 수 있다. 결국, 상기 제1 화소부와 중첩되어 개구율을 감소시켰던 상기 종래의 콘택전극이 생략됨에 따라, 상기 표시장치의 개구율이 보다 증가될 수 있다.According to the present invention, the first drain electrode of the dual transistor and the connection source electrode of the connection transistor are electrically connected to the same first contact electrode, so that the connection drain electrode of the connection transistor is electrically connected, The electrode may be omitted. As a result, the aperture ratio of the display device can be further increased by omitting the conventional contact electrode that overlaps the first pixel portion to reduce the aperture ratio.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the present invention has been described in connection with what is presently considered to be practical and exemplary embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims.

100 : 제1 기판 110 : 제1 투명기판
GL : 게이트 배선 GL1 : 제1 게이트 라인
GL2 : 제2 게이트 라인 SL : 스토리지 배선
120 : 제1 절연막 DL : 데이터 배선
130 : 제2 절연막 132 : 제1 콘택홀
134 : 제2 콘택홀 140 : 화소전극
142 : 제1 화소부 144 : 제2 화소부
DTFT : 듀얼 트랜지스터 DE1 : 제1 드레인 전극
DE2 : 제2 드레인 전극 CTFT : 연결 트랜지스터
150 : 전압하강 전극 160 : 전압상승 전극
10 : 콘택전극 20 : 제2 콘택전극
200 : 제2 기판 250 : 공통전극
252 : 도메인 분할홈 300 : 액정층100: first substrate 110: first transparent substrate
GL: gate wiring GL1: first gate line
GL2: second gate line SL: storage wiring
120: first insulating film DL: data line
130: second insulating film 132: first contact hole
134: second contact hole 140: pixel electrode
142: first pixel portion 144: second pixel portion
DTFT: Dual transistor DE1: First drain electrode
DE2: second drain electrode CTFT: connecting transistor
150: voltage lowering electrode 160: voltage rising electrode
10: contact electrode 20: second contact electrode
200: second substrate 250: common electrode
252: domain dividing groove 300: liquid crystal layer

Claims (28)

제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선;
상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선;
서로 이격된 제1 및 제2 화소부들을 갖는 화소전극;
상기 제1 및 제2 화소부들과 중첩되는 스토리지 배선;
상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는 듀얼 트랜지스터;
상기 제2 게이트 라인과 전기적으로 연결된 연결 트랜지스터;
상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결되어 상기 제1 화소부에 인가되는 전압을 하강시키는 전압하강 전극;
상기 제1 화소부와 접촉하여 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 직접 연결된 제1 콘택전극; 및
상기 제2 화소부와 접촉하여 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된 제2 콘택전극을 포함하고,
상기 연결 소스 전극은 상기 화소전극의 가장자리를 따라 연장되는 표시기판.A gate wiring formed in a first direction and having first and second gate lines neighboring each other;
A data line formed in a second direction intersecting the first direction;
A pixel electrode having first and second pixel portions spaced apart from each other;
A storage wiring overlapped with the first and second pixel portions;
A dual transistor electrically connected to the first gate line and the data line and having first and second drain electrodes;
A connection transistor electrically connected to the second gate line;
A voltage drop electrode disposed on the storage line and connected to a connection drain electrode of the connection transistor to lower a voltage applied to the first pixel unit;
A first contact electrode electrically connected to the first pixel unit in contact with the first pixel unit and directly connected to a first drain electrode of the dual transistor and a connection source electrode of the connection transistor; And
And a second contact electrode which is in contact with the second pixel portion and is electrically connected to the second pixel portion and is connected to a second drain electrode of the dual transistor,
And the connection source electrode extends along an edge of the pixel electrode. 제1항에 있어서, 상기 게이트 배선, 상기 스토리지 배선, 상기 듀얼 트랜지스터의 게이트 전극 및 상기 연결 트랜지스터의 연결 게이트 전극은 동일한 게이트 금속층으로부터 패터닝되어 형성된 게이트 패턴들인 것을 특징으로 하는 표시기판.The display substrate according to claim 1, wherein the gate wiring, the storage wiring, the gate electrode of the dual transistor, and the connection gate electrode of the connection transistor are gate patterns formed by patterning from the same gate metal layer. 제2항에 있어서, 상기 데이터 배선, 상기 듀얼 트랜지스터의 소스 전극과 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극과 연결 드레인 전극, 상기 전압하강 전극, 상기 제1 콘택전극 및 상기 제2 콘택전극은 동일한 데이터 금속층으로부터 패터닝되어 형성된 데이터 패턴들인 것을 특징으로 하는 표시기판.The organic light emitting display as claimed in claim 2, wherein the data line, the source electrode and the drain electrode of the dual transistor, the connection source electrode and the connection drain electrode of the connection transistor, the voltage drop electrode, the first contact electrode, And data patterns formed by patterning from the data metal layer. 제3항에 있어서, 상기 게이트 패턴들 및 상기 데이터 패턴들 사이에 형성된 제1 절연막; 및
상기 데이터 패턴들 및 상기 화소전극 사이에 형성된 제2 절연막을 더 포함하는 것을 특징으로 하는 표시기판.The semiconductor device according to claim 3, further comprising: a first insulating layer formed between the gate patterns and the data patterns; And
And a second insulating layer formed between the data patterns and the pixel electrode. 제4항에 있어서, 상기 제2 절연막은
상기 제1 화소부를 상기 제1 콘택전극과 전기적으로 접촉시키는 제1 콘택홀; 및
상기 제2 화소부를 상기 제2 콘택전극과 전기적으로 접촉시키는 제2 콘택홀을 포함하는 것을 특징으로 하는 표시기판.The method of claim 4, wherein the second insulating film
A first contact hole electrically contacting the first pixel portion with the first contact electrode; And
And a second contact hole electrically contacting the second pixel portion with the second contact electrode. 제1항에 있어서, 상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 더 포함하는 것을 특징으로 하는 표시기판.The display substrate of claim 1, further comprising a voltage rising electrode disposed on the voltage lowering electrode and electrically connected to the second pixel unit. 제6항에 있어서, 상기 화소전극 및 상기 전압상승 전극은 동일한 투명 금속층으로부터 패터닝되어 형성된 투명 금속패턴들인 것을 특징으로 하는 표시기판.The display substrate according to claim 6, wherein the pixel electrode and the voltage rising electrode are transparent metal patterns formed by patterning from the same transparent metal layer. 제1항에 있어서, 상기 제2 화소부는 상기 제1 화소부의 일부를 감싸는 형상을 갖는 것을 특징으로 하는 표시기판.The display substrate according to claim 1, wherein the second pixel portion has a shape to surround a portion of the first pixel portion. 제8항에 있어서, 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제1 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 갖는 것을 특징으로 하는 표시기판.The display substrate according to claim 8, wherein the first and second pixel units have a substantially symmetrical shape with respect to a center line passing through the center of the unit pixel along the first direction. 제1항에 있어서, 상기 제2 화소부는 상기 제1 화소부로부터 상기 제2 방향으로 이격되어 형성된 것을 특징으로 하는 표시기판.The display substrate according to claim 1, wherein the second pixel portion is spaced apart from the first pixel portion in the second direction. 제10항에 있어서, 상기 제1 및 제2 화소부들은 단위화소의 중심을 상기 제2 방향을 따라 지나는 중심선을 기준으로 실질적으로 대칭형상을 갖는 것을 특징으로 하는 표시기판.11. The display substrate according to claim 10, wherein the first and second pixel units have a substantially symmetrical shape with respect to a center line passing through the center of the unit pixel along the second direction. 제10항에 있어서, 상기 제1 및 제2 게이트 라인들은 상기 제1 화소부와 중첩되는 것을 특징으로 하는 표시기판.11. The display substrate of claim 10, wherein the first and second gate lines are overlapped with the first pixel portion. 제12항에 있어서, 상기 스토리지 배선은
상기 제1 및 제2 게이트 라인들 사이에 배치되어 상기 제1 화소부와 중첩되는 제1 스토리지 라인; 및
상기 제1 게이트 라인의 상측에 배치되어 상기 제2 화소부와 중첩되는 제2 스토리지 라인을 포함하는 것을 특징으로 하는 표시기판.13. The method of claim 12,
A first storage line disposed between the first and second gate lines and overlapping the first pixel unit; And
And a second storage line disposed on the first gate line and overlapping the second pixel unit. 제13항에 있어서, 상기 스토리지 배선은
상기 제1 게이트 라인의 하측에 배치되어 상기 제1 화소부와 중첩되고, 상기 전압하강 전극과 중첩되어 다운전압 커패시터를 형성하는 제3 스토리지 라인을 더 포함하는 것을 특징으로 하는 표시기판.14. The method of claim 13,
Further comprising a third storage line disposed below the first gate line and overlapping the first pixel unit and overlapping the voltage falling electrode to form a down voltage capacitor. 제1 방향을 따라 연장된 서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선, 상기 게이트 배선과 이격된 스토리지 배선, 상기 제1 게이트 라인과 연결된 듀얼 트랜지스터의 게이트 전극 및 상기 제2 게이트 라인과 연결된 연결 트랜지스터의 연결 게이트 전극을 형성하는 단계;
상기 듀얼 트랜지스터의 액티브 패턴 및 상기 연결 트랜지스터의 연결 액티브 패턴을 형성하는 단계;
상기 제1 방향과 교차되는 제2 방향을 따라 연장된 데이터 배선, 상기 스토리지 배선의 상부에 배치된 전압하강 전극, 상기 데이터 배선과 연결된 상기 듀얼 트랜지스터의 소스 전극, 상기 듀얼 트랜지스터의 제1 및 제2 드레인 전극들, 상기 제1 드레인 전극과 연결된 제1 콘택전극, 상기 제2 드레인 전극과 연결된 제2 콘택전극, 상기 제1 콘택전극과 연결된 상기 연결 트랜지스터의 연결 소스 전극, 및 상기 전압하강 전극과 연결된 상기 연결 트랜지스터의 연결 드레인 전극을 형성하는 단계; 및
상기 제1 콘택전극과 중첩되어 상기 제1 콘택전극과 전기적으로 연결되며, 상기 전압하강 전극에 의해 인가되는 전압이 하강되는 제1 화소부, 및 상기 제1 화소부와 이격되고 상기 제2 콘택전극과 중첩되어 상기 제2 콘택전극과 전기적으로 연결되는 제2 화소부를 포함하고, 상기 스토리지 배선과 중첩되는 화소전극을 형성하는 단계를 포함하며,
상기 제1 콘택전극은, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 직접 연결되며, 상기 연결 소스 전극은 상기 화소전극의 가장자리를 따라 연장되는 표시기판의 제조방법.A gate line having first and second gate lines adjacent to each other extending along a first direction, a storage line spaced apart from the gate line, a gate electrode of a dual transistor connected to the first gate line, Forming a connection gate electrode of a connected connection transistor;
Forming an active pattern of the dual transistor and a connection active pattern of the connection transistor;
A data line extending along a second direction intersecting with the first direction, a voltage lowering electrode disposed above the storage line, a source electrode of the dual transistor connected to the data line, a first and a second Drain electrodes, a first contact electrode connected to the first drain electrode, a second contact electrode connected to the second drain electrode, a connection source electrode of the connection transistor connected to the first contact electrode, and a source electrode connected to the voltage drop electrode Forming a connection drain electrode of the connection transistor; And
A first pixel portion overlapping with the first contact electrode and electrically connected to the first contact electrode and having a voltage lowered by the voltage lowering electrode and a second pixel portion spaced apart from the first pixel portion, And forming a pixel electrode overlapping with the storage line, wherein the pixel electrode overlaps the storage line and is electrically connected to the second contact electrode,
Wherein the first contact electrode is directly connected to the first drain electrode of the dual transistor and the connection source electrode of the connection transistor, and the connection source electrode extends along an edge of the pixel electrode. 제15항에 있어서, 상기 게이트 배선, 상기 스토리지 배선, 상기 게이트 전극 및 상기 연결 게이트 전극을 덮는 제1 절연막을 형성하는 단계; 및
상기 데이터 배선, 상기 전압하강 전극, 상기 소스 전극, 상기 제1 및 제2 드레인 전극들, 상기 제1 콘택전극, 상기 제2 콘택전극, 상기 연결 소스 전극, 및 상기 연결 드레인 전극을 덮는 제2 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시기판의 제조방법.The method according to claim 15, further comprising: forming a first insulating film covering the gate wiring, the storage wiring, the gate electrode, and the connection gate electrode; And
And a second insulating film covering the data line, the voltage lowering electrode, the source electrode, the first and second drain electrodes, the first contact electrode, the second contact electrode, the connection source electrode, The method comprising the steps of: forming a first electrode on a substrate; 제16항에 있어서, 상기 제2 절연막을 형성하는 단계는
상기 제2 절연막의 일부를 제거하여, 상기 제1 화소부를 상기 제1 콘택전극과 접촉시키기 위한 제1 콘택홀 및 상기 제2 화소부를 상기 제2 콘택전극과 접촉시키기 위한 제2 콘택홀을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조방법.17. The method of claim 16, wherein forming the second insulating layer comprises:
A second contact hole for contacting the first pixel portion with the first contact electrode and a second contact hole for contacting the second pixel portion with the second contact electrode are formed by removing a part of the second insulating film Wherein the method comprises the steps of: 제15항에 있어서, 상기 화소전극을 형성하는 단계는
상기 전압하강 전극의 상부에 배치되고, 상기 제2 화소부와 전기적으로 연결된 전압상승 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 표시기판의 제조방법.16. The method of claim 15, wherein forming the pixel electrode comprises:
And forming a voltage rising electrode disposed on the voltage lowering electrode and electrically connected to the second pixel portion. 제1 기판;
상기 제1 기판과 대향하는 제2 기판; 및
상기 제1 및 제2 기판들 사이에 개재된 액정층을 포함하고,
상기 제1 기판은
제1 방향으로 형성되며, 서로 이웃하는 제1 및 제2 게이트 라인들을 갖는 게이트 배선,
상기 제1 방향과 교차되는 제2 방향으로 형성된 데이터 배선,
서로 이격된 제1 및 제2 화소부들을 갖는 화소전극,
상기 제1 및 제2 화소부들과 중첩되는 스토리지 배선,
상기 제1 게이트 라인 및 상기 데이터 배선과 전기적으로 연결되고, 제1 및 제2 드레인 전극들을 갖는 듀얼 트랜지스터,
상기 제2 게이트 라인과 전기적으로 연결된 연결 트랜지스터,
상기 스토리지 배선의 상부에 배치되고, 상기 연결 트랜지스터의 연결 드레인 전극과 연결되어 상기 제1 화소부에 인가되는 전압을 하강시키는 전압하강 전극,
상기 제1 화소부와 접촉하여 상기 제1 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제1 드레인 전극 및 상기 연결 트랜지스터의 연결 소스 전극과 직접 연결된 제1 콘택전극, 및
상기 제2 화소부와 접촉하여 상기 제2 화소부와 전기적으로 연결되고, 상기 듀얼 트랜지스터의 제2 드레인 전극과 연결된 제2 콘택전극을 포함하고,
상기 연결 소스 전극은 상기 화소전극의 가장자리를 따라 연장되는 것을 특징으로 하는 표시장치.A first substrate;
A second substrate facing the first substrate; And
And a liquid crystal layer interposed between the first and second substrates,
The first substrate
A gate wiring formed in a first direction and having first and second gate lines adjacent to each other,
A data line formed in a second direction intersecting the first direction,
A pixel electrode having first and second pixel portions spaced apart from each other,
A storage wiring overlapped with the first and second pixel portions,
A dual transistor electrically connected to the first gate line and the data line and having first and second drain electrodes,
A connection transistor electrically connected to the second gate line,
A voltage drop electrode which is disposed on the storage line and is connected to a connection drain electrode of the connection transistor to drop a voltage applied to the first pixel unit,
A first contact electrode which is in contact with the first pixel portion and is electrically connected to the first pixel portion and is directly connected to the first drain electrode of the dual transistor and the connection source electrode of the connection transistor,
And a second contact electrode which is in contact with the second pixel portion and is electrically connected to the second pixel portion and is connected to a second drain electrode of the dual transistor,
And the connection source electrode extends along an edge of the pixel electrode. 제19항에 있어서, 상기 제2 기판은
상기 제1 및 제2 화소부들을 각각 분할하여 복수의 도메인들을 형성하기 위한 도메인 분할홈을 갖는 공통전극을 포함하는 것을 특징으로 하는 표시장치.20. The method of claim 19, wherein the second substrate
And a common electrode having a domain dividing groove for dividing the first and second pixel portions to form a plurality of domains, respectively. 제1항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극 및 상기 제1 콘택전극은 단일 패턴으로 형성된 것을 특징으로 하는 표시 기판.The display substrate of claim 1, wherein the first drain electrode of the dual transistor, the connection source electrode of the connection transistor, and the first contact electrode are formed in a single pattern. 제21항에 있어서, 상기 단일 패턴은, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함하는 것을 특징으로 하는 표시 기판.22. The display substrate according to claim 21, wherein the single pattern includes a portion extending in the first direction and a portion extending in the second direction. 제21항에 있어서, 상기 제2 방향을 따른 상기 단일 패턴의 길이는, 상기 제1 화소부의 길이보다 큰 것을 특징으로 하는 표시 기판.22. The display substrate of claim 21, wherein the length of the single pattern along the second direction is greater than the length of the first pixel portion. 제1항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극으로부터 상기 제1 콘택전극까지의 길이는, 상기 듀얼트랜지스터의 제2 드레인 전극으로부터 상기 제2 콘택전극까지의 길이보다 큰 것을 특징으로 하는 표시 기판.The display device according to claim 1, wherein the length from the first drain electrode of the dual transistor to the first contact electrode is greater than the length from the second drain electrode of the dual transistor to the second contact electrode. . 제19항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극, 상기 연결 트랜지스터의 연결 소스 전극 및 상기 제1 콘택전극은 단일 패턴으로 형성된 것을 특징으로 하는 표시 장치.20. The display device of claim 19, wherein the first drain electrode of the dual transistor, the connection source electrode of the connection transistor, and the first contact electrode are formed in a single pattern. 제25항에 있어서, 상기 단일 패턴은, 상기 제1 방향으로 연장되는 부분과 상기 제2 방향으로 연장되는 부분을 포함하는 것을 특징으로 하는 표시 장치.The display device according to claim 25, wherein the single pattern includes a portion extending in the first direction and a portion extending in the second direction. 제25항에 있어서, 상기 제2 방향을 따른 상기 단일 패턴의 길이는, 상기 제1 화소부의 길이보다 큰 것을 특징으로 하는 표시 장치.The display device according to claim 25, wherein a length of the single pattern along the second direction is longer than a length of the first pixel portion. 제19항에 있어서, 상기 듀얼 트랜지스터의 제1 드레인 전극으로부터 상기 제1 콘택전극까지의 길이는, 상기 듀얼트랜지스터의 제2 드레인 전극으로부터 상기 제2 콘택전극까지의 길이보다 큰 것을 특징으로 하는 표시 장치.The display device according to claim 19, wherein the length from the first drain electrode of the dual transistor to the first contact electrode is greater than the length from the second drain electrode of the dual transistor to the second contact electrode .
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