KR20150012198A - 터치 패널 및 그 테스트 방법 - Google Patents

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KR20150012198A
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시유 후앙
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티피케이 터치 솔루션즈 (씨아먼) 인코포레이티드
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Abstract

본 발명은 터치 패널 및 그 테스트 방법을 제공한다. 터치 패널은 터치 센서, 차폐층 및 복수의 도전 포일들을 포함한다. 차폐층은 터치 센서 상에 배치된다. 복수의 도전 포일들은 ACF(Anisotropic Conductive Film)을 통하여 차폐층의 표면 상에 배치되며, 차폐층은 터치 센서의 표면의 반대측에 있다. 복수의 도전 포일들, ACF 및 차폐층 중 임의의 2개는 신호 경로로서 연속하여 연결된다.

Description

터치 패널 및 그 테스트 방법{TOUCH PANEL AND TEST METHOD THEREOF}
관련 출원들의 교차 참조
본 출원은 2013년 7월 24일자로 출원된 중국 특허 출원 제CN201310313434.2호의 우선권을 주장하며, 그 전체는 본 명세서에서 참고로 통합된다.
본 개시는 터치 패널 기술에 관한 것으로, 특히 터치 패널 및 그 테스트 방법에 관한 것이다.
개인 정보 단말기(PDA; Personal Digital Assistant), 핸드헬드 게임 콘솔, 스마트 폰, 및 테블릿 PC와 같은 널리 채택된 전자 시스템들은 터치 패널 및 모니터를 포함할 수 있다. 터치 패널은 모니터 위에 배치될 수 있기 때문에, 터치 패널내의 터치 센스 층은, 모니터로부터의 전자기 간섭에 의해 용이하게 함께 결합될 수 있고, 그 결과로서, 그 센스 정밀도는 감소될 수 있다.
터치 패널에 대한 간섭 저항률을 향상시키기 위하여, 차폐층(shielding layer)은, 모니터에 가까이에, 터치 센스 층에서, 터치 패널의 측에 일반적으로 배치됨으로써, 터치 센서 층이 모니터로부터의 전자기 간섭에 의해 영향받는 것을 방지한다. 차폐층은, 연성 인쇄 회로(FPC; Flexible Printed Circuit)을 통하여 시스템의 그라운드에 연결되어, 차폐층에 대한 누설 경로를 형성한다. 누설 경로의 전기 특성은 차폐층의 차폐 성능에 영향을 준다. 이에 따라, 차폐층의 누설 경로는 터치 패널 상에서 테스트들이 수행될 때 테스트된다.
차폐층의 누설 경로를 테스트하기 위한 현재의 접근 방법은, 고정된 주파수를 가진 신호를 테스팅 디바이스에 의해 차폐층에 제공하여, 차폐층과 터치 센스 층 사이의 결합 커패시터의 커패시턴스를 측정하는 것을 포함한다. 측정된 커패시턴스가 디폴트 값과 상이하면, 차폐층의 누설 경로가 열악한 전기 특성을 갖는다고 판정될 수 있으며, 이러한 열악한 전기 특성은 예를 들어 FPC와 차폐층 사이의 열악한 접속에 의해 야기되었을 수도 있다.
차폐층의 교류(AC) 특성은 결합 커패시터의 테스트를 위해 이용된다. 따라서, 차폐층의 저항이 비정상적으로 높고, 정해진 작업 범위를 초과할 때, 테스트는 효율적이지 않고, 발생될 수 있는 문제점들을 정확하게 식별할 수 있다. 이후에, 차폐층은 정상적으로 기능하지 않을 수 있다. 그 결과, 차폐층의 간섭 저항률이 감소될 수 있다.
첨부 도면들을 참조하여 이하의 실시형태들에 대하여 상세히 설명한다.
터치 패널의 실시형태가 개시되며, 터치 패널은 터치 센서, 차폐층 및 복수의 도전 포일들을 구비한다. 차폐층은 터치 센서 상에 격리되어 배치된다. 복수의 도전 포일들의 각각은 이방성 도전막(ACF; Anisotropic Conductive Film)를 통하여 터치 센서의 표면 상에 서로에 대하여 별개로 배치되며, 그 표면은 차폐층으로부터 떨어져 있다. 상기 도전 포일들, ACF 및 차폐층 중 임의의 2개는 연속하여 연결되어 신호 경로를 형성한다.
일 실시형태에 있어서, 임의의 2개의 인접하는 도전 포일들은 10 ㎛ 내지 15 ㎛의 범위의 분리 거리 만큼 분리된다.
다른 실시형태에 있어서, 도전 포일들은 실질적으로 동일한 영역 및 치수를 가진다.
다른 실시형태에 있어서, 상기 차폐층은 투명한 도전 재료, 투명한 도전 재료와 금속 또는 비금속의 혼합물에 의해 형성된다.
다른 실시형태에 있어서, 도전 포일들은 금속 또는 금속 혼합물에 의해 형성된다.
다른 실시형태에 있어서, 차폐층은 메시 구조를 갖는다.
다른 실시형태에 있어서, 상기 터치 센서는, 기판 및 센스 전극층을 구비한다. 센스 전극층은 기판의 표면 상에 형성되고, 차폐층에 인접해 있다.
다른 실시형태에 있어서, 패널은 상기 센스 전극층과 상기 차폐층 사이에 배치되는 격리층을 더 구비한다.
다른 실시형태에 있어서, 상기 격리층은 콜로이드이다.
터치 패널의 테스트 방법의 실시형태가 제공되며, 이 테스트 방법은, 터치 센서, 차폐층 및 복수의 도전 포일들을 포함하는 터치 패널을 제공하는 단계로서, 상기 차폐층은 상기 터치 센서 상에 격리되어 배치되며, 상기 복수의 도전 포일들의 각각은, ACF를 통하여 상기 터치 센서의 표면 상에 서로에 대하여 별개로 배치되며, 상기 터치 센서의 표면은 상기 차폐층으로부터 떨어져 있는, 터치 패널을 제공하는 단계와, 상기 도전 포일들, 상기 ACF 및 상기 차폐층 중 임의의 2개에 의해 연속하여 연결된 신호 경로를 통하여 테스팅 신호를 전달하는 단계와, 상기 신호 경로를 통하여 상기 테스팅 신호에 의해 생성된 전기 특성을 산출하는 단계를 포함한다.
일 실시형태에 있어서, 상기 전기 특성은 루프 저항이다.
다른 실시형태에 있어서, 상기 루프 저항은, 상기 도전 포일들, 상기 ACF, 및 상기 차폐층 중 하나의 시트 저항에 정비례한다.
일 실시형태에 있어서, 상기 루프 저항은, 상기 도전 포일들 중 하나와, 전기적으로 결합된 ACF 사이, 또는 상기 ACF와 상기 차폐층 사이의 계면 저항에 정비례한다.
다른 실시형태에 있어서, 임의의 2개의 인접한 도전 포일들은 10 ㎛ 내지 15 ㎛의 범위의 분리 거리 만큼 분리된다.
일 실시형태에 있어서, 도전 포일들은 실질적으로 동일한 영역 및 치수를 갖는다.
다른 실시형태에 있어서, 상기 차폐층은, 투명한 도전 물질, 상기 투명한 도전 물질과 금속 또는 비금속의 혼합물에 의해 형성된다.
본 개시는 첨부 도면들을 참조하여 이후의 상세한 설명 및 예들을 판독함으로써 더욱 완전하게 이해될 수 있다.
도 1a는 본 발명의 실시형태에 따른 테스팅 조건에서의 터치 패널의 횡단면도를 나타낸다.
도 1b는 도 1a의 터치 패널의 상부를 나타낸다.
도 2는 본 발명의 실시형태에 따른 테스팅 조건에서의 다른 터치 패널의 횡단면도를 나타낸다.
이하의 설명은 본 개시를 수행하는 최적의 예상 모드이다. 이 설명은 본 개시의 일반적인 원리들을 나타내기 위하여 행해지며, 제한적인 의미로 받아들여져서는 안된다. 본 개시의 범위는 첨부된 청구항들을 참조하여 최적으로 결정된다.
도 1a는 본 발명의 실시형태에 따른 테스팅 조건에서의 터치 패널의 횡단면도를 나타낸다. 터치 패널(10)은, 시스템 디바이스의 사용자 동작 인터페이스로서 기능하는, 스마트 폰, 테블릿 컴퓨터, 랩탑 컴퓨터 및 기타 시스템 디바이스들에 적용될 수 있다. 실시형태에서, 터치 패널(10)은, 터치 센서(100), 차폐층(102) 및 복수의 도전 금속 포일들(106a 및 106b)을 포함한다. 2개의 도전 금속 포일들(106a 및 106b)은 본 발명의 작동을 나타내기 위하여 구현된다. 또한, 차폐층(102)는 외부 신호들로 인한 간섭으로부터 터치 센서(100)를 차폐하기 위하여 터치 센서(100) 상에 배치된다. 예컨대, 터치 패널(10)이 시스템 디바이스에 적용될 때, 차폐층(102)은 시스템 디바이스의 메인 보드 또는 모니터로부터 전자기 신호 간섭을 차폐하도록 구성된다. 2개의 도전성 금속 포일들(106a 및 106b)은 이방성 도전막(이하, ACF로 지칭됨)을 통하여 터치 센서(100)로부터 떨어져 있는 표면(102a) 상에 별개로 배치된다. 그 결과, 도전성 금속 포일들(106a 및 106b), ACF(104) 및 차폐층(102)은, 터치 패널(10)의 차폐층(102)의 차폐 효과를 위한 테스팅 수단으로서 기능하는 신호 경로(103)를 형성하도록 연속하여 연결된다.
보다 상세하게, 터치 센서(100)는 기판(1001) 및 센스 전극층(1002)을 더 포함한다. 기판(1001)은 대응하여 2개의 표면(1001a 및 1001b)을 포함하며, 표면(1001a)은 사용자의 조망 방향의 측에 가깝다. 센스 전극층(1002)은 기판(1001)의 인접 표면인 표면(1001b) 상에 형성된다. 또한, 센스 전극층(1002)과 차폐층(102) 양쪽이 도전성 금속층에 속하기 때문에, 터치 패널(10)은, 센스 전극층(1002)과 차폐층(102) 사이에 전기적 격리를 제공하기 위하여, 센스 전극층(1002)과 차폐층(102) 사이에 격리층(101)을 더 포함한다. 제조 처리에 관하여, 격리층(101)과 차폐층(102)은 센스 전극층(1002) 상에 포토리소그래피 처리를 직접적으로 그리고 순차적으로 수행함으로써 형성될 수 있다. 다른 실시형태들에서, 격리층(101)은 차폐층(102)과 센스 전극층(1002)을 함께 부착하는 접착 물질일 수 있다.
2개의 도전 금속 포일들(106a 및 106b)은, 예를 들어 이들 사이에 10 ㎛ 내지 15 ㎛의 범위의 최적의 분리 거리(d)를 가지면서, 실질적으로 동일한 영역 및 치수를 가지도록 설계될 수 있다. 2개의 도전 금속 포일들(106a 및 106b)의 치수 및 분리 거리(d)는 본 실시형태의 예들에 의해 한정되지 않고, 설계 필요조건에 기초하여 구성될 수 있다.
따라서, 터치 패널(10)은 차폐 성능에 대한 테스트를 수행하도록 구성될 때, 검출 디바이스(12)(옴 미터(ohm meter) 등)는 연결선들(11a 및 11b)을 통하여 터치 패널(10)의 도전 포일들(106a 및 106b)에 전기적으로 연결되도록 구성되며, 검출 디바이스(12)는, 연결선(11a)을 통하여 도전 포일(106a)에 테스팅 신호(전압 등)를 전달하고, 그 후 이 테스팅 신호는 신호 경로(103)를 통하여 도전 포일(106b)로 이동된다. 이에 따라, 테스팅 신호는 연결선(11b)을 통하여 검출 디바이스(12)로 되돌아간다. 그러므로, 검출 디바이스(12)는, 신호 경로(103)를 통하여 이동하는 테스팅 신호에 대한 전기 특성(옴 판독 등)을 산출하고, 신호 경로(103)에 대한 직류(DC) 특성을 결정할 수 있다. 그 결과, 검출 디바이스(12) 상의 판정 디바이스(도시하지 않음)는 산출된 전기 특성들에 기초하여 차폐층(102)의 차폐 성능을 판정할 수 있다. 이에 따라, 열악한 전기 특성은 차폐층(102)의 열악한 차폐 성능을 나타낸다.
또한, 연결선(11a, 11b)은 터치 패널(10) 상의 소프트 인쇄 회로 기판에서의 도전선일 수 있다. 터치 패널(10)이 테스트 중에 있을 때, 도전 포일들(106a 및 106b)은 각각 연결선들(11a 및 11b)을 통하여 검출 디바이스(12)에 전기적으로 연결됨으로써, 검출 디바이스(12), 연결선들(11a 및 111b) 및 신호 경로(103)에 의해 폐쇄 루프를 형성한다. 즉, 검출 디바이스(12)는, 연결선(11a), 신호 경로(103) 및 연결선(11b)의 루프에 대한 전기 특성(루프 저항 등)을 동시에 판정할 수 있다. 터치 패널(10)이 시스템 디바이스에 적용될 때, 연결선들(11a 및 11b)에 연결되는 핀들은 그라운드에 할당된다. 이에 따라, 차폐층(102)은 신호 경로(103), 연결선들(11a 및 11b) 및 그라운드에 의해 형성된 누설 경로를 통하여 차폐 기능을 제공할 수 있다.
검출 디바이스(12)의 2개의 핀(120a 및 120b) 사이의 루프 저항이, 식 (1)에의해 표현되는 RAB이면, 예를 들어 옴 미터를 검출 디바이스(12)로서 선택한다.
RAB = RA(11a) + RA(11a→106a) + R(106a) + RA(106a→104) + R(104) + R(104→102) + RGAP(102) + RB(11b) + RB(11b→106b) + R(106b) + RB(106b→104) + R(104) + R(104→102) 식 (1)
여기서, RA(11a)는 연결선(11a)의 배선 저항이고,
RB(11b)는 연결선(11b)의 배선 저항이고,
RA(11a→106a)는 연결선(11a)과 전기적으로 결합된 도전 포일(106a) 사이의 계면 저항이고,
RB(11b→106a)는 연결선(11b)과 전기적으로 결합된 도전 포일(106b) 사이의 계면 저항이고,
R(106a)은 도전 포일(106a)의 시트 저항이고,
R(106b)은 도전 포일(106b)의 시트 저항이고,
RA(106a→104)는 도전 포일(106a)과 전기적으로 결합된 ACF(104) 사이의 계면 저항이고,
RB(106b→104)는 도전 포일(106b)과 전기적으로 결합된 ACF(104) 사이의 계면 저항이고,
R(104)은 ACF(104)의 시트 저항이고,
R(104→102)은 ACF(104)와 전기적으로 결합된 차폐층(102) 사이의 계면 저항이고,
RGAP(102)는 2개의 도전 포일들(106a 및 106b) 사이의 차폐층(102)의 시트 저항이다.
상기 식 (1)로부터, 루프 저항(RAB)과, 배선 저항들(RA(11a), RB(11b)), 시트 저항(R(106a), R(106b), R(104), RGAP(102)) 및 계면 저항(RA(11a→106a), RA(106a→104), R(104→102), RB(11b→106b), RB(106b→104)) 중 어느 하나는 정비례한다는 것을 알 수 있다. 즉, 루프 저항은, 각 층의 시트 저항들에서의 제조 결함들 또는 터치 패널(10)의 차폐층(102), AFC(104), 도전 포일들(106a, 106b)의 인접 층들 사이의 계면 저항으로 인한 어떤 이상을 반영할 수 있다. 부가적으로, 배선들(소프트 인쇄 회로 기판의 도전선 등)은 비교적 더욱 안정되게 연결되므로, 이들의 저항은 더 일정하고, 그 값들은 더 작아지고, 배선들의 저항이 무시될 때, 검출 디바이스(12)에 의해 검출된 루프 저항은, 신호 경로(103)의 전기 특성을 나타낸다.
설명된 바와 같이, 검출 디바이스(12)에 의해 검출된 루프 저항은, 판정 디바이스(도시되지 않음)에 의해 추가로 자동적으로 판정될 수 있다. 일 실시형태에서, 판정 디바이스는 예컨대 디폴트 저항을 설정할 수 있다. 루프 저항이 디폴트 저항 미만일 때, 판정 디바이스는, 터치 패널(10)의 차폐층(102)의 차폐 성능이 필요 조건을 충족한다고 판정하여, 간섭 신호들을 차폐하고, 터치 패널(10)을 간섭에 대하여 보호할 수 있다. 이와 달리, 루프 저항이 디폴트 저항을 초과할 때, 차폐층(102)의 차폐 성능은 필요조건을 충족하지 않는 것으로 판정될 수 있다. 간섭 차폐 능력이 소실되는 것에 대한 원인은, 차폐층(102), ACF(104) 및 도전 포일들(106a 및 106b) 사이에 놓여 있는 전기적 커플링으로 인하거나 또는 각 층에 제공된 도전 불순물로 인한 것일 수 있고, 이에 의해 루프 저항이 증가된다. 루프 저항이 상당히 큰 값으로 커질 때, 판정 디바이스는, 터치 패널(10)의 차폐층(102)이 그 간섭 차폐 능력을 소실하였다고 판정할 수 있고, 이는 열악한 디바이스 제조로 인한, 층들 사이의 비접속 및 전기적 커플링의 부재에 의해 야기된다.
도 2는 본 발명의 실시형태에 따른 테스팅 조건에서의 다른 터치 패널의 횡단면도를 나타낸다. 본 실시형태에서의 터치 패널(20)의 구조는, 터치 패널(20)이 3개의 도전 포일들(206a, 206b 및 206c)을 가진 채로 설계되었다는 점에서 도 1의 구조와는 구별된다. 3개의 도전 포일들(206a, 206b 및 206c)은, 어떤 2개의 인접한 도전 포일들이 10 ㎛ 내지 15 ㎛의 분리 거리(d) 만큼 서로에 대하여 떨어져 있는 상태로, 동일한 영역 및 치수를 가지도록 설계된다. 도전 포일들(206a, 206b 및 206c)의 치수 및 분리 거리(d)는 본 실시형태로 한정되지 않고, 오히려 이들은 실제의 설계 필요조건에 따라서 조정될 수 있다는 것에 주목해야 한다. 실시형태에 있어서, 차폐층(201)은 격리층(201)을 통하여 터치 센서(200) 상에 배치되어, 외부 신호들 및 간섭으로부터 터치 센서(200)를 차폐한다. 도전 포일들(206a, 206b 및 206c)은 터치 센서(200)로부터 떨어져서, 차폐층(202)의 표면(202a) 상에 별개로 배치된다. 설명을 위하여, 본 실시형태는, ACF(204) 및 차폐층(202)을 통하여, 3개의 도전 포일들(206a, 206b 및 206c) 중 임의의 2개 사이에 형성된 신호 경로들에 대한 테스트를 각각 수행하기 위하여, 3개의 검출 디바이스들(22a, 22b 및 22c)을 이용한다. 따라서, 도전 포일들(206a, 206b), ACF(204) 및 차폐층(202)은 연속적으로 연결되어 검출 디바이스(22a)에 의해 테스트되는 신호 경로를 형성하고, 도전 포일들(206b, 206c), ACF(204) 및 차폐층(202)은 연속적으로 연결되어 검출 디바이스(22b)에 의해 테스트되는 신호 경로를 형성한다. 또한, 도전 포일(206a, 206c), ACF(204) 및 차폐층(202)은 연속적으로 연결되어 검출 디바이스(22c)에 의해 테스트되는 신호 경로를 형성한다. 신호 경로들 중 어느 것은 터치 패널(20)의 차폐층(202)의 차폐 성능에 대하여 테스트하도록 제공될 수 있다. 실제로, 본 실시형태는 상이한 신호 경로들에 대하여 테스트하기 위하여 하나의 검출 디바이스만을 채택할 수 있지만, 검출 디바이스들의 수는 본 실시형태로 한정되지 않는다.
실시형태의 인프라스트럭처 하에서, 판정 디바이스는 검출 디바이스(22a, 22b, 및 22c)에 의해 획득된 3개의 루프 저항의 각각에 대한 전용 판정 룰을 가지도록 설계될 수 있다. 일 실시형태에서는, 3개의 루프 저항이 모두 디폴트 저항 미만인 경우에만, 판정 디바이스는, 터치 패널(20)의 차폐층(202)의 차폐 성능이 필요조건을 충족하는지 여부를 판정한다. 즉, 루프 저항들 중 어느 하나가 디폴트 저항을 초과할 때, 판정 디바이스는, 터치 패널(20)의 차폐층(202)의 간섭 및 신호 차폐 기능이 고장날 수 있다고 판정할 수 있다. 또한, 루프 저항들 중 어느 하나가 무한한 것으로 판정될 때, 판정 디바이스는 터치 패널(20)의 차폐층(202)의 간섭 및 신호 차폐 기능이 완전히 소실되었다고 판정할 수 있다.
다른 실시형태에서, 판정 디바이스는, 3개의 루프 저항들 중 어느 것도 무한한 것으로 판정되지 않을 때, 루프 저항들 중 2개가 디폴트 저항 미만이고, 터치 패널(20)의 차폐층(202)의 차폐 성능이 필요조건을 충족한다고 판정하도록 설계될 수 있다. 이와 달리, 터치 패널의 차폐층(202)의 차폐 성능은 필요조건을 충족하지 않는 것으로 판정될 수 있다.
부가적으로, 이전의 실시형태들에서, 차폐층(102)[(202)]은 ITO(indium tin oxide), IZO(indium zinc oxide), CTO(cadmium tin oxide), AZO(aluminum zinc oxide), ITZO(indium tin zinc oxide), 산화 주석, 산화 아연, 산화 카드뮴, 산화 하프늄(HfO), InGaAlO(indium gallium aluminum oxide), CNT(Carbon Nano Tube), 나노 실버로부터 선택될 수 있는 투명한 도전 물질, 기타 투명한 도전 물질, 또는 구리, 은, MoAlMo 또는 기타 금속 혼합 그룹일 수 있는 금속 혼합물에 의해 제조될 수 있다.
마지막으로, 본 발명의 실시형태들은 터치 패널의 인프라스트럭처에서의 개선된 설계를 통하여 터치 패널의 차폐 기능에 대하여 테스트하도록 채택될 수 있다. 검출 디바이스 및 차폐층은, 차폐층의 DC 특성에 대하여 직접 테스트하기 위하여 폐쇄 루프를 형성하여, 열악한 차폐 성능을 가진 터치 패널들을 효과적으로 식별한다. 이에 따라, 터치 패널 제품은 안정된 간섭 저항률을 가질 수 있다. 또한, 차폐층은 본 실시형태들에 있어서 터치 패널의 인프라스트럭처에서 센스 전극을 가진 결합 커패시터를 계속해서 형성할 수 있으므로, 검출 디바이스는 차폐층의 교류(AC) 특성에 대하여 테스트하기 위하여, 도전성 포일들 중 어떤 도전성 포일을 통하여 차폐층에 고정된 주파수 신호를 제공할 수 있다.
본 개시를 바람직한 실시형태들에 관하여 예를 들어 설명하였지만, 본 개시는 개시된 실시형태들로 한정되지 않음을 이해하여야 한다. 이와 반대로, (당업자에게 명백하게 되는 바와 같이) 여러 가지 변형 및 유사한 방식을 커버하도록 의도된다. 따라서, 첨부된 청구항들의 범위는, 모든 이러한 변형 및 유사한 방식을 포함하도록 가장 넓은 해석과 부합되어야 한다.

Claims (10)

  1. 터치 패널로서,
    터치 센서와,
    상기 터치 센서 상에 격리되어 배치되는 차폐층(shielding layer)과,
    이방성 도전막(ACF; Anisotropic Conductive Film)을 통하여 상기 터치 센서의 표면 상에 서로에 대하여 각각 별개로 배치되는 복수의 도전 포일들(foils)을 구비하며,
    상기 표면은 상기 차폐층으로부터 떨어져 있고,
    상기 도전 포일들, 상기 ACF, 및 상기 차폐층 중 임의의 2개는 연속하여 연결되어 신호 경로를 형성하는 것인 터치 패널.
  2. 제1항에 있어서, 임의의 2개의 인접한 도전 포일들은 10 ㎛ 내지 15 ㎛의 범위의 분리(separation) 거리 만큼 분리되는 것인 터치 패널.
  3. 제1항에 있어서, 상기 도전 포일들은 동일한 영역 및 치수를 가지며,
    상기 도전 포일들은 금속 또는 금속 혼합물에 의해 형성되는 것인 터치 패널.
  4. 제1항에 있어서, 상기 차폐층은 투명한 도전 재료, 투명한 도전 재료와 금속 또는 비금속의 혼합물에 의해 형성되며,
    상기 차폐층은 메시 구조를 갖는 것인 터치 패널.
  5. 제1항에 있어서, 상기 터치 센서는,
    기판과,
    상기 차폐층에 인접한, 상기 기판의 표면 상에 형성되는 센스 전극층을 구비하는 것인 터치 패널.
  6. 제5항에 있어서, 상기 센스 전극층과 상기 차폐층 사이에 배치되는 격리층(isolation layer)을 더 구비하는 터치 패널.
  7. 제6항에 있어서, 상기 격리층은 콜로이드인 것인 터치 패널.
  8. 터치 패널의 테스트 방법으로서,
    터치 센서, 차폐층 및 복수의 도전 포일들을 포함하는 터치 패널을 제공하는 단계로서, 상기 차폐층은 상기 터치 센서 상에 격리되어 배치되며, 상기 복수의 도전 포일들의 각각은, ACF를 통하여 상기 터치 센서의 표면 상에 서로에 대하여 별개로 배치되며, 상기 터치 센서의 표면은 상기 차폐층으로부터 떨어져 있는, 터치 패널을 제공하는 단계와,
    상기 도전 포일들, 상기 ACF 및 상기 차폐층 중 임의의 2개에 의해 연속하여 연결된 신호 경로를 통하여 테스팅 신호를 전달하는 단계와,
    상기 신호 경로를 통하여 상기 테스팅 신호에 의해 생성된 전기 특성을 산출하는 단계를 포함하는 터치 패널의 테스트 방법.
  9. 제8항에 있어서, 상기 전기 특성은 루프 저항인 것인 터치 패널의 테스트 방법.
  10. 제9항에 있어서, 상기 루프 저항은, 상기 도전 포일들, 상기 ACF, 및 상기 차폐층 중 하나의 시트 저항에 정비례하며,
    상기 루프 저항은, 상기 도전 포일들 중 하나와, 전기적으로 결합된 ACF 사이, 또는 상기 ACF와 상기 차폐층 사이의 계면 저항에 정비례하는 것인 터치 패널의 테스트 방법.
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