KR20150009283A - 칩 인덕터, 칩 인덕터용 내부전극 제조 방법 및 이를 이용한 칩 인덕터 제조 방법 - Google Patents

칩 인덕터, 칩 인덕터용 내부전극 제조 방법 및 이를 이용한 칩 인덕터 제조 방법 Download PDF

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KR20150009283A
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신성식
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Abstract

본 발명은, 내부전극의 종횡비를 높이는 동시에 전기적 연결 신뢰성을 확보하기 위하여, 세라믹 본체; 상기 세라믹 본체의 양 단부에 구비된 외부단자; 및 상기 세라믹 본체에 내설되고 비아를 통해 층간 연결된 다층의 내부전극;을 포함하되, 상기 각 내부전극은 분할 도금되는 금속층의 연속 적층으로 이루어지고, 상기 내부전극을 구성하는 금속층을 연결하는 관통비아가 형성된, 칩 인덕터를 제시한다.

Description

칩 인덕터, 칩 인덕터용 내부전극 제조 방법 및 이를 이용한 칩 인덕터 제조 방법{CHIP INDUCTOR, METHODS OF MANUFACTURING INNER ELECTRODE FOR CHIP INDUCTOR AND METHODS OF MANUFACTURING CHIP INDUCTOR USING THE SAME}
본 발명은 칩 인덕터에 관한 것으로, 보다 상세하게는, 칩 인덕터에 포함되는 내부전극 및 그 제조 방법, 그리고 이를 이용한 칩 인덕터 제조 방법에 관한 것이다.
인덕터 소자는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로, 주로 전자기기 내 DC-DC 컨버터와 같은 전원회로에 사용되며, 또는 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 폭넓게 사용되고 있다. 이 중에서도 특히, 최근 스마트폰 및 테블릿 PC 등에서 통신, 카메라, 게임등의 멀티 구동이 요구됨에 따라 전류의 손실을 줄이고 효율성을 높이기 위한 파워 인덕터의 사용이 증가하고 있다.
한편, IT 기술의 발전과 더불어 전자기기의 소형화 및 박막화가 가속화되고 있고, 이에 따라, PCB기판 역시 얇아지면서 여기에 실장되는 각종 소자 역시 소형화되고 있다. 이와 같은 추세에 따라, 파워 인덕터를 비롯한 각종 인덕터 소자 또한 그 크기가 소형화되어 가고 있으며, 이와 동시에 동일 수준 이상의 인덕턴스 구현 및 전류 소모의 효율성을 높이기 위하여 직류저항(Rdc) 특성 및 Q특성의 개선이 절실히 요구되고 있는 실정이다.
이에 따라, 재료적인 측면에서는 보다 더 높은 포화자화값을 갖는 페라이트(Ferrite) 재료를 사용하거나, 공법적인 측면에서는 내부전극의 종횡비(Aspect Ratio)를 높일 수 있는 인쇄 공법 또는 높은 종횡비를 형성할 수 있는 구조적인 공법에 대한 여러 특허가 제시되고 있다.
참고문헌(일본 공개특허공보 제 2002-249890호)에서는 내부전극의 패턴에 따라 시드층을 먼저 형성한 후 절연층으로 이를 매립하고, 시드층이 노출되도록 절연층에 홀을 가공한 다음 홀 내부를 충진하는 방식으로 내부전극을 형성함으로써 내부전극의 종횡비를 높이고 있다. 그러나, 내부전극의 경우 코일 패턴 형상으로 설계되므로 참고문헌과 같이 내부전극의 패턴에 따라 홀을 가공하는 것은 쉽지 않고, 따라서 생산 비용 증가 및 제품 수율 저하를 피할 수 없는 단점이 있다.
또 다른 방식으로, 일정 종횡비를 만족할때까지 금속층을 순차적으로 쌓아 올려 하나의 내부전극을 형성하는 방식이 제안되고 있다. 이때, 금속층의 적층과 함께 세라믹 슬러리를 금속층과 동일한 두께로 인쇄하여 쌓아 올리게 되는데, 인덕터 소자가 소형화될수록 내부전극, 즉 금속층의 선폭이 줄어들기 때문에, 도 10에 도시된 것처럼 세라믹 슬러리(2)가 금속층(1)의 형성 영역을 침범하는 경우가 발생할 수 있다. 이 경우, 상,하층의 금속층(1)이 전기적으로 접속하지 못하는 오픈(open) 불량이 발생하게 된다.
특허문헌 : 일본 공개특허공보 제 2002-249890호
본 발명은 높은 종횡비 구현이 가능하면서도 연결 신뢰성을 높일 수 있는 구조의 내부전극이 포함된 칩 인덕터 및 이러한 구조의 내부전극 제조 방법, 그리고 이를 이용한 칩 인덕터 제조 방법을 제공하여 전술한 문제를 해결하고자 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 세라믹 본체; 상기 세라믹 본체의 양 단부에 구비된 외부단자; 및 상기 세라믹 본체에 내설되고 비아를 통해 층간 연결된 다층의 내부전극;을 포함하되, 상기 각 내부전극은 분할 도금되는 금속층의 연속 적층으로 이루어지고, 상기 내부전극을 구성하는 금속층을 연결하는 관통비아가 형성된, 칩 인덕터를 제공한다.
또한, 상기 관통비아는 상기 금속층을 수직 방향으로 관통하되, 각 내부전극의 최하층에 위치하는 금속층의 일부 높이까지 관통하는, 칩 인덕터를 제공한다.
또한, 상기 관통비아의 너비는 상기 금속층의 선폭보다 작게 형성되는, 칩 인덕터를 제공한다.
또한, 상기 관통비아는 상기 내부전극의 패턴 상에 복수 개로 형성되는, 칩 인덕터를 제공한다.
또한, 상기 금속층은 8㎛ 내지 30㎛ 범위의 두께를 가지는, 칩 인덕터를 제공한다.
한편, 상기 구조의 칩 인덕터용 내부전극을 제조하기 위하여, 본 발명은, 내부전극 패턴을 가지는 금속층 및 상기 금속층의 측면을 매립하는 세라믹층을 반복 형성하여 상기 금속층의 연속 적층으로 이루어지는 내부전극을 형성하는 단계; 상기 내부전극의 소정 위치에 펀칭 공정을 진행하는 단계; 및 상기 펀칭 공정에 의해 형성된 개구부 내부에 금속물질을 충진하는 단계;를 포함하는, 칩 인덕터용 내부전극 제조 방법을 제공한다.
또한, 상기 세라믹층 형성 시 동일층에 위치하는 금속층과 동일한 두께로 형성하는, 칩 인덕터용 내부전극 제조 방법을 제공한다.
또한, 상기 개구부 내부에 금속물질을 충진하는 단계는 도트(Dot) 인쇄 공법을 이용하는, 칩 인덕터용 내부전극 제조 방법을 제공한다.
또한, 상기 펀칭 공정 진행 시 상기 금속층의 적층면에 대해 수직 방향으로 레이저 조사하되, 최하층에 위치하는 금속층의 일부 높이까지 관통되게 하는, 칩 인덕터용 내부전극 제조 방법을 제공한다.
그리고, 상기 칩 인덕터용 내부전극 제조 방법에 따라 제조된, 내부전극이 형성된 세라믹 시트를 다수 매 적층하는 단계; 상기 적층된 다수 매의 세라믹 시트를 가압·소결하는 단계; 및 가압·소결에 따라 형성된 세라믹 본체의 양 단부에 외부단자를 형성하는 단계;를 포함하는, 칩 인덕터 제조 방법을 제공한다.
본 발명에 따르면, 종래의 오픈 불량 문제를 해결하면서도 높은 종횡비를 가지는 내부전극의 구현이 가능하고, 이에 따라 직류저항특성 및 Q특성이 우수한 칩 인덕터 제공이 가능하다.
또한, 종래보다 간소한 공정으로 제품의 제조가 가능하므로, 생산 비용의 증가없이 제품의 불량률을 줄일 수 있는 효과가 있다.
도 1은 본 발명에 따른 칩 인덕터의 외관 사시도
도 2는 본 발명에 따른 칩 인덕터의 단면도
도 3은 도 2의 A부분의 확대도
도 4는 본 발명의 칩 인덕터에서 오픈(open) 불량이 해소된 상태를 나타난 도면
도 5 내지 도 9는 본 발명의 칩 인덕터용 내부전극 제조 방법을 순차적으로 도시한 공정도
도 10은 종래 구조에서 발생하는 오픈(open) 불량을 나타낸 도면
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 또한, 본 명세서에서 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1 내지 도 3을 참조하면, 본 발명에 따른 칩 인덕터(100)는, 코일이 내설된 세라믹 본체(110)를 기본 구조로 한다.
상기 세라믹 본체(110)는 칩 사이즈, 예컨대 2012(2.0mm×1.2mm×1.2mm) 또는 그보다 더 작은 1005(1.0mm×0.5mm×0.5mm), 0603(0.6mm×0.3mm×0.3mm), 0402(0.4mm×0.2mm×0.2mm) 등에 상응하는 크기를 가지는 세라믹 소재의 육면체로서, Cu-Zn계 페라이트 분말 또는 Ni-Cu-Zn-Mg계 페라이트 분말 등의 자성체 분말을 주원료로 한 세라믹 시트(111)가 두께 방향으로 다수 매 적층됨으로써 형성될 수 있다. 여기서, 상기 다수 매의 세라믹 시트(111)는 적층 후 가압·소결 공정을 거치게 되고, 따라서, 인접하는 세라믹 시트(111) 사이는 그 경계를 구별할 수 없을 정도로 일체화될 수 있다.
상기 세라믹 본체(110) 내부에는 나선상(螺旋狀)으로 주회하는 코일이 구비되어 있고, 이 코일은 전기 전도성이 우수한 금속 페이스트, 예컨대, Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속 혹은 이들의 금속 화합물로 이루어진 내부전극(120)의 상호 연결로 형성될 수 있다. 즉, 상기 세라믹 본체(110) 내부에는 코일의 주회를 분할한 복수 개의 내부전극(120)이 소정 간격을 두고 두께 방향으로 적층되어 있으며, 상,하층의 내부전극(120)은 그 사이에 배치되는 비아(도면 미도시)를 통해 전기적으로 연결되어 하나의 코일을 형성하게 된다.
상기 최상층 및 최상층에 위치하는 내부전극(120)의 단부(120')는 세라믹 본체(120)의 측면까지 연장 형성되어 그 끝단이 세라믹 본체(110) 외부로 노출되고, 따라서, 세라믹 본체(110)의 측면에 구비된 외부단자(130)와 전기적으로 접속하여 외부의 전원을 인가받는다.
여기서, 상기 각 내부전극(120)은 도 3에 도시된 것처럼 분할 도금되는 금속층(120a,120b,120c)의 연속 적층으로 이루어질 수 있다. 즉, 상기 내부전극(120)은 요구되는 종횡비를 만족할때까지 상기 금속층(120a,120b,120c)을 순차적으로 쌓아 올림으로써 형성될 수 있다. 여기서는 3층으로 적층된 금속층(120a,120b,120c)을 예시하고 있으나, 상기 내부전극(120)은 3층 이상의 이상의 금속층, 또는 2층의 금속층만으로도 이루어질 수 있음은 물론이다.
상기 각 층의 금속층(120a,120b,120c)은 8㎛ 내지 30㎛ 범위내에서 설정되는 두께를 가지는 것이 바람직하다. 상기 금속층(120a,120b,120c)의 두께가 선폭에 비해 너무 두껍게 형성되면 구조적으로 불안정하여 패턴이 무너질 수 있고, 반대로 금속층(120a,120b,120c)이 너무 얇게 형성되면 그만큼 인쇄 공정을 반복 수행해야 하므로 생산 비용이 증가할 수 있다. 따라서, 상기 각 층의 금속층(120a,120b,120c)의 두께는 8㎛ 내지 30㎛ 범위내에서 설정하되, 다만, 이 수치범위는 내부전극(120)의 선폭 등을 고려하여 얼마든지 변동될 수 있음은 당업자 입장에서 자명할 것이다.
한편, 상기 금속층(120a,120b,120c)의 적층과 함께 세라믹 슬러리를 금속층(120a,120b,120c)과 동일한 두께로 인쇄하여 세라믹층(111a,111b,111c)을 쌓아 올리게 된다. 이때, 칩이 소형화됨에 따라 내부전극(120), 즉 금속층(120a,120b,120c)의 선폭이 점점 좁아져 세라믹 슬러리의 번짐으로 인해 도 10과 같은 오픈(open) 불량이 발생할 수 있다.
이를 보완하기 위하여, 본 발명의 칩 인덕터(100)는, 연속 적층된 상기 금속층(120a,120b,120c)을 연결하는 관통비아(121)를 더 포함할 수 있다. 구체적으로, 상기 관통비아(121)는 내부전극(120)과 마찬가지로 전기 전도성이 우수한 금속재질, 예컨대 Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속 혹은 이들의 금속 화합물로 이루어질 수 있으며, 상기 금속층(120a,120b,120c)을 수직 방향으로 관통하여 형성될 수 있다. 이에 따라, 도 4에 도시된 것과 같이, 본 발명에서는 상기 세라믹 슬러리의 번짐으로 인하여 상,하층간의 금속층이 서로 접합되지 않더라도 상기 관통비아(121)를 통해 전기적 도통이 이루어지므로 종래의 오픈 불량을 방지할 수 있다.
여기서, 상기 관통비아(121)의 너비는 상기 금속층(120a,120b,120c)의 선폭보다 더 작게 형성될 수 있으며, 연결 신뢰성을 더욱 높이기 위해서 상기 관통비아(121)를 상기 내부전극(120)의 패턴 상에 복수 개로 형성할 수도 있다.
또한, 상기 관통비아(121)는 한 층의 내부전극(120)을 구성하는 금속층(120a,120b,120c)을 모두 관통하여 형성하되, 타층의 내부전극(120)과 접촉되지 않도록 각 내부전극(120)의 최하층에 위치하는 금속층(즉, 도 3의 120a)의 일부 높이까지만 관통하게 형성하는 것이 바람직하다.
이제, 본 발명의 상기 내부전극(120)을 제조하는 방법에 대해 살펴보기로 한다.
도 5 내지 도 9는 본 발명의 칩 인덕터용 내부전극(120) 제조 방법을 순차적으로 도시한 공정도로서, 먼저, 상기 내부전극(120)의 패턴을 가지는 금속층(120a,120b,120c) 및 상기 금속층(120a,120b,120c)의 측면을 매립하는 세라믹층 (111a,111b,111c) 및 반복 형성하여 상기 금속층(120a,120b,120c)의 연속 적층으로 이루어지는 내부전극(120)을 형성하는 단계를 진행한다.
상기 세라믹층(111a,111b,111c)은 닥터 블레이드(Doctor blade) 공법 등을 통해, 예를 들어 Cu-Zn계 페라이트 분말 또는 Ni-Cu-Zn-Mg계 페라이트 분말 등의 자성체 분말을 주원료로 한 세라믹 슬러리(Slurry)를 소정 두께로 성형한 시트로서, 도 5와 같이 바닥면이 되는 세라믹층이 제조되면 그 위에 금속 페이스트를 스크린 인쇄 기법 등으로 인쇄하여 금속층(120a)을 형성한다.
그러면 도 6과 같이, 세라믹 슬러리를 다시 인쇄하여 세라믹층(111a)을 형성하는데, 이때 세라믹층(111a)과 동일층에 위치하는 상기 금속층(120a)의 두께와 동일한 두께로 세라믹 슬러리를 인쇄하여 상기 금속층(120a)의 측면을 덮도록 한다. 그 다음 상기 금속층(120a) 위에 금속 페이스트를 인쇄하여 금속층(120b)을 형성하고, 이러한 과정을 반복 진행하여 도 7과 같은 금속층(120a,120b,120c)의 연속 적층으로 이루어지는 내부전극(120)을 완성한다.
다만 여기서, 세라믹 슬러리 인쇄 시, 전술한대로 칩의 소형화로 인하여 도 10과 같은 오픈 불량이 발생할 수 있다. 그러나, 본 발명에서는 후속공정에 따라 형성되는 상기 관통비아(121)에 의해 각 층의 금속층(120a,120b,120c)이 전기적으로 도통되므로 종래의 오픈 불량을 방지할 수 있다.
상기 내부전극(120)이 완성되면, 도 8과 같이, 상기 내부전극(120)의 소정 위치에 펀칭 공정을 진행하여 개구부(121')를 형성하고, 상기 개구부(121') 내부에 전기 전도성이 우수한 금속물질을 도트(Dot) 인쇄 공법을 통해 충진하여 도 9과 같은 관통비아(121)를 형성한다.
여기서, 펀칭 공정은 CO2 레이저 등을 사용할 수 있고, 상기 금속층(120a,120b,120c)의 적층면에 대해 수직 방향으로 레이저 조사하되, 에너지 밀도 조절을 통해 최하층에 위치하는 금속층(120a)의 일부 높이까지만 관통되게 한다. 물론, 최하층의 금속층(120a) 저면까지 관통하더라도 무방하나, 에너지 밀도 조절 실패로 인해 자칫 하층의 내부전극(120)까지 관통되는 경우 내부전극(120)간의 전기적 연결이 문제될 수 있다. 따라서, 이러한 펀칭 오차를 고려하여 최하층에 위치하는 금속층(120a)의 일부 높이까지만 관통되게 하는 것이 바람직하다.
이처럼, 관통비아(121)가 형성된 내부전극(120)이 완성되면, 이 내부전극(120)을 포함하는 세라믹 시트(111)를 이용하여 본 발명의 칩 인덕터를 제조한다.
구체적으로, 먼저 상기 내부전극(120)이 형성된 세라믹 시트(111)를 다수 매 적층한 후, 이를 가압·소결하여 세라믹 본체(110)를 형성한다. 이때, 각 층의 내부전극(120)이 서로 이격될 수 있도록 적어도 일 이상의 세라믹층을 내부전극(120)이 형성된 세라믹 시트(111) 사이에 배치하되, 소정 위치에 내부전극(120)간의 층간 연결을 위한 비아(도면 미도시)를 형성하도록 한다.
그 다음, 디핑(dipping) 공정을 통해 싱기 세라믹 본체(110)의 양 단부에 외부단자(130)를 형성함으로써 도 1의 칩 인덕터를 최종 완성할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100: 본 발명의 칩 인덕터 110: 세라믹 본체
111: 세라믹 시트 111a,111b,111c: 세라믹층
120: 내부전극 120a,120b,120c: 금속층
121: 관통비아 130: 외부단자

Claims (10)

  1. 세라믹 본체;
    상기 세라믹 본체의 양 단부에 구비된 외부단자; 및
    상기 세라믹 본체에 내설되고 비아를 통해 층간 연결된 다층의 내부전극;을 포함하되, 상기 각 내부전극은 분할 도금되는 금속층의 연속 적층으로 이루어지고, 상기 내부전극을 구성하는 금속층을 연결하는 관통비아가 형성된, 칩 인덕터.
  2. 제 1 항에 있어서,
    상기 관통비아는 상기 금속층을 수직 방향으로 관통하되, 각 내부전극의 최하층에 위치하는 금속층의 일부 높이까지 관통하는, 칩 인덕터.
  3. 제 1 항에 있어서,
    상기 관통비아의 너비는 상기 금속층의 선폭보다 작게 형성되는, 칩 인덕터.
  4. 제 1 항에 있어서,
    상기 관통비아는 상기 내부전극의 패턴 상에 복수 개로 형성되는, 칩 인덕터.
  5. 제 1 항에 있어서,
    상기 금속층은 8㎛ 내지 30㎛ 범위의 두께를 가지는, 칩 인덕터.
  6. 내부전극 패턴을 가지는 금속층 및 상기 금속층의 측면을 매립하는 세라믹층을 반복 형성하여 상기 금속층의 연속 적층으로 이루어지는 내부전극을 형성하는 단계;
    상기 내부전극의 소정 위치에 펀칭 공정을 진행하는 단계; 및
    상기 펀칭 공정에 의해 형성된 개구부 내부에 금속물질을 충진하는 단계;를 포함하는, 칩 인덕터용 내부전극 제조 방법.
  7. 제 6 항에 있어서,
    상기 세라믹층 형성 시 동일층에 위치하는 금속층과 동일한 두께로 형성하는, 칩 인덕터용 내부전극 제조 방법.
  8. 제 6 항에 있어서,
    상기 개구부 내부에 금속물질을 충진하는 단계는 도트(Dot) 인쇄 공법을 이용하는, 칩 인덕터용 내부전극 제조 방법.
  9. 제 6 항에 있어서,
    상기 펀칭 공정 진행 시 상기 금속층의 적층면에 대해 수직 방향으로 레이저 조사하되, 최하층에 위치하는 금속층의 일부 높이까지 관통되게 하는, 칩 인덕터용 내부전극 제조 방법.
  10. 제 6 항 내지 제 9 항 중 어느 한 항의 칩 인덕터용 내부전극 제조 방법에 따라 제조된, 내부전극이 형성된 세라믹 시트를 다수 매 적층하는 단계;
    상기 적층된 다수 매의 세라믹 시트를 가압·소결하는 단계; 및
    가압·소결에 따라 형성된 세라믹 본체의 양 단부에 외부단자를 형성하는 단계;를 포함하는, 칩 인덕터 제조 방법.
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