KR20150005585A - Cmos 및 비 실리콘 장치들의 모놀리식 집적 - Google Patents

Cmos 및 비 실리콘 장치들의 모놀리식 집적 Download PDF

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Abstract

방법은 결합 웨이퍼를 생산하기 위해 부분 공정 CMOS 웨이퍼를 제2 웨이퍼에 부착하는 단계를 포함한다. 제2 웨이퍼는 실리콘과 상이한 소재를 포함하는 제1 영역을 포함한다. 또한, 방법은 실리콘과 상이한 소재를 갖는 결합 웨이퍼의 제2 영역 또는 제1 영역에서 장치들을 형성하는 단계를 포함한다.

Description

CMOS 및 비 실리콘 장치들의 모놀리식 집적{MONOLITHIC INTEGRATION OF CMOS AND NON-SILICON DEVICES}
[관련 출원의 상호 참조]
이 출원은 2012년 4월 4일에 출원되고 "신소재들로 새로운 모놀리식 회로를 만드는 공정과 비지니스 방법"이라는 명칭을 가지는 미국 가출원 no.61/619,971에의 우선권을 주장하고, 그 전체를 참고로써 본 명세서에서 포함한다.
[기술분야]
본 명세서에서 설명되는 기술들은 비 실리콘 소재들 및 장치들로 CMOS 회로(예를 들어, 실리콘에서 형성되는)를 집적하는 것에 관한 것이다.
디지털 혁명은, 약 18-24 개월의 기간 동안 실리콘 집적 회로들의 트랜지스터 밀도를 약 두배로 만드는 네트 파워 법칙 구동력(net power-law driving force)이 있다는, 기술적 및 경제적 법칙을 혼합한, 무어의 법칙에 의해 주도되어 왔다. 트랜지스터 밀도가 증가함에 따라서 증가된 기술적 성능, 더 낮은 비용, 및 증가된 시장 어플리케이션의 혼합이 이러한 추세에 대한 연료가 되어왔다. 추세는 1960년대에서 시작되었으나, 오늘날 성숙하고 있다. 추세가 성숙하고 있는 하나의 이유는, 파워 한계들이 트랜지스터들의 크기를 쉽게 줄이는 것을 방지한다는 것이다. 다른 이유는 표준 장치들, 즉, PMOSFET들 및 NMOSFET들의 밀도의 증가가, 수년 전의 무어의 법칙 패러다임의 전성기에 먼저 성취되었던 만큼의 많은 새로운 시장 어플리케이션들과 세그먼트들을 생성하지 않는다는 것이다.
궁극적으로 신소재들이 실리콘 CMOS 회로들에 포함될 것으로 약 30년 동안 예상되어왔다. 발명자는, 스트레인드 실리콘(strained silicon)의 디지털 MOS 회로들로의 도입과 함께 시작되었던, 그러한 혁신을 시장에 가져오는 시작점에서의 이전의 경험을 가지고 있다. 그러나 그러한 혁신은 새로운 소자(Ge)의 메인스트림 실리콘 CMOS 제조로의 삽입으로 성취되었다. 현재 진보된 CMOS 생산 시설들로 신소재를 친밀하게 집적시키는 것에 대한 시간, 비용, 및 회귀(return)가, 새롭고 모놀리식으로 형성되는 소재들 및 장치들의 실리콘 CMOS 회로들로의 도입에 대한 주요 한계이다.
본 발명자에 의한 이전 발명에서, 실리콘 CMOS 공정의 도입부로 삽입될 수 있는 특별히 설계된 기판이 구성되었다. 이 기판은 수정된 CMOS 공정의 온도를 견딜 수 있는 매립된 템플릿 층(buried template layer)을 포함한다. CMOS 공정의 전단(front-end) 고온 단계들이 완료된 후에, 템플릿이 노출될 수 있고, Ⅲ-Ⅴ족 장치 에피택시(epitaxy)가 개시되고(initiated), 그 후에 공정되고, CMOS 후단(back-end) 공정으로 완료되고 그에 따라 모놀리식 회로를 제조할 수 있다.
일부 실시예들은, 결합 웨이퍼(combined wafer)를 생산하기 위해 부분 공정 CMOS 웨이퍼(partially processed CMOS wafer)를 제2 웨이퍼에 부착하는 단계를 포함하는 방법에 관한 것이다. 제2 웨이퍼는 실리콘과 상이한 소재를 포함하는 제1 영역을 포함한다. 또한 방법은, 실리콘과 상이한 소재를 갖는 결합 웨이퍼의 제2 영역 또는 제1 영역에서 장치들을 형성하는 단계를 포함한다.
일부 실시예들은, 그 안에서 형성되는 트랜지스터들을 갖는 부분 공정 CMOS 웨이퍼를 생산하기 위해 CMOS 공정을 사용하여 반도체 웨이퍼 상에서 부분 CMOS 공정을 수행하는 단계를 포함하는 방법에 관한 것이다. 또한, 방법은 CMOS 공정으로부터 부분 공정 CMOS 웨이퍼를 제거하는 단계를 포함한다. 또한, 방법은, 장치들이 형성되는, 실리콘과 상이한 소재를 갖는 장치 영역 및 트랜지스터들을 갖는 부분 공정 CMOS 웨이퍼의 적어도 일부를 포함하는 결합 웨이퍼를 리시빙(receiving)하는 단계를 포함한다. 방법은 결합 웨이퍼 상에서 추가적인 CMOS 공정을 수행하는 단계를 추가로 포함한다. CMOS 공정은 종래의 CMOS 공정일 수 있다.
일부 실시예들은 본 명세서에서 설명되는 바와 같은 장치에 관한 것이다.
일부 실시예들은 본 명세서에서 설명되는 바와 같은 공정을 사용하여 형성되는 제품에 관한 것이다.
전술한 발명의 내용은 설명으로서 제공되는 것이며, 제한하도록 의도되는 것은 아니다.
도면들에서, 다양한 도면들에서 도시되는 동일하거나 거의 동일한 각각의 구성요소는 유사한 참조 문자로 표시된다. 명확성을 위해, 모든 도면에서 모든 구성요소가 라벨링되지는 않을 수 있다. 도면들은 반드시 일정한 비율로 도시되는 것은 아니고, 대신에 본 명세서에서 설명되는 기술들 및 장치들의 다양한 양태들을 도시함에 있어 강조가 있을 수 있다.
도 1은 종래의 CMOS 공정의 블럭도를 도시한다.
도 2는 일부 실시예들에 따라 비 실리콘 소재들 및/또는 장치들로 집적되는 CMOS 회로를 형성하는 공정의 블럭도를 도시한다.
도 3a-3c는 일부 실시예들에 따른 예시적 템플릿 웨이퍼들을 도시한다.
도 4a-4j는 도 2의 공정에서 수행될 수 있는 예시적 웨이퍼 공정을 도시한다.
도 5는 일부 실시예들에 따라, 템플릿 웨이퍼를 부분 공정 CMOS 웨이퍼에 부착하기 이전에 장치 층이 형성되는, 비 실리콘 소재들 및/또는 장치들로 집적되는 CMOS 회로를 형성하는 공정의 블럭도를 도시한다.
도 6a-6f는 도 5의 공정에서 수행될 수 있는 예시적 웨이퍼 공정을 도시한다.
일부 실시예들에서, 본 명세서에 설명된 기술들은, 실리콘 CMOS 제조 설비에 들어가는 특수 설계된 웨이퍼에 대한 필요를 미연에 방지할 수 있다. 일부 실시예들에서, 본 명세서에 설명된 기술들은, 상대적으로 성숙한 실리콘 CMOS 공정의 수정에 대한 필요를 미연에 방지할 수 있다. 이러한 요인들은, 실리콘 CMOS 장치들 및 현재의 CMOS 제조 공정들과 호환할 수 없는 소재들로 형성되는 다른 장치들, 모두를 갖는 새로운 모놀리식 집적 회로들을 생성하기 위한 장벽을 낮춘다.
도 1은 종래의 CMOS 파운드리(foundry)에서 수행됨에 따른 종래의 실리콘 CMOS 공정(5)의 다이어그램을 도시한다. CMOS 공정(5)은, 실리콘이나 SOI(silicon-on-insulator) 웨이퍼와 같은 반도체 웨이퍼(2)의 도입으로 시작한다. 종래의 실리콘 CMOS 공정(5)에서는, "전단" 공정(4)이 수행되고 "후단" 공정(6)이 뒤따른다. 일반적으로, 전단 공정(4)은 소스, 드레인, 및 게이트 영역들의 형성과 같은 반도체 웨이퍼(2) 내의 트랜지스터들의 형성을 위한 다양한 공정 단계들을 포함한다. 전단 공정(4)은 게이트, 드레인, 및 소스 영역들 위로 유전체 층(들)의 형성을 포함할 수 있다. 전단 공정(4)은 소스, 게이트 및/또는 드레인 영역들과 접촉하는 플러그들(예를 들어, 텅스텐 플러그들)의 형성을 포함할 수 있다. 하지만 그것들이 후단 공정(6)의 부분일 수 있으므로, 전단 공정(4)은 그러한 유전체 층(들) 및/또는 플러그들의 형성을 포함하는 것이 요구되지 않는다. 전단 공정(4) 다음으로, 후단 공정(6)이 트랜지스터들 사이에 상호연결(interconnection)들을 형성하도록 수행된다. 복수의 상호연결 층들이 형성될 수 있고 패터닝될 수 있다. CMOS 공정의 완료는 제조된 실리콘 CMOS 회로(8)를 생산한다.
상당한 투자가 종래의 실리콘 CMOS 공정들의 개발을 향한 산업에서 이루어져왔다. 결과적으로, 오늘날 CMOS 공정들이 높은 수율과 하나의 칩당 낮은 비용의 실리콘 CMOS 회로들을 생산하도록 매우 발달되었고 최적화되었다. 종래의 CMOS 공정은, CMOS 파운드리로 알려진 특수 반도체 제조 설비에서 수행된다. 수율을 감소시킬 수 있는 오염 물질들과 불순물들이 공정으로 도입되지 않는 것을 보장하기 위해 CMOS 파운드리에서 상당한 주의가 취해진다. Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ족 반도체 소재들과 같은 비 표준 반도체 소재들은, 허용될 수 없거나 이들을 수용하기 위해 표준 CMOS 공정에 상당한 수정이 요구된다. 오늘날의 CMOS 파운드리들은, 생산을 시작하기 위해 수십억 달러 정도의 투자를 요구하고, 이는 진입에 높은 장벽을 제공하여서, 비 실리콘 소재들의 도입과 호환이 되는 CMOS 공정들의 개발을 막는다. 전단 공정은 특히 민감한데, 이는 그것이 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ족 반도체 소재들에 의해 용인될 수 없을 수 있는 매우 고온의 단계들을 포함하기 때문이다.
본 명세서에 설명된 기술들은 CMOS 장치들을, 현재의 CMOS 공정들과 호환될 수 없는, Ⅲ-Ⅴ 및/또는 Ⅱ-Ⅵ족 반도체 소재들과 같은 비 Ⅳ족 반도체 소재들을 포함하는 다른 소재들로 형성되는 장치들로 모놀리식으로 집적시키는 것을 가능하게 한다. 일부 실시예들에서, 반도체 웨이퍼는 트랜지스터들을 형성하기 위해 CMOS 공정(예를 들어, 전단 공정)에서 부분적으로 공정된다. 부분 공정 CMOS 웨이퍼는, CMOS 공정으로부터 제거될 수 있고, 예를 들어 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ 반도체 소재와 같은, 실리콘과 상이한 소재의 층을 포함하는 별도의 템플릿 웨이퍼에 부착될 수 있다. Ⅲ-Ⅴ 및/또는 Ⅱ-Ⅵ 반도체 소재들과 같은 비 Ⅳ족 반도체 소재들을 포함하는, 실리콘과 상이한 소재의 장치 층은, 전자 및/또는 광전자 장치들과 같은 장치들을 그 안에서 형성하도록 공정될 수 있다. 그 후에, 결합 웨이퍼는 CMOS 공정(예를 들어, 후단 공정)의 완료를 위해 CMOS 공정으로 재도입될 수 있다. 일부 실시예들에서, 종래의 CMOS 공정은, 비 실리콘 소재로 형성된 다른 장치들과 동일한 칩 상에서 실리콘 CMOS 장치들을 생산하는데 사용된다. 일부 실시예들에서, 종래의 CMOS 공정(5)에의 어떠한 수정도 필요하지 않아서, 기존의 CMOS 공정들 및 파운드리들과의 호환성을 제공한다. 기존의 CMOS 공정들 및 파운드리들과의 이러한 호환성은, 비 표준 소재 및 장치들이 CMOS 전자장치들로 집적되는데 대한 진입 장벽을 낮춘다.
논의될 것인 바와 같이, CMOS 전자장치들로 포함되도록 탐색되는 비 표준 소재 및 장치들의 특성은 부분 공정 CMOS 웨이퍼가 CMOS 공정으로부터 제거되는 지점에 영향을 줄 수 있는데, 이는 상이한 소재들 및 장치들이 상이한 열적 버짓(thermal budget)들을 가질 수 있기 때문이다. 공정 흐름(process flow)은 그들 중 어느 것에도 초과되지 않는다는 것을 보장하기 위해 다섯 열적 버짓들: 새로운 소재 템플릿 및 새로운 장치 층들의 열적 버짓, 부분 공정 실리콘 CMOS 웨이퍼의 열적 버짓, 집적 접합 공정(integration bonding process)의 열적 버짓, 에피택셜 장치 층 퇴적(epitaxial device layer deposition)의 열적 버짓에 기초하여 결정될 수 있다. 템플릿, 장치 층 퇴적, 및 장치 공정의 순서는 다양한 열적 버짓들에 의해 결정될 수 있다. 가장 높은 열적 버짓들은 공정의 시작점에, 가장 낮은 것은 공정의 끝에 있을 수 있다.
제1 실시예는, 예를 들어 CMOS 전자장치들로 InGaAs 소재들 및 장치들의 집적을 도시하는 도 2-4와 관련하여 본 명세서에서 설명된다. 제2 실시예는, 예를 들어 CMOS 전자장치들로 GaN 소재들 및 장치들의 집적을 도시하는 도 5-6와 관련하여 본 명세서에서 설명된다.
도 2는 일부 실시예들에 따라, 비 실리콘 소재들 및/또는 장치들로 집적되는 CMOS 회로의 형성에 대한 공정의 블럭도를 도시한다. 도 2의 실시예에서, 장치 층들의 형성은 부분 공정 CMOS 웨이퍼를 템플릿 웨이퍼에 부착하는 단계 다음으로 수행된다. 일부 실시예들에서, 도 2에 도시된 공정 흐름은, 부분 공정 CMOS 웨이퍼를 템플릿 웨이퍼에 부착하는 단계를 견디지 못할 수 있는(즉, 그러한 단계가 수행되는 온도로 인해) 소재들 및 장치들의 집적에 사용될 수 있다. 일부 실시예들에서, 도 2의 공정 흐름은 적어도 부분적으로 InGaAs로 형성되는 장치들로 실리콘 CMOS 장치들을 집적하기 위해 사용될 수 있다. 그러나, 도 2의 공정 흐름이 InGaAs 이외의 다른 소재들에 사용될 수 있기 때문에, 본 명세서에 설명된 기술들은 이 점에 있어서 제한되지 않는다.
도 2에 도시된 바와 같이, 템플릿 웨이퍼(24)가 제공될 수 있다. 일부 실시예들에서, 템플릿 웨이퍼(24)는 실리콘과 상이한 템플릿 소재를 갖는 템플릿 층을 포함한다. 일부 실시예들에서, 템플릿 소재는 완화된 실리콘(relaxed silicon)의 격자 상수와 상이한 격자 상수(lattice constant)를 갖는 반도체 소재일 수 있다. 그러한 격자 상수는, 템플릿 소재로 하여금, 비 실리콘 반도체 장치 층(들)의 후속 퇴적을 위해, 실리콘에 의해 제공될 수 있는 것보다 더 적절한 애피택셜 템플릿을 제공하는 것을 가능하게 할 수 있다. 일부 실시예들에서, 예를 들어, 템플릿 소재는, Ⅲ-Ⅴ 반도체 소재 및/또는 Ⅱ-Ⅳ족 반도체 소재와 같이 Ⅳ족 반도체 소재와 상이한 반도체 소재일 수 있다.
후속 형성 장치 층(subsequently-formed device layer)이 InGaAs을 포함하는 실시예에서, 템플릿 소재는, 예를 들어 실리콘의 격자 상수보다 InGaAs의 격자 상수에 더 긴밀히 매칭되는 격자 상수를 갖는 AlInAs와 같은, Ⅲ-Ⅴ 반도체 소재를 포함할 수 있다. 템플릿 소재는 InGaAs보다 더 높은 열적 버짓을 갖고/갖거나 InGaAs보다 더 고온인 공정을 견딜 수 있도록 선택될 수 있는데, 이는 템플릿 소재로 하여금, 부분 공정 CMOS 웨이퍼에 템플릿 웨이퍼를 부착하는 단계의 고온 공정을 견디는 것을 가능하게 할 수 있다. InGaAs 층을 포함할 수 있는 장치 층들은 이 단계에서 AlInAs 템플릿 층 상에서 퇴적되지 않을 수 있는데, 이는 이 특정 실시예에서의 그들의 열적 버짓은 부분 공정 CMOS 웨이퍼에 템플릿 웨이퍼를 부착하는 단계의 열적 버짓보다 더 크지 않아서 장치 층들은 그러한 단계와 같은 것을 견뎌내지 못할 것이기 때문이다. 템플릿 웨이퍼(24)의 생산에 대한 예시적 기술들 및 소재들에 관하여 추가 논의가 아래에서 도 3을 참조하여 제공된다.
개별적으로, 도 2에 도시된 바와 같이, Si 또는 SOI 웨이퍼와 같은 반도체 웨이퍼(2)가 실리콘 CMOS 공정에서 부분적으로 공정될 수 있다. 매립 산화물 층(buried oxide layer)이 후속 실리콘 기판 제거를 위해 식각-정지(etch-stop)로서 사용될 수 있기 때문에, 일부 실시예들에서, SOI 웨이퍼는 반도체 웨이퍼(2)에 사용될 수 있다. 일부 실시예들에서, 전단 공정(4)이 반도체 웨이퍼(2) 상에서 수행되는데, 이는 소스, 게이트 및/또는 드레인 영역들과 같은 장치 영역들을 형성하는 단계를 포함할 수 있다. CMOS 공정은, CMOS 공정 단계들의 나머지 열적 버짓이 부분 공정 CMOS 웨이퍼(3)가 템플릿 웨이퍼(24)에 부착되는 부착 공정(26)의 열적 버짓 이상인 지점까지 계속될 수 있다. 이 지점에서 부분 공정 CMOS 웨이퍼(3)는 도 2에 도시된 바와 같이 CMOS 공정으로부터 제거될 수 있다.
그 후에, 부분 공정 CMOS 웨이퍼(3)는 부착 공정(26)에서 템플릿 웨이퍼(24)에 부착될 수 있다. 일부 실시예들에서, 부착 공정(26)은 템플릿 웨이퍼(24)로의 부분 공정 CMOS 웨이퍼(3)의 웨이퍼 접합을 포함할 수 있다. 하지만, 임의의 적절한 공정이 템플릿 웨이퍼(24)에 부분 공정 CMOS 웨이퍼(3)를 부착하기 위해 사용될 수 있기 때문에, 본 명세서에서 설명되는 기술들은 웨이퍼 접합에 제한되지 않는다.
템플릿 웨이퍼(24)에 부분 공정 CMOS 웨이퍼(3)를 부착하는 단계 다음으로, 공정은 템플릿 층 상의 비 실리콘 장치 층(들)의 퇴적 및 그 내부에 비 실리콘 장치들의 형성을 시작할 수 있다. 장치 층(들)을 퇴적하는 단계 이전에, 윈도우들이, 템플릿 층을 노출시키도록 CMOS 장치 층에 형성될 수 있다. 퇴적 단계(28)에서, 장치 층(들)은 CMOS 장치 층의 윈도우들을 통해, 템플릿 층 상에서 및/또는 그 위에서(on and/or above) 형성될 수 있다. 예를 들어, 애피택시와 같은 임의의 적절한 공정이 장치 층(들)을 형성하기 위해 사용될 수 있다. 장치 층이 InGaAs 소재를 포함하는 실시예에서, InGaAs 및/또는 AlInGaAs을 포함하는 장치 층들은 템플릿 층 상에서 및/또는 위에서 퇴적될 수 있다. 장치 층(들)은 장치 동작에 대한 최적의 정밀 도핑 및 두께를 가질 수 있다.
장치 층 퇴적 후에, 장치 형성 공정들(30)이 예를 들어, 전자 또는 광전자 장치들과 같은 장치들을 그 내부에서 형성하기 위해 비 실리콘 장치 층(들)을 공정하도록 수행될 수 있다. 일부 실시예들에서, 공정(30)은, 그것이 CMOS 공정에 재삽입될 수 있도록 웨이퍼를 공정하는 것을 포함할 수 있다.
그 후에, 도 2에 도시된 바와 같이, 웨이퍼는 CMOS 공정으로 재삽입될 수 있다. 일부 실시예들에서, 부분 공정 CMOS 웨이퍼(3)가 CMOS 공정으로부터 제거되는 것과 동일한 지점에서, 웨이퍼는 CMOS 공정들로 재삽입될 수 있다. 예를 들어, 부분 공정 CMOS 웨이퍼(3)가 전단 공정(4)의 완료 이후에 CMOS 공정으로부터 제거되면, 결합 웨이퍼는 장치 형성 단계(30) 후에 후단 공정(6)의 시작점에서 CMOS 공정으로 재도입될 수 있다. 그 후에, 후단 공정(6)이 결합 웨이퍼 상에서 수행된다. 상술된 바와 같이, 후단 공정(6)을 수행하는 단계는, 예를 들어, 상호연결들을 형성하는 단계를 포함할 수 있다. 임의의 적절한 수준의 수의 상호연결들이 형성될 수 있다. 일부 실시예들에서, 그러한 상호연결들은 실리콘 CMOS 전자장치들과 비 실리콘 장치 층(들)에서 형성된 장치들을 연결할 수 있다. 이에 따라, 집적 회로(32)는 CMOS 전자장치들 및 비 실리콘 장치들 모두를 갖도록 생성된다.
도 2의 실시예들에 대한 예시적인 템플릿 웨이퍼들 및 웨이퍼 공정이 도 3a-3c 및 도 4a-4j에서 도시된다.
도 3a는 일부 실시예들에 따른 템플릿 웨이퍼(24a)의 예를 도시한다. 도 3a에 도시된 바와 같이, 템플릿 웨이퍼(24a)는 예를 들어, 실리콘 기판과 같은 반도체 기판(22)을 포함할 수 있다(예를 들어 실리콘 웨이퍼). 반도체 기판(22)의 격자 상수와 상이한 격자 상수를 갖는, 위에 놓인 반도체 층(들)을 형성하도록 반도체 기판(22) 상에서 제작 단계들이 수행될 수 있고, 이에 의해 낮은 결함 밀도 템플릿 층(41)의 형성을 가능하게 한다. 예를 들어, 반도체 기판(22)의 격자 상수로부터 템플릿 층(41)을 형성하는 소재의 격자 상수에 더 가깝게 매칭되는 다른 격자 상수로 점진적으로 전환하도록, 그레이딩된 조성(graded composition)의 그레이딩된 버퍼 층(42)이 반도체 기판(22) 상에서 형성될 수 있다. 비 실리콘 소재는 템플릿 층(41)과 같이 그레이딩된 버퍼 층(42)상에서 형성될 수 있다. 예를 들어, InGaAs 장치 층이 템플릿 층(41) 위로 형성될 수 있는 실시예들에서, 템플릿 층(41)은 AlInAs로 형성될 수 있다. 그러나, 적절한 격자 상수를 갖는 임의의 적절한 소재들이 사용될 수 있기 때문에, 템플릿 층(41)의 소재는 AlInAs에 제한되지 않는다.
도 3b에 도시된 바와 같이, 일부 실시예들에서, GOI(germanium-on-insulator)의 초기 기판은, 구성적으로 그레이딩되고 더 큰 격자 상수로 그레이딩되는 AlInAs의 층을 포함하는 버퍼 층(46)의 퇴적을 위한 초기 기판일 수 있다. 도 3b는 실리콘 기판(43) 상에 이산화 실리콘 층(44) 상에 얇은 게르마늄 층(45)을 갖는 GOI 기판을 도시한다. 도 3c에 도시된 바와 같이, 템플릿 웨이퍼(24b)는, 버퍼 층(46) 상에서 형성되는 고품질 AlInAs 층을 실리콘 이산화물(47)로 코팅된 반도체 웨이퍼(22)(예를 들어 실리콘 웨이퍼)로 전이함으로써 형성될 수 있다. 그러한 전이는, 에피택셜 리프트-오프(epitaxial lift-off), 이온 주입 및 박리(ion implantation and exfoliation), 또는 단순 본딩 및 기판 용해(simply bonding and substrate dissolution)와 같은 표준 공정들을 포함하는 임의의 적절한 공정들을 통해 수행될 수 있다. 고품질 AlInAs 층은, 예를 들면 InGaAs와 같은 다른 반도체 소재의 장치 층의 퇴적을 위한 템플릿 층(41)으로서 역할을 할 수 있다. 일부 실시예들에서, AlInAs 템플릿 층(41)이 사용되면, AlInAs 템플릿 층은, 에피택시를 통해 장치 층(들)의 형성이 용이하게 되도록 그 위에 형성되는 선택적인 얇은 스트레인 GaAs 층(optional thin strained GaAs layer)으로 종료(terminate)될 수 있다.
본 명세서에 설명된 기술들은, 템플릿 웨이퍼(24)에 대하여 특정 소재들로 제한되지 않는다. 또한, 본 명세서에 설명된 기술들은, 기판(22) 상에서의 템플릿(24) 형성에 대한 특정 제작 단계들로 제한되지 않는다. 일부 실시예들에서, 템플릿 웨이퍼(24)는 기판(22) 및/또는 버퍼 층의 사용없이 형성될 수 있다. 예를 들어, 일부 실시예들에서 템플릿 웨이퍼(24)는 적절한 템플릿 소재(예를 들어, AlInAs)로 형성되는 전체 웨이퍼일 수 있다.
일부 실시예들에서, 템플릿 웨이퍼(24)는 CMOS 공정에서 공정되는 반도체 웨이퍼(2)와 동일한 직경(따라서 부분 공정 CMOS 웨이퍼(3)와 동일한 직경)일 수 있다. 하지만, 일부 실시예들에서 상이한 크기들의 웨이퍼들이 사용될 수 있기 때문에, 본 명세서에 설명되는 기술들은 이 점에 제한되지 않는다. 일부 실시예들에서, 템플릿 웨이퍼(24)는, 충분히 진보된 실리콘 MOSFET 기술과 호환되는 반도체 웨이퍼(2)에 부착되는 것을 용이하게 하도록 200mm이상의 직경일 수 있다. 일부 실시예들에서, 템플릿 웨이퍼는 진보된 실리콘 MOSFET 기술 웨이퍼의 직경 이하의 직경을 가질 수 있다.
일부 실시예들에서, 웨이퍼는 전반적으로 원의 형태를 가질 수 있다. 하지만, 본 명세서에서 설명되는 웨이퍼들이 임의의 적절한 형태를 가질 수 있기 때문에, 본 명세서에서 설명되는 기술들은 이 점에 있어서 제한되지 않는다.
도 4a-4j는 도 2에서 도시된 바와 같은 실시예와 관련하여 수행될 수 있는 웨이퍼 공정을 도시하는 공정 흐름도를 도시한다.
도 4a는 CMOS 공정의 시작 이전의 반도체 웨이퍼(2)의 예시를 도시한다. 도 4a의 예에서, 웨이퍼(2)는 실리콘 기판(32), 절연체 층(34)(예를 들어 SiO2), 및 실리콘 장치 층(36)을 갖는 SOI 웨이퍼이다. 그러나, 일부 실시예들에서 웨이퍼(2)는, 실리콘 웨이퍼이거나 종래의 CMOS 공정들과 호환될 수 있는 다른 유형의 웨이퍼일 수 있기 때문에, 본 명세서에 설명되는 기술들은 SOI 웨이퍼의 사용에 제한되지 않는다.
상술한 바와 같이, 웨이퍼(2)는 전단 CMOS 공정(4)으로 삽입될 수 있다. 도 4b는 전단 CMOS 공정(4)으로부터의 제거 다음의 부분 공정 CMOS 웨이퍼(3)를 도시한다. 도시된 바와 같이, 장치 층(36)은 전단 CMOS 공정에서 공정되었고, 예를 들어 소스, 드레인, 및/또는 게이트 영역들과 같은 반도체 장치 영역들을 포함할 수 있다. 선택적으로, CMOS 공정으로부터의 제거 이전에, 장치 층(36)은, 그 내부에 형성되는 반도체 장치들의 영역들에 접촉하도록 비아(via)들 또는 플러그들을 그 내부에 형성할 수 있다. CMOS 공정으로부터의 제거 이전이나 이후에, 부분 공정 CMOS 웨이퍼(3)는 그 위에 형성되는 산화물계 소재(40)로 종료되어 접합을 위해 평탄화될 수 있다. 그 후에 부분 공정 CMOS 웨이퍼(3)의 이 평탄화된 표면은 도 4c에 도시된 바와 같이, 임시의 핸들 웨이퍼(handle wafer)에 접합될 수 있다.
도 4c에 도시된 바와 같이, 부분 공정 CMOS 웨이퍼(3)는 플립 오버(flipped over)되고 핸들 웨이퍼(37)에 임시로 부착될(예를 들어 웨이퍼 접합에 의해) 수 있다. 이 실시예에서, 핸들 웨이퍼(37)는 반도체 기판(38)(예를 들어, Si) 및 산화물 층(39)(예를 들어, SiO2)을 포함한다. 산화물 층(39)은 접합 이전에 평탄화될 수 있다. 일부 실시예에서, 핸들 웨이퍼(37)와 부분 공정 CMOS 웨이퍼(3) 사이에 상대적으로 강한 접합이, 예를 들어 450˚C 이상으로 상승된 온도에서 접합 공정을 수행함으로써 형성될 수 있다. 대안적으로, 핸들 웨이퍼(37)에 부분 공정 CMOS 웨이퍼(3)를 접합하는데 임시 저온 접합이 사용될 수 있다. 이러한 유형의 임시 접합의 장점은 열적 버짓이 사용되지 않는다는 것이다. 하지만, 본 명세서에 설명되는 기술들은 이러한 점들에 제한되지 않는데, 이는 웨이퍼 접합 이외의 기술들이 핸들 웨이퍼(37)를 부분 공정 CMOS 웨이퍼(3)에 접합하는데 사용될 수 있기 때문이고, 이는 본 명세서에 설명되는 기술들이 핸들 웨이퍼(37)의 부분 공정 CMOS 웨이퍼(3)로의 웨이퍼 접합에 제한되지 않기 때문이다.
도 4d에 도시된 바와 같이, 핸들 웨이퍼(37)를 부분 공정 CMOS 웨이퍼(3)에 부착한 다음으로, 원 기판(32)(original substrate)의 대다수 또는 전체는, 임시 핸들 웨이퍼에 (거꾸로)부착된 부분 공정 CMOS 장치 층(36)을 남기고 제거될 수 있다. 도 4d에 도시된 바와 같이, 부분 공정 CMOS 장치 층(36)의 원래의 후면이 이제 위로 향하고, 이 표면은, 템플릿 웨이퍼(24)에의 후속 접합을 위해 평탄화된 산화물 층(31)으로 종료될 수 있다.
그러면 도 4e에서 도시된 바와 같이, 도 4d에서 도시된 핸들 웨이퍼 상 CMOS(CMOS-on-handle wafer)가 템플릿 웨이퍼(24)에 부착될 수 있다. InGaAs 장치 층이 형성되고 AlInAs 템플릿 웨이퍼가 뒤에 사용되는 실시예에서, AlInAs 템플릿 웨이퍼는 핸들 웨이퍼 상 CMOS의 평탄화된 산화물(31)에 접합될 수 있는 평탄화된 산화물로 종료될 수 있다. 강한 접합을 형성하기 위해, 일부 실시예들에서, 산화물-산화물 접합이 450-800˚C에서 어닐링될 수 있다. 일부 실시예들에서, 본 명세서에 설명된 기술들이 웨이퍼 접합에 제한되지 않기 때문에, 웨이퍼 접합 외의 기술들이 템플릿 웨이퍼(24)를 부분 공정 CMOS 웨이퍼(3)에 조인(join)하는데 사용될 수 있다. 도 2에 도시된 바와 같은 일부 실시예에서, 장치 층들이 부분 공정 CMOS 웨이퍼(3)에 템플릿 웨이퍼(24)를 부착하는 단계에 후속하여 형성될 수 있기 때문에, 일부 실시예에서 부착 단계의 온도는 장치 층(들)이 형성되는 단계의 온도 이상일 수 있다.
그 후에, 핸들 웨이퍼(37)는 도 4f에 도시되는 바와 같이 제거될 수 있다. 임의의 적절한 기술이 핸들 웨이퍼(37)를 제거하는데 사용될 수 있다. 예를 들어, 핸들 웨이퍼(37)는 KOH, TMAH, 또는 EDP 식각과 같은 선택적 식각 공정에서 용해될 수 있다. 일부 실시예들에서, 임시 접합이 핸들 웨이퍼 상 CMOS 공정에서 사용되면, 핸들 기판은 저온에서 제거될 수 있고, 그러면 산화물-산화물 접합은 그 후에 어닐링될 수 있다.
도 4f에 도시된 바와 같이, 결과 구조물은, 템플릿 층(42)을 갖는 템플릿 웨이퍼(24) 상의 산화물 층(31)의 위에 부분 공정 실리콘 CMOS 층(36)을 갖는다.
그 후에, 도 4g에 도시된 바와 같이, 비 실리콘 장치 층(들)을 형성하는 단계(28)(도 2 참조)는, 장치 층(36) 및 그것의 아래에 놓인 산화물 층에서의 1 이상의 윈도우(42)(들)의 형성을 진행할 수 있다. 그러면 비 실리콘 소재의 장치 층(들)이 윈도우(들)(42) 내부에 형성될 수 있다. 예를 들어, 도 4h에서 도시된 바와 같이, 예를 들어 InGaAs 및/또는 AlInGaAs를 포함하는 장치 층들(50)이 템플릿 층(4) 상에서 퇴적될 수 있다. 일부 실시예들에서, 장치 층(들)(50)의 상부면은 CMOS 장치 층(36)의 상부 면과 동일 평면 상에 있거나 실질적으로 동일 평면 상에 있을 수 있는데, 이는 후속하는 웨이퍼 공정을 용이하게 할 수 있다.
도 4i에 도시된 바와 같이, 단계(30)(도 2 참조)에서, 전자 및/또는 광전자 장치들과 같은 장치들(52)의 형성은 장치 층(50)(들) 내부에서 수행될 수 있다. 임의의 적절한 기술들이, 당업계에서 공지된 것들과 같은 장치 층(50)(들)에서 장치들을 형성하는 단계에 사용될 수 있다. 일부 실시예들에서, 단계들(28 및/또는 30)은 본 발명자에 의한 미국 특허 8,012,592에서 설명된 기술들에 따라 수행될 수 있고, 이는 본원에서 그 전문이 참조로서 인용된다.
도 2 및 도 4j에서 도시된 바와 같이, 그 후에 조합된 웨이퍼는 CMOS 공정의 완료를 위해 CMOS 공정으로 재도입될 수 있다. 예를 들어, 부분 공정 CMOS 웨이퍼(3)가 전단 공정 다음으로 CMOS 공정으로부터 제거되면, 웨이퍼는 비 실리콘 장치 형성 단계(30) 다음으로 후단 CMOS 공정(6)을 위해 CMOS 공정으로 재삽입될 수 있다. 도 4j는 후단 공정이 상호연결(54)를 형성하도록 수행될 수 있다는 것을 도시한다. 상술한 바와 같이, 그러한 상호연결들은, 실리콘 CMOS 장치들 및 비 실리콘 장치 층들에서 형성되는 장치들을 연결할 수 있다.
장치 층들을 형성하는 단계(28)가 부분 공정 CMOS 웨이퍼를 템플릿 웨이퍼에 부착하는 단계(26)에 후속하여 수행되는 실시예가 상기 설명되었다. 하지만, 일부 실시예들에서, 장치 층들을 형성하는 단계가 비 실리콘 소재를 갖는 다른 웨이퍼에 부분 공정 CMOS 웨이퍼를 부착하는 단계 이전에 수행될 수 있다. 도 5에 도시된 바와 같이, 그러한 실시예는, 예를 들어 GaN 장치들을 실리콘 CMOS 전자장치들로 집적시키는데 사용될 수 있다. 일부 경우들에서의 GaN 장치 층들은 다른 웨이퍼에 부분 공정 CMOS 웨이퍼(3)를 부착하는 단계의 고온들을 견딜 수 있다. 일부 경우들에서, GaN 장치 층(들)을 퇴적하기 위한 최적의 온도는 부분 공정 CMOS 웨이퍼(3)의 열적 버짓에 대해 너무 높을 수 있다. 이에 따라, 일부 실시예들에서, GaN 장치 층들의 형성은 비 실리콘 소재를 갖는 다른 웨이퍼에 부분 공정 CMOS 웨이퍼를 부착하는 단계 이전에 수행될 수 있다.
도 5는 일부 실시예들에 따라, 비 실리콘 소재들 및/또는 장치들로 집적되는 CMOS 회로를 형성하는 단계에 대한 공정의 블럭도를 도시하는데, 여기서 템플릿 웨이퍼를 부분 공정 CMOS 웨이퍼에 부착하는 단계 이전에 장치 층이 형성된다. 도 5에 도시되는 바와 같이, 템플릿 웨이퍼(64)가 제공될 수 있다. 일부 실시예들에서, 템플릿 웨이퍼(64)는, 예를 들어 GaN과 같은 비 실리콘 장치 층의 후속 퇴적을 위해 적절한 격자 상수의 템플릿 소재를 가질 수 있다. GaN의 경우에서, GaN/AlGaN 일련의 층들이 템플릿 소재로서 사용될 수 있다. 일반적으로, 템플릿 소재의 층(들)은 GaN 및/또는 AlGaN 장치 층들과 상이한 온도 및 순서로 퇴적될 수 있다. 그러나 임의의 적절한 템플릿 소재들, 층들의 조합들 및 퇴적 기술들이 사용될 수 있기 때문에, 본 명세서에서 설명되는 기술들은 이러한 점들에 제한되지 않는다. 단계(68)에서, 장치 층(예를 들어, GaN)의 퇴적이 수행될 수 있다. 장치 층 퇴적 다음으로, 그 위에 형성된 장치 층을 갖는 템플릿 웨이퍼는 단계(26)에서 결합 웨이퍼를 형성하기 위해 부분 공정 CMOS 웨이퍼(3)에 부착된다. 그 후에 윈도우들이 비 실리콘 장치 층(예를 들어 GaN)을 노출시키기 위해 CMOS 장치 층에서 오픈될 수 있다. 단계 70에서, 비 실리콘 장치 층에서 비 실리콘 장치들을 형성하는 공정이 수행된다. 예를 들어 임의의 1 이상의 전계 효과 트랜지스터, 발광 다이오드, 또는 레이저와 같이 다양한 임의의 적절한 장치들이 여기에서 형성될 수 있다. 추가 공정이 비 실리콘 장치들에의 접촉들을 형성하도록 수행될 수 있는데, 이는 CMOS 장치 층의 수준 미만의 웨이퍼의 수준에 있을 수 있다. 상술한 바와 같이, 비 실리콘 장치들의 형성 다음으로, 웨이퍼는 CMOS 공정의 완료를 위해 CMOS 공정으로 재삽입될 수 있다.
도 6a는 템플릿 층(71) 및 그 위에서 형성되는 장치 층(72)을 갖는 템플릿 웨이퍼(64)의 예를 도시한다. 장치 층(72)를 갖는 템플릿 웨이퍼는, 상술된 그러한 것들과 같이, 임의의 적절한 기술을 사용하여 부분 공정 CMOS 웨이퍼에 부착될 수 있다. 도 6b는 임의의 핸들 기판의 부착 및 제거 단계 후의 결합 웨이퍼를 도시한다. 도 6c에 도시된 바와 같이, 비 실리콘 장치 층(들)(72)을 노출시키도록 윈도우(42)들이 CMOS 장치 층에서 형성될 수 있다. 도 6d는, 비 실리콘 장치들(74)이 비 실리콘 장치 층(72)에서 형성될 수 있다는 것을 도시한다. 상술된 바와 같이, 비 실리콘 장치들(74)은, 전자 및/또는 광전자 장치들과 같은 임의의 적절한 유형의 장치들일 수 있다. 도 6e에 도시된 바와 같이, 비아들 또는 플러그들(76)이 비 실리콘 장치들(74)에 접촉하도록 형성될 수 있다. 상술된 바와 같이, 비 실리콘 장치 형성 단계(70) 후에, 웨이퍼는 후단 CMOS 공정을 위해 CMOS 공정으로 재삽입될 수 있다. 도 6f는 후단 공정이 상호연결들(54)을 형성하기 위해 수행될 수 있다는 것을 도시한다.
본 명세서에 설명되는 기술들에 따라, 표준 실리콘 CMOS 제조 설비들과 협력하여 비 표준 소재들 및 장치들을 형성하는 것이 가능하다. 이전에는, 새로운 소재들을 성숙한 실리콘 제조 설비에 집적시키는 특성에 지장을 주기 때문에 이 영역의 혁신이 어렵거나 불가능했다. 예를 들어 Ⅲ-Ⅴ 장치들과 같은 새로운 소재들 및 장치들을 포함하는 다양한 신 공정들의 개발 및 생산을 램프(ramp)하는 것은, 고위험이고 실리콘 제조의 현재 비지니스 방법에 지장을 준다. 본 명세서에 설명된 기술들은 비 표준 소재들 및 장치들을 CMOS 전자장치들로 통합시키는 동안 성숙되고 안정한 CMOS 제조 공정을 활용할 수 있고, 이에 의해 초고가 수준들의 투자를 요구함없이 새로운 시장 기회들을 창조한다.
본 명세서에 설명된 장치 및 기술들의 다양한 양태들은, 단독으로, 조합하여, 또는 전술에서 설명된 실시예들에서 구체적으로 논의되지 않은 다양한 배열들로 사용될 수 있고, 따라서, 전술에서 설명되었거나 도면들에서 도시된, 세부사항들 및 구성요소들의 배열의 그 적용에 제한되지 않는다. 예를 들어, 한 실시예에서 설명된 양태들은, 다른 실시예들에서 설명된 양태들과 임의의 방식으로 조합될 수 있다.
청구항들에서 청구항 요소를 한정하는 "제 1의(first)", "제 2의(second)", "제 3의(third)" 등과 같은 서수 용어들의 사용은, 다른 것에 대한 하나의 청구항 요소의 우선도, 우선권, 또는 순서나 방법의 작용들이 수행되는 시간적 순서를 그 자체로써 암시하지 않지만, 단지 청구항 요소들을 구별하기 위해 동일한 이름(서수 용어의 사용이 없다면)을 갖는 다른 요소들로부터 특정한 이름을 갖는 하나의 청구항 요소를 구별하기 위한 라벨들로써 사용한다.
또한 본 명세서에서 사용되는 어법 및 용어는 설명의 목적을 위한 것이고, 제한으로 간주되어서는 안된다. "포함하는(including)", "포함하는(comprising)", "갖는(having)" "포함하는(containing)", "포함하는(involving)" 및 본 명세서에서의 변형들은, 이후에 나열되는 항목들 및 그의 균등물뿐만 아니라 추가적인 아이템을 포함하는 것으로 의도된다.

Claims (23)

  1. 방법으로서:
    결합 웨이퍼(combined wafer)를 생산하기 위해 부분 공정 CMOS 웨이퍼(partially processed CMOS wafer)를 제2 웨이퍼에 부착하는 단계로서, 상기 제 2 웨이퍼는 실리콘과 상이한 소재를 포함하는 제1 영역을 포함하는 단계; 및
    실리콘과 상이한 소재를 갖는 상기 결합 웨이퍼의 제2 영역에서 또는 상기 제1 영역에서, 장치들을 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 부분 공정 CMOS 웨이퍼는 트랜지스터들을 포함하는 장치 층을 포함하는 방법.
  3. 제2항에 있어서, 상기 장치 층은 실리콘을 포함하고, 상기 트랜지스터들은 CMOS 공정에서 형성되는 방법.
  4. 제1항에 있어서, 상기 부분 공정 CMOS 웨이퍼를 상기 제2 웨이퍼에 부착하는 단계는, 상기 부분 공정 CMOS 웨이퍼를 상기 제2 웨이퍼로 웨이퍼 접합하는(wafer bonding) 단계를 포함하는 방법.
  5. 제1항에 있어서, 상기 장치들은 상기 제2 영역에서 형성되고, 상기 제2 웨이퍼는 템플릿 웨이퍼(template wafer)이고, 상기 제1 영역은 비 Ⅳ족 반도체 소재를 포함하는 템플릿 소재를 포함하는 방법.
  6. 제5항에 있어서, 상기 비 Ⅳ족 반도체 소재는 Ⅲ-Ⅴ족 반도체 소재를 포함하는 방법.
  7. 제6항에 있어서, 상기 Ⅲ-Ⅴ족 반도체 소재는 AlInAs 소재를 포함하는 방법.
  8. 제1항에 있어서, CMOS 파운드리(CMOS foundry)로부터 부분 공정 CMOS 웨이퍼를 리시빙(receiving)하는 단계를 더 포함하는 방법.
  9. 제1항에 있어서, 상기 장치들을 형성하는 단계는 전자 및/또는 광전자 장치들을 형성하는 단계를 포함하는 방법.
  10. 제1항에 있어서, 상기 제2 웨이퍼는 템플릿 웨이퍼이고, 상기 제1 영역은 템플릿 소재를 포함하고, 상기 방법은:
    장치 층으로서 상기 템플릿 소재 위로 상기 제2 영역을 형성하는 단계를 더 포함하고,
    상기 장치들은 상기 장치 층에서 형성되는 방법.
  11. 제10항에 있어서, 상기 부분 공정 CMOS 웨이퍼를 상기 제2 웨이퍼에 부착하는 단계 후에 상기 제2 영역이 형성되는 방법.
  12. 제10항에 있어서, 상기 제2 영역은 비 Ⅳ족 반도체 소재를 포함하는 방법.
  13. 제12항에 있어서, 상기 비 Ⅳ족 반도체 소재는 Ⅲ-Ⅴ족 반도체 소재를 포함하는 방법.
  14. 제13항에 있어서, 상기 Ⅲ-Ⅴ족 반도체 소재는 InGaAs 소재 및/또는 AlInGaAs 소재를 포함하는 방법.
  15. 제1항에 있어서, 상기 장치들은 상기 제1 영역에서 형성되는 방법.
  16. 제15항에 있어서, 상기 장치들은, 상기 부분 공정 CMOS 웨이퍼를 상기 제2 웨이퍼에 부착하는 단계 이전에 상기 제1 영역에서 형성되는 방법.
  17. 제15항에 있어서, 상기 제1 영역은 GaN 소재를 포함하는 방법.
  18. 제1항에 있어서, 상기 장치들을 형성하는 단계 후에 상기 결합 웨이퍼 상에서 CMOS 공정의 일부를 수행하는 단계를 더 포함하는 방법.
  19. 제18항에 있어서, 상기 결합 웨이퍼 상에서 상기 CMOS 공정의 일부를 수행하는 단계는, 상기 결합 웨이퍼 상에서 후단 CMOS 공정(back end CMOS process)의 적어도 일부를 수행하는 단계를 포함하는 방법.
  20. 제1항에 있어서, 전단 CMOS 공정(front end CMOS process)에서 상기 부분 공정 CMOS 웨이퍼를 형성하는 단계를 더 포함하는 방법.
  21. 방법으로서,
    그 안에서 형성되는 트랜지스터들을 갖는 부분 공정 CMOS 웨이퍼를 생산하기 위해, CMOS 공정을 사용하여 반도체 웨이퍼 상에서 부분 CMOS 공정을 수행하는 단계;
    상기 CMOS 공정으로부터 상기 부분 공정 CMOS 웨이퍼를 제거하는 단계;
    장치들이 형성되는 실리콘과 상이한 소재를 갖는 장치 영역 및 상기 트랜지스터들을 갖는 상기 부분 공정 CMOS 웨이퍼의 적어도 일부를 포함하는, 결합 웨이퍼를 리시빙하는 단계; 및
    상기 결합 웨이퍼 상에서 추가적인 CMOS 공정을 수행하는 단계
    를 포함하는 방법.
  22. 제21항에 있어서, 상기 부분 공정 CMOS 웨이퍼는, 상기 트랜지스터들이 형성되는 실리콘 장치 층을 포함하는 방법.
  23. 제21항에 있어서, 상기 실리콘과 상이한 소재는 Ⅲ-Ⅴ족 반도체 소재를 포함하는 방법.
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