KR20150001140A - 박막 트랜지스터 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 베젤 영역을 감소시켜, 네로우 베젤(Narrow bezel)을 구현할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것으로, 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 형성된 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하도록 형성된 하부 데이터 배선; 상기 기판 상에 형성되며, 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막; 상기 제 1 게이트 절연막을 사이에 두고 상기 수직 게이트 배선과 교차하며, 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극; 상기 제 1 게이트 절연막 상에 상기 수평 게이트 배선 및 상기 게이트 전극을 덮도록 형성되며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 포함하는 제 2 게이트 절연막; 상기 제 2 게이트 절연막 상에 형성되며, 상기 게이트 전극과 중첩되는 반도체층; 및 상기 제 2 게이트 절연막 상에 형성되며, 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리된 구조의 소스 전극 및 드레인 전극을 포함하며, 상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 노출된 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의된다.
Description
본 발명은 박막 트랜지스터 어레이 기판에 관한 것으로 특히, 베젤 영역을 감소시켜, 네로우 베젤(Narrow bezel)을 구현할 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법에 관한 것이다.
정보화 사회가 발전함에 따라 표시 장치에 대한 요구도 다양한 형태로 점증하고 있으며, 이에 부응하여 근래에는 LCD(Liquid Crystal Display Device), PDP(Plasma Display Panel), ELD(Electro Luminescent Display), VFD(Vacuum Fluorescent Display) 등 여러 가지 평판 표시 장치가 연구되어 왔고, 일부는 이미 여러 장비에서 표시 장치로 활용되고 있다.
그 중에, 현재 화질이 우수하고 경량, 박형, 저소비 전력의 특징 및 장점으로 인하여 이동형 화상 표시 장치의 용도로 CRT(Cathode Ray Tube)를 대체하면서 액정 표시 장치가 가장 많이 사용되고 있다. 액정 표시 장치는 노트북 컴퓨터의 모니터와 같은 이동형의 용도 이외에도 방송 신호를 수신하여 디스플레이하는 텔레비젼 및 컴퓨터의 모니터 등으로 다양하게 개발되고 있다.
액정 표시 장치는 컬러 필터가 형성된 컬러 필터 기판, 박막 트랜지스터가 형성된 박막 트랜지스터 어레이 기판 및 컬러 필터 기판과 박막 트랜지스터 어레이 기판 사이에 형성된 액정층을 포함하여 이루어진다.
박막 트랜지스터 어레이 기판에는 복수 개의 게이트 배선과 데이터 배선이 교차하여 화소 영역을 정의한다. 그리고, 데이터 배선에 데이터 신호를 공급하기 위한 데이터 구동부(Data D-IC)와 게이트 배선에 스캔 신호를 공급하기 위한 게이트 구동부(Gate D-IC)가 형성된다.
그런데, 일반적으로 데이터 구동부와 게이트 구동부는 박막 트랜지스터 어레이 기판의 다른 측면에 형성된다. 예를 들어, 데이터 구동부는 기판의 상측에 구비되며, 게이트 구동부는 기판의 좌, 우측에 구비된다. 이에 따라, 박막 트랜지스터 어레이 기판의 베젤(Bezel) 영역이 증가한다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 수직 게이트 배선을 구비하고, 인접한 두 개의 수직 게이트 배선 사이에 게이트 절연막을 사이에 두고 2 개의 데이터 배선이 중첩되도록 형성하여, 베젤 영역을 감소시킬 수 있는 박막 트랜지스터 어레이 기판 및 이의 제조 방법을 제공하는데, 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 박막 트랜지스터 어레이 기판은 기판 상에 형성된 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하도록 형성된 하부 데이터 배선; 상기 기판 상에 형성되며, 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막; 상기 제 1 게이트 절연막을 사이에 두고 상기 수직 게이트 배선과 교차하며, 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극; 상기 제 1 게이트 절연막 상에 상기 수평 게이트 배선 및 상기 게이트 전극을 덮도록 형성되며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 포함하는 제 2 게이트 절연막; 상기 제 2 게이트 절연막 상에 형성되며, 상기 게이트 전극과 중첩되는 반도체층; 및 상기 제 2 게이트 절연막 상에 형성되며, 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리된 구조의 소스 전극 및 드레인 전극을 포함하며, 상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 노출된 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의된다.
상기 하부 데이터 배선과 상기 상부 데이터 배선은 상기 수평 게이트 배선과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리된다.
상기 하부 데이터 배선과 상기 상부 데이터 배선이 중첩되는 영역의 상기 제 1 및 제 2 게이트 절연막 사이에 형성된 차단 패턴을 더 포함한다.
상기 차단 패턴은 투명 전도성 물질로 형성된다.
상기 수직 게이트 배선에 스캔 신호를 인가하는 게이트 구동부는 상기 기판의 상측 또는 하측에 구비되며, 상기 데이터 배선에 데이터 신호를 인가하는 데이터 구동부 역시 상기 기판의 상측 또는 하측에 구비된다.
상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 형성된 제 1 보호막; 상기 제 1 보호막 상에 형성되며, 상기 드레인 전극과 접속되는 화소 전극; 상기 화소 전극을 덮도록 상기 제 1 보호막 상에 형성된 제 2 보호막; 및 상기 제 2 보호막 상에 형성된 공통 전극을 더 포함한다.
또한, 동일 목적을 달성하기 위한 박막 트랜지스터 어레이 기판의 제조 방법은 기판 상에 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하는 하부 데이터 배선을 형성하는 단계; 상기 기판 상에 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 절연막 상에 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극을 형성하는 단계; 상기 수평 게이트 배선 및 상기 게이트 전극을 덮으며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 갖는 제 2 게이트 절연막을 형성하는 단계; 상기 제 2 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 반도체층을 형성하는 단계; 및 상기 제 2 게이트 절연막 상에 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의된다.
상기 차단 패턴은 상기 수평 게이트 배선 및 상기 게이트 전극과 동일 마스크 공정으로 형성한다.
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후, 상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 제 1 보호막을 형성하는 단계; 상기 제 1 보호막 상에 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계; 상기 화소 전극을 덮도록 상기 제 1 보호막 상에 제 2 보호막을 형성하는 단계; 및 상기 제 2 보호막 상에 공통 전극을 형성하는 단계를 더 포함한다.
상기와 같은 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 제 1 및 제 2 게이트 절연막을 사이에 두고 상부 및 하부 데이터 배선을 중첩 형성하여, 데이터 배선을 형성하기 위한 영역을 절반으로 줄일 수 있다. 그리고, 상부 및 하부 데이터 배선이 중첩되는 영역에 차단 패턴을 구비하여, 중첩되는 2 개의 데이터 배선의 신호 간섭을 방지할 수 있다.
또한, 수직 게이트 배선을 구비하여, 수평 게이트 배선을 구동하기 위한 게이트 구동부를 데이터 구동부와 같이 기판 상측에 구비하거나 기판 하측에 구비하여, 기판 양 측의 베젤(Bezel) 영역의 폭을 감소시킬 수 있다.
도 1은 본 발명의 박막 트랜지스터 어레이 기판의 회로도이다.
도 2는 도 1의 A 영역의 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 4a 내지 도 4h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 평면도이다.
도 5a 내지 도 5h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
도 2는 도 1의 A 영역의 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ'에 따른 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 4a 내지 도 4h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 평면도이다.
도 5a 내지 도 5h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
이하, 본 발명의 박막 트랜지스터 어레이 기판을 설명하면 다음과 같다.
도 1은 본 발명의 박막 트랜지스터 어레이 기판의 회로도로, 수평 게이트 배선, 수직 게이트 배선, 데이터 배선 및 박막 트랜지스터만을 도시하였다.
도 1과 같이, 본 발명의 박막 트랜지스터 어레이 기판은 수평 게이트 배선(GL1, GL2, GL3)이 배열되고, 데이터 배선(DL1, DL2, DL3, DL4)이 수평 게이트 배선(GL1, GL2, GL3)과 교차하도록 형성된다. 이 때, 수평 게이트 배선(GL1, GL2, GL3)은 데이터 배선(DL1, DL2, DL3, DL4)과 평행하도록 배열된 수직 게이트 배선(VGL1, VGL2, VGL3)과 일대일로 접속된다.
일반적으로, 박막 트랜지스터 어레이 기판은 게이트 배선과 데이터 배선이 서로 교차하도록 형성된다. 따라서, 데이터 배선에 데이터 신호를 공급하기 위한 데이터 구동부는 기판 상측에 형성되고, 게이트 배선에 스캔 신호를 공급하기 위한 게이트 구동부는 기판 양 측에 형성된다. 이에 따라, 기판 양 측에 구비된 게이트 구동부에 의해 베젤 폭을 감소시키는데 한계가 있다.
그런데, 본 발명의 박막 트랜지스터 어레이 기판은 데이터 배선(DL1, DL2, DL3, DL4)과 평행하도록 수직 게이트 배선(VGL1, VGL2, VGL3)을 구비함으로써, 수평 게이트 배선(VGL1, VGL2, VGL3)에 스캔 신호를 공급하는 게이트 구동부를 데이터 구동부와 같이 기판 상측에 형성하거나, 기판 하측에 형성할 수 있다.
특히, 인접한 2 개의 수직 게이트 배선(VGL1, VGL2, VGL3) 사이에는 2 개의 데이터 배선(DL1, DL2, DL3, DL4)이 구비되며, 2 개의 데이터 배선(DL1, DL2, DL3, DL4)은 제 1, 제 2 게이트 절연막을 사이에 두고 서로 중첩 형성된다. 따라서, 본 발명의 박막 트랜지스터 어레이 기판은 인접한 2 개의 서브 화소가 데이터 배선(DL1, DL2, DL3, DL4)이 형성되는 영역을 공유함으로써, 데이터 배선(DL1, DL2, DL3, DL4)을 형성하기 위한 영역을 절반으로 줄일 수 있다.
이하, 첨부된 도면을 참조하여, 중첩된 2 개의 데이터 배선(DL1, DL2, DL3, DL4)을 사이에 두고 인접하는 제 1, 제 2 서브 화소를 구체적으로 설명하면 다음과 같다.
도 2는 도 1의 A 영역의 평면도이다. 그리고, 도 3a는 도 2의 Ⅰ-Ⅰ'에 따른 단면도이며, 도 3b는 도 2의 Ⅱ-Ⅱ'에 따른 단면도이다.
도 2와 같이, 수평 게이트 배선(130a)과 수직 게이트 배선(110a)이 서로 교차하고, 데이터 배선(110b, 150)은 수직 게이트 배선(110a)과 평행하도록 형성된다. 데이터 배선(110b, 150)은 2 개의 수직 게이트 배선(110a) 사이에 구비되어 인접한 2 개의 서브 화소를 구분한다. 이 때, 인접한 2 개의 수직 게이트 배선(110a) 사이의 2 개의 데이터 배선(110b, 150)은 서로 중첩된 구조이다.
중첩된 2 개의 데이터 배선(110b, 150) 중 하나의 데이터 배선(110b)은 인접한 2 개의 서브 화소 중 하나의 서브 화소의 소스 전극(150b)과 접속된다. 그리고, 나머지 데이터 배선(150)은 돌출 되어 나머지 하나의 서브 화소의 소스 전극(150c)으로 정의된다.
구체적으로, 도 3a 및 도 3b와 같이, 수직 게이트 배선(110a), 하부 데이터 배선(110b)은 서로 평행하도록 기판(100) 상에 형성되고, 수직 게이트 배선(110a)과 하부 데이터 배선(110b)을 덮도록 제 1 게이트 절연막(120a)이 형성된다. 수평 게이트 배선(130a)은 수직 게이트 배선(110a)과 교차하도록 제 1 게이트 절연막(120a) 상에 형성된다. 그리고, 제 1 게이트 절연막(120a)에 형성된 게이트 콘택홀을 통해 수평 게이트 배선(130a)과 수직 게이트 배선(110a)이 접속된다.
특히, 수평 게이트 배선(130a)은 투명 전도성 물질과 불투명 전도성 물질이 차례로 적층된 구조로 형성된다. 이 때, 투명 전도성 물질은 틴 옥사이드(Tin Oxide: TO), 인듐 틴 옥사이드(Indium Tin Oxide: ITO), 인듐 징크 옥사이드(Indium Zinc Oxide: IZO), 인듐 틴 징크 옥사이드(Indium Tin Zind Oxide: ITZO) 등과 같은 물질이다. 그리고, 불투명 전도성 물질은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등이다.
특히, 하부 데이터 배선(110b)과 대응되도록 제 1, 제 2 서브 화소의 사이의 제 1 게이트 절연막(120a) 상에 차단 패턴(130)이 더 구비된다. 차단 패턴(130)은 상부 데이터 배선(150)과 하부 데이터 배선(110b) 사이의 신호 간섭을 차폐하기 위한 것이다. 차단 패턴(130)은 상술한 투명 전도성 물질로 형성된다.
차단 패턴(130)은 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)에는 대응되지 않도록 형성되며, 후술한 공통 전극(180)과 동일 전압이 인가된다. 또한, 차단 패턴(130)은 동일 행에 구비되어, 같은 수평 게이트 배선(110a)을 공유하는 복수 개의 서브 화소에 대응되도록 일체형으로 형성된다.
그리고, 상부 데이터 배선(150)은 제 1, 제 2 게이트 절연막(120a, 120b)을 사이에 두고 하부 데이터 배선(110b)과 중첩되며, 상, 하부 데이터 배선(150, 110b)을 사이에 두고 제 1, 제 2 서브 화소가 정의된다. 각 서브 화소에는 박막 트랜지스터가 형성된다. 박막 트랜지스터는 게이트 전극(130b, 130c), 제 2 게이트 절연막(120b), 반도체층(140a, 140b), 소스 전극(150b, 150c) 및 드레인 전극(150a, 150d)을 포함한다.
게이트 전극(130b, 130c)은 수평 게이트 배선(130a)에서 돌출 형성되거나, 수평 게이트 배선(130a)의 일부 영역으로 정의된다. 도면에서는 게이트 전극(130b, 130c)이 수평 게이트 배선(130a)의 일부 영역으로 정의된 것을 도시하였다. 게이트 전극(130b, 130c)을 덮도록 제 2 게이트 절연막(120b)이 형성되고, 제 2 게이트 절연막(120b) 상에 반도체층(140a, 140b)이 형성된다. 반도체층(140a, 140b)은 게이트 전극(130b, 130c)과 중첩되도록 형성되며, 도시하지는 않았으나, 액티브층과 오믹콘택층을 포함한다.
반도체층(140a, 140b) 상에 소스 전극(150b, 150c)과 드레인 전극(150a, 150d)이 서로 이격되도록 형성된다. 이 때, 하부 데이터 배선(110b)은 인접한 2 개의 서브 화소 중 제 1 서브 화소의 소스 전극(150b)과 접속된다. 제 1 서브 화소의 소스 전극(150b)은 제 1, 제 2 게이트 절연막(120a, 120b)을 선택적으로 제거하여 형성된 드레인 콘택홀을 통해 하부 데이터 배선(110b)과 접속된다. 그리고, 상부 데이터 배선(150)은 돌출 되어 제 2 서브 화소의 소스 전극(150c)으로 정의된다.
즉, 하부 데이터 배선(110b)과 상부 데이터 배선(150)은 수평 게이트 배선(130a)과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리된다.
그리고, 드레인 전극(150a, 150d)은 소스 전극(150b, 150c)을 사이에 두고 이격 형성되어, 제 1 보호막(160a) 상에 형성된 화소 전극(170a, 170b)과 접속된다. 화소 전극(170a, 170b)은 투명 전도성 물질을 증착하고 이를 패터닝하여 형성된다. 이 때, 화소 전극은 통전극 형태로 형성될 수 있다.
그리고, 화소 전극(170a, 170b)을 덮도록 형성된 제 2 보호막(160b) 상에 공통 전극(180)이 형성된다. 공통 전극(180)은 기판(100) 전면에 형성되며, 제 2 보호막(160b)을 노출시키는 복수 개의 슬릿을 갖도록 형성된다. 상기와 같은 공통 전극(180)은 제 2 보호막(160b)을 사이에 두고 화소 전극(170a, 170b)과 중첩되어 프린지 전계를 발생시킨다.
상술한 바와 같이, 본 발명의 박막 트랜지스터 어레이 기판은 2 개의 데이터 배선(110b, 150)을 중첩 형성하여, 데이터 배선(110b, 150)을 형성하기 위한 영역을 절반으로 줄일 수 있다. 이 때, 데이터 배선(110b, 150)이 중첩되는 영역에 차단 패턴(130)을 구비하여, 중첩되는 2 개의 데이터 배선(110b, 150)의 신호 간섭을 방지할 수 있다.
또한, 수직 게이트 배선(110a)을 구비하여, 수평 게이트 배선(130a)을 구동하기 위한 게이트 구동부를 데이터 구동부와 같이 기판(100) 상측에 구비하거나 기판(100) 하측에 구비한다. 이에 따라, 기판(100) 양 측의 베젤 영역의 폭을 감소시킬 수 있다.
이하, 본 발명에 따른 박막 트랜지스터 어레이 기판의 제조 방법을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 평면도이며, 도 5a 내지 도 5h는 본 발명의 박막 트랜지스터 어레이 기판의 제조 방법을 나타낸 공정 단면도이다.
도 4a 및 도 5a와 같이, 기판(100) 상에 수직 게이트 배선(110a)과 하부 데이터 배선(110b)을 형성한다. 수직 게이트 배선(110a)과 하부 데이터 배선(110b)은 서로 평행한 방향으로 형성된다. 이 때, 인접한 2 개의 수직 게이트 배선(110a) 사이에는 제 1, 제 2 서브 화소가 구비되며, 제 1, 제 2 서브 화소는 하부 데이터 배선(110b)에 의해 구분된다.
수직 게이트 배선(110a)과 하부 데이터 배선(110b)은 기판(100) 상에 불투명 전도성 물질을 증착하고 이를 패터닝하여 형성된다. 불투명 전도성 물질은 Mo, Ti, Cu, AlNd, Al, Cr, Mo 합금, Cu 합금, Al 합금 등의 물질이다.
그리고, 도 4b 및 도 5b와 같이, 수직 게이트 배선(110a) 및 하부 데이터 배선(110b)을 덮도록 기판(100) 상에 제 1 게이트 절연막(120a)을 형성한다. 제 1 게이트 절연막(120a)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 절연 물질로 형성된다. 그리고, 제 1 게이트 절연막(120a)을 선택적으로 제거하여, 수직 게이트 배선(110a)을 노출시키는 게이트 콘택홀(110H)을 형성한다.
게이트 콘택홀(110H)은 하나의 수직 게이트 배선(110a)에 하나가 형성된다. 이에 따라, 게이트 콘택홀(110H)을 통해 하나의 수직 게이트 배선(110a)과 후술할 하나의 수평 게이트 배선이 서로 접속된다.
도 4c 및 도 5c와 같이, 제 1 게이트 절연막(120a) 상에 수평 게이트 배선(130a), 게이트 전극(130b, 130c) 및 차단 패턴(130)을 형성한다. 수평 게이트 배선(130a)은 제 1 게이트 절연막(120a)을 사이에 두고 수직 게이트 배선(110a) 및 하부 데이터 배선(110b)과 교차하는 방향으로 형성된다.
이 때, 게이트 전극(130b, 130c)은 수평 게이트 배선(110a)에서 돌출 형성되거나, 수평 게이트 배선(110a)의 일부 영역으로 정의된다. 도면에서는 게이트 전극(130b, 130c)이 수평 게이트 배선(110a)의 일부 영역으로 정의된 것을 도시하였다.
특히, 수평 게이트 배선(110a), 게이트 전극(130b, 130c)은 투명 전도성 물질과 불투명 전도성 물질이 차례로 적층된 구조로 형성된다. 이는, 수평 게이트 배선(110a) 및 게이트 전극(130b, 130c)을 형성함과 동시에, 하부 데이터 배선(110b)과 후술할 상부 데이터 배선 사이의 신호 간섭을 차단하기 위한 차단 패턴(130)을 형성하기 위함이다.
구체적으로, 제 1 게이트 절연막(120) 투명 전도성 물질과 불투명 전도성 물질을 차례로 형성한다. 그리고, 하프톤 마스크를 이용하여 불투명 전도성 물질 상에 제 1 포토 레지스트 패턴을 형성한다.
제 1 포토 레지스트 패턴은 수평 게이트 배선(130a), 게이트 전극(130b, 130c) 및 차단 패턴(130)을 형성하고자 하는 영역에만 대응되도록 형성된다. 이 때, 제 1 포토 레지스트 패턴의 두께는 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)을 형성하고자 하는 영역에 대응되는 두께가 차단 패턴(130)을 형성하고자 하는 영역에 대응되는 두께보다 두껍다.
그리고, 제 1 포토 레지스트 패턴을 마스크로 이용하여 노출된 불투명 전도성 물질 및 투명 전도성 물질을 제거한다. 이어, 제 1 포토 레지스트 패턴을 애싱하여, 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)을 형성하고자 하는 영역에만 남아있는 제 2 포토 레지스트 패턴을 형성한다. 그리고, 제 2 포토 레지스트 패턴을 마스크로 이용하여 차단 패턴(130)을 형성하고자 하는 영역에 남아있는 불투명 전도성 물질을 제거한다. 이에 따라, 투명 전도성 물질로만 형성되는 차단 패턴(130)이 형성된다.
이 때, 차단 패턴(130)은 제 1, 제 2 서브 화소 사이의 하부 데이터 배선(110b)과 중첩되도록 형성되며, 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)에는 대응되지 않도록 형성된다. 특히, 차단 패턴(130)은 동일 행에 구비되어, 같은 수평 게이트 배선(110a)을 공유하는 복수 개의 서브 화소에 대응되도록 일체형으로 형성된다. 상기와 같은 차단 패턴(130)은 후술한 공통 전극(180)과 동일 전압이 인가된다.
그리고, 제 2 포토 레지스트 패턴을 제거하여 수평 게이트 배선(130a) 및 게이트 전극(130b, 130c)을 형성한다. 특히, 수평 게이트 배선(130a)은 하부 데이터 배선(110b)의 일부와 중첩되는 영역에서 제 1 게이트 절연막(120a)을 노출시키도록 형성된다. 이는, 후술할 제 1 서브 화소의 소스 전극과 하부 데이터 배선(110b)을 서로 접속시키기 위한 것이다.
이어, 도 4d 및 도 5d와 같이, 수평 게이트 배선(130a), 게이트 전극(130b, 130c) 및 차단 패턴(130)을 덮도록 기판(100) 상에 제 2 게이트 절연막(120b)을 형성한다. 제 2 게이트 절연막(120b)은 제 1 게이트 절연막(120a)과 같이 무기 절연 물질로 형성된다. 그리고, 제 1, 제 2 게이트 절연막(120a, 120b)을 선택적으로 제거하여, 하부 데이터 배선(110b)을 노출시키는 데이터 콘택홀(120H)을 형성한다.
그리고, 도 4e 및 도 5e와 같이, 게이트 전극(130b, 130c)과 중첩되도록 제 2 게이트 절연막(120b) 상에 반도체층(140a, 140b)을 형성한다. 도시하지는 않았으나, 반도체층(140a, 140b)은 액티브층과 오믹콘택층이 차례로 적층된 구조이다.
도 4f 및 도 5f와 같이, 제 2 게이트 절연막(120b) 상에 불투명 전도성 물질을 형성하고, 이를 패터닝하여 상부 데이터 배선(150), 소스 전극(150b, 150c) 및 드레인 전극(150a, 150d)을 형성한다. 구체적으로, 상부 데이터 배선(150)은 제 1, 제 2 게이트 절연막(120a, 120b) 및 차단 패턴(130)을 사이에 두고 하부 데이터 배선(110b)과 중첩되도록 형성된다. 도면에서는 하부 데이터 배선(110b)의 폭과 상부 데이터 배선(150)의 폭이 서로 상이한 것을 도시하였으나, 하부 데이터 배선(110b)의 폭과 상부 데이터 배선(150)의 폭이 동일할 수 있다.
하부 데이터 배선(110b)과 상부 데이터 배선(150)은 수평 게이트 배선(130a)과 중첩되는 영역에서 서로 반대 방향으로 돌출되도록 형성된다. 도면에서는 하부 데이터 배선(110b)은 제 1 서브 화소 방향으로 돌출되며, 상부 데이터 배선(150)은 제 2 서브 화소 방향으로 돌출된 것을 도시하였다.
그리고, 각 서브 화소의 소스 전극(150b, 150c)은 하부 데이터 배선(110b)과 전기적으로 접속되거나, 상부 데이터 배선(150)에서 연장된 구조를 갖는다. 구체적으로, 하부 데이터 배선(110b)이 제 1 서브 화소 방향으로 돌출되는 경우, 제 1 서브 화소의 소스 전극(150b)은 데이터 콘택홀(120H)을 통해 노출된 하부 데이터 배선(110b)과 전기적으로 접속된다. 또한, 제 2 서브 화소의 소스 전극(150c)은 상부 데이터 배선(150)에서 돌출된 영역으로 정의된다.
그리고, 제 1 서브 화소의 드레인 전극(150a) 및 제 2 서브 화소의 드레인 전극(150d)은 각각 반도체층(140a, 140b)을 사이에 두고 제 1 서브 화소의 소스 전극(150b) 및 제 2 서브 화소의 소스 전극(150c)과 이격 형성된다.
도 4g 및 도 5g와 같이, 게이트 전극(130b, 130c), 제 2 게이트 절연막(120b), 반도체층(140a, 140b), 소스 전극(150b, 150c) 및 드레인 전극(150a, 150d)을 포함하는 박막 트랜지스터를 덮도록 기판 상에 제 1 보호막(160a)을 형성한다. 이 때, 제 1 보호막(160a)은 유기 보호막인 것이 바람직하다. 그리고, 제 1 보호막(160a)에 드레인 전극(150a, 150d)을 노출시키는 드레인 콘택홀을 형성하고, 제 1 보호막(160a) 상에 드레인 콘택홀을 통해 드레인 전극(150a, 150d)과 접속되는 화소 전극(170a, 170b)을 형성한다. 화소 전극(170a, 170b)은 투명 전도성 물질을 증착하고 이를 패터닝하여 형성된다. 화소 전극(170a, 170b)은 통전극 형태로 형성될 수 있다.
이어, 도 4h 및 도 5h와 같이, 화소 전극(170a, 170b)을 덮도록 제 2 보호막(160b)을 형성한다. 이 때, 제 2 보호막(160b)은 산화 실리콘(SiOx), 질화 실리콘(SiNx) 등과 같은 무기 보호막인 것이 바람직하다. 그리고, 제 2 보호막(160b) 상에 공통 전극(180)을 형성한다.
공통 전극(180)은 기판(100) 전면에 형성되며, 제 2 보호막(160b)을 노출시키는 복수 개의 슬릿을 갖도록 형성된다. 상기와 같은 공통 전극(180)은 제 2 보호막(160b)을 사이에 두고 화소 전극(170a, 170b)과 중첩되어 프린지 전계를 발생시킨다.
즉, 상술한 바와 같이 본 발명의 박막 트랜지스터 어레이 기판 및 이의 제조 방법은 2 개의 데이터 배선(110b, 150)을 중첩 형성하여, 데이터 배선(110b, 150)을 형성하기 위한 영역을 절반으로 줄일 수 있다. 이 때, 데이터 배선(110b, 150)이 중첩되는 영역에 차단 패턴(130)을 구비하여, 중첩되는 2 개의 데이터 배선(110b, 150)의 신호 간섭을 방지할 수 있다.
또한, 수직 게이트 배선(110a)을 구비하여, 수평 게이트 배선(130a)을 구동하기 위한 게이트 구동부를 데이터 구동부와 같이 기판(100) 상측에 구비하거나 기판(100) 하측에 구비하여, 기판(100) 양 측의 베젤 영역의 폭을 감소시킬 수 있다.
한편, 이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110a: 수직 게이트 배선
110H: 게이트 콘택홀 110b: 하부 데이터 배선
120a: 제 1 게이트 절연막 120H: 데이터 콘택홀
130: 차단 패턴 130a: 수평 게이트 배선
130b, 130c: 게이트 전극 140a, 140b: 반도체층
150: 상부 데이터 배선 150a, 150d: 드레인 전극
150b, 150c: 소스 전극 160a: 제 1 보호막
160c: 제 2 보호막 170a, 170b: 화소 전극
180: 공통 전극
110H: 게이트 콘택홀 110b: 하부 데이터 배선
120a: 제 1 게이트 절연막 120H: 데이터 콘택홀
130: 차단 패턴 130a: 수평 게이트 배선
130b, 130c: 게이트 전극 140a, 140b: 반도체층
150: 상부 데이터 배선 150a, 150d: 드레인 전극
150b, 150c: 소스 전극 160a: 제 1 보호막
160c: 제 2 보호막 170a, 170b: 화소 전극
180: 공통 전극
Claims (12)
- 기판 상에 형성된 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하도록 형성된 하부 데이터 배선;
상기 기판 상에 형성되며, 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막;
상기 제 1 게이트 절연막을 사이에 두고 상기 수직 게이트 배선과 교차하며, 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극;
상기 제 1 게이트 절연막 상에 상기 수평 게이트 배선 및 상기 게이트 전극을 덮도록 형성되며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 포함하는 제 2 게이트 절연막;
상기 제 2 게이트 절연막 상에 형성되며, 상기 게이트 전극과 중첩되는 반도체층; 및
상기 제 2 게이트 절연막 상에 형성되며, 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리된 구조의 소스 전극 및 드레인 전극을 포함하며,
상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 노출된 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선은 상기 수평 게이트 배선과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선이 중첩되는 영역의 상기 제 1 및 제 2 게이트 절연막 사이에 형성된 차단 패턴을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 3 항에 있어서,
상기 차단 패턴은 투명 전도성 물질로 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 수직 게이트 배선에 스캔 신호를 인가하는 게이트 구동부는 상기 기판의 상측 또는 하측에 구비되며,
상기 데이터 배선에 데이터 신호를 인가하는 데이터 구동부 역시 상기 기판의 상측 또는 하측에 구비되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 제 1 항에 있어서,
상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 형성된 제 1 보호막;
상기 제 1 보호막 상에 형성되며, 상기 드레인 전극과 접속되는 화소 전극;
상기 화소 전극을 덮도록 상기 제 1 보호막 상에 형성된 제 2 보호막; 및
상기 제 2 보호막 상에 형성된 공통 전극을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판. - 기판 상에 수직 게이트 배선 및 상기 수직 게이트 배선과 평행하는 하부 데이터 배선을 형성하는 단계;
상기 기판 상에 상기 수직 게이트 배선을 노출시키는 게이트 콘택홀을 포함하는 제 1 게이트 절연막을 형성하는 단계;
상기 제 1 게이트 절연막 상에 상기 게이트 콘택홀을 통해 상기 수직 게이트 배선과 접속되는 수평 게이트 배선 및 게이트 전극을 형성하는 단계;
상기 수평 게이트 배선 및 상기 게이트 전극을 덮으며, 상기 하부 데이터 배선을 노출시키는 데이터 콘택홀을 갖는 제 2 게이트 절연막을 형성하는 단계;
상기 제 2 게이트 절연막 상에 상기 게이트 전극과 중첩되도록 반도체층을 형성하는 단계; 및
상기 제 2 게이트 절연막 상에 상기 하부 데이터 배선과 중첩되는 상부 데이터 배선과, 상기 반도체층 상에서 서로 분리되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,
상기 상부 및 하부 데이터 배선을 사이에 두고 분리된 제 1 및 제 2 서브 화소 중 상기 제 1 서브 화소의 소스 전극은 상기 데이터 콘택홀을 통해 상기 하부 데이터 배선과 접속되며, 상기 제 2 서브 화소의 소스 전극은 상기 상부 데이터 배선이 연장 형성되어 정의되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선은 상기 수평 게이트 배선과 중첩되는 영역에서 서로 반대 방향으로 돌출 형성되어 서로 분리되도록 형성되는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 하부 데이터 배선과 상기 상부 데이터 배선이 중첩되는 영역의 상기 제 1 및 제 2 게이트 절연막 사이에 투명 전도성 물질의 차단 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 9 항에 있어서,
상기 차단 패턴은 상기 수평 게이트 배선 및 상기 게이트 전극과 동일 마스크 공정으로 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 10 항에 있어서,
상기 차단 패턴, 상기 수평 게이트 배선 및 상기 게이트 전극은 하프톤 마스크를 이용하여 형성하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법. - 제 7 항에 있어서,
상기 소스 전극 및 상기 드레인 전극을 형성하는 단계 이후,
상기 소스 전극 및 상기 드레인 전극을 덮도록 상기 기판 상에 제 1 보호막을 형성하는 단계;
상기 제 1 보호막 상에 상기 드레인 전극과 접속되는 화소 전극을 형성하는 단계;
상기 화소 전극을 덮도록 상기 제 1 보호막 상에 제 2 보호막을 형성하는 단계; 및
상기 제 2 보호막 상에 공통 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 어레이 기판의 제조 방법.
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| KR20080062104A (ko) * | 2006-12-29 | 2008-07-03 | 삼성전자주식회사 | 어레이 기판, 이를 갖는 표시패널 및 이의 제조방법 |
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2013
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