KR20140143595A - 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터 및 이의 제조 방법 - Google Patents
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Abstract
일 실시예에 따르는 질화물계 트랜지스터는 제1 질화물계 반도체를 포함하는 채널층, 상기 채널층 상에 배치되며 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층, 상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극, 및 상기 게이트 전극의 하부의 트렌치를 채우며 상기 게이트 전극과 드레인 전극 사이에 배치되는 절연분리막을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 질화물계 트랜지스터에 관한 것으로, 보다 상세하게는, 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터 및 이의 제조 방법에 관한 것이다.
정보통신기술의 발달로 인해, 고속 스위칭 환경이나 고전압 환경에서 동작하는 고내압 트랜지스터의 요청이 증가하고 있다. 이에 대응하여, 최근에 등장한 질화갈륨계 트랜지스터는 종래의 실리콘 트랜지스터에 비해 고속 스위칭 동작이 가능하여 초고속 신호 처리에 적합할 뿐만 아니라 소재 자체의 고내압 특성으로 인해 고전압 환경에 적합한 장점이 있어 업계의 주목을 받고 있다. 특히, HEMT(High Electron Mobility Transistor)의 경우, 이종 물질간 계면에서 발생하는 2DEG(2차원 전자가스, two-dimensional electron gas)를 이용하여 전류가 흐르게 되므로 전자의 이동도(mobility)가 높아 고속 신호 전송에 적합한 장점이 있다.
도 1a는 종래의 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다. 도면을 참조하면, 질화물계 트랜지스터(100)는 기판(101) 상의 언도프(undoped) GaN 반도체층(110), AlGaN 반도체층(120), 소스 전극(130), 드레인 전극(140) 및 게이트 전극(150)을 구비할 수 있다. 상기 2DEG의 채널(125)은 언도프 GaN 반도체층(110) 및 AlGaN 반도체층(120)의 경계면 부근에 형성되며, 게이트 전극(150)은 채널(125)을 통해 이동하는 전류 흐름을 제어할 수 있다.
그런데, 종래의 질화물계 반도체소자(100)는 소자 동작 시에 드레인 전극 방향의 게이트 전극(150)의 단부(Edge)에 전계(Electric Field)가 집중됨으로써 발생하는 항복 현상이 보고되고 있다. 이때, 항복 전압은 게이트(Gate)와 드레인(Drain) 사이의 거리(Lgd)에 비례하여 결정되며, 따라서, 항복 전압을 높이기 위해서는 게이트와 드레인 사이의 거리(Lgd)를 일정 거리 이상을 유지할 필요가 있다. 이로 인해, 칩 사이즈(Chip Size)를 감소시키는데 어려움이 있을 수 있다. 또한, 게이트 전극(150)의 단부(Edge)에 전계(Electric Field)가 집중될 때, AlGaN 층의 표면을 따라 전자가 트랩핑되는 현상이 보고되고 있다. 상기 트랩핑된 전자에 기인하는 전계는 하부의 2DEG층의 밀도를 낮추는 역할을 함으로써, 트랜지스터의 턴온 전류가 감소되는 전류 붕괴(current collapse)현상을 발생시킬 수 있다. 이로 인해, 트랜지스터의 동작 신뢰성이 악화될 수 있다.
최근에는, 게이트 전극(150)의 단부에 전계가 집중되는 것을 방지하기 위한 다양한 기술이 제안되고 있다. 도 1b는 종래의 질화물계 트랜지스터의 또다른 예를 개략적으로 도시하는 단면도이다. 도 1b를 참조하면, 게이트 전극(150)의 상부에 필드 플레이트(170)를 배치하여, 드레인 전극 방향의 게이트 전극(150)의 단부에 전계가 집중되는 것을 방지하는 방법이 제안되고 있다. 또한, AlGaN 반도체층(120)의 표면에는 절연층(160)을 형성함으로써, 상기 트랩된 전자에 기인하는 표면 전계(surface field)를 감소시키는 방법도 제안되고 있다.
하지만, 상술한 종래의 방법에도 불구하고, 질화물계 트랜지스터의 항복 전압을 향상시키고, 상기 전류 붕괴 현상에 의한 턴온 전류 감소를 방지할 수 있는 기술들에 대한 업계의 요청은 지속되고 있는 실정이다.
본 개시의 실시예는 항복 전압을 향상시킬 수 있는 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터를 제공한다.
본 개시의 실시예는 상기 전류 붕괴 현상에 의한 턴온 전류 감소를 방지할 수 있는 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터를 제공한다.
본 개시의 실시예는 상기 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터의 제조 방법을 제공한다.
일 측면에 따르는 질화물계 트랜지스터는 제1 질화물계 반도체를 포함하는 채널층, 상기 채널층 상에 배치되며 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층, 상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극, 및 상기 게이트 전극의 하부의 트렌치를 채우며 상기 게이트 전극과 드레인 전극 사이에 배치되는 절연분리막을 포함한다.
다른 측면에 따르는 질화물계 트랜지스터는 제1 질화물계 반도체를 포함하고 상부에 트렌치를 구비하는 채널층, 상기 채널층을 따라 배치되며 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층, 상기 트렌치 내부를 채우는 절연분리막, 및 상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 포함한다.
또다른 측면에 따르는 질화물계 트랜지스터의 제조 방법은 기판 상에 제1 질화물계 반도체를 포함하는 채널층을 형성하는 단계, 상기 채널층 상에 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성하는 단계, 적어도 상기 장벽층을 관통하는 트렌치를 형성하는 단계, 상기 트렌치를 채우는 절연분리막을 형성하는 단계, 및 상기 장벽층 상에, 서로 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함한다.
또다른 측면에 따르는 질화물계 트랜지스터의 제조 방법은 기판 상에 제1 질화물계 반도체를 포함하는 채널층을 형성하는 단계, 상기 채널층의 상부에 트렌치를 형성하는 단계, 상기 채널층을 따라 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성하는 단계, 상기 장벽층이 형성된 상기 트렌치 내부를 채우는 절연분리막을 형성하는 단계 및 상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함한다.
일 실시 예에 따르면, 트렌치 내부의 절연층을 통하여, 게이트 전극의 단부에 전계가 집중되는 것을 방지할 수 있다. 이를 통해, 게이트 전극(또는 소스 전극)과 드레인 전극 사이에서 발생하는 종래의 항복 전압 저하 현상을 방지할 수 있어, 질화물계 트랜지스터의 신뢰성을 향상시킬 수 있다.
또한, 상기 전계 집중을 완화시킴으로써, 질화물층의 표면을 따라 전자가 트랩핑되는 것을 완화시킬 수 있다. 이에 의해, 상기 트랩된 전자에 기인하는 표면 전계(surface field)를 감소시킬 수 있다. 상기 표면 전계를 감소시킴으로써, 결과적으로, 전류 붕괴 현상에 의한 턴온 전류가 감소되는 것을 방지할 수 있다.
도 1a는 종래의 질화물계 트랜지스터의 일 예를 개략적으로 도시하는 단면도이다.
도 1b는 종래의 질화물계 트랜지스터의 또다른 예를 개략적으로 도시하는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 순서도이다.
도 7 내지 도 11은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 12는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 순서도이다.
도 13 내지 도 17은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 1b는 종래의 질화물계 트랜지스터의 또다른 예를 개략적으로 도시하는 단면도이다.
도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 3은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 4는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다.
도 6은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 순서도이다.
도 7 내지 도 11은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 12는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 순서도이다.
도 13 내지 도 17은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 개시의 실시 예들을 보다 상세하게 설명하고자 한다. 그러나 본 개시에 개시된 기술은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면에서 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다.
본 명세서에서 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 본 명세서에서, '상부' 또는 '하부' 라는 용어는 관찰자의 시점에서 설정된 상대적인 개념으로, 관찰자의 시점이 달라지면, '상부' 가 '하부'를 의미할 수도 있고, '하부'가 '상부'를 의미할 수도 있다.
복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다. 또, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서, 소스 전극 및 드레인 전극은 전류의 방향을 고려하여, 편의상 구분하여 명명한 것으로서, 인가되는 전압 극성의 변화에 의해 전류 방향이 변화하는 경우, 소스 전극은 드레인 전극으로 드레인 전극은 소스 전극으로 사용될 수 있다.
본 명세서에서, 제1 층과 제2 층 사이의 계면 영역이라 함은, 제1 층과 제2 층의 접합 계면뿐만 아니라, 계면과 인접하는 제1 층 또는 제2 층의 소정의 내부 영역을 포괄하는 것으로 해석될 수 있다.
도 2는 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 2를 참조하면, 질화물계 트랜지스터(200)은 채널층(210), 장벽층(220), 장벽층(220) 상에 배치되는 소스 전극(230), 드레인 전극(240) 및 게이트 전극(250)을 포함한다. 또한, 질화물계 트랜지스터(200)은 적어도 장벽층(220)을 관통하여 형성되는 트렌치(260)를 채우는 절연분리막(270)을 포함한다.
도면을 참조하면, 기판(201)이 제공된다. 기판(201)은 일 예로서, 사파이어 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 반도체층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다.
채널층(210)은 제1 질화물계 반도체를 포함할 수 있다. 상기 제1 질화물계 반도체는 일 예로서, GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. 채널층(110)은 일 예로서, 에피 성장된 GaN층일 수 있다.
도시되지는 않았지만, 채널층(210)과 기판(201) 사이에 버퍼층이 개재될 수 있다. 상기 버퍼층은 일 예로서, AlN층 또는 고저항의 GaN층일 수 있다. 상기 버퍼층은 채널층(210)을 성장시키는 핵층의 역할을 할 수 있고, 기판(201)과 채널층(210) 간의 격자상수 불일치를 완화시키는 역할을 수행할 수 있다.
장벽층(220)은 채널층(210) 상에 배치된다. 장벽층(210)은 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함할 수 있다. 제2 질화물계 반도체는 특별히 한정되지는 않으며, 일 예로서, GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. 상기 서로 다른 에너지 밴드갭을 갖는 장벽층(220)과 채널층(210)이 서로 접합될 때, 계면 영역에서는 2DEG층이 형성될 수 있다.
일 실시 예에 있어서, 채널층(210)의 제1 질화물계 반도체는 장벽층(220)의 제2 질화물계 반도체보다 작은 에너지 밴드갭을 가질 수 있다. 일 예로서, 채널층(210)은 GaN층일 수 있으며, 장벽층(220)은 AlGaN층일 수 있다. 이때, 상기 2DEG층은 에너지 밴드갭이 상대적으로 작은 채널층(210)의 내부 영역에 형성될 수 있다. 이하에서는, 상술한 바와 같이, 채널층(210)의 제1 질화물계 반도체가 장벽층(220)의 제2 질화물계 반도체보다 작은 에너지 밴드갭을 가지는 경우를 개시하기로 한다. 하지만, 발명의 사상이 반드시 이에 한정되는 것은 아니고, 다른 실시 예들에 있어서는, 채널층(210)의 제1 질화물 반도체이 장벽층(220)의 제2 질화물계 반도체보다 큰 에너지 밴드갭을 가질 수도 있다. 이 경우, 2DEG층은 장벽층(220)의 내부 영역에 위치하는 계면 영역에 형성될 수 있다.
절연분리막(270)이 장벽층(220) 또는 채널층(210) 내부에 배치될 수 있다. 절연분리막(270)은 일 예로서, 산화물, 질화물, 산질화물, 또는 이들의 결합을 포함할 수 있다. 도시된 실시예에서, 절연분리막(270)은 적어도 장벽층(220)을 관통하여 형성되는 트렌치(260)를 채우도록 형성될 수 있다. 트렌치(260)는 장벽층(220)으로부터 채널층(210)에 이르도록 형성되고, 절연분리막(270)은 장벽층(220) 및 채널층(210)과 접하도록 배치될 수 있다. 도시되지는 않았지만, 다른 실시예에서, 트렌치는 장벽층(220)의 내부에만 형성될 수도 있다. 이 경우, 상기 트렌치를 채우는 절연분리막은 장벽층(220)만을 접하도록 배치될 수 있다. 트렌치(260)의 측벽부는 트렌치(260)의 바닥면과 수직을 이룰 수 있다. 다만, 후술하는 도 3의 실시 예에서와 같이, 트렌치(260)의 측면 프로파일이 바닥면과 수직을 이루지 않는 경우도 있다.
절연분리막(270)은 채널층(210) 및 장벽층(220)의 계면 영역에 형성되는 2DEG층(225)을 국부적으로 단절시킬 수 있다. 즉, 절연분리막(270)이 위치하는 영역에는 절연분리막(270)의 폭에 대응되는 영역에서, 2DEG층(225)의 불연속 영역이 생성될 수 있다.
장벽층(220) 상에 서로 이격하여 소스 전극(230), 게이트 전극(250) 및 드레인 전극(240)이 배치될 수 있다. 도시된 실시 예에서, 절연분리막(270)은 게이트 전극(250)과 드레인 전극(240) 사이에 배치되며, 게이트 전극(250)이 절연분리막(270)의 적어도 일부분을 커버하도록 배치될 수 있다. 소스 전극(230) 및 게이트 전극(250)은 절연분리막(270)을 기준으로 일측면 방향에 배치될 수 있고, 드레인 전극(240)은 절연분리막(270)을 기준으로 다른측면 방향에 배치될 수 있다.
소스 전극(230) 및 드레인 전극(240)은 장벽층(230)과 오믹 접합(ohmic contact) 할 수 있다. 도시되지 않은 다른 실시 예에 있어서, 소스 전극(230) 및 드레인 전극(240)은 장벽층(230)을 관통하도록 형성되는 콘택을 통해 채널층(210)과 오믹 접합할 수 있다. 소스 전극(230) 및 드레인 전극(240)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(250)은 장벽층(220)과 쇼트키(schottky) 접합을 이루는 물질을 포함할 수 있다. 일 예로서, 게이트 전극(250)은 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(250)은 니켈(Ni), 금(Au)등의 금속을 포함할 수 있다. 도시되지는 않았지만, 몇몇 다른 실시 예들에 따르면, 게이트 전극(250)과 장벽층(220) 사이 및 게이트 전극(250)과 절연분리막 사이에는 절연막이 추가로 배치될 수 있다. 상기 절연막은 게이트 전극(250)과의 관계에서 게이트 유전막으로서 기능할 수 있다. 상기 절연막이 개재되는 경우, 게이트 전극(250)은 장벽층(220)과의 쇼트키 접합 여부와 관계없이, 다양한 종류의 전도체를 포함할 수 있다.
소스 전극(230) 및 드레인 전극(240) 사이에 동작 전압이 인가된 상태에서, 게이트 전극(250)에 문턱전압 이상의 전압이 인가되면, 소스 전극(230)으로부터 절연분리막(270)의 에너지 장벽을 넘어 드레인 전극(230)으로 전자가 전도함으로써, 질화물계 트랜지스터(200)가 턴온 상태로 변경될 수 있다.
상술한 본 개시의 실시예에 따르면, 절연분리막(270)은 게이트 전극(250)의 하부에서, 적어도 드레인 방향에 위치하는 게이트 전극(250)의 단부(A0)와 겹치도록 배치될 수 있다. 이를 통해, 트랜지스터 동작 중에, 게이트 전극(250)과 드레인 전극(240)에 각각 전압이 인가될 때, 게이트 전극(250)의 단부에 전계가 집중되는 것을 방지할 수 있다. 이를 통해, 상술한 구조는 종래와 대비하여, 게이트 전극(250)(또는 소스 전극(230))과 드레인 전극(240) 사이의 항복전압을 높일 수 있는 장점이 있다.
도 3은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 3을 참조하면, 질화물계 트랜지스터(300)은 트렌치(262)의 측벽부가 기판(201) 면과 같은 기준면에 대하여 소정의 각도로 경사를 이루는 것을 제외하고는 도 2와 관련하여 상술한 질화물계 트랜지스터(200)과 실질적으로 동일하다. 트렌치(262) 내부에는 분리절연막(272)이 채워지고, 트랜치(262) 상단의 분리절연막(272)의 폭은 트랜치(262) 바닥면의 분리절연막(272)의 폭과 서로 다를 수 있다. 도시된 실시 예에서, 분리절연막(272)의 폭은 상단으로부터 바닥면으로부터 갈수록 작아질 수 있다.
도 4는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 4를 참조하면, 질화물계 트랜지스터(400)는 상부에 트렌치(264)를 구비하는 채널층(210), 채널층(210)을 따라 배치되는 장벽층(220), 트렌치(264) 내부를 채우는 절연분리막(274), 장벽층(220) 상에서 이격하여 배치되는 소스 전극(230), 게이트 전극(250) 및 드레인 전극(240)을 포함한다.
도시된 바와 같이, 질화물계 트랜지스터(400)는 장벽층(220)의 일부분이 트렌치(264)의 내벽을 따라 배치되는 것을 제외하고는 도 2과 관련하여 상술한 질화물계 트랜지스터(200)와 실질적으로 동일하다. 질화물계 트랜지스터(400)에서, 트렌치(264)의 측벽부에서의 장벽층(220)의 두께는 트렌치(264)의 바닥면에서의 장벽층(200)의 두께보다 얇을 수 있다. 절연분리막(274)는 장벽층(220)이 형성된 트렌치(264)의 내부를 채우도록 배치될 수 있다.
트렌치(264)의 내부에 형성되는 장벽층(220)의 일부분은 채널층(210)과의 계면 영역에서 2DEG층(425)을 형성할 수 있다. 구체적으로 도시되는 바와 같이, 트렌치(264)의 바닥면에 형성되는 장벽층(220)의 부분은 채널층(210)과의 계면에서, 2DEG층(425)을 형성할 수 있다. 다만, 트렌치(264)의 측벽부에 형성되는 장벽층(220)의 부분은 채널층(210)과의 계면에서, 2DEG층을 형성하지 않을 수 있다. 따라서, 트렌치(264)의 측벽부에 2DEG의 불연속 영역(A1)이 형성될 수 있다. 반드시 특정한 이론에 한정하여 설명되는 것은 아니지만, 장벽층(220)의 두께가 충분히 얇은 경우, 접하는 채널층(210)과의 계면에서 압전분극 효과가 감소되어 계면 영역에서 2DEG층이 형성되지 않을 수 있다. 또는, 장벽층(220)이 AlGaN층이며 채널층(210)인 GaN층인 경우, 상기 AlGaN층이 분극효과가 높은 상기 GaN층의 c면 방향으로부터 성장될 때, 성장 방향에 수직 방향인 트렌치(264)의 측벽 방향은 분극효과가 낮거나 없는 a면 또는 m면 방향이 되고, 이에 따라 트렌치(264) 측벽에 형성되는 장벽층(220)인 상기 AlGaN층과 채널층(210)인 상기 GaN층의 계면 영역에서는 2DEG층이 형성되지 않을 수 있다.
상술한 바와 같이, 도 4의 질화물계 트랜지스터(400)는 트렌치(264)의 바닥면에 배치되는 장벽층(220)과 채널층(210) 사이의 계면 영역에 2DEG층(425)을 추가로 구비함으로써, 도 2의 질화물계 트랜지스터(200)보다 턴온 전류를 증가시킬 수 있는 장점이 있다.
도 5는 본 개시의 또다른 실시 예에 따르는 질화물계 트랜지스터를 개략적으로 나타내는 단면도이다. 도 5를 참조하면, 질화물계 트랜지스터(500)은 트렌치(266)의 측벽부가 기판(201) 면과 같은 기준면에 대하여 소정의 각도로 경사를 이루는 것을 제외하고는 도 4와 관련하여 상술한 질화물계 트랜지스터(400)과 실질적으로 동일하다. 또한, 질화물계 트랜지스터(500)는 장벽층(220)의 일부분이 트렌치(266)의 내벽을 따라 배치되는 것을 제외하고는 도 3과 관련하여 상술한 질화물계 트랜지스터(300)와도 실질적으로 동일하다.
도 5에 도시된 바와 같이, 트렌치(266)를 경사지게 형성함으로써, 도 4의 질화물계 트랜지스터(200)와 대비하여 2DEG 불연속 영역을 감소시킬 수 있다. 반드시 특정한 이론에 한정하여 설명되는 것은 아니지만, 트렌치(266)가 경사진 경우, 경사면을 따라 형성되는 장벽층(220)과 채널층(210) 사이의 계면 영역에서의 자발 분극과 압전 분극의 효과는 도 4의 수직형 트렌치(264)의 경우와 대비하여 상대적으로 강하게 작용할 수 있다. 따라서, 장벽층(220)의 두께가 상대적으로 얇은 국부적인 영역을 제외한 일부 경사 영역에서 2DEG층(525)이 추가로 형성될 수 있다. 도면에서, 2DEG층이 형성되지 않은 영역을 2DEG 불연속 영역(A2)으로 도시하고 있다.
도 6은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 순서도이다. 도 7 내지 도 11은 본 개시의 일 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 6의 610 블록 및 도 7을 참조하면, 기판(201) 상에 제1 질화물계 반도체를 포함하는 채널층(210)을 형성한다. 기판(201)은 일 예로서, 사파이어 기판, GaN 기판, SiC 기판, Si 기판 등과 같은 성장 기판일 수 있으나, 반드시 이에 한정되지는 않고, 질화물계 반도체층을 성장시킬 수 있는 요건을 만족시키는 한 다른 기판도 가능하다. 채널층(210)은 일 예로서, 제1 질화물계 반도체를 포함할 수 있다. 상기 제1 질화물계 반도체는 일 예로서, GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. 채널층(210)은 일 예로서, 에피 성장된 GaN층일 수 있다. 채널층(210)을 형성하는 공정은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시 예에 있어서, 채널층(210)과 기판(201) 사이에 버퍼층을 형성할 수 있다. 상기 버퍼층은 일 예로서, AlN층 또는 고저항의 GaN층일 수 있다. 상기 버퍼층은 채널층(210)을 성장시키는 핵층의 역할을 할 수 있고, 기판(201)과 채널층(210) 간의 격자상수 불일치를 완화시키는 역할을 수행할 수 있다.
도 6의 620 블록 및 도 8을 참조하면, 채널층(210) 상에, 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층(220)을 형성한다. 제2 질화물계 반도체는 특별히 한정되지는 않으며, 일 예로서, GaN또는 InN 등과 같은 2성분계, AlGaN 또는 InGaN 등과 같은 3성분계, AlInGaN과 같은 4성분계 질화물 반도체를 포함할 수 있다. 상기 서로 다른 에너지 밴드갭을 갖는 장벽층(220)과 채널층(210)이 서로 접합될 때, 계면 영역에서는 2DEG층이 형성될 수 있다. 일 실시 예에 있어서, 채널층(210)의 제1 질화물계 반도체는 장벽층(220)의 제2 질화물계 반도체보다 작은 에너지 밴드갭을 가질 수 있다. 일 예로서, 채널층(210)은 AlGaN층일 수 있으며, 장벽층(220)은 GaN층일 수 있다. 장벽층(220)을 형성하는 공정은 일 예로서, 금속유기화학기상증착법(Metal Organic Chemical Vapor Deposition), 분자빔에피탁시(Molecular Beam Epitaxy), 수소화기상증착에피탁시(Hydride Vapor Phase Epitaxy) 등과 같은 방법을 적용할 수 있다.
도 6의 630 블록 및 도 9를 참조하면, 적어도 장벽층(220)을 관통하는 트렌치(260)을 형성한다. 일 실시 예로서, 상기 트렌치(260)는 장벽층(220)의 표면으로부터, 장벽층(220)을 관통하여 채널층(210)에 이르도록 형성될 수 있다. 트렌치(260)를 형성하는 공정은 다음의 순서로 진행될 수 있다. 장벽층(220) 상에 마스트 패턴(910)을 형성한다. 마스크 패턴(910)은 일 예로서, 산화막, 질화막, 산질화막등의 하드마스크막의 패턴 또는 포토레지스트 패턴일 수 있다. 마스크 패턴(910)을 이용하여, 장벽층(220) 및 채널층(210)을 선택적으로 식각함으로써, 트렌치(260)의 바닥면이 채널층(210)의 내부에 도달하도록 형성할 수 있다. 도시되는 바와 같이, 트렌치(260)의 측벽부는 트렌치(260)의 바닥면에 대하여 수직을 이루도록 형성될 수 있다. 다르게는 트렌치(260)의 측벽부는 트렌치(260)의 바닥면에 대하여 소정의 경사를 이루도록 형성될 수 있다.
도 6의 640 블록 및 도 10을 참조하면, 트렌치(260)을 채우는 절연분리막(270)을 형성한다. 절연분리막(270)은 일 예로서, 일 예로서, 산화물, 질화물, 산질화물, 또는 이들의 결합을 포함할 수 있다. 절연분리막(270)은 일 예로서, 화학기상증착법과 같은 증착법 또는 코팅법에 의해 절연막을 형성하고, 상기 절연막을 일 예로서, 에치백 또는 화학적기계적연마법등을 통해 평탄화함으로써 형성할 수 있다.
몇몇 다른 실시 예들에 의하면, 도 9와 관련된 공정에 의해 형성되는 트렌치는 장벽층(220)의 내부에만 형성될 수도 있다. 이 경우, 도 10과 관련된 공정에 의해 상기 트렌치를 채우는 절연분리막은 장벽층(220)만을 접하도록 배치될 수 있다.
도 6의 650 및 도 11을 참조하면, 장벽층(220) 상에, 서로 이격하여 배치되는 소스 전극(230), 게이트 전극(260) 및 드레인 전극(240)을 형성한다. 소스 전극(230) 및 게이트 전극(250)은 절연분리막(270)을 기준으로 일측면 방향에 배치되도록 형성하고, 드레인 전극(240)은 절연분리막(270)을 기준으로 다른측면 방향에 배치되도록 형성할수 있다. 게이트 전극(250)과 드레인 전극(240) 사이에 절연분리막(270)을 배치하고, 게이트 전극(250)이 절연분리막(270)의 적어도 일부분을 커버하도록 형성할 수 있다.
소스 전극(230) 및 드레인 전극(240)은 장벽층(230)과 오믹 접합(ohmic contact)하도록 형성할 수 있다. 즉, 소스 전극(230) 및 드레인 전극(240)은 일 예로서, 타이타늄(Ti), 알루이늄(Al), 팔라듐(Pd), 텅스텐(W) 또는 이들의 조합을 포함하도록 선택할 수 있다. 도시되지 않은 다른 실시 예에 있어서, 소스 전극(230) 및 드레인 전극(240)은 장벽층(230)을 관통하도록 형성되는 콘택을 통해 채널층(210)과 오믹 접합할 수 있다. 일 실시예에 따르면, 소스 전극(230) 및 드레인 전극(240)은 전도성 박막을 절연분리막(270)이 형성된 장벽층(220) 상에 형성하고, 상기 전도성 박막을 패터닝함으로써, 형성할 수 있다. 일 실시 예에 따르면, 소스 전극(230) 및 드레인 전극(240)은 동시에 형성될 수 있다.
게이트 전극(250)은 장벽층(220)과 쇼트키(schottky) 접합을 이루는 물질을 포함할 수 있다. 일 예로서, 게이트 전극(250)은 붕소(B), 비소(As), 인(P), 마그네슘(Mg) 또는 이들의 조합을 포함하는 도펀트가 도핑된 p형 GaN 반도체를 포함할 수 있다. 다른 예로서, 게이트 전극(250)은 니켈(Ni), 금(Au)등의 금속을 포함할 수 있다. 일 실시예에 따르면, 게이트 전극(250)은 전도성 박막을 절연분리막(270)이 형성된 장벽층(220) 상에 형성하고, 상기 전도성 박막을 패터닝함으로써, 형성할 수 있다. 상기 전도성 박막이 절연분리막(270)의 적어도 일부분을 커버하도록 패터닝할 수 있다.
상기 소스 전극(230, 드레인 전극(240) 및 게이트 전극(250)을 형성하는 공정은 일 예로서, 스퍼터링법(sputtering), 증발법(evaporation), 화학기상증착법(chemical vapor deposition), 원자층증착법(atomic layer deposition) 등의 방법이 적용될 수 있다.
일 실시 예에 따르면, 소스 전극(230) 및 드레인 전극(240)을 형성하는 공정을 수행하고, 게이트 전극(250)을 형성하는 공정을 수행할 수도 있고, 다르게는 그 반대로 공정을 수행할 수 있다.
도시되지는 않았지만, 몇몇 다른 실시 예들에 따르면, 게이트 전극(250)을 형성하기 전에, 게이트 전극(250)과 장벽층(220) 사이 및 게이트 전극(250)과 절연분리막 사이에는 절연막을 추가로 형성할 수 있다. 상기 절연막은 게이트 전극(250)과의 관계에서 게이트 유전막으로서 기능할 수 있다. 상기 절연막이 개재되는 경우, 게이트 전극(250)은 장벽층(220)과의 쇼트키 접합 여부와 무관하게 다양한 전도체를 포함하도록 형성할 수 있다. 절연막을 형성하는 공정은 일 예로서, 화학기상증착법, 스퍼터링법, 코팅법 등이 적용될 수 있다.
상술한 공정을 적용함으로써, 도 2 또는 도 3와 관련하여 상술한 질화물계 트랜지스터(200) 또는 질화물계 트랜지스터(300)을 제조할 수 있다.
도 12는 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 순서도이다. 도 13 내지 도 17은 본 개시의 다른 실시 예에 따르는 질화물계 트랜지스터의 제조 방법을 개략적으로 나타내는 단면도이다.
도 12의 1210 블록 및 도 13을 참조하면, 기판(201) 상에 제1 질화물계 반도체를 포함하는 채널층(210)을 형성한다. 채널층(210)을 형성하는 공정은 도 6의 610 블록 및 도 7과 관련하여 상술한 실시 예의 공정과 실질적으로 동일하다.
도 12의 1220 블록 및 도 14를 참조하면, 채널층(210)의 상부에 트렌치(264)를 형성한다. 일 실시 예로서, 트렌치(264)를 형성하는 공정은 다음의 순서로 진행될 수 있다. 채널층(210) 상에 마스트 패턴(미도시)을 형성한다. 마스크 패턴(910)은 일 예로서, 산화막, 질화막, 산질화막등의 하드마스크막의 패턴 또는 포토레지스트 패턴일 수 있다. 상기 마스크 패턴을 이용하여, 채널층(210)을 선택적으로 식각함으로써, 트렌치(264)의 바닥면이 채널층(210)의 내부에 도달하도록 형성할 수 있다. 도시되는 바와 같이, 트렌치(264)의 측벽부는 트렌치(264)의 바닥면에 대하여 수직을 이루도록 형성될 수 있다. 다르게는 트렌치(264)의 측벽부는 트렌치(264)의 바닥면에 대하여 소정의 경사를 이루도록 형성될 수 있다.
도 12의 1230 블록 및 도 15를 참조하면, 채널층(210)을 따라, 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층(220)을 형성한다. 도시된 바와 같이, 장벽층(220)은 트렌치(264) 외부의 채널층(210) 상에 형성되고, 트렌치(264) 내부의 측벽부 및 바닥면을 따라 채널층(210) 상에 형성될 수 있다. 장벽층(220)을 형성하는 공정은 도 6의 620 블록 및 도 8과 관련하여 상술한 실시 예의 공정과 실질적으로 동일하다. 다만, 온도 등의 공정 조건을 변화시킴으로써, 트렌치(264)의 측벽부의 장벽층(220)의 두께가 트렌치(264)의 바닥면에서의 장벽층(200)의 두께보다 얇도록 형성할 수 있다.
도 12의 1240 블록 및 도 16을 참조하면, 장벽층(220)이 형성된 트렌치(264)의 내부를 채우는 절연분리막(274)를 형성한다. 절연분리막(274)은 일 예로서, 산화물, 질화물, 산질화물, 또는 이들의 결합을 포함할 수 있다. 절연분리막(274)은 일 예로서, 화학기상증착법과 같은 증착법 또는 코팅법에 의해 절연막을 형성하고, 상기 절연막을 일 예로서, 에치백 또는 화학적기계적연마법등을 통해 평탄화함으로써 형성할 수 있다.
도 12의 1250 블록 및 도 17을 참조하면, 장벽층(220) 상에 이격하여 배치되는 소스 전극(230), 게이트 전극(250) 및 드레인 전극(240)을 형성한다. 소스 전극(230), 게이트 전극(250) 및 드레인 전극(240)을 형성하는 공정은 도 6의 650 블록 및 도 11과 관련하여 상술한 실시 예의 공정과 실질적으로 동일하다.
상술한 공정을 적용함으로써, 도 4 또는 도 5와 관련하여 상술한 질화물계 트랜지스터(400) 또는 질화물계 트랜지스터(500)을 제조할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100a 100b:질화물계 트랜지스터, 101: 기판, 110: GaN층, 120: AlGaN층, 125: 2DEG층, 130: 소스 전극, 140: 드레인 전극, 150: 게이트 전극,
200, 300, 400, 500: 질화물계 트랜지스터, 201: 기판, 210: 채널층, 220: 장벽층, 225, 325, 425, 525: 2DEG층, 230: 소스 전극, 240: 드레인 전극, 250: 게이트 전극, 260, 262, 264, 266: 트렌치, 270, 272, 274, 276: 절연분리막.
200, 300, 400, 500: 질화물계 트랜지스터, 201: 기판, 210: 채널층, 220: 장벽층, 225, 325, 425, 525: 2DEG층, 230: 소스 전극, 240: 드레인 전극, 250: 게이트 전극, 260, 262, 264, 266: 트렌치, 270, 272, 274, 276: 절연분리막.
Claims (26)
- 제1 질화물계 반도체를 포함하는 채널층;
상기 채널층 상에 배치되며, 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층;
상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극; 및
상기 게이트 전극의 하부의 트렌치를 채우며, 상기 게이트 전극과 드레인 전극 사이에 배치되는 절연분리막을 포함하는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 게이트 전극은 상기 절연분리막의 적어도 일부분을 커버하도록 배치되는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 트렌치는 적어도 상기 채널층을 관통하여 형성되는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 수직을 이루는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 소정의 각도로 경사를 이루는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 채널층 및 상기 장벽층의 계면 영역에 배치되는 2DEG 층을 더 포함하되,
상기 절연분리막은 상기 2DEG 층의 불연속 영역을 생성시키는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 절연분리막은 산화물, 질화물 및 산질화물로 구성되는 그룹에서 선택되는 적어도 하나를 포함하는
질화물계 트랜지스터. - 제1 질화물계 반도체를 포함하고 상부에 트렌치를 구비하는 채널층;
상기 채널층을 따라 배치되며, 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층;
상기 트렌치 내부를 채우는 절연분리막; 및
상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 포함하는
질화물계 트랜지스터. - 제8 항에 있어서,
상기 절연분리막은 상기 게이트 전극과 드레인 전극 사이에 배치되는
질화물계 트랜지스터. - 제9 항에 있어서,
상기 게이트 전극은 상기 절연분리막의 적어도 일부분을 커버하도록 배치되는
질화물계 트랜지스터. - 제8 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 수직을 이루는
질화물계 트랜지스터. - 제8 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 소정의 각도로 경사를 이루는
질화물계 트랜지스터. - 제1 항에 있어서,
상기 트렌치의 측벽부에서의 상기 장벽층의 두께는 상기 트렌치의 바닥면에서의 상기 장벽층의 두께보다 얇은
질화물계 트랜지스터. - 제1 항에 있어서,
상기 절연분리막은 산화물, 질화물 및 산질화물로 구성되는 그룹에서 선택되는 적어도 하나를 포함하는
질화물계 트랜지스터. - 기판 상에 제1 질화물계 반도체를 포함하는 채널층을 형성하는 단계;
상기 채널층 상에 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성하는 단계;
적어도 상기 장벽층을 관통하는 트렌치를 형성하는 단계;
상기 트렌치를 채우는 절연분리막을 형성하는 단계; 및
상기 장벽층 상에, 서로 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
상기 트렌치를 형성하는 단계는
상기 채널층 및 상기 장벽층을 선택적으로 식각하여, 상기 트렌치의 바닥면이 상기 채널층 내부에 도달하도록 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제16 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 수직을 이루도록 형성하는
질화물계 트랜지스터의 제조 방법. - 제16 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 소정의 각도로 경사를 이루도록 형성하는
질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
상기 절연분리막은 산화물, 질화물 및 산질화물로 구성되는 그룹에서 선택되는 적어도 하나를 포함하는
질화물계 트랜지스터의 제조 방법. - 제15 항에 있어서,
상기 소스 전극 및 상기 게이트 전극은 상기 장벽층 상에서, 상기 절연분리막을 기준으로 일측면 방향에 배치되고, 상기 드레인 전극은 상기 절연분리막을 기준으로 다른 측면 방향에 배치되며,
상기 게이트 전극은 상기 절연분리막의 적어도 일부분을 커버하도록 형성되는
질화물계 트랜지스터의 제조 방법. - 기판 상에 제1 질화물계 반도체를 포함하는 채널층을 형성하는 단계;
상기 채널층의 상부에 트렌치를 형성하는 단계;
상기 채널층을 따라, 상기 제1 질화물계 반도체의 에너지 밴드갭과 다른 에너지 밴드갭을 가지는 제2 질화물계 반도체를 포함하는 장벽층을 형성하는 단계;
상기 장벽층이 형성된 상기 트렌치 내부를 채우는 절연분리막을 형성하는 단계 및
상기 장벽층 상에 이격하여 배치되는 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제21 항에 있어서,
상기 트렌치를 형성하는 단계는
상기 트렌치의 바닥면이 상기 채널층 내부에 위치하도록, 상기 채널층을 선택적으로 식각하는 단계를 포함하는
질화물계 트랜지스터의 제조 방법. - 제22 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 수직을 이루도록 형성하는
질화물계 트랜지스터의 제조 방법. - 제22 항에 있어서,
상기 트렌치의 측벽부는 상기 트렌치의 바닥면과 소정의 각도로 경사를 이루도록 형성하는
질화물계 트랜지스터의 제조 방법. - 제21 항에 있어서,
상기 절연분리막은 산화물, 질화물 및 산질화물로 구성되는 그룹에서 선택되는 적어도 하나를 포함하는
질화물계 트랜지스터의 제조 방법. - 제21 항에 있어서,
상기 소스 전극 및 상기 게이트 전극은 상기 장벽층 상에서, 상기 절연분리막을 기준으로 일측면 방향에 배치되고, 상기 드레인 전극은 상기 절연분리막을 기준으로 다른 측면 방향에 배치되며,
상기 게이트 전극은 상기 절연분리막의 적어도 일부분을 커버하도록 형성되는
질화물계 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130065348A KR20140143595A (ko) | 2013-06-07 | 2013-06-07 | 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR20130065348A KR20140143595A (ko) | 2013-06-07 | 2013-06-07 | 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터 및 이의 제조 방법 |
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| KR20140143595A true KR20140143595A (ko) | 2014-12-17 |
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|---|---|---|---|
| KR20130065348A KR20140143595A (ko) | 2013-06-07 | 2013-06-07 | 트렌치형 절연분리막을 구비하는 질화물계 트랜지스터 및 이의 제조 방법 |
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| KR (1) | KR20140143595A (ko) |
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2013
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