KR20140135402A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법은 파이프 셀들의 소거 동작을 수행함으로써 셀 커런트를 안정적으로 유지할 수 있고, 프로그램 동작의 반복 수행으로 인해 파이프 셀이 열화되어 발생하는 디스터번스 현상을 해결할 수 있다.

Description

반도체 메모리 장치 및 그것의 동작 방법{Semiconductor memory device and operating method thereof}
본 발명은 전자기기에 관한 것으로, 보다 구체적으로는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 쓰기 및 읽기 속도가 빠르지만 전원 공급이 차단되면 저장된 데이터가 소실된다. 불휘발성 메모리 장치는 쓰기 및 읽기 속도가 상대적으로 느리지만 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 따라서 전원 공급 여부와 관계없이 유지되어야 할 데이터를 저장하기 위해 불휘발성 메모리 장치가 사용된다. 불휘발성 메모리 장치에는 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable ROM), 플래시 메모리(Flash memory), PRAM(Phase change Random Access Memory), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등이 있다. 플래시 메모리는 노어 타입과 낸드 타입으로 구분된다.
플래시 메모리는 데이터의 프로그램과 소거가 자유로운 RAM의 장점과 전원 공급이 차단되어도 저장된 데이터를 보존할 수 있는 ROM의 장점을 가진다. 플래시 메모리는 디지털 카메라, PDA(Personal Digital Assistant) 및 MP3 플레이어와 같은 휴대용 전자기기의 저장 매체로 널리 사용되고 있다.
메모리의 집적도를 높이기 위해서는 메모리 소자의 사이즈를 줄여야 한다. 반도체 재료나 공정 조건 등의 이유로 인해 메모리 소자의 사이즈를 줄이는데 한계가 있다. 최근에, 메모리 소자를 3차원 구조로 제조하는 방안이 제안되고 있다. 3차원 구조의 반도체 메모리 장치에서는 셀 커런트(cell current)가 감소되기 때문에 셀 커런트를 안정적으로 유지하는 것이 바람직하다.
본 발명의 실시예는 셀 커런트를 안정적으로 유지할 수 있는 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법을 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 파이프 셀 및 상기 파이프 셀로부터 수직방향으로 비트라인과 상기 파이프 셀 사이 그리고 소스라인과 상기 파이프 셀 사이에 직렬로 배열된 메모리 셀들을 포함하고 U자형의 3차원 구조로 이루어진 채널층을 갖는 메모리 스트링, 및 상기 파이프 셀의 소거 동작을 수행하도록 구성된 주변회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 파이프 셀 및 상기 파이프 셀로부터 수직방향으로 비트라인과 상기 파이프 셀 사이 그리고 소스라인과 상기 파이프 셀 사이에 직렬로 배열된 메모리 셀들을 포함하고 U자형의 3차원 구조로 이루어진 채널층을 갖는 메모리 스트링이 제공되는 단계, 및 상기 파이프 셀의 소거 동작을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치 및 반도체 메모리 장치의 동작 방법은 파이프 셀들의 소거 동작을 수행함으로써 셀 커런트를 안정적으로 유지할 수 있고, 프로그램 동작의 반복 수행으로 인해 파이프 셀이 열화되어 발생하는 디스터번스 현상을 해결할 수 있다. 따라서 데이터 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록에 포함되는 메모리 스트링을 설명하기 위한 회로도이다.
도 3은 도 2의 회로를 구현한 메모리 블록의 구조를 설명하기 위한 사시도이다.
도 4는 도 3에 도시된 메모리 스트링의 동작을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 7은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 9는 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 메모리 블록에 포함되는 메모리 스트링을 설명하기 위한 회로도이다.
본 발명의 실시예에 따른 반도체 메모리 장치는 다수의 메모리 블록들(110MB)을 포함하는 메모리 어레이(110), 메모리 블록의 선택된 페이지에 포함된 메모리 셀들 및 파이프 셀들의 소거동작과 소거 검증동작을 수행하도록 구성된 주변 회로(PERI)를 포함한다. 주변회로(PERI)는 제어회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 선택 회로(150), 및 입출력 회로(160)를 포함한다.
메모리 블록은 메모리 스트링들을 포함한다. 각 메모리 스트링은 파이프 셀 및 파이프 셀로부터 수직방향으로 비트라인과 파이프 셀 사이 그리고 소스라인과 파이프 셀 사이에 직렬로 배열된 메모리 셀들을 포함하고 U자형의 3차원 구조로 이루어진 채널층을 갖는다.
도 2를 참조하면, 일반적인 메모리 스트링은 드레인이 비트라인(BL)과 연결되는 드레인 셀렉트 트랜지스터(DST), 소스가 소스 라인(SL)과 연결되는 소스 셀렉트 트랜지스터(SST), 셀렉트 트랜지스터들(드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터) 사이에 직렬로 연결된 다수의 메모리 셀들(C1~C8)을 포함한다. 여기서, 메모리 셀들의 개수는 설계에 따라 변경될 수 있으며, 이하에서는 메모리 셀들이 8개인 경우를 예로써 설명하기로 한다.
3차원 구조의 메모리 스트링의 중간에 위치하는 한쌍의 메모리 셀들(C4, C5) 사이에 파이프 셀(PC)가 연결된다. 따라서, 메모리 스트링에 포함된 메모리 셀들(C1~C8) 중 일부 메모리 셀들(C1~C4)은 소스 셀렉트 트랜지스터(SST)와 파이프 셀(PC) 사이에 직렬로 연결되어 제1 메모리 그룹을 구성하고, 나머지 메모리 셀들(C5~C8)은 드레인 셀렉트 트랜지스터(DST)와 파이프 셀(PC) 사이에 직렬로 연결되어 제2 메모리 그룹을 구성한다.
파이프 셀(PC)는 기판에 형성된다. 드레인 셀렉트 트랜지스터(DST)와 제1 메모리 그룹의 메모리 셀들(C1~C4)은 기판으로부터 수직 방향으로 비트라인(BL)과 파이프 셀(PC) 사이에 직렬로 배열된다. 소스 셀렉트 트랜지스터(SST)와 제2 메모리 그룹의 메모리 셀들(C5~C8)은 기판으로부터 수직 방향으로 소스 라인(SL)과 파이프 셀(PC) 사이에 직렬로 배열된다. 제1 메모리 그룹의 메모리 셀들(C1~C4)과 제2 메모리 그룹의 메모리 셀들(C5~C8)의 수는 동일한 것이 바람직하다. 메모리 셀들(C1~C8)에 수직으로 배열됨에 따라 메모리 셀들(C1~C8)의 채널 방향은 기판과 수직 방향이 된다. 그리고 메모리 스트링의 메모리 셀들(C1~C8)이 제1 및 제2 메모리 그룹들로 나누어짐에 따라, 하나의 스트링에는 기판으로부터 수직한 2개의 수직 채널층을 포함하게 된다.
여기서, 파이프 셀(PC)는 메모리 셀들(C1~C8)과 동일한 구조를 가지며 제1 메모리 그룹의 메모리 셀들(C1~C4)의 채널 영역과 제2 메모리 그룹의 메모리 셀들(C5~C8)의 채널 영역을 전기적으로 연결시켜주는 동작을 수행한다.
주변회로(PERI)는 채널층으로 핫홀을 공급하여 메모리 셀들 및 파이프 셀들의 소거 동작을 수행하도록 구성된다.
제어회로(120)는 외부로부터 입출력 회로(160)를 통해 입력되는 명령 신호(CMD)에 응답하여 소거동작 및 소거 검증동작을 수행하기 위해 필요한 전압을 생성하기 위한 전압 제어 신호(VCON)를 출력하고, 동작의 종류에 따라 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB1~PBk)을 제어하기 위한 PB 제어 신호(PBCON)를 출력한다. 또한, 제어회로(120)는 입출력 회로(160)를 통해 외부로부터 입력되는 어드레스 신호(ADD)에 응답하여 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(CADD)를 출력한다.
제어회로(120)는 카운터(122)를 포함하여 메모리 셀들의 소거 동작의 수행 횟수를 카운팅한다. 일 실시예로서, 제어회로(120)는 메모리 셀들의 소거 동작 시 파이프 셀들의 소거 동작을 수행하도록 전압 제어 신호(VCON) 및 PB 제어 신호(PBCON)를 출력한다. 구체적으로 제어회로(120)는 메모리 셀들의 문턱전압을 감소시키고 제1 시간이 경과한 후에 파이프 셀들의 문턱전압을 감소시키도록 전압 제어 신호(VCON) 및 PB 제어 신호(PBCON)를 출력할 수 있다. 다른 실시예로서, 제어회로(120)는 메모리 셀들의 소거 동작의 수행 횟수에 기반하여 파이프 셀들의 소거 동작을 수행하도록 전압 제어 신호(VCON) 및 PB 제어 신호(PBCON)를 출력한다. 구체적으로 제어회로(120)는 메모리 셀들의 소거 동작의 수행 횟수가 미리 설정된 횟수에 도달하면 파이프 셀들의 소거 동작을 수행하도록 전압 제어 신호(VCON) 및 PB 제어 신호(PBCON)를 출력할 수 있다.
전압 공급 회로(130)는 제어회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들 및 파이프 셀들의 소거 동작에 필요한 동작 전압들(Vop)을 선택된 메모리 블록의 드레인 셀렉트 라인(DSL), 워드라인들(WL1~WL8), 파이프 게이트(PG), 소스 셀렉트 라인(SSL), 소스 라인(SL)을 포함하는 로컬 라인들로 공급한다.
구체적으로, 전압 공급 회로(130)는 채널층으로 핫홀을 공급하기 위해 메모리 셀들의 워드라인들(WL1~WL8) 및 파이프 셀의 파이프 게이트(PG)를 플로팅시킨 상태에서 소스라인(SL)에 핫홀 공급 전압을 인가한다. 일 실시예로서, 전압 공급 회로(130)는 채널층으로 핫홀이 공급되면, 소스라인(SL)에 소거전압을 인가한 후 워드라인들(WL1~WL8)을 디스차지하고, 일정 시간 후에 파이프 게이트(PG)를 디스차지한다. 다른 실시예로서, 전압 공급 회로(130)는 채널층으로 핫홀이 공급되면, 소스라인(SL)에 소거전압을 인가한 후 파이프 게이트(PG)를 디스차지한다. 이러한 전압 공급 회로(130)는 전압 생성 회로 및 로우 디코더를 포함한다.
전압 생성 회로는 제어회로(120)의 전압 제어 신호(VCON)에 응답하여 메모리 셀들 및 파이프 셀들의 소거 동작과 소거 검증동작에 필요한 동작 전압들을 글로벌 라인들로 출력한다.
로우 디코더는 제어회로(120)의 로우 어드레스 신호들(RADD)에 응답하여, 전압 생성 회로에서 글로벌 라인들로 출력된 동작 전압들이 메모리 어레이(110)에서 선택된 메모리 블록의 로컬 라인들(DSL, WL1~WL8, PG, SSL, SL)로 전달될 수 있도록 글로벌 라인들과 로컬 라인들(DSL, WL1~WL8, PG, SSL, SL)을 연결한다.
페이지 버퍼 그룹(140)은 비트라인들(BL)을 통해 메모리 어레이(110)와 연결되는 다수의 페이지 버퍼들을 각각 포함한다. 페이지 버퍼 그룹(140)의 페이지 버퍼들은 제어회로(120)의 PB 제어 신호(PBCON)에 응답하여 메모리 셀들(C1~C8)에 데이터를 저장하기 위하여 입력되는 데이터에 따라 비트라인들(BL)을 선택적으로 프리차지하거나, 메모리 셀들(C1~C8)로부터 데이터를 독출하기 위하여 비트라인들(BL)의 전압을 센싱한다. 페이지 버퍼 그룹(140)은 메모리 셀들의 소거 동작 수행 횟수(CS)를 제어회로(120)로 전송한다.
컬럼 선택 회로(150)는 제어회로(120)에서 출력된 컬럼 어드레스 신호(CADD)에 응답하여 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들을 선택한다. 즉, 컬럼 선택 회로(150)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 어드레스 신호(CADD)에 응답하여 순차적으로 페이지 버퍼들을 선택한다.
입출력 회로(160)는 프로그램 동작 시 메모리 셀들에 저장하기 위해 외부로부터 입력된 데이터를 페이지 버퍼 그룹(140)으로 입력하기 위하여 제어회로(120)의 제어에 따라 데이터를 컬럼 선택 회로(150)에 전달한다. 컬럼 선택 회로(150)는 입출력 회로(160)로부터 전달된 데이터를 앞서 설명한 방식에 따라 페이지 버퍼 그룹(140)의 페이지 버퍼들로 전달하면 페이지 버퍼들은 입력된 데이터를 내부의 래치 회로에 저장한다. 또한, 리드 동작 시 입출력 회로(160)는 페이지 버퍼 그룹(140)의 페이지 버퍼들로부터 컬럼 선택 회로(150)를 통해 전달된 데이터를 외부로 출력한다.
3차원 메모리 스트링을 포함하는 반도체 소자의 구조를 보다 구체적으로 설명하면 다음과 같다.
도 3은 도 2의 회로를 구현한 메모리 블록의 구조를 설명하기 위한 사시도이다. 구체적으로, 도 3은 반도체 메모리 장치의 메모리 어레이에 포함된 메모리 블록의 사시도이며, 메모리 블록은 6*2개의 각각의 메모리 스트링(MS), 소스 셀렉트 트랜지스터(SST) 및 드레인 셀렉트 트랜지스터(DST)를 포함한 경우를 도시한다.
도 3을 참조하면, 메모리 블록에는 복수의 메모리 스트링(MS)이 제공된다. 각 메모리 스트링(MS)은 복수의 전기적으로 재기록이 가능한 메모리 셀들(C1~C8)을 포함하고, 메모리 셀들(C1~C8)은 직렬 연결된다. 메모리 스트링(MS)을 구성하는 메모리 셀들(C1~C8)은 복수의 반도체 층을 적층시켜 형성된다. 각 메모리 스트링(MS)은 채널층(SC), 워드 라인들(WL1-WL8) 및 파이프 게이트(PG)를 포함한다. 채널층(SC)은 U자형의 3차원 구조로 이루어질 수 있으며, 5가 불순물이 도핑된 폴리실리콘층으로 형성될 수 있다.
U자형 채널층(SC)은 행 방향에서 볼 때 U자형으로 형성된다. U자형 채널층(SC)은 반도체 기판(Ba)에 대해 실질적으로 수직방향으로 연장하는 한 쌍의 주상부들(columnar portions) 및 주상부들(CLa, CLb)의 하단부를 연결하도록 형성된 연결부(JP)를 포함한다. 주상부(CLa, CLb)는 원통 기둥형이나 각주형일 수 있다. 또한, 주상부(CLa, CLb)는 기둥형일 수 있다. 여기서, 행 방향은 적층 방향에 직각 방향이고, 후술하는 열 방향은 적층 방향과 행 방향에 직각 방향이다.
U자형 채널층(SC)은 한쌍의 주상부들(CLa, CLb)의 중심축들을 연결하는 선이 열 방향에 평행이 되도록 배치된다. 또한, U자형 채널층(SC)은 행 방향과 열 방향으로 형성되는 평면에 매트릭스를 형성하도록 배치된다.
각 층의 워드 라인들(WL1~WL8)은 행 방향에 평행으로 연장하는 형태를 갖는다. 각 층의 워드 라인(WL1~WL8)은 서로 절연되고 분리되고 열 방향으로 소정 피치를 갖는 선들로 반복적으로 형성된다. 워드 라인(WL1)은 워드 라인(WL8)과 동일 층에 형성된다. 마찬가지로, 워드 라인(WL2)은 워드 라인(WL7)과 동일 층에, 워드 라인(WL3)은 워드 라인(WL6)과 동일층에, 워드 라인(WL4)은 워드 라인(WL5)과 동일 층에 형성된다.
열 방향으로 동일 위치에 제공되고 행 방향으로 라인을 형성하는 메모리 셀들(C1~C8)의 게이트는 동일한 워드 라인들(WL1~WL8)에 각각 연결된다. 도시되지 않았지만, 각 워드 라인(WL1~WL8)의 행 방향의 단부는 계단형으로 형성된다. 각 워드라인(WL1-WL8)은 행 방향으로 일렬을 이루는 복수의 주상부를 둘러싸도록 형성된다.
워드 라인들(WL1~WL8)과 주상부(CLa, CLb) 사이에 ONO(Oxide-Nitride-Oxide)층(미도시)이 형성된다. ONO층은 주상부(CLa, CLb)에 인접한 터널 절연층, 터널 절연층에 인접한 전하 저장층 및 전하 저장층에 인접한 블록킹 절연층을 포함한다. 전하 저장층은 종래의 플로팅 게이트와 같이 전하를 축적하는 기능을 한다. 상기 구성을 달리 표현하면, 전하 저장층은 주상부(CLa, CLb) 및 연결부(JP)의 표면 전체를 둘러싸도록 형성되고, 각 워드 라인들(WL1~WL8)은 전하 저장층을 둘러싸도록 형성된다.
드레인 셀렉트 트랜지스터(DST)는 주상 채널층(CLa) 및 드레인 셀렉트 라인(DSL)을 포함한다. 주상 채널층(CLa)은 기판(Ba)에 대해 수직 방향으로 연장하도록 형성된다.
드레인 셀렉트 라인(DSL)은 워드 라인들 중 최상위의 워드 라인(WL8)의 위쪽으로 제공된다. 드레인 셀렉트 라인(DSL)은 행 방향에 평행하게 연장하는 형태를 갖는다. 드레인 셀렉트 라인(DSL)은 소스 셀렉트 라인(SSL)을 사이에 끼도록 열 방향으로 교대하는 소정 피치를 갖는 선들로 반복적으로 형성될 수 있다. 드레인 셀렉트 라인(DSL)은 갭이 개재되어 행 방향으로 일렬로 된 복수의 주상 채널층(CLa) 각각을 둘러싸도록 형성된다.
소스 셀렉트 트랜지스터(SST)는 주상 채널층(SLb) 및 소스 셀렉트 라인(SSL)을 포함한다. 소스 셀렉트 라인(SSL)은 워드 라인들 중 최상위 워드 라인(WL1)의 위쪽으로 제공된다. 소스 셀렉트 라인(SSL)은 행 방향에 평행하게 연장하는 형태를 갖는다. 소스 셀렉트 라인(SSL)은 드레인 셀렉트 라인(DSL)을 사이에 끼도록 하는 열 방향으로 소정 피치를 갖는 선들로 반복적으로 형성될 수 있다. 소스 셀렉트 라인(SSL)은 갭이 개재되어 행 방향으로 일렬로 된 복수의 주상 채널층(CLb) 각각을 둘러싸도록 형성된다.
파이프 게이트(PG)는 복수의 연결부(JP)의 하부를 덮도록 행 방향 및 열 방향으로 2차원적으로 연장하여 형성된다.
주상 채널층(CLb)은 열 방향으로 인접하여 형성된다. 한 쌍의 주상 채널층(CLb)의 상단부는 소스 라인(SL)과 연결된다. 소스 라인(SL)은 한 쌍의 주상 채널층들(CLb)에 공통으로 연결된다.
비트 라인들(BL)은 주상 채널층들(CLa)의 상단부에 형성되고 플러그(PL)를 통해 주상 채널층(CLa)들과 연결될 수 있다. 각 비트 라인(BL)은 소스 라인(SL) 위쪽으로 배치되도록 형성된다. 각 비트 라인(BL)은 열 방향으로 연장하고 행 방향으로 소정 간격을 갖는 선들로 반복적으로 형성된다.
2차원 구조의 메모리 스트링 구조에서는 소거 동작 시 P웰에 20V정도의 고전압을 인가하면 P웰과 플로팅 게이트 사이의 높은 전압차에 의해 메모리 셀들의 플로팅 게이트에 저장됐던 전자들이 P웰로 방출되어 메모리 셀들이 소거됐다. 하지만, 3차원 구조의 메모리 스트링에서는 다른 방법으로 소거 동작이 실시된다.
도 4는 도 3에 도시된 메모리 스트링의 동작을 설명하기 위한 단면도이다.
도 4를 참조하면, 도 3에서 설명한 바와 같이, 워드 라인들(WL1~WL8)과 채널층(SC) 사이에 터널 절연층(Tox), 전하 저장층(CT) 및 블록 절연층(Box)을 포함하는 ONO층이 형성된다. 전하 저장층(CT)은 질화막으로 형성될 수 있다.
한편, 채널층(SC)에 충분한 전하가 존재하지 않아 높은 전위차를 발생시킬 수 없기 때문에, 전하 저장층(CT)에 트랩된 전자들이 방출시켜 메모리 셀들을 소거시키기가 어렵다. 충분한 시간이 경과하면 홀페어(Hole-pair)가 형성되어 전하 저장층(CT)의 전자들이 방출될 수 있지만 수 초 이상의 시간이 필요하므로 사용자가 요구하는 스펙을 벗어나게 된다.
이러한 문제점을 해결하고자 강제적으로 소스 라인(SL)과 소스 셀렉트 라인(SSL)에 인가되는 전압을 조절하여 GIDL(gate induced drain leakage) 현상을 발생시키면, 충분한 핫 홀(Hot Hole)이 유입되어 높은 전계를 형성할 수 있으며, 그 결과 전하 저장층(CT)의 전자들이 방출되어 메모리 셀들이 소거될 수 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 소거 동작 시 파이프 셀의 소거 동작을 수행한다.
도 5를 참조하면, 구간 T1~T2에서 핫홀 공급 동작이 수행된다. 전압 공급 회로는 워드라인들(WL)을 플로팅 상태로 설정하고 소스 셀렉트 라인(SSL)에 접지 전압을 인가한다. 그리고, 소스 라인(SL)에 핫홀 공급 전압(V1)을 인가하면, GIDL 전류에 의해 핫홀들(h)이 채널층(SC)으로 공급된다. 핫홀들(h)에 의해 비트라인(BL)의 전위가 상승한다. 전압 공급 회로는 드레인 셀렉트 라인(DSL) 및 파이프 게이트(PG)에는 접지 전압을 인가한다.
핫홀들(h)이 채널층(SC)으로 주입되면, 구간 T3~T9에서 메모리 셀들 및 파이프 셀의 문턱전압이 감소된다. 구간 T3~T4에서 제어회로는 소스 셀렉트 라인(SSL)이 플로팅 상태가 되고 소스 라인(SL)에 소거 전압(V2)이 인가되도록 전압 공급 회로를 제어한다. 소거 전압(V2)이 인가되면 플로팅 상태의 소스 셀렉트 라인(SSL)과 워드라인들(WL1~WL8)의 전압이 커패시터 커플링 현상에 의해 상승한다. 제어회로는 드레인 셀렉트 라인(DSL) 및 파이프 게이트(PG)가 플로팅 상태가 되도록 전압 공급 회로를 제어한다.
이어서, 구간 T5~T6 동안 전압 공급 회로가 워드라인들(WL1~WL8)을 디스차지(예: 접지 전압 인가)하면 워드라인들(WL1~WL8)과 채널층(SC) 사이의 전압차가 충분히 크게 증가하여, 워드라인들(WL1~WL8)의 전하 저장층(CT)에 트랩된 전자들이 채널층(SC)으로 방출된다.
이어서, 구간 T7~T8 동안 전압 공급 회로가 파이프 게이트(PG)를 디스차지(예: 접지 전압 인가)하면 파이프 게이트(PG)와 채널층(SC) 사이의 전압차가 충분히 크게 증가하여, 파이프 게이트(PG)의 전하 저장층(CT)에 트랩된 전자들이 채널층(SC)으로 방출된다.
이후, 구간 T9 에서 소거 전압(V2)의 공급을 중단하고, 소거 동작이 완료된다.
앞서 설명한 바와 같이 파이프 셀(PC)은 메모리 셀들과 동일한 구조로 이루어진다. 따라서 메모리 셀들의 프로그램 동작 수행 횟수가 증가할수록 파이프 셀의 전하 저장층(CT)에 트랩된 전자들의 개수가 증가하여 파이프 셀의 문턱전압이 상승한다. 그러나 메모리 셀들과 달리 파이프 셀(PC)에 대해서는 소거 동작이 수행되지 않기 때문에 프로그램 동작 수행 횟수가 증가될수록 파이프 셀(PC)이 열화됨으로 인해 문제가 발생할 가능성이 커진다. 따라서 본 발명의 일 실시예에 따른 반도체 메모리 장치의 동작 방법에서는 메모리 셀들의 소거 동작을 수행하는 동안 파이프 셀의 소거 동작을 함께 수행하여 파이프 셀의 문턱전압을 감소시킴으로써 메모리 셀의 신뢰성을 향상시킬 수 있고 셀 커런트를 충분히 확보할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 소거 동작 수행 횟수를 카운팅하고, 카운팅된 소거 동작 수행 횟수가 설정된 횟수에 도달하면 파이프 셀의 소거 동작을 수행한다.
도 6을 참조하면, 구간 T1~T2에서 핫홀 공급 동작이 실시된다. 전압 공급 회로는 워드라인들(WL) 및 파이프 게이트(PG)를 플로팅 상태로 설정하고 소스 셀렉트 라인(SSL)에 접지 전압을 인가한다. 그리고, 소스 라인(SL)에 핫홀 공급 전압(V1)을 인가하면, GIDL 전류에 의해 핫홀들(h)이 채널층(SC)으로 공급된다. 핫홀들(h)에 의해 비트라인(BL)의 전위가 상승한다. 전압 공급 회로는 드레인 셀렉트 라인(DSL)에는 접지 전압을 인가한다.
핫홀들(h)이 채널층(SC)으로 주입되면, 구간 T3~T7에서 파이프 셀의 문턱전압이 감소된다. 구간 T3~T4에서 제어회로는 소스 셀렉트 라인(SSL)이 플로팅 상태가 되고 소스 라인(SL)에 소거 전압(V2)이 인가되도록 전압 공급 회로를 제어한다. 소거 전압(V2)이 인가되면 플로팅 상태의 소스 셀렉트 라인(SSL), 워드라인들(WL1~WL8), 및 파이프 게이트(PG)의 전압이 커패시터 커플링 현상에 의해 상승한다. 제어회로는 드레인 셀렉트 라인(DSL)이 플로팅 상태가 되도록 전압 공급 회로를 제어한다.
이어서, 구간 T5~T6 동안 전압 공급 회로가 파이프 게이트(PG)를 디스차지(예: 접지 전압 인가)하면 파이프 게이트(PG)와 채널층(SC) 사이의 전압차가 충분히 크게 증가하여, 파이프 게이트(PG)의 전하 저장층(CT)에 트랩된 전자들이 채널층(SC)으로 방출된다. 이후, 구간 T7 에서 소거 전압(V2)의 공급을 중단하고, 소거 동작이 완료된다.
제어회로는 메모리 셀들의 소거 동작 수행 횟수를 카운팅하기 위한 카운터를 포함한다. 제어회로는 카운팅된 소거 동작 수행 횟수에 기반하여 파이프 셀의 소거 동작을 수행하도록 전압 공급 회로를 제어한다. 구체적으로, 제어회로는 메모리 셀들의 소거 동작 수행 횟수가 미리 설정된 횟수에 도달하면 파이프 셀의 소거 동작을 수행하도록 전압 공급 회로를 제어할 수 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀들의 소거 동작 수행 횟수에 근거하여 파이프 셀의 소거 동작을 수행함으로써 셀 커런트를 안정적으로 유지할 수 있고, 프로그램 동작의 반복 수행으로 인해 파이프 셀이 열화되어 발생하는 문제점을 해결할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 메모리 컨트롤러(610)와의 호환성을 위해 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(615)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 8은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 호스트로부터의 쓰기 요청에 응답하여 원낸드 플래시 메모리 장치는 앞서 설명한 방식에 따라 데이터를 프로그램하게 된다.
도 9에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 메모리 120: 제어회로
130: 전압 공급 회로 140: 페이지 버퍼 그룹
150: 컬럼 선택 회로 160: 입출력 회로

Claims (17)

  1. 파이프 셀 및 상기 파이프 셀로부터 수직방향으로 비트라인과 상기 파이프 셀 사이 그리고 소스라인과 상기 파이프 셀 사이에 직렬로 배열된 메모리 셀들을 포함하고 U자형의 3차원 구조로 이루어진 채널층을 갖는 메모리 스트링; 및
    상기 파이프 셀의 소거 동작을 수행하도록 구성된 주변회로를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 주변회로는
    상기 메모리 셀들의 소거 동작 시 상기 파이프 셀의 소거 동작을 수행하도록 구성된 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 주변회로는
    상기 메모리 셀들의 문턱전압을 감소시키고 제1 시간이 경과한 후에 상기 파이프 셀의 문턱전압을 감소시키도록 구성된 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 주변회로는
    상기 메모리 셀들의 소거 동작 수행 횟수에 기반하여 상기 파이프 셀의 소거 동작을 수행하도록 구성된 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 주변회로는
    상기 메모리 셀들의 소거 동작 수행 횟수를 카운팅하기 위한 카운터를 포함하는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 주변회로는
    상기 채널층으로 핫홀을 공급하여 상기 파이프 셀의 소거 동작을 수행하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 주변회로는
    상기 채널층으로 핫홀을 공급하기 위해 상기 메모리 셀들의 워드라인들 및 상기 파이프 셀의 파이프 게이트를 플로팅시킨 상태에서 상기 소스라인에 핫홀 공급 전압을 인가하도록 구성된 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 주변회로는
    상기 채널층으로 핫홀이 공급되면, 상기 소스라인에 소거전압을 인가한 후 상기 파이프 게이트를 디스차지하도록 구성된 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 주변회로는
    상기 파이프 게이트를 디스차지하기 제1 시간 전에 상기 워드라인들을 디스차지하도록 구성된 반도체 메모리 장치.
  10. 파이프 셀 및 상기 파이프 셀로부터 수직방향으로 비트라인과 상기 파이프 셀 사이 그리고 소스라인과 상기 파이프 셀 사이에 직렬로 배열된 메모리 셀들을 포함하고 U자형의 3차원 구조로 이루어진 채널층을 갖는 메모리 스트링이 제공되는 단계; 및
    상기 파이프 셀의 소거 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  11. 제10항에 있어서, 상기 메모리 셀들의 소거 동작 수행 횟수를 카운팅하는 단계를 더 포함하고,
    상기 소거 동작 수행 횟수가 설정된 횟수에 도달하면 상기 파이프 셀의 소거 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  12. 제10항에 있어서, 상기 파이프 셀의 소거 동작을 수행하는 단계는
    상기 메모리 스트링의 채널층으로 핫홀을 공급하는 단계; 및
    상기 핫홀이 공급되면, 상기 파이프 셀의 문턱전압을 감소시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  13. 제12항에 있어서, 상기 핫홀을 공급하는 단계는
    상기 메모리 셀들의 워드라인들 및 상기 파이프 셀의 파이프 게이트를 플로팅시킨 상태에서 상기 소스라인에 핫홀 공급 전압을 인가하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  14. 제12항에 있어서, 상기 파이프 셀의 문턱전압을 감소시키는 단계는
    상기 소스라인에 소거전압을 인가하는 단계; 및
    상기 파이프 게이트를 디스차지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  15. 제10항에 있어서, 상기 메모리 셀들의 소거 동작 시 상기 파이프 셀의 소거 동작을 수행하는 반도체 메모리 장치의 동작 방법.
  16. 제15항에 있어서, 상기 메모리 셀들의 소거 동작 시 상기 파이프 셀의 소거 동작을 수행하는 단계는
    상기 메모리 스트링의 채널층으로 핫홀을 공급하는 단계;
    상기 핫홀이 공급되면, 상기 메모리 셀들의 문턱전압을 감소시키는 단계; 및
    상기 메모리 셀들의 문턱전압을 감소되고 제1 시간 후에 상기 파이프 셀의 문턱전압을 감소시키는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  17. 제15항에 있어서, 상기 메모리 셀들의 소거 동작 시 상기 파이프 셀의 소거 동작을 수행하는 단계는
    상기 메모리 스트링의 채널층으로 핫홀을 공급하는 단계;
    상기 핫홀이 공급되면, 상기 소스라인에 소거전압을 인가하는 단계;
    상기 메모리 셀들의 워드라인을 디스차지하는 단계; 및
    상기 메모리 셀들의 워드라인을 디스차지하고 제1 시간 후에 상기 파이프 게이트를 디스차지하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
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