KR20140134532A - Liquid crystal display device and clock pulse generation circuit thereof - Google Patents

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Abstract

Disclosed is a liquid crystal display device. More specifically, the liquid crystal display device and a clock signal generating circuit thereof are capable of providing a narrow bezel by reducing a gate-in-panel (GIP) area in a GIP-structured liquid crystal display device in which a gate driving circuit is embedded in a liquid crystal panel. According to an embodiment of the present invention, the high level approaching time of a gate driving signal can be reduced by setting one or more gate high voltages to generate the gate driving signal of a high level through a clock signal generating circuit to be alternatively supplied, thereby sufficiently securing the charging time of pixels.

Description

액정표시장치 및 이의 클록신호 발생회로{LIQUID CRYSTAL DISPLAY DEVICE AND CLOCK PULSE GENERATION CIRCUIT THEREOF}TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display device and a clock signal generating circuit thereof.

본 발명은 액정표시장치에 관한 것으로, 특히 게이트 구동회로를 액정패널에 내장한 게이트 인 패널(gate in panel, GIP)구조 액정표시장치에서 GIP 영역을 감소시켜 네로우 베젤(narrow bezel)을 구현한 액정표시장치 및 이의 클록신호 발생회로에 관한 것이다.The present invention relates to a liquid crystal display device, and more particularly to a liquid crystal display device having a gate in panel (GIP) structure in which a gate driving circuit is incorporated in a liquid crystal panel, and a narrow bezel A liquid crystal display device and a clock signal generating circuit therefor.

휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다. As information electronic devices for realizing high-resolution and high-quality images such as potable devices such as mobile phones and notebook computers and HDTVs are developed, a flat panel display device ) Are increasingly in demand. As such flat panel display devices, a liquid crystal display (LCD), a plasma display panel (PDP), a field emission display (FED), and an organic light emitting diode (OLED) have been actively studied. However, And realization of a large area screen, a liquid crystal display (LCD) is in the spotlight at present.

특히, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor, TFT)가 이용되는 액티브 매트릭스 방식의 액정표시장치는 동적인 영상을 표시하기에 적합하다. 이러한 스위칭 소자를 제어하기 위해, 액정표시장치에는 게이트 구동회로가 구비되며, 최근에는 게이트 구동회로를 액정패널과는 별도의 구동IC가 아닌, 액정패널상의 박막트랜지스터의 형태로 구비하는 추세이다.In particular, an active matrix type liquid crystal display device in which a thin film transistor (TFT) is used as a switching element is suitable for displaying dynamic images. In order to control such a switching device, a liquid crystal display device is provided with a gate driving circuit, and in recent years, the gate driving circuit is recently provided in the form of a thin film transistor on a liquid crystal panel instead of a driving IC separate from the liquid crystal panel.

도 1은 종래의 액티브 매트릭스 방식의 액정표시장치의 일부를 개략적으로 나타낸 도면으로서, 액정표시장치는 게이트배선(GL) 및 데이터배선(DL)의 교차지점에 박막트랜지스터(T)를 구비하는 복수의 화소가 정의된 액정패널(1)과, 이와 동일기판상에 형성되어 박막트랜지스터(T)를 제어하는 GIP 구조의 게이트 구동회로(6,7)을 포함한다.FIG. 1 is a schematic view showing a part of a conventional active matrix type liquid crystal display device. The liquid crystal display device includes a plurality of thin film transistors T provided at intersections of gate lines GL and data lines DL A liquid crystal panel 1 in which pixels are defined and gate drive circuits 6 and 7 of a GIP structure formed on the same substrate and controlling the thin film transistor T. [

특히, 예시한 액정표시장치에서는 게이트 배선(GL)의 신호지연(RC delay)에 따라 박막트랜지스터(T)의 위치별로 턴-온 또는 턴-오프되는 시점에 편차가 발생하는 것을 방지하는 Z-GIP 구조를 갖는다. Particularly, in the illustrated liquid crystal display device, a Z-GIP (non-volatile memory) which prevents a deviation from occurring at the time of turn-on or turn-off of the thin film transistor T according to the signal delay Structure.

Z-GIP 구조란, 액정패널(1)을 중심으로 일측에는 하이레벨 및 로우레벨의 게이트 구동신호를 각각 출력하는 풀-업 및 풀-다운 트랜지스터(TPU, TPD)를 구비하고, 타측에는 게이트 구동신호의 폴링 에지(falling edge)시점을 보상하는 보상 트랜지스터(TCP)를 구비하되, 이를 각 수평선별로 서로 교번하여 배치함으로서 하이레벨의 게이트 구동신호가 지그재그 형태로 출력되도록 하는 구조이다. The Z-GIP structure includes pull-up and pull-down transistors T PU and T PD for outputting gate driving signals of a high level and a low level, respectively, on one side of the liquid crystal panel 1, And a compensation transistor T CP for compensating for a falling edge of a gate driving signal. The compensation transistor T CP is arranged alternately for each horizontal line so that a high level gate driving signal is output in a zigzag form.

이러한 Z-GIP 구조에 따르면, 게이트 구동신호(VG)가 하이레벨구간에서 로우레벨로 하나의 보상 트랜지스터(TCP)만으로 게이트 구동신호를 보상함에 따라, 액정패널(1)의 양측으로 게이트 구동회로(6,7)가 배치됨에도 불구하고 베젤(bezel)영역이 증가되지 않는다는 장점이 있다.According to such a Z-GIP structure, as the gate driving signal VG compensates the gate driving signal with only one compensating transistor T CP at a low level in the high level interval, the gate driving circuit There is an advantage that the bezel area is not increased even though the light emitting diodes 6 and 7 are arranged.

도 2는 게이트 구동회로의 구동방식에 따른 게이트 구동신호의 파형을 나타내는 도면으로서, 일반적인 싱글 게이트 방식(single gate type)(a), Z-GIP 방식(b), 언더슈트(Under Shoot) 방식(c) 및 Z-GIP + 언더슈트 방식(d)에서의 게이트 구동신호(Vg)의 일 예를 보여주고 있다.FIG. 2 is a diagram showing a waveform of a gate driving signal according to a driving method of a gate driving circuit, and shows a typical single gate type (a), a Z-GIP type (b), an under shoot c) and the gate drive signal Vg in the Z-GIP + undershoot mode (d).

도 2를 참조하면, 일반적인 싱글 게이트 방식에서의 게이트 구동신호(VG)는 폴링에지의 경사가 완만하여 화소의 박막트랜지스터가 정확한 시점에 턴오프-되지 않아 화상품질이 떨어지는 문제가 종종 발생하게 된다(a). 이러한 문제를 해결하기 위해, Z-GIP 방식에서는 보상 트랜지스터를 통해 게이트 구동신호(VG)가 하이레벨에서 로우레벨로 천이되는 시점에 게이트 배선에 접지접압을 더 인가함으로서 폴링에지의 경사를 보다 급격하게 설정할 수 있다(b).Referring to FIG. 2, the gate driving signal (VG) in the general single gate method has a problem that the slope of the polling edge is gentle and the thin film transistor of the pixel is not turned off at an accurate timing, resulting in poor image quality a). In order to solve this problem, in the Z-GIP system, by applying a ground contact to the gate wiring at a time point when the gate driving signal VG transits from the high level to the low level through the compensating transistor, Can be set (b).

Z-GIP 방식을 통해 네로우 베젤을 구현할 수 있을 뿐만 아니라 게이트 신호의 천이속도를 어느정도 빠르게 설정할 수 있으나, 게이트 신호의 신뢰성을 더욱 개선하기 위해 언더 슈트 방식이 제안되었다.Though the narrow bezel can be realized through the Z-GIP method and the transition speed of the gate signal can be set up somewhat faster, an undershoot method has been proposed to further improve the reliability of the gate signal.

상기의 언더 슈트 방식에 따르면, 게이트 구동신호의 로우레벨 전압인 접지전압보다 더 낮은 제2의 접지전압을 설정하고, 로우레벨 천이시점에서 제2 접지전압을 게이트 배선에 인가함으로서 폴링에지의 경사를 더 급격하게 설정할 수 있다(c). 뿐만 아니라, Z-GIP 방식과 언더 슈트 방식을 동시에 적용하면, 보다 더 급격하게 게이트 구동신호(VG)의 폴링에지를 설정할 수 있어(d), 게이트 구동회로의 신뢰성을 더욱 개선할 수 있다.According to the undershoot method described above, a second ground voltage lower than the ground voltage, which is the low level voltage of the gate driving signal, is set, and the second ground voltage is applied to the gate wiring at the low level transition point, (C). In addition, when the Z-GIP method and the undershoot method are applied at the same time, the polling edge of the gate driving signal VG can be set more abruptly (d), and the reliability of the gate driving circuit can be further improved.

그러나, 전술한 구동방법들은 모두 게이트 구동신호의 폴링에지만을 보상하는 방법에 관한 것이며, 라이징 에지(rising edge)는 오히려 종래보다 더 완만한 형태를 갖게 된다. 이는, 게이트 구동회로에서 풀-업 트랜지스터의 크기가 타 트랜지스터에 비해 현저하게 큰 편이며 네로우 베젤을 구현함에 따라 풀-업 트랜지스터의 크기를 작게 형성함에 따라, 하이레벨의 게이트 구동신호의 출력이 약해지기 때문이다. However, all of the aforementioned driving methods relate to a method of compensating for the polling of the gate driving signal, and the rising edge has a more gentle shape than the conventional one. This is because the size of the pull-up transistor in the gate driving circuit is significantly larger than that of the other transistors, and the size of the pull-up transistor is made small as the narrow bezel is implemented, It is because it weakens.

도 2을 다시 참조하면, 3 수평기간(3H)의 하이레벨의 갖는 게이트 구동신호의 경우, 싱글 게이트 방식에서는 어느정도의 차징시간을 확보하였으나(e), Z-GIP + 언더슈트 방식에서는 라이징 에지의 경사가 완만해짐에 따라, 3 수평기간(3H)의 약 2/3 시간밖에 화소충전시간을 확보하지 못하는 문제점이 발생하게 된다. Referring again to FIG. 2, in the case of the gate driving signal having the high level in the 3 horizontal periods 3H, a certain charging time is ensured in the single gate method. (E) In the Z-GIP + undershoot method, As the gradient becomes gentler, there arises a problem that the pixel charging time can be secured only about 2/3 of the 3 horizontal periods (3H).

즉, 상기의 게이트 구동회로의 구동방식들은 게이트 구동신호(VG)의 로우레벨 천이시점에 대한 보상방법에 초점이 맞추어져 있을 뿐, 하이레벨 천이시점에 대한 보상방법을 제시하지 못하고 있으며, 이는 게이트 구동회로의 신뢰성을 저하시키는 원인이 된다.That is, the driving methods of the gate driving circuit focus on the compensation method for the low-level transition point of the gate driving signal VG, but do not provide a compensation method for the high-level transition point, Which causes the reliability of the driving circuit to deteriorate.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 액정표시장치의 게이트 구동회로의 풀-업 박막트랜지스터 크기를 감소시키면서도 하이레벨구간을 최대한 확보하여 게이트 구동회로의 신뢰성을 향상시킴으로서 고품질의 영상을 구현할 수 있는 액정표시장치 및 이의 클록신호 발생회로를 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been conceived to solve the above-described problems, and it is an object of the present invention to provide a liquid crystal display device capable of reducing the size of a pull- And to provide a liquid crystal display device and a clock signal generating circuit therefor.

또한, 본 발명은 기존 액정표시장치에 구비되는 게이트 신호 모듈레이션 회로(gate pulse modulation circuit)을 활용하여 게이트 구동신호를 보상함으로서, 회로추가에 따른 제조비용 증가를 최소화한 액정표시장치 및 이의 클록신호 발생회로를 제공하는 데 다른 목적이 있다.In addition, the present invention compensates a gate driving signal by utilizing a gate pulse modulation circuit provided in a conventional liquid crystal display, thereby minimizing an increase in manufacturing cost due to the addition of a circuit, and a liquid crystal display There is another purpose in providing the circuit.

전술한 목적을 달성하기 위해, 본 발명의 실시예에 따른 액정표시장치는, 복수의 게이트배선 및 데이터배선이 매트릭스 형태로 교차 형성되고, 교차지점에 화소를 정의하는 액정패널; 상기 게이트배선에 게이트 구동신호를 공급하는 게이트 구동회로; 상기 데이터배선에 데이터전압을 공급하는 데이터 구동회로; 상기 게이트 구동회로 및 데이터 구동회로를 제어하는 타이밍 제어부; 및 서로 다른 전압레벨을 갖는 제1 및 제2 게이트 하이전압을 공급받아, 상기 게이트 구동신호의 기준이 되며, 오버슈트 구간을 갖는 게이트 클록신호를 생성하여 상기 게이트 구동부에 공급하는 클록신호 발생회로를 포함한다.In order to achieve the above object, a liquid crystal display device according to an embodiment of the present invention includes a liquid crystal panel in which a plurality of gate wirings and data wirings are cross-formed in a matrix form and pixels are defined at intersections; A gate driving circuit for supplying a gate driving signal to the gate wiring; A data driving circuit for supplying a data voltage to the data line; A timing controller for controlling the gate driving circuit and the data driving circuit; And a clock signal generation circuit for receiving first and second gate high voltages having different voltage levels to generate a gate clock signal having a reference value for the gate drive signal and having an overshoot period and supplying the gate clock signal to the gate driver .

전술한 목적을 달성하기 위해, 본 발명의 실시예예 따른 액정표시장치의 클록신호 발생회로는, 액정표시장치의 게이트 구동회로에 공급되는 클록신호를 생성하는 회로로서, 게이트 변조신호를 생성하는 게이트 신호변조부; 선택신호에 대응하여 제1 및 제2 게이트 하이전압 중 어느 하나를 선택적으로 출력하는 먹스부; 및 상기 게이트 변조신호를 상기 제1 및 제2 게이트 하이전압과 공급되는 게이트 로우전압으로 레벨쉬프트하여 게이트클록신호를 생성하는 레벨쉬프트부를 포함한다.In order to achieve the above object, a clock signal generation circuit of a liquid crystal display device according to an embodiment of the present invention is a circuit for generating a clock signal to be supplied to a gate drive circuit of a liquid crystal display device, and includes a gate signal A modulation unit; A mux for selectively outputting either the first or second gate high voltage in response to the selection signal; And a level shifter for level shifting the gate modulated signal to the first and second gate high voltages and the supplied gate low voltage to generate a gate clock signal.

본 발명의 실시예에 의하면, 클록신호 발생회로를 통해 하이레벨의 게이트 구동신호를 생성하기 위한 게이트 하이전압을 하나이상 설정하여 교번으로 공급함으로서 게이트 구동신호의 하이레벨 도달시간을 단축하여 화소의 충전시간을 충분히 확보할 수 있는 효과가 있다.According to the embodiment of the present invention, one or more gate high voltages for generating a high level gate driving signal through the clock signal generating circuit are set and supplied in an alternate manner, thereby shortening the high level reaching time of the gate driving signal, There is an effect that sufficient time can be ensured.

또한, 본 발명에 의하면, 종래 게이트 신호 변조회로를 그대로 활용하여 게이트 구동회로의 클록신호를 생성함으로서 회로추가에 따른 비용상승이 최소화되는 효과가 있다.In addition, according to the present invention, a conventional gate signal modulation circuit is used as it is to generate a clock signal of a gate drive circuit, thereby minimizing an increase in cost due to the addition of a circuit.

도 1은 종래의 액티브 매트릭스 방식의 액정표시장치의 일부를 개략적으로 나타낸 도면이다.
도 2는 게이트 구동회로의 구동방식에 따른 게이트 구동신호의 파형을 나타내는 도면이다.
도 3은 본 발명의 실시예에 따른 액정표시장치의 전체구조를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 액정표시장치에 포함되는 클록신호 발생회로를 블록도로 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 클록신호 발생회로에 입출력되는 신호들의 파형을 나타낸 도면이다.
도 6a 및 도 6b는 본 발명의 실시예에 따른 액정표시장치에서 이용되는 신호파형을 나타내는 도면이다.
도 7은 종래 및 본 발명의 실시예에 따른 액정표시장치의 풀-업 트랜지스터의 크기에 따른 충전특성을 나타내는 도면이다.1 is a diagram schematically showing a part of a conventional active matrix type liquid crystal display device.
2 is a view showing a waveform of a gate driving signal according to a driving method of a gate driving circuit.
3 is a diagram showing the entire structure of a liquid crystal display device according to an embodiment of the present invention.
4 is a block diagram of a clock signal generating circuit included in a liquid crystal display according to an embodiment of the present invention.
5 is a waveform diagram of signals input to and output from a clock signal generation circuit according to an embodiment of the present invention.
6A and 6B are diagrams showing signal waveforms used in a liquid crystal display according to an embodiment of the present invention.
FIG. 7 is a view showing a charging characteristic according to the size of a pull-up transistor of a conventional liquid crystal display device according to an embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 액정표시장치 및 이의 클록신호 발생회로를 설명한다.Hereinafter, a liquid crystal display device and a clock signal generating circuit according to a preferred embodiment of the present invention will be described with reference to the drawings.

도 3은 본 발명의 실시예에 따른 액정표시장치의 전체구조를 나타내는 도면이다.3 is a diagram showing the entire structure of a liquid crystal display device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 액정표시장치는 복수의 게이트배선(GL)과 데이터배선(DL)이 교차 배치되고, 그 교차지점에 화소(PX) 정의되는 액정패널(100)과, 각 구동회로를 제어하는 타이밍 제어회로(110)와, 타이밍 제어회로(110)의 제어에 따라 게이트배선(GL)에 게이트 구동전압을 인가하는 제1 게이트 구동회로(121) 및 제2 게이트 구동회로(122)와, 데이터배선(DL)에 데이터 전압을 인가하는 데이터 구동회로(130)와, 게이트 구동회로(121,122)에 게이트 클록신호(GCLK)를 공급하는 클록신호 발생회로(150)을 포함한다.3, a liquid crystal display device according to the present invention includes a liquid crystal panel 100 in which a plurality of gate lines GL and data lines DL are intersected and pixels PX are defined at intersections thereof, A first gate driving circuit 121 and a second gate driving circuit 122 for applying a gate driving voltage to the gate wiring GL under the control of the timing control circuit 110 A data driving circuit 130 for applying a data voltage to the data line DL and a clock signal generating circuit 150 for supplying a gate clock signal GCLK to the gate driving circuits 121 and 122.

액정패널(100)은 투명기판 상에 다수의 게이트배선(GL), 그리고 게이트배선(GL)과 수직하는 방향으로 다수의 데이터배선(DL)이 매트릭스 형태로 교차 배치되고, 교차지점에 화소영역(PX)이 정의된다. 화소영역(PX)은 다수개가 하나의 표시영역(A/A)을 이루게 되며, 각 화소영역(PX)에는 적어도 하나의 박막트랜지스터(T)가 형성되어 있어 박막트랜지스터(T)에 의해 제어되는 액정캐패시터(LC)를 통해 화면을 표시하게 된다. 표시영역(A/A)의 외측으로는 화상이 표시되지 않는 비표시영역(N/A)으로 정의된다.The liquid crystal panel 100 includes a plurality of gate lines GL on a transparent substrate and a plurality of data lines DL arranged in a matrix in a direction perpendicular to the gate lines GL, PX) is defined. At least one thin film transistor T is formed in each of the pixel regions PX so that the liquid crystal molecules are controlled by the thin film transistor T. In the pixel region PX, And the screen is displayed through the capacitor LC. And is defined as a non-display area N / A in which no image is displayed outside the display area A / A.

전술한 박막트랜지스터(T)는 게이트 배선(GL)으로부터 하이레벨의 게이트 구동신호에 따라 턴-온되며, 이에 동기하여 데이터 배선(DL)으로부터 공급되는 데이터신호를 액정캐패시터(LC)에 인가한다. The aforementioned thin film transistor T is turned on in response to a gate driving signal of a high level from the gate line GL and applies a data signal supplied from the data line DL to the liquid crystal capacitor LC in synchronism therewith.

액정캐패시터(LC)은 액정물질을 사이에 두고 대면하는 공통전극과 박막트랜지스터(T)에 접속된 화소전극이 이루는 구조이다. 도시되어 있진 않지만, 액정캐패시터(CLC)은 충전된 데이터신호가 다음 프레임까지 충전된 전압레벨을 안정적으로 유지하기 위해 저장커패시터(미도시)와 더 연결될 수 있다. 각 화소(PX)는 박막트랜지스터(T)를 통해 충전되는 데이터신호에 따라 액정물질의 배열 상태가 가변되어 액정캐패시터(LC)의 광 투과율이 조절됨으로써 계조를 구현하게 된다.The liquid crystal capacitor LC is a structure formed by a common electrode facing the liquid crystal material and a pixel electrode connected to the thin film transistor T. Although not shown, the liquid crystal capacitor CLC may be further coupled to a storage capacitor (not shown) to stably maintain the charged voltage level until the next frame of the charged data signal. The arrangement state of the liquid crystal material is varied according to the data signal charged through the thin film transistor T so that the light transmittance of the liquid crystal capacitor LC is adjusted to realize the gray level.

타이밍 제어회로(110)는 외부로부터 인가되는 화상 데이터(RGB)와, 데이터 인에이블신호(DE), 수평동기신호(Hsync) 및 수직동기신호(Vsync)등의 타이밍 신호를 인가받아, 정렬된 화상 데이터(RGB`)와 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성한다. The timing control circuit 110 receives image data RGB externally applied and timing signals such as a data enable signal DE, a horizontal synchronizing signal Hsync and a vertical synchronizing signal Vsync, Data (RGB), a gate control signal (GCS) and a data control signal (DCS).

여기서, 데이터인에이블신호(DE)는 액정패널(100)의 화소(PX)에 데이터신호(VDATA)를 공급하는 시간을 나타내는 신호이다. 또한, 수평동기신호(Hsync)는 화면의 한 라인을 표시하는 데 걸리는 시간을 나타내고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는 데 걸리는 시간을 나타낸다. Here, the data enable signal DE is a signal indicating the time for supplying the data signal VDATA to the pixel PX of the liquid crystal panel 100. The horizontal synchronization signal Hsync represents the time taken to display one line of the screen and the vertical synchronization signal Vsync represents the time taken to display the screen of one frame.

또한, 타이밍 제어회로(110)는 게이트 구동회로(121, 122)의 제어를 위한 게이트 제어신호(GCS1)뿐만 아니라, 게이트 구동신호(VG)의 전압레벨에 대한 기준이 되는 게이트 클록신호(GCLK)를 생성하기 위한 입력클록신호(CLK) 및 변조클록신호(FLK)를 클록신호 발생회로(150)에 공급한다. The timing control circuit 110 not only receives the gate control signal GCS1 for controlling the gate driving circuits 121 and 122 but also the gate clock signal GCLK as a reference for the voltage level of the gate driving signal VG, And supplies the input clock signal CLK and the modulated clock signal FLK to the clock signal generation circuit 150 to generate the clock signal CLK.

한편, 도시하지는 않았지만, 타이밍 제어회로(110)는 외부의 시스템과 소정의 인터페이스를 통해 연결되어 그로부터 출력되는 영상관련 신호와 타이밍신호를 잡음없이 고속으로 수신하도록 설계된다. 이러한 인터페이스로는 LVDS(Low Voltage Differential Signal)방식 또는 TTL(Transistor-Transistor Logic) 인터페이스 방식 등이 있다.Although not shown, the timing control circuit 110 is designed to receive image-related signals and timing signals output from the external system through a predetermined interface, without noise, at a high speed. Such interfaces include a low voltage differential signal (LVDS) method or a transistor-transistor logic (TTL) interface method.

또한, 액정패널(100)의 양측으로 비표시영역(N/A)내에는 복수의 박막트랜지스터(T)로 이루어지는 제1 및 제2 게이트 구동회로(121, 122)가 형성되며, 그 출력단은 표시영역(A/A)에 형성된 게이트배선(GL)과 전기적으로 접속되어 있다.In the non-display region N / A on both sides of the liquid crystal panel 100, first and second gate driving circuits 121 and 122, each including a plurality of thin film transistors T, are formed. And is electrically connected to the gate wiring GL formed in the region A / A.

제1 및 제2 게이트 구동회로(121, 122)는 타이밍 제어회로(110)로부터 인가되는 게이트 제어신호(GCS)에 대응하여 액정패널(100)상에 배열된 게이트 배선(GL)에 게이트 구동전압을 인가하여 박막트랜지스터(T)을 턴-온(turn-on) 또는 턴-오프(turn-off)하며, 이에 따라 데이터 구동회로(140)로부터 공급되는 아날로그 파형의 데이터신호가 각 박막트랜지스터(T)에 접속된 액정캐패시터(CLC)에 인가되도록 한다. The first and second gate driving circuits 121 and 122 are connected to the gate wiring GL arranged on the liquid crystal panel 100 corresponding to the gate control signal GCS applied from the timing control circuit 110, The data signal of the analog waveform supplied from the data driving circuit 140 is applied to each thin film transistor T (T) by turning on or off the thin film transistor T. Thus, To the liquid crystal capacitor CLC connected to the liquid crystal capacitor CLC.

여기서, 게이트 구동신호(VG)는 하이레벨 및 로우레벨의 두 전압레벨을 가지며, 하나의 프레임동안 하이레벨의 1~3 수평기간(1~3H)마다 순차적으로 게이트 배선(GL)에 출력된다. 여기서, 데이터신호(Vdata)는 하나의 수평선상의 화소들에 1 수평기간(1H)씩 인가되며, 화소(PX)의 안정적인 충전을 위해 게이트 구동신호(VG)를 1~2 수평기간(1~2H)씩 중첩시키게 된다.Here, the gate driving signal VG has two voltage levels of a high level and a low level, and is sequentially output to the gate wiring GL every one to three horizontal periods (1 to 3H) of high level during one frame. Here, the data signal Vdata is applied to the pixels on one horizontal line in one horizontal period (1H), and the gate driving signal VG is applied to the pixel PX for one to two horizontal periods (1 to 2H ).

그리고, 게이트 구동회로(121,122)는 각각 보상 트랜지스터를 구비하고, 이를 통해 게이트 구동신호(VG)가 하이레벨에서 로우레벨로 천이되는 시점에 게이트 배선에 접지접압을 더 인가함으로서 폴링에지의 경사를 보다 급격하게 설정하는 Z-GIP(Z-gate in panel) 방식이 적용될 수 있다.The gate driving circuits 121 and 122 each have a compensating transistor. By applying a grounding contact to the gate wiring at a time point when the gate driving signal VG transitions from the high level to the low level, A Z-gate in panel (Z-GIP) scheme can be applied.

또한, 게이트 구동회로(121,122)는 게이트 구동신호(VG)의 로우레벨 전압인 접지전압보다 더 낮은 제2의 접지전압을 설정하고, 로우레벨 천이시점에서 제2 접지전압을 게이트 배선에 인가함으로서 폴링에지의 경사를 더 급격하게 설정하는 언더슈트(under shoot) 방식이 적용될 수도 있다. 뿐만 아니라, 게이트 구동회로(121,122)는 상기의 Z-GIP 방식과 언더 슈트 방식이 동시에 적용됨에 따라 보다 급격한 폴링에지를 갖는 게이트 구동신호(VG)을 구현한 형태일 수 있다. The gate driving circuits 121 and 122 set a second ground voltage lower than the ground voltage which is the low level voltage of the gate driving signal VG and apply the second ground voltage to the gate wiring at the low level transition time, An under shoot scheme may be applied in which the inclination of the edge is set to be more abrupt. In addition, since the Z-GIP scheme and the undershoot scheme are applied at the same time, the gate drive circuits 121 and 122 may be configured to implement a gate driving signal VG having a more rapid polling edge.

데이터 구동회로(130)는 타이밍 제어회로(110)로부터 입력되는 데이터 제어신호(DCS)에 따라 입력되는 정렬된 화상데이터(RGB`)를 기준전압을 이용하여 아날로그 형태의 데이터신호(VDATA)로 변환한다. 데이터신호(VDATA)는 1 수평기간(1H)씩 래치되어 모든 데이터 배선(DL)을 통해 동시에 액정패널(100)으로 출력된다.The data driving circuit 130 converts the aligned image data RGB input according to the data control signal DCS input from the timing control circuit 110 into an analog data signal VDATA do. The data signal VDATA is latched by one horizontal period (1H) and output to the liquid crystal panel 100 simultaneously through all the data lines DL.

클록신호 발생회로(150)는 게이트 구동회로(121, 122)가 출력하는 하이레벨의 게이트 구동신호(VG)의 기준이 되는 게이트 클록신호(GCLK)를 생성하는 역할을 한다. 특히, 클록신호 발생회로(150)는 종래 게이트 신호변조 회로(미도시)를 활용한 구조를 가지며, 타이밍 제어회로(150)로부터 입력클록신호(CLK) 및 변조클록신호(FLK)을 입력받으며, 제1 및 제2 게이트 하이전압(Vgh1, Vgh2), 게이트 로우전압(Vgl) 및 오버슈트 제어신호(CS)에 따라 게이트 클록신호(GCLK)를 생성한다.The clock signal generating circuit 150 serves to generate a gate clock signal GCLK serving as a reference of the high level gate driving signal VG output from the gate driving circuits 121 and 122. In particular, the clock signal generating circuit 150 has a structure utilizing a conventional gate signal modulating circuit (not shown), receives the input clock signal CLK and the modulated clock signal FLK from the timing control circuit 150, The gate clock signal GCLK is generated in accordance with the first and second gate high voltages Vgh1 and Vgh2, the gate low voltage Vgl and the overshoot control signal CS.

여기서, 게이트 클록신호(GCLK)는 게이트 구동회로(121, 122)의 풀-업 박막트랜지스터(미도시)에 인가되는 신호이며, 게이트 구동신호(VG)의 하이레벨 구간에 대응되게 된다. 이러한 게이트 클록신호(GCLK)는 라이징 에지부분이 종래보다 전압레벨이 높아 풀-업 박막트랜지스터를 오버슈트 구동하게 되며, 폴링 에지 부분에서는 미들레벨에서 게이트 구동신호(VG)가 로우레벨로 천이되도록 하여 보다 신속하게 게이트 구동전압을 낮추게 된다.Here, the gate clock signal GCLK is a signal applied to the pull-up thin film transistor (not shown) of the gate driving circuits 121 and 122, and corresponds to the high level interval of the gate driving signal VG. This gate clock signal GCLK has a rising voltage level higher than that of the conventional rising edge portion and overshoots the pull-up thin film transistor. In the falling edge portion, the gate driving signal VG is changed to a low level at the middle level The gate drive voltage is lowered more quickly.

이하, 도면을 참조하여 본 발명의 실시예에 따른 클록신호 발생회로(150)의 구성을 설명한다.Hereinafter, the configuration of the clock signal generating circuit 150 according to the embodiment of the present invention will be described with reference to the drawings.

도 4는 본 발명의 실시예에 따른 액정표시장치에 포함되는 클록신호 발생회로를 블록도로 나타낸 도면이다.4 is a block diagram of a clock signal generating circuit included in a liquid crystal display according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 클록신호 발생회로(150)는 타이밍 제어회로(110)의 제어에 따라 게이트 변조신호(GPM)를 생성하는 게이트 신호 변조부(152)와, 선택신호(CS)에 따라 두 개의 게이트하이전압(Vgh1, Vgh2) 중 어느 하나를 출력시키는 먹스부(154)와, 게이트 변조신호(GPM)에 대응하여 게이트 클록신호(GCLK)를 생성하는 레벨 쉬프트부(156)를 포함한다.4, the clock signal generating circuit 150 of the present invention includes a gate signal modulator 152 for generating a gate modulated signal GPM under the control of a timing control circuit 110, And a level shifter 156 for generating a gate clock signal GCLK corresponding to the gate modulated signal GPM are connected to the input / .

게이트 신호 변조부(152)는 타이밍 제어회로(110)로부터 입력클록신호(CLK)와 변조클록신호(FLK)를 입력받아 게이트 변조신호(GMP)를 생성한다. 여기서 게이트 변조신호(GPM)은 통상의 클록신호(FLK)를 변조클록신호(FLK)를 이용하여 변조한 것으로서, 클록신호(FLK)의 시작과 끝의 전압레벨을 일단 미들레벨까지 하강 또는 상승시키고, 그 미들레벨에서 다시 하이레벨 또는 로우레벨로 천이되는 파형을 갖는 신호이다.The gate signal modulator 152 receives the input clock signal CLK and the modulated clock signal FLK from the timing control circuit 110 and generates the gate modulated signal GMP. Here, the gate modulation signal GPM is obtained by modulating the normal clock signal FLK using the modulated clock signal FLK, and the voltage level at the beginning and the end of the clock signal FLK is lowered or raised to the middle level , And a signal having a waveform that transits from the middle level to the high level or the low level again.

이러한 게이트 변조신호(GPM)의 신호파형은 액정표시장치에서는 게이트 구동신호(VG)의 전압레벨을 보다 빠르게 천이 시키기 위해 설정된 것이다.The signal waveform of the gate modulation signal GPM is set so as to cause the voltage level of the gate driving signal VG to change more rapidly in the liquid crystal display device.

먹스부(154)는 선택신호(CS)에 대응하여 외부(ex. 전원공급부)에서 공급되는 적어도 두 개의 게이트 하이전압(Vgh1, Vgh2) 중, 어느 하나를 레벨 쉬프트부(156)에 출력한다. 여기서, 선택신호(CS)는 오버슈트 구간을 설정하기 위한 일종의 클록신호로서 타이밍 제어회로(110)로부터 공급될 수도 있고, 또는 별도의 클록발생수단(미도시)으로부터 공급될 수 있다. 또한, 제1 게이트 하이전압(Vgh1)은 게이트 구동신호(VG)의 하이레벨을 정의하는 제2 게이트 하이전압(Vgh2)보다 적어도 높은 전압레벨을 갖도록 설정된다. 이러한 먹스부(154)로는 2 x 1 멀티플렉서(multiplexer)가 이용될 수 있다.The mux part 154 outputs one of the at least two gate high voltages Vgh1 and Vgh2 supplied from the outside (ex. Power supply part) to the level shifter 156 in response to the selection signal CS. Here, the selection signal CS may be supplied from the timing control circuit 110 as a kind of clock signal for setting an overshoot section, or may be supplied from a separate clock generating means (not shown). Also, the first gate high voltage Vgh1 is set to have a voltage level at least higher than the second gate high voltage Vgh2 that defines the high level of the gate driving signal VG. As the mux 154, a 2 x 1 multiplexer may be used.

특히, 먹스부(154)는 선택신호(CS)의 하이레벨구간과 대응하여 제1 게이트 하이전압(Vgh1)을 레벨 쉬프트부(156)에 출력하고, 선택신호(CS)의 하이레벨구간과 대응하여 제2 게이트 하이전압(Vgh2)을 레벨 쉬프트부(156)에 출력한다.In particular, the mux section 154 outputs the first gate high voltage Vgh1 to the level shifting section 156 in correspondence with the high level section of the selection signal CS, and corresponds to the high level section of the selection signal CS And outputs the second gate high voltage Vgh2 to the level shifter 156. [

레벨 쉬프트부(156)는 게이트 신호변조부(152)로부터 입력되는 게이트 변조신호(GPM)을 먹스부(154)로부터 공급되는 제1 게이트 하이전압(Vgh1) 또는 제2 게이트 하이전압(Vgh)과, 게이트 로우전압(Vgh)으로 전압레벨을 쉬프트(shift)하여 오버슈트 구간을 갖는 게이트 클록신호(GCLK)를 게이트 구동회로(120,125)에 출력한다. The level shifting unit 156 shifts the gate modulation signal GPM inputted from the gate signal modulating unit 152 from the first gate high voltage Vgh1 or the second gate high voltage Vgh supplied from the multiplexer 154 , And shifts the voltage level to the gate low voltage (Vgh) to output the gate clock signal (GCLK) having the overshoot period to the gate driving circuits (120, 125).

게이트 변조신호(GPM)는 미들레벨에서 하이레벨로 천이한 후, 다시 미들레벨에서 로우레벨로 천이하는 신호로서, 첫 미들레벨에서 제1 게이트 하이전압(Vgh1)이 인가됨에 따라 게이트 클록신호(GCLK)의 초기구간에서는 하이레벨의 게이트 구동신호(VG)보다 높은 전압레벨로 설정되고, 다음 중기구간에서는 제2 게이트 하이전압(Vgh2)이 인가됨에 따라 중기구간에서는 하이레벨의 게이트 구동신호(VG)와 동일한 전압레벨을 가지게 된다. 이후, 게이트 클록신호(GCLK)는 게이트 로우전압(Vgl)과 동일한 전압레벨로 설정된다.The gate modulation signal GPM is a signal that transits from the middle level to the high level and then transits from the middle level to the low level again. The gate clock signal GCLK The gate drive signal VG is set to a higher voltage level than the high level gate drive signal VG in the initial period of the high level gate drive signal VG and the second gate high voltage Vgh2 is applied in the next medium term, Lt; / RTI > Then, the gate clock signal GCLK is set to the same voltage level as the gate-low voltage Vgl.

이에 따라, 게이트 구동회로(120, 125)는 하이레벨의 게이트 구동신호(VG)의 출력시, 초기구간에서 종래보다 높은 제1 게이트 하이전압(Vgh1)에 대응하는 게이트 클록신호(GCLK)가 풀-업 박막트랜지스터(미도시)에 인가됨에 따라 라이징 에지의 경사가 급한 형태로 전환되어 신속하게 게이트 배선(미도시)을 충전하게 된다. Accordingly, when the gate driving circuits 120 and 125 output the gate driving signal VG of the high level, the gate clock signal GCLK corresponding to the first gate high voltage Vgh1, which is higher than the conventional gate clock signal GCLK, (Not shown), the inclination of the rising edge is changed to a rapid form to quickly charge the gate wiring (not shown).

또한, 충전특성이 개선됨에 따라 정상 구동범위내에서 풀-업 트랜지스터의 크기를 줄여 네로우 베젤의 구현이 용이하도록 게이트 구동회로의 설계변경이 가능하게 된다. Further, as the charging characteristics are improved, the size of the pull-up transistor can be reduced within the normal driving range, and the design of the gate driving circuit can be changed to facilitate the implementation of the narrow bezel.

도 5는 본 발명의 실시예에 따른 클록신호 발생회로에 입출력되는 신호들의 파형을 나타낸 도면이다.5 is a waveform diagram of signals input to and output from a clock signal generation circuit according to an embodiment of the present invention.

도 5를 참조하면, 먹스부에는 제1 게이트 하이전압(Vgh1) 및 제2 게이트 하이전압(Vgh2)이 공급되며, 이중 어느 하나가 선택신호(CS)에 따라 레벨 쉬프트부에 인가된다. 제1 게이트 하이전압(Vgh1)은 제2 게이트 하이전압(Vgh2)보다 소정레벨 높은 전압레벨로 설정된다. 선택신호(CS)는 1 주기(1T) 동안 게이트 구동신호(VG)가 하이레벨로 천이되는 시점에만 하이레벨인 클록신호이며, 먹스부는 선택신호(CS)가 하이레벨인 구간에서 제1 게이트 하이전압(Vgh1)을 레벨 쉬프터부에 출력하고, 로우레벨인 구간에서는 제2 게이트 하이전압(Vgh2)을 출력하게 된다. Referring to FIG. 5, a first gate high voltage Vgh1 and a second gate high voltage Vgh2 are supplied to the mux portion, and one of the first gate high voltage Vgh1 and the second gate high voltage Vgh2 is applied to the level shift portion according to the selection signal CS. The first gate high voltage Vgh1 is set to a voltage level higher than the second gate high voltage Vgh2 by a predetermined level. The selection signal CS is a high level clock signal only at the time when the gate driving signal VG transits to the high level for one period 1T and the mux portion is the clock signal for the first gate high The voltage Vgh1 is outputted to the level shifter section and the second gate high voltage Vgh2 is outputted in the low level section.

레벨쉬프터부는 게이트 신호 변조부로부터 입력되는 게이트 변조신호(GPM)에 대응하여 게이트 하이전압(Vgh1, Vgh2) 또는 게이트 로우전압(Vgl)의 전압레벨을 갖는 게이트 클록신호(GCLK)를 생성하여 게이트 구동회로에 공급하게 된다. 게이트 변조신호(GPM)는 하이레벨의 초기구간 및 말기구간에 미들레벨의 전압을 갖는 신호로서, 초기구간은 제1 게이트 하이전압(Vgh1)으로 중기 및 말기구간은 제2 게이트 하이전압(Vgh2)으로 레벨 쉬프트된다. 따라서, 게이트 클록신호(GCLK)에 대응하는 하이레벨의 게이트 구동신호(VG)는 게이트 구동신호는 하이레벨로의 천이되는 시점에서 라이징에지의 경사가 급한 파형을 갖게 된다.The level shifter section generates a gate clock signal GCLK having a voltage level of gate high voltages Vgh1 and Vgh2 or a gate low voltage Vgl corresponding to the gate modulation signal GPM input from the gate signal modulation section, Respectively. The gate modulated signal GPM is a signal having a middle level voltage in an initial period and an end period of a high level. The initial period is a first gate high voltage (Vgh1), the middle period and a terminal period are a second gate high voltage (Vgh2) . Therefore, the gate driving signal VG of the high level corresponding to the gate clock signal GCLK has a waveform in which the rising edge of the rising edge rushes at the time when the gate driving signal transitions to the high level.

도 6a 및 도 6b는 본 발명의 실시예에 따른 액정표시장치에서 이용되는 신호파형을 나타내는 도면이다.6A and 6B are diagrams showing signal waveforms used in a liquid crystal display according to an embodiment of the present invention.

도 6a 및 도 6b를 참조하면, 본 발명에서는 게이트 구동회로가 상부의 게이트 배선에서 하부방향의 게이트 배선까지 순차적으로 하이레벨의 게이트 구동신호(VG1 ~ VGn)을 출력하되, 각 게이트 구동신호(VG1 ~ VGn)는 3 수평기간(3H)을 가지고, 일부 구간이 서로 중첩되어 각 박막트랜지스터에 대하여 충분한 턴-온 시간을 확보하게 되며, 데이터 신호(d)는 1 수평기간동안 화소에 충전되게 된다.6A and 6B, in the present invention, the gate driving circuit sequentially outputs high-level gate driving signals VG1 to VGn from the upper gate wiring to the lower gate wiring, and each gate driving signal VG1 To VGn have three horizontal periods 3H and some sections overlap each other to ensure a sufficient turn-on time for each thin film transistor, and the data signal d is charged to the pixel during one horizontal period.

또한, 한 주기동안 3 단계의 전압레벨(L1, L2, L3)을 갖는 게이트 클록신호(GCLK)에 의한 게이트 구동신호(VG)의 파형을 살펴보면, 초기구간(L1)에서 하이레벨보다 높은 전압을 갖는 게이트 클록신호(GCLK)에 의해 오버 슈트되어 종래 게이트 구동신호(VG_a)는 라이징 에지부분에서 완만한 경사를 갖는 데 반해, 본 발명에 의한 게이트 구동신호(VG_b)는 라이징 에지부분에서 급격한 경사를 갖게 된다.The waveform of the gate driving signal VG due to the gate clock signal GCLK having the three voltage levels L1, L2 and L3 during one period will be described. In the initial period L1, The gate drive signal VG_b according to the present invention has a steep slope at the rising edge portion, while the conventional gate drive signal VG_a overshooted by the gate clock signal GCLK having the slope has a gentle slope at the rising edge portion .

또한, 게이트 클록신호(GCLK)의 중기구간(L2)에서는 하이레벨의 전압이 인가되어 본 발명에 의한 게이트 구동신호(VG_b)는 원래 요구되는 하이레벨이 유지되고, 종래의 게이트 구동신호(VG_a)는 요구되는 레벨의 도달이 지연됨을 알 수 있다. 이에 따라, 본 발명의 게이트 구동신호(VG_b)는 박막트랜지스터를 완전히 턴-온 하는데 요구되는 충분한 충전기간(P1)을 확보할 수 있다. 반면, 종래의 게이트 구동신호(VG_a)는 이보다 부족한 충전기간(P2)을 갖게 되어, 구동 신뢰성이 낮음을 알 수 있다.In the middle period L2 of the gate clock signal GCLK, a high level voltage is applied so that the gate drive signal VG_b according to the present invention maintains the originally required high level and the conventional gate drive signal VG_a is maintained. It can be seen that the arrival of the required level is delayed. Accordingly, the gate drive signal VG_b of the present invention can secure a sufficient charge period P1 required to completely turn on the thin film transistor. On the other hand, the conventional gate driving signal VG_a has a charging period P2 that is shorter than this, and the driving reliability is low.

도 7은 종래 및 본 발명의 실시예에 따른 액정표시장치의 풀-업 트랜지스터의 크기에 따른 충전특성을 나타내는 도면이다.FIG. 7 is a view showing a charging characteristic according to the size of a pull-up transistor of a conventional liquid crystal display device according to an embodiment of the present invention.

도 7을 참조하면, RT1, RT2는 각각 종래 및 본 발명의 액정표시장치에서 풀-업 트랜지스터의 크기에 따른 게이트 구동신호가 완충에 도달하는 시간을 나타내고 있으며, FT는 게이트 구동회로가 방전되는 시간을 나타내고 있다. 여기서, 트랜지스터의 크기는 채널층의 너비(W)에 비례한다.Referring to FIG. 7, RT1 and RT2 indicate the time for the gate driving signal to reach the buffer according to the size of the pull-up transistor in the conventional and the liquid crystal display of the present invention, respectively. FT denotes a time . Here, the size of the transistor is proportional to the width W of the channel layer.

도시된 바와 같이, 임의의 시간에 완충에 도달하기 위한 종래의 풀-다운 트랜지스터의 크기가 b1이라고 할 때, 동일 시간에서 본 발명의 풀-다운 트랜지스터는 이보다 휠씬 작은 b2 크기에서 완충에 도달하게 된다. 일 예로서 b1이 약 20000 ㎛ 이라 하면, b2 는 약 12000 ㎛ 가 된다. As shown, when the size of a conventional pull-down transistor for reaching the buffer at any time is b1, at the same time, the pull-down transistor of the present invention reaches the buffer at a much smaller b2 size . For example, when b1 is about 20000 占 퐉, b2 is about 12000 占 퐉.

즉, 동일 충전시간에 대하여 본원발명의 게이트 구동회로에 포함되는 풀-다운 트랜지스터는 그 크기를 큰 폭으로 감소시킬 수 있으며, 이에 따라 본 발명은 액정표시장치의 네로우 베젤구조를 적용하는 데 있어 용이한 효과가 있다.That is, the pull-down transistor included in the gate driving circuit of the present invention with respect to the same charging time can greatly reduce its size, and accordingly, the present invention is applicable to a narrow bezel structure of a liquid crystal display There is an easy effect.

전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.While a number of embodiments have been described in detail above, it should be construed as being illustrative of preferred embodiments rather than limiting the scope of the invention. Therefore, the invention should not be construed as limited to the embodiments described, but should be determined by equivalents to the appended claims and the claims.

100 : 액정패널 110 : 타이밍 제어회로
121 : 제1 게이트 구동회로 122 : 제2 게이트 구동회로
130 : 데이터 구동회로 150 : 클록신호 발생회로
PX : 화소 T : 박막트랜지스터
DE : 데이터인에이블신호 Hsync : 수평동기신호
Vsync : 수직동기신호 RGB : 화상데이터
RGB` : 정렬된 화상데이터 CLK : 입력클록신호
FLK : 변조클록신호 GCS1 : 제1 게이트 제어신호
GCS2 : 제2 게이트 제어신호 DCS : 데이터 제어신호
GL : 게이트 배선 VG : 게이트구동신호
DL : 데이터 배선 VDATA : 데이터신호
Vgh1 : 제1 게이트 하이전압 Vgh2 : 제2 게이트 하이전압
Vgl : 게이트 로우전압 CS : 선택신호
GCLK : 게이트 클록신호 LC : 액정캐패시터100: liquid crystal panel 110: timing control circuit
121: first gate driving circuit 122: second gate driving circuit
130: Data driving circuit 150: Clock signal generating circuit
PX: pixel T: thin film transistor
DE: Data enable signal Hsync: Horizontal synchronization signal
Vsync: vertical synchronizing signal RGB: image data
RGB`: Aligned image data CLK: Input clock signal
FLK: Modulated clock signal GCS1: First gate control signal
GCS2: second gate control signal DCS: data control signal
GL: gate wiring VG: gate driving signal
DL: Data line VDATA: Data signal
Vgh1: first gate high voltage Vgh2: second gate high voltage
Vgl: gate-low voltage CS: selection signal
GCLK: Gate clock signal LC: Liquid crystal capacitor

Claims (10)

복수의 게이트배선 및 데이터배선이 매트릭스 형태로 교차 형성되고, 교차지점에 화소를 정의하는 액정패널;
상기 게이트배선에 게이트 구동신호를 공급하는 게이트 구동회로;
상기 데이터배선에 데이터전압을 공급하는 데이터 구동회로;
상기 게이트 구동회로 및 데이터 구동회로를 제어하는 타이밍 제어부; 및
서로 다른 전압레벨을 갖는 제1 및 제2 게이트 하이전압을 공급받아, 상기 게이트 구동신호의 기준이 되며, 오버슈트 구간을 갖는 게이트 클록신호를 생성하여 상기 게이트 구동부에 공급하는 클록신호 발생회로
를 포함하는 액정표시장치.A liquid crystal panel in which a plurality of gate wirings and data wirings are cross-formed in a matrix form and pixels are defined at intersections;
A gate driving circuit for supplying a gate driving signal to the gate wiring;
A data driving circuit for supplying a data voltage to the data line;
A timing controller for controlling the gate driving circuit and the data driving circuit; And
A clock signal generation circuit which receives first and second gate high voltages having different voltage levels, generates a gate clock signal having an overshoot interval as a reference of the gate drive signal, and supplies the gate clock signal to the gate driver
And the liquid crystal display device. 제 1 항에 있어서,
상기 클록신호 발생회로는,
상기 타이밍 제어부로부터 입력클록신호 및 변조클록신호를 입력받아 게이트 변조신호를 생성하는 게이트 신호변조부;
선택신호에 대응하여 상기 제1 및 제2 게이트 하이전압 중 어느 하나를 선택적으로 출력하는 먹스부; 및
상기 게이트 변조신호를 상기 제1 및 제2 게이트 하이전압과 공급되는 게이트 로우전압으로 레벨쉬프트하여 상기 게이트클록신호를 생성하는 레벨쉬프트부
를 포함하는 액정표시장치.The method according to claim 1,
Wherein the clock signal generation circuit comprises:
A gate signal modulator receiving the input clock signal and the modulated clock signal from the timing controller and generating a gate modulated signal;
A mux portion selectively outputting either the first or second gate high voltage in response to the selection signal; And
A level shifting unit for level shifting the gate modulated signal to the first and second gate high voltages and a supplied gate low voltage to generate the gate clock signal,
And the liquid crystal display device. 제 2 항에 있어서,
상기 제1 게이트 하이전압은, 상기 제2 게이트 하이전압보다 일정레벨 높은 전압인 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
Wherein the first gate high voltage is a voltage higher than the second gate high voltage by a predetermined level. 제 2 항에 있어서,
상기 선택신호는,
상기 오버슈트 구간에 대응하는 하이레벨구간 및 나머지 구간에 대응하는 로우레벨구간을 포함하는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
The selection signal,
And a low level section corresponding to the high level section and the remaining section corresponding to the overshoot section. 제 2 항에 있어서,
상기 게이트 변조신호는,
초기구간 및 말기구간에서 상기 게이트 하이전압보다 작고 게이트 로우레벨보다 작은 전압레벨을 갖는 것을 특징으로 하는 액정표시장치.3. The method of claim 2,
The gate-
And a voltage level lower than the gate high voltage and lower than the gate low level in an initial section and an end section. 제 1 항에 있어서,
상기 오버슈트 구간은,
상기 게이트 구동신호의 라이징 시점에 대응하여 출력되는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The over-
And outputs the gate driving signal in response to the rising time of the gate driving signal. 제 1 항에 있어서,
상기 게이트 구동회로는,
상기 액정패널의 양측으로 두 개가 내장되는 것을 특징으로 하는 액정표시장치.The method according to claim 1,
The gate drive circuit includes:
And two liquid crystal panels are provided on both sides of the liquid crystal panel. 제 7 항에 있어서,
상기 게이트 구동회로는,
일측에 플립플롭과 연결되는 풀-업 박막트랜지스터 및 풀-다운 박막트랜지스터를 포함하고, 타측에 상기 풀-다운 박막트랜지스터에 의해 게이트 구동신호가 로우레벨 구간으로 진입하는 단계에서 로우레벨의 게이트 구동신호를 보상하는 보상 박막트랜지스터를 포함하는 것을 특징으로 하는 액정표시장치.8. The method of claim 7,
The gate drive circuit includes:
A thin film transistor including a pull-up thin film transistor and a pull-down thin film transistor which are connected to a flip flop on one side and a gate driving signal is inputted to a low level section by the pull- And a compensating thin film transistor for compensating the compensating voltage. 제 8 항에 있어서,
상기 로우레벨의 게이트 구동신호는, 언더슈트 구간을 포함하는 것을 특징으로 하는 액정표시장치.9. The method of claim 8,
And the low level gate drive signal includes an undershoot period. 액정표시장치의 게이트 구동회로에 공급되는 클록신호를 생성하는 회로로서,
게이트 변조신호를 생성하는 게이트 신호변조부;
선택신호에 대응하여 제1 및 제2 게이트 하이전압 중 어느 하나를 선택적으로 출력하는 먹스부; 및
상기 게이트 변조신호를 상기 제1 및 제2 게이트 하이전압과 공급되는 게이트 로우전압으로 레벨쉬프트하여 게이트 클록신호를 생성하는 레벨쉬프트부
를 포함하는 클록신호 발생회로.A circuit for generating a clock signal to be supplied to a gate driving circuit of a liquid crystal display device,
A gate signal modulator for generating a gate modulated signal;
A mux for selectively outputting either the first or second gate high voltage in response to the selection signal; And
A level shifting unit for level shifting the gate modulated signal to the first and second gate high voltages and a supplied gate low voltage to generate a gate clock signal,
And a clock signal generating circuit.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160093748A (en) * 2015-01-29 2016-08-09 엘지디스플레이 주식회사 Display device and power supply
KR20170035410A (en) * 2015-09-22 2017-03-31 삼성디스플레이 주식회사 Gate driving circuit and display device having them
KR20180023151A (en) * 2016-08-24 2018-03-07 삼성디스플레이 주식회사 Display apparatus and method of driving the same
US10360863B2 (en) 2015-10-14 2019-07-23 Samsung Display Co., Ltd. Gate driving circuit and display device including the same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110048685A (en) * 2009-11-03 2011-05-12 엘지디스플레이 주식회사 Liquid crystal display device and method of driving the same
KR20120031651A (en) * 2010-09-27 2012-04-04 엘지디스플레이 주식회사 Display device and method of controlling clock signal thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110048685A (en) * 2009-11-03 2011-05-12 엘지디스플레이 주식회사 Liquid crystal display device and method of driving the same
KR20120031651A (en) * 2010-09-27 2012-04-04 엘지디스플레이 주식회사 Display device and method of controlling clock signal thereof

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160093748A (en) * 2015-01-29 2016-08-09 엘지디스플레이 주식회사 Display device and power supply
KR20170035410A (en) * 2015-09-22 2017-03-31 삼성디스플레이 주식회사 Gate driving circuit and display device having them
US10360863B2 (en) 2015-10-14 2019-07-23 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
US10733950B2 (en) 2015-10-14 2020-08-04 Samsung Display Co., Ltd. Gate driving circuit and display device including the same
KR20180023151A (en) * 2016-08-24 2018-03-07 삼성디스플레이 주식회사 Display apparatus and method of driving the same

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