KR20140127576A - 저항성 메모리 소자 및 제조 방법 - Google Patents
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Abstract
저항성 메모리 소자 및 제조 방법을 제시한다.
본 기술의 일 실시예에 의한 저항성 메모리 소자는 가열전극을 포함하는 하부구조, 하부구조 상에 수직하여 가둠 구조로 형성되며, 하단부 구경이 상단부 구경보다 작은 데이터 저장 물질, 데이터 저장 물질 상부에 형성되는 상부전극 및 인접하는 데이터 저장 물질 사이에 형성되는 단열부를 포함할 수 있다.
본 기술의 일 실시예에 의한 저항성 메모리 소자는 가열전극을 포함하는 하부구조, 하부구조 상에 수직하여 가둠 구조로 형성되며, 하단부 구경이 상단부 구경보다 작은 데이터 저장 물질, 데이터 저장 물질 상부에 형성되는 상부전극 및 인접하는 데이터 저장 물질 사이에 형성되는 단열부를 포함할 수 있다.
Description
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 구체적으로는 저항성 메모리 소자 및 제조 방법에 관한 것이다.
저항성 메모리 소자는 프로그램 가능한 저항변화 물질을 데이터 저장 노드로 사용하는 메모리 소자로서, 저항변화 물질의 저항값에 따라 저장된 데이터의 레벨을 구분한다.
저항성 메모리 소자의 대표적인 예로 상변화 메모리 소자를 들 수 있다. 상변화 메모리 소자는 칼코게나이드계 물질을 상변화 물질로 사용하며, 상변화 물질이 비정질 상태 및 결정질 상태 사이에서 상 전이를 함에 따라 변화되는 저항값의 차이를 이용하여 데이터를 저장한다.
어떠한 메모리 소자이든 요구되는 축소율을 만족시키기 위해 단위 소자의 사이즈는 점점 작아지고 있으며, 상변화 메모리 소자도 마찬가지로 더욱 높은 축소율에 맞추어 제조되고 있다. 그 일 예로, 상변화 물질을 컨파인드(confined) 구조로 형성하면서 인접 셀간 간섭과 리셋 전류 감소를 위한 구조가 제안되었으며, 도 1a 내지 1h는 일반적인 저항성 메모리 소자 제조 방법을 나타낸다.
도 1a를 참조하면, 하부구조가 형성된 반도체 기판(101) 상에 층간 절연막(103)과 버퍼층(105)을 순차적으로 형성하고, 반도체 기판(101)의 예정된 부분이 노출되는 제 1 홀(107)을 형성한다. 그리고, 제 1 홀(107) 저부에 가열전극(109)을 형성한다. 여기에서, 층간 절연막(103)은 산화물을 이용하여 형성할 수 있고, 버퍼층(105)은 질화물을 이용하여 형성할 수 있다.
이후, 도 1b에 도시한 것과 같이, 전체 구조 상에 라이너 절연막(111)을 형성한다. 여기에서, 라이너 절연막(111)은 버퍼층(105)과 동일하거나 유사한 물질을 이용하여 형성할 수 있다.
다음, 도 1c에 도시한 것과 같이 전체 구조 상에 제 1 갭필 절연막(113)을 형성하여 제 1 홀(107) 내부를 매립한 다음 평탄화 및 리세스하여, 홀(107) 저부에 지정된 높이의 제 1 갭필 절연막(113)이 잔류하도록 한다. 여기에서, 제 1 갭필 절연막(113)은 버퍼층(105) 및 라이너 절연막(111)과 식각 특성이 다른 물질로 형성할 수 있으며, 예를 들어 SOD(Spin On Dielectric)를 이용할 수 있다.
이어서 도 1d에 도시한 것과 같이, 전체 구조 상에 스페이서 절연막을 형성하고 스페이서 식각하여 제 1 홀(107) 내측벽에 스페이서(115)를 형성한다. 아울러, 제 1 갭필 절연막(113)을 제거하여 도 1e와 같은 제 2 홀(117)을 형성한다.
제 2 홀(117) 형성 후에는 전체 구조 상에 제 2 갭필 절연막(119)을 형성한다. 이 때, 제 2 홀(117)은 상부 구경이 좁고 하부 구경이 넓은 형태를 갖기 때문에, 제 2 갭필 절연막(119)은 제 2 홀(117)의 하단부에 보이드를 갖는 형태로 매립되게 된다. 한편, 제 2 갭필 절연막(119)은 버퍼층(105) 및 라이너 절연막(111)과 식각 특성이 동일하거나 유사한 물질을 이용하여 형성할 수 있다.
따라서, 식각 공정에 의해 제 2 갭필 절연막(119)을 예정된 타겟으로 제거하면 도 1g와 같은 키홀 구조를 얻을 수 있다.
키홀 구조를 형성한 후에는 도 1h에 도시한 것과 같이 키홀 구조 내에 상변화 물질 패턴(121) 및 상부전극(123)을 형성한다.
이러한 키홀 구조의 상변화 메모리 소자는 나노 선폭의 미세 콘택 형성을 위한 노광 및 식각 공정의 한계를 극복하기 위해 제안되었으며, 상변화 물질 패턴(121)과 가열전극(109) 간의 접촉 면적을 낮추어 리셋 전류를 감소시킬 수 있는 이점이 있다.
하지만 초미세화되고 있는 메모리 소자에서, 도 1과 같이 단위 메모리 소자의 사이즈를 작게 형성할 수는 있지만 셀 간 간격 또한 좁아질 수 밖에 없다. 특히 상변화 메모리 소자와 같이 줄(Joule) 열에 의해 상변화 물질의 결정 상태를 변화시키는 경우에는 가열전극(109)에서 상변화 물질 패턴(121)으로 전달된 열이 인접 셀로 전파될 수 있는데, 셀 간 간격이 좁아지는 만큼 인접 셀 간의 열적 영향 또한 증대되게 된다.
아울러, 현재의 상변화 메모리 소자 제조 공정에서는 키홀 구조를 만들기 위해 스페이서 형성 공정, 제 1 갭필 절연막 형성, 리세스 및 제거 공정, 제 2 갭필 절연막 형성 및 제거 공정 등 공정 과정이 복잡하고, 그에 따라 공정 시간 또한 증가할 수 밖에 없다.
본 발명의 실시예는 간단한 공정으로 제조된 초미세 저항성 메모리 소자 및 제조 방법을 제공한다.
본 발명의 다른 실시예는 셀 간 간섭을 최소화할 수 있는 저항성 메모리 소자 및 제조 방법을 제공한다.
본 기술의 일 실시예에 의한 저항성 메모리 소자는 가열전극을 포함하는 하부구조; 상기 하부구조 상에 수직하여 가둠 구조로 형성되며, 하단부 구경이 상단부 구경보다 작은 데이터 저장 물질; 상기 데이터 저장 물질 상부에 형성되는 상부전극; 및 인접하는 데이터 저장 물질 사이에 형성되는 단열부;를 포함할 수 있다.
한편, 본 기술의 일 실시예에 의한 저항성 메모리 소자 제조 방법은 하부구조가 형성된 반도체 기판 상에 제 1 산화율을 갖는 제 1 물질막 및 상기 제 1 산화율보다 낮은 제 2 산화율을 갖는 제 2 물질막을 순차적으로 형성하고, 상기 제 2 물질막 및 상기 제 1 물질막을 패터닝하여 패턴 구조물을 형성하는 단계; 상기 패턴 구조물 표면을 산화시키는 단계; 전체 구조 상에 절연막을 형성하는 단계; 상기 제 2 물질막 상단이 노출되도록 상기 절연막을 평탄화하는 단계; 상기 제 2 물질막 및 상기 제 1 물질막을 제거하여 스토리지 노드를 형성하는 단계; 및 상기 스토리지 노드 내부에 데이터 저장 물질을 형성하는 단계;를 포함할 수 있다.
본 기술에 의하면 산화율 차이를 이용한 패턴 형성으로 간단한 공정에 의해 저항성 메모리 소자를 제조할 수 있다.
아울러, 컨파인드 구조를 가지면서도 인접 셀 간의 열적 간섭을 최소화할 수 있어, 저항성 메모리 소자의 동작 신뢰성을 향상시킬 수 있다.
도 1a 내지 1h는 일반적인 저항성 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 2a 내지 2f는 본 발명의 일 실시예에 의한 저항성 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 3은 도 2a에 도시한 패턴 구조물의 일 예시도,
도 4는 도 2a에 도시한 패턴 구조물의 다른 예시도이다.
도 2a 내지 2f는 본 발명의 일 실시예에 의한 저항성 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도,
도 3은 도 2a에 도시한 패턴 구조물의 일 예시도,
도 4는 도 2a에 도시한 패턴 구조물의 다른 예시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 2a 내지 2f는 본 발명의 일 실시예에 의한 저항성 메모리 소자 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 액세스 소자(미도시) 및 가열 전극(미도시)을 포함하는 하부구조(203)가 형성된 반도체 기판(201)이 제공된다. 그리고, 하부구조(203)가 형성된 전체 구조 상에 제 1 산화율을 갖는 제 1 물질막(205) 및 제 1 산화율보다 낮은 제 2 산화율을 갖는 제 2 물질막(207)을 순차적으로 형성하고, 예정된 영역을 패터닝하여 홀(209)을 형성한다. 여기에서, 제 1 물질막(205)과 제 2 물질막(207)의 높이는 기 결정된 높이일 수 있으며, 바람직하게는 제 1 물질막(205)의 높이가 제 2 물질막(207)의 높이보다 낮게 형성될 수 있다.
본 발명의 일 실시예에서, 제 1 물질막(205)은 실리콘저마늄(SiGe)을 이용하여 형성할 수 있고, 이 경우 제 2 물질막(207)은 폴리실리콘을 이용하여 형성할 수 있다. 본 발명의 다른 실시예에서, 제 1 물질막(205)은 도핑된 폴리실리콘을 이용하여 형성할 수 있고, 제 2 물질막(207)은 도핑되지 않은 폴리실리콘을 이용하여 형성할 수 있다.
제 1 물질막(205)과 제 2 물질막(207)의 조합은 상기 예에 한정되는 것은 아니며, 제 1 물질막(205)의 산화율이 제 2 물질막(207)의 산화율보다 높은 조합이라면 어느 것이든지 채택 가능함은 물론이다.
또한, 제 1 물질막(205)으로써 실리콘저마늄을 이용하는 경우 저마늄의 농도에 따라 산화율을 조절할 수 있으므로, 요구되는 사이즈에 맞게 저마늄 농도를 가변시킬 수 있다. 제 1 물질막(205)의 산화율이 높을수록 후속 공정으로 형성되는 데이터 저장 물질과 하부구조(가열전극)과의 접촉 면적을 낮출 수 있어 리셋 전류를 감소시킬 수 있는 효과를 얻을 수 있다.
한편, 제 1 물질막(205)과 제 2 물질막(207)은 홀 타입으로 패터닝하거나 라인 타입으로 패터닝할 수 있다.
도 3은 도 2a에 도시한 패턴 구조물의 일 예시도로서, 제 1 물질막(205)과 제 2 물질막(207)을 홀 타입으로 패터닝한 상태를 나타낸다. 도 4는 도 2a에 도시한 패턴 구조물의 다른 예시도로서, 제 1 물질막(205)과 제 2 물질막(207)을 라인 타입으로 패터닝한 상태를 나타낸다.
도 2b를 참조하면, 제 1 물질막(205) 및 제 2 물질막(207) 표면을 산화시켜 산화막(211)을 형성한다. 앞서 설명하였듯이, 제 1 물질막(205)은 제 2 물질막(207)보다 산화율이 높으므로 산화막(211)은 제 1 물질막(205) 외측에 보다 두껍게 형성된다.
다음, 도 2c에 도시한 것과 같이, 전체 구조 상에 절연막(213)을 형성한다. 절연막(213)은 특히 스텝 커버리지 특성이 열악한 물질을 이용하여 형성할 수 있으며, 바람직하게는 산화막(211)과 다른 식각 특성을 갖는 질화물을 이용하여 형성할 수 있다. 홀(209)의 저부 구경이 산화막(211)에 의해 좁아진 상태이고, 더욱이 절연막(213)의 스텝 커버리지 특성이 열악하기 때문에, 홀(209) 저부에는 절연막(213)이 채워지지 않고 에어갭(214)이 유발되게 되며, 이는 셀 간 열적 간섭을 방지하는 단열부로 작용하게 된다.
이제 도 2d에 도시한 것과 같이, 절연막(213)을 평탄화하여 제 2 물질막(207) 상단이 노출되도록 한다.
제 2 물질막(207) 상단이 노출되면 이를 통해 제 2 물질막(207) 및 제 1 물질막(205)을 제거할 수 있게 되며, 도 2e에는 제 2 물질막(207) 및 제 1 물질막(205)이 제거된 부위에 스토리지 노드(215)가 형성된 상태를 도시하였다.
도 2e에서 알 수 있는 바와 같이 스토리지 노드(215)는 하부 구경이 상부 구경보다 좁은 것을 알 수 있으며, 이에 따라 번거로운 스페이서 형성 공정, 갭필 절연막 형성 및 그에 따른 후속 공정 없이 간단하게 키홀 구조를 형성할 수 있다.
도 2f를 참조하면, 스토리지 노드(215) 내에 데이터 저장 물질(217) 및 상부전극(219)을 형성하여, 저항성 메모리 소자가 형성된 것을 알 수 있다. 아울러, 단위 저항성 메모리 소자 사이에는 에어갭(214) 즉, 단열부가 개재되어 있어 데이터 저장 물질(217)에서 발생하는 열이 인접 셀로 전파되는 것을 방지할 수 있다.
데이터 저장 물질(217)은 예를 들어 GST와 같은 상변화 물질을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니며 페로브스카이트, 전이금속산화물 등을 이용하는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 의한 저항변화 메모리 소자는 가열전극을 포함하는 하부구조 상에 수직 방향으로 형성되며, 하단 구경이 상단 구경보다 작은 데이터 저장 물질(217), 데이터 저장 물질(217) 상부에 형성되는 상부전극(219) 및 인접하는 데이터 저장 물질(217) 사이에 형성되는 단열부(에어갭, 214)를 포함할 수 있다.
결국, 본 발명에서는 산화율의 차이를 갖는 두 물질층(205, 207)을 이용하여 키홀 구조를 형성하기 때문에 갭필 절연막 형성 및 그에 따른 후속 공정, 스페이서 형성 공정 등을 수행할 필요가 없어 공정 과정이 단순하고, 그에 따라 공정 시간을 단축시킬 수 있다.
또한, 데이터 저장 물질 하단의 높이는 제 1 물질층(205)의 높이에 따라 용이하게 조절할 수 있으며, 인위적으로 유발된 에어갭을 단열부로 이용하여 셀 간 간섭 현상을 최소화할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
201 : 반도체 기판
203 : 하부구조
205 : 제 1 물질층
207 : 제 2 물질층
211 : 산화막
213 : 절연막
214 : 에어갭
217 : 데이터 저장 물질
219 : 상부전극
203 : 하부구조
205 : 제 1 물질층
207 : 제 2 물질층
211 : 산화막
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219 : 상부전극
Claims (10)
- 가열전극을 포함하는 하부구조;
상기 하부구조 상에 수직하여 가둠 구조로 형성되며, 하단부 구경이 상단부 구경보다 작은 데이터 저장 물질;
상기 데이터 저장 물질 상부에 형성되는 상부전극; 및
인접하는 데이터 저장 물질 사이에 형성되는 단열부;
를 포함하는 저항성 메모리 소자. - 제 1 항에 있어서,
상기 데이터 저장 물질 및 상기 상부전극의 외주에 개재되는 산화막을 더 포함하는 저항성 메모리 소자. - 제 2 항에 있어서,
상기 단열부는 상기 산화막 사이에 개재되는 저항성 메모리 소자. - 제 1 항에 있어서,
상기 단열부는 에어갭인 저항성 메모리 소자. - 제 1 항에 있어서,
상기 데이터 저장 물질은 상변화 물질, 페로브스카이트, 전이금속산화물 중 어느 하나인 저항성 메모리 소자. - 하부구조가 형성된 반도체 기판 상에 제 1 산화율을 갖는 제 1 물질막 및 상기 제 1 산화율보다 낮은 제 2 산화율을 갖는 제 2 물질막을 순차적으로 형성하고, 상기 제 2 물질막 및 상기 제 1 물질막을 패터닝하여 패턴 구조물을 형성하는 단계;
상기 패턴 구조물 표면을 산화시키는 단계;
전체 구조 상에 절연막을 형성하는 단계;
상기 제 2 물질막 상단이 노출되도록 상기 절연막을 평탄화하는 단계;
상기 제 2 물질막 및 상기 제 1 물질막을 제거하여 스토리지 노드를 형성하는 단계; 및
상기 스토리지 노드 내부에 데이터 저장 물질을 형성하는 단계;
를 포함하는 저항성 메모리 소자 제조 방법. - 제 6 항에 있어서,
상기 절연막을 형성하는 단계는, 상기 패턴 구조물 사이의 저부에 에어갭이 유발되도록 형성하는 단계인 저항성 메모리 소자 제조 방법. - 제 6 항에 있어서,
상기 제 1 물질막은 실리콘저마늄을 포함하는 물질을 이용하여 형성하고, 상기 제 2 물질막은 폴리실리콘을 포함하는 물질을 이용하여 형성하는 저항성 메모리 소자 제조 방법. - 제 6 항에 있어서,
상기 데이터 저장 물질을 형성하는 단계는 상변화 물질, 페로브스카이트, 전이금속산화물 중 어느 하나를 형성하는 단계인 저항성 메모리 소자 제조 방법. - 제 6 항에 있어서,
상기 패턴 구조물을 산화시키는 단계는, 상기 제 1 물질막 외주의 산화막 두께가 상기 제 2 물질막 외주의 산화막 두께보다 두껍게 산화시키는 단계인 저항성 메모리 소자 제조 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9502648B2 (en) | 2014-09-11 | 2016-11-22 | SK Hynix Inc. | Semiconductor apparatus with variable resistor having tapered double-layered sidewall spacers and method for fabricating the same |
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