KR20140116265A - Fabrication Methods for 2-Terminal Switching Device Having Bipolar Switching Property and Resistance Memory Cross-Point Array Having the Same - Google Patents
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Abstract
Description
본 발명은 스위칭 소자에 관한 것으로, 보다 상세하게는 양방향 스위칭 특성을 갖는 2-단자 스위칭 소자에 관한 것이다.The present invention relates to a switching device, and more particularly, to a two-terminal switching device having bidirectional switching characteristics.
현재 저항 변화 메모리로 상용화된 플래시 메모리의 경우, 전하저장층 내에 전하를 저장 또는 제거함에 따른 문턱 전압의 변화를 사용한다. 상기 전하저장층은 폴리 실리콘막인 부유 게이트 또는 실리콘 질화막인 전하 트랩층일 수 있다. 최근, 상기 플래시 메모리 소자에 비해 소비전력이 낮고 집적도가 높은 새로운 차세대 저항성 메모리 소자들이 연구되고 있다. 상기 차세대 저항성 메모리 소자들의 예로는 상변화형 메모리 소자(phase change RAM; PRAM), 자기저항 메모리 소자(Magnetoresistive Random Access Memory; MRAM) 및 저항 변화 메모리 소자(resistance change RAM; ReRAM)가 있다.In the case of a flash memory currently commercialized as a resistance change memory, a change in threshold voltage due to the storage or removal of charges in the charge storage layer is used. The charge storage layer may be a floating gate, which is a polysilicon film, or a charge trap layer, which is a silicon nitride film. In recent years, new next generation resistive memory devices with lower power consumption and higher integration than flash memory devices have been studied. Examples of the next generation resistive memory devices include a phase change memory (PRAM), a magnetoresistive random access memory (MRAM), and a resistance change RAM (ReRAM).
상기 저항성 메모리 소자를 어레이로서 구현하기 위해서는, 메모리 특성을 나타내는 저항성 소자와 더불어서 이 저항성 소자에 전기적으로 연결된 선택 소자를 구비하는 것이 일반적이다. 상기 선택 소자는 트랜지스터 또는 다이오드일 수 있다. 그러나, 트랜지스터는 펀치 스루(punch through)와 같은 단채널 효과(short channel effect)로 인해 소자 사이즈 감소에 한계가 있다. 또한, 일반적인 다이오드는 한 방향으로만 전류를 흐르게 하므로, 저항성 소자와 같이 양 극성에서 저항 변화 특성을 나타내는 양극성(bipolar) 소자에는 적절하지 않은 단점이 있다. 또한, 트랜지스터의 경우, 게이트 전극의 형성, 소오스/드레인 영역들의 형성, 및 소오스/드레인 전극들을 형성하여야 하므로 고집적화를 위해서는 적절하지 않은 단점이 있다.In order to implement the resistive memory element as an array, it is common to have a selection element electrically connected to the resistive element in addition to a resistive element representing the memory characteristic. The selection device may be a transistor or a diode. However, transistors have a limited device size reduction due to short channel effects such as punch through. In addition, since a general diode allows current to flow in only one direction, it is not suitable for a bipolar element showing resistance change characteristics at both polarities like a resistive element. In addition, in the case of a transistor, since it is necessary to form the gate electrode, the source / drain regions, and the source / drain electrodes, it is not suitable for high integration.
이를 해결하기 위해, 대한민국 공개특허 2011-0074354호는 바이폴라 메모리 요소의 양단에 한 쌍의 PN 다이오드들을 형성한 메모리 소자를 개시한다. 그러나 이 경우, 바이폴라 메모리 하단에 형성된 PN 다이오드의 특성과 바이폴라 메모리 상단에 형성된 PN 다이오드의 특성이 서로 대칭적이기 힘들 수 있다. 또한, 두 개의 PN 다이오드들 중 어느 하나에 순방향 전계가 걸릴 때 다른 하나에는 역방향 전계가 걸리게 되어, 순방향 전류밀도가 역방향 전류밀도에 의해 감소되므로 정상적인 메모리 동작이 어려울 수 있다.To solve this problem, Korean Laid-Open Patent Publication No. 2011-0074354 discloses a memory element in which a pair of PN diodes are formed at both ends of a bipolar memory element. However, in this case, the characteristics of the PN diode formed at the bottom of the bipolar memory and the characteristics of the PN diode formed at the top of the bipolar memory may be difficult to be symmetrical to each other. In addition, when a forward electric field is applied to one of the two PN diodes, a reverse electric field is applied to the other one, and the forward current density is reduced by the reverse current density, so that normal memory operation may be difficult.
본 발명이 해결하고자 하는 과제는 양방향 스위칭 특성을 가지면서도 소자 동작 특성이 대칭적인 2-단자 스위칭 소자 및 단위 셀 내에 하나의 2-단자 스위칭 소자를 포함하여 집적도가 향상된 저항성 메모리 소자 크로스-포인트 어레이의 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a two-terminal switching device having bidirectional switching characteristics and symmetrical operation characteristics and a two-terminal switching device in a unit cell, thereby improving the integration density of the resistive memory device cross- And a manufacturing method thereof.
상기 과제를 이루기 위하여 본 발명의 일 측면은 2-단자 스위칭 소자의 제조방법을 제공한다. 먼저, 제1 전극 상에 제1 도전형 하부 금속 산화물 반도체층을 형성한다. 상기 제1 도전형 하부 금속 산화물 반도체층 상에 제2 도전형 금속 산화물 반도체층을 형성한다. 상기 제2 도전형 금속 산화물 반도체층 상에 제1 도전형 상부 금속 산화물 반도체층을 형성한다. 상기 제1 도전형 상부 금속 산화물 반도체층 상에 제2 전극을 형성한다.According to an aspect of the present invention, there is provided a method of manufacturing a two-terminal switching device. First, a first conductive type lower metal oxide semiconductor layer is formed on the first electrode. And a second conductive metal oxide semiconductor layer is formed on the first conductive type lower metal oxide semiconductor layer. The first conductive type upper metal oxide semiconductor layer is formed on the second conductive type metal oxide semiconductor layer. A second electrode is formed on the first conductive type upper metal oxide semiconductor layer.
상기 제2 전극이 형성된 결과물을 어닐링할 수 있다. 상기 어닐링은 열처리 또는 UV 처리를 포함할 수 있다.The resultant with the second electrode may be annealed. The annealing may include heat treatment or UV treatment.
상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들일 수 있다.The first conductive metal oxide semiconductor layers may be the same material layers.
상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형일 수 있다. 상기 P형 금속 산화물 반도체층들은 3eV 이하의 밴드갭을 가질 수 있다. 상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 클 수 있다. 상기 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)일 수 있다. 상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막일 수 있다.Either the first conductive type or the second conductive type may be a P type and the other may be an N type. The P-type metal oxide semiconductor layers may have a band gap of 3 eV or less. The P-type metal oxide semiconductor layer may be 30% to 50% larger than the case where the atomic ratio of oxygen satisfies the stoichiometric ratio. The P-type metal oxide semiconductor layer may be CuO x (1.1 < x ? 1.5) or CoO x (1.1 < x ? 1.5). The n-type metal oxide semiconductor layer may include at least one of ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, SrTiO3, Cr-doped SrTiO3, Cr-doped SrZrO3, and the like.
상기 과제를 이루기 위하여 본 발명의 다른 측면은 저항성 메모리 소자 크로스-포인트 어레이의 제조방법을 제공한다. 먼저, 제1 단부 전극 상에 제1 도전형 하부 금속 산화물 반도체층, 제2 도전형 금속 산화물 반도체층, 및 제1 도전형 상부 금속 산화물 반도체층을 포함하는 스위칭층을 형성한다. 상기 스위칭층 상에 제2 단부 전극을 형성한다. 상기 스위칭층을 형성하기 전 상기 제1 단부 전극 상에, 또는 상기 제2 단부 전극을 형성하기 전 상기 스위칭층 상에 가변 저항층을 형성한다.According to another aspect of the present invention, there is provided a method of manufacturing a resistive memory device cross-point array. First, a switching layer including a first conductive type lower metal oxide semiconductor layer, a second conductive type metal oxide semiconductor layer, and a first conductive type upper metal oxide semiconductor layer is formed on a first end electrode. And a second end electrode is formed on the switching layer. A variable resistance layer is formed on the first end electrode before forming the switching layer or on the switching layer before forming the second end electrode.
상기 스위칭층이 형성된 결과물을 어닐링할 수 있다. 상기 어닐링은 열처리 또는 UV 처리를 포함할 수 있다.The resultant having the switching layer formed thereon can be annealed. The annealing may include heat treatment or UV treatment.
상기 가변 저항체층은 양극성 가변 저항체층, 일 예로서, 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체 또는 저항 변화 메모리층일 수 있다. The variable resistance body layer may be a bipolar variable resistance body layer, for example, a magnetic tunnel junction (MTJ) structure or a resistance change memory layer.
상기 스위칭층과 상기 가변 저항체층 사이에 중간 전극을 형성할 수 있다. 상기 스위칭층에 인접한 제1 또는 제2 단부 전극과 상기 중간 전극은 서로 같은 물질층일 수 있다.An intermediate electrode may be formed between the switching layer and the variable resistance layer. The first or second end electrode adjacent to the switching layer and the intermediate electrode may be the same material layer.
본 발명에 따르면, 2-단자 스위칭 소자는 한 쌍의 제1 도전형 금속 산화물 반도체층들과 상기 제1 도전형 금속 산화물 반도체층들 사이에 배치된 제2 도전형 금속 산화물 반도체층을 구비함으로써, 서로 대칭적인 양방향 스위칭 특성을 나타낼 수 있다. 또한, 이러한 2-단자 스위칭 소자를 사용하여 저항성 메모리 소자 크로스-포인트 어레이의 집적도를 향상시킬 수 있다.According to the present invention, the two-terminal switching device includes a pair of first conductive metal oxide semiconductor layers and a second conductive metal oxide semiconductor layer disposed between the first conductive metal oxide semiconductor layers, Directional switching characteristics symmetrical to each other. In addition, the integration of the resistive memory element cross-point array can be improved by using such a two-terminal switching element.
도 1은 본 발명의 일 실시예에 따른 2-단자 스위칭 소자를 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 단위 셀을 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 단위 셀을 나타낸 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 쓰기 방법을 설명하기 위한 개략도들이다.
도 5는 제조예 1의 제조 중 얻어진 CoOx막에 대한 RBS (Rutherford Backscattering Spectroscopy) 피크를 나타낸 그래프이다.
도 6a 및 도 6b는 제조예들 1 내지 4를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프들이다.
도 7은 제조예 1과 제조예 5를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프이다.
도 8은 제조예 6을 통해 제조된 가변 저항 소자의 전류-전압 특성을 나타낸 그래프이다.
도 9a 및 도 9b는 직렬 연결된 P-N-P 스위칭 소자와 가변 저항 소자를 포함하는 소자의 전류-전압 특성을 타나낸 그래프들이다.1 is a cross-sectional view illustrating a two-terminal switching device according to an embodiment of the present invention.
2 is a cross-sectional view of a unit cell of a resistive memory device cross-point array according to an embodiment of the present invention.
3 is a cross-sectional view of a unit cell of a resistive memory device cross-point array according to another embodiment of the present invention.
4A and 4B are schematic diagrams illustrating a method of writing a resistive memory device cross-point array according to an embodiment of the present invention.
5 is a graph showing RBS (Rutherford Backscattering Spectroscopy) peaks of the CoO x film obtained in the production of Production Example 1. FIG.
6A and 6B are graphs showing current-voltage characteristics of PNP switching devices manufactured through Production Examples 1 to 4. FIG.
7 is a graph showing current-voltage characteristics of PNP switching devices manufactured through Production Example 1 and Production Example 5. FIG.
8 is a graph showing the current-voltage characteristics of the variable resistive element manufactured through Production Example 6. FIG.
9A and 9B are graphs showing current-voltage characteristics of a device including a series-connected PNP switching device and a variable resistance device.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms.
본 명세서에서 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한, 본 명세서에서 위쪽, 상(부), 상면 등의 방향적인 표현은 아래쪽, 하(부), 하면 또는 옆쪽, 측(부), 측면 등의 의미로도 이해될 수 있다. 즉, 공간적인 방향의 표현은 상대적인 방향으로 이해되어야 하며, 절대적인 방향을 의미하는 것처럼 한정적으로 이해되어서는 안 된다. 이와 더불어서, 본 명세서에서 "제1" 또는 "제2"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.When a layer is referred to herein as being "on" another layer or substrate, it may be formed directly on another layer or substrate, or a third layer may be interposed therebetween. In the present specification, directional expressions of the upper side, the upper side, the upper side, and the like can be understood to mean lower, lower (lower), lower or sideways, sides (sides), sides and the like. That is, the expression of the spatial direction should be understood in a relative direction, and it should not be construed as definitively as an absolute direction. In addition, in this specification, "first" or "second" should not be construed as limiting the elements, but merely as terms for distinguishing the elements.
또한, 본 명세서에서 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
Further, in the drawings, the thicknesses of layers and regions are exaggerated for clarity. Like reference numerals designate like elements throughout the specification.
도 1은 본 발명의 일 실시예에 따른 2-단자 스위칭 소자의 제조방법을 설명하기 위한 단면도이다.1 is a cross-sectional view illustrating a method of manufacturing a two-terminal switching device according to an embodiment of the present invention.
도 1을 참조하면, 제1 전극(100), 제1 도전형을 갖는 하부 금속 산화물 반도체층(210), 제2 도전형 금속 산화물 반도체층(220), 제1 도전형을 갖는 상부 금속 산화물 반도체층(230), 및 제2 전극(300)을 차례로 형성하여, 2-단자 스위칭 소자를 형성한다.1, a
제1 도전형과 제2 도전형은 서로 반대 도전형으로서, 하나는 P형 나머지 하나는 N형일 수 있다. 따라서, 2-단자 스위칭 소자는 P-N-P 또는 N-P-N의 구조를 가질 수 있다.The first conductive type and the second conductive type may be of opposite conductivity types, one of P type and the other of N type. Therefore, the two-terminal switching element may have a structure of P-N-P or N-P-N.
제1 전극(100)과 제2 전극(300) 사이에 정해진 절대값 이상의 전압이 인가될 때 제2 도전형 금속 산화물 반도체층(220)의 전체에 공핍층이 형성될 수 있다. 이 경우, 제2 도전형 금속 산화물 반도체층(220)이 제1 도전형 금속 산화물 반도체층들(210, 230)과 접하는 양측 면들 중 역 바이어스가 인가되는 부분에도 전류가 도통될 수 있다. 그 결과, 2-단자 스위칭 소자는 턴-온 될 수 있으며, 양의 값을 갖는 문턱전압과 음의 값을 갖는 문턱 전압을 모두 가질 수 있어 양방향 스위칭을 구현할 수 있다.A depletion layer may be formed on the entirety of the second conductive type metal
한편, 제2 도전형 금속 산화물 반도체층(220)은 각 제1 도전형 금속 산화물 반도체층(210, 230)의 두께에 비해 얇은 두께를 갖도록 형성할 수 있다. 이 경우, 상기 문턱 전압의 절대값을 낮출 수 있다. 각 제1 도전형 금속 산화물 반도체층(210, 230)은 10 nm에서 100 nm의 두께를 가질 수 있으며, 바람직하게는 30 nm 이하의 두께를 가질 수 있다. 또한 제2 도전형 금속 산화물 반도체층(220)은 1 nm에서 20 nm의 두께를 가질 수 있으며, 바람직하게는 5 nm 이하의 두께를 가질 수 있다.Meanwhile, the second conductive metal
제1 도전형을 갖는 상하부 금속 산화물 반도체층들(210, 230)은 서로 동일한 물질층일 수 있고 또한 실질적으로 동일한 두께를 가질 수 있다. 이 경우, 2-단자 스위칭 소자의 대칭성이 향상될 수 있다. 그러나, 이에 한정되는 것은 아니고 제1 도전형을 갖는 하부 금속 산화물 반도체층(210)과 제1 도전형을 갖는 상부 금속 산화물 반도체층(230)은 서로 도전형이 같다면 서로 다른 물질일 수도 있다. 또한 제1 도전형을 갖는 하부 금속 산화물 반도체층(210)과 제1 도전형을 갖는 상부 금속 산화물 반도체층(230)은 서로 다른 두께를 가질 수도 있다.The upper and lower metal oxide semiconductor layers 210 and 230 having the first conductivity type may be the same material layer and may have substantially the same thickness. In this case, the symmetry of the two-terminal switching element can be improved. However, the present invention is not limited thereto, and the lower metal
제1 도전형 금속 산화물 반도체층들(210, 230)이 P형 금속 산화물 반도체층들인 경우, 제2 도전형 금속 산화물 반도체층(220)은 N형 금속 산화물 반도체층일 수 있다. 반대로, 제1 도전형 금속 산화물 반도체층들(210, 230)이 N형 금속 산화물 반도체층들인 경우, 제2 도전형 금속 산화물 반도체층(220)은 P형 금속 산화물 반도체층일 수 있다. 이 때, P형 금속 산화물 반도체층은 일 예로서, NiOx(1.1<x≤1.5), FeOx(1.1<x≤1.5), CoOx(1.1<x≤1.5), PdOx(1.1<x≤1.5), CuAlOx(1.8≤x<3), CuGaOx(1.8≤x<3), SrCu2Ox(1≤x<1.8), RhOx(1.1<x≤1.5), CrOx(1.1<x≤1.5), CuOx(1.1<x≤1.5), CuxO(1.5<x≤2), SnOx(1.1<x≤1.5), AgxO(1.5<x≤2), LaMnOx(2.5<x≤3), YBaCu2Ox(3.5<x≤4), PCMO(PrCaMnO3), LCMO(LaCaMnO3), LSMO(LaSrMnO3), 및 PZTO(PbZrTiO3)로 이루어진 군에서 선택되는 하나의 금속 산화물막일 수 있다. 한편, N형 금속 산화물 반도체층들은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막일 수 있다.When the first conductive metal oxide semiconductor layers 210 and 230 are P-type metal oxide semiconductor layers, the second conductive metal
일반적으로 P형 금속 산화물 반도체는 전류 밀도가 극히 낮아 실제 소자에 적용하기가 매우 어려웠다. 이를 해결하기 위해, P형 금속 산화물 반도체층은 3eV 이하, 일 예로서 2eV 이하의 밴드갭을 갖도록 형성할 수 있다. 이 경우, P형 금속 산화물 반도체층의 전류 밀도를 크게 향상시킬 수 있다. 또한, P형 금속 산화물 반도체층은 1eV 이상의 밴드갭을 가질 수 있다. 이를 만족하는 P형 금속 산화물 반도체층은 일 예로서, CuOx(1.1<x≤1.5, 밴드갭은 1.2 내지 1.4eV) 또는 CoOx(1.1<x≤1.5, 밴드갭은 1.4 내지 1.6eV)일 수 있다. 또한, P형 금속 산화물 반도체층은 금속에 대한 산소의 원자비가 화학양론비를 만족하는 경우에 비해 10% 내지 50%, 구체적으로 30% 내지 50% 클 수 있다. 이를 만족하는 P형 금속 산화물 반도체층은 또한 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)일 수 있다.In general, P-type metal oxide semiconductors have extremely low current density and thus are difficult to apply to practical devices. To solve this problem, the P-type metal oxide semiconductor layer can be formed to have a bandgap of 3 eV or less, for example, 2 eV or less. In this case, the current density of the P-type metal oxide semiconductor layer can be greatly improved. The P-type metal oxide semiconductor layer may have a bandgap of 1 eV or more. The P-type metal oxide semiconductor layer satisfying this requirement is, for example, CuO x (1.1 < x ? 1.5, band gap 1.2 to 1.4 eV) or CoO x (1.1 < x ? 1.5, band gap 1.4 to 1.6 eV) . In addition, the P-type metal oxide semiconductor layer may be 10% to 50%, specifically 30% to 50% larger than the case where the atomic ratio of oxygen to metal satisfies the stoichiometric ratio. The P-type metal oxide semiconductor layer satisfying this condition may also be CuO x (1.1 < x ? 1.5) or CoO x (1.1 < x ? 1.5).
제1 전극(100)과 제2 전극(300)은 이에 각각 접하는 제1 도전형 금속 산화물 반도체층들(210, 230)과 오믹 접촉을 이룰 수 있는 물질로 형성될 수 있다. 일 예로서, 제1 전극(100)과 제2 전극(300)은 Al, W, Pt, Ti, TiN, TaN, WN, 또는 Cu 일 수 있다.The
제1 전극(100), 제1 도전형을 갖는 하부 금속 산화물 반도체층(210), 제2 도전형 금속 산화물 반도체층(220), 제1 도전형을 갖는 상부 금속 산화물 반도체층(230), 및 제2 전극(300)은 적절한 타겟을 사용한 스퍼터링법을 사용하여 형성할 수 있다. 특히, 금속 산화물 반도체층들(210, 220, 230) 중 P형 금속 산화물 반도체층을 형성함에 있어서, 비활성 기체와 산소의 혼합 분위기에서 스퍼터링을 수행할 수 있다. 그 결과, P형 금속 산화물 반도체층 내에 금속 공공을 형성할 수 있어 P형 금속 산화물 반도체층의 전류 밀도를 향상시킬 수 있다. 그러나, 이에 한정되는 것은 아니며 펄스레이저 증착법 (PLD, Pulsed Laser Deposition), 증발법(Thermal Evaporation), 전자빔 증발법(Electron-beam Evaporation) 등과 같은 물리기상증착법(PVD, Physical Vapor Deposition), 분자선 에피탁시 증착법(MBE, Molecular Beam Epitaxy), 또는 화학기상증착법(CVD, Chemical Vapor Deposition)을 사용하여 형성할 수도 있다.The
제2 전극(300)을 형성한 후, 열처리, UV 처리, 또는 이들을 복수로 적용한 복합처리 등의 어닐링를 수행할 수 있다. 이 경우, 2-단자 선택 소자의 온 전류 밀도와 온/오프비가 향상되고 문턱전압(턴-온 전압)을 낮출 수 있다. 열처리는 RTA(Rapid Thermal Annealing) 또는 퍼니스를 사용한 열처리일 수 있다. 상기 UV 처리는 UV 램프를 사용한 어닐링일 수 있고, UV-C (파장이 100~280nm 영역의 UV)를 사용하여 수행할 수 있다.
After the
도 2는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 제조방법을 설명하기 위한 단면도로서, 단위 셀에 한정하여 도시한다.FIG. 2 is a cross-sectional view illustrating a method of manufacturing a resistive memory device cross-point array according to an embodiment of the present invention, and is limited to a unit cell.
도 2를 참조하면, 제1 단부 전극(150)을 형성한다. 제1 단부 전극(150)은 일방향으로 연장되도록 형성될 수 있다. 제1 단부 전극(150) 상에 스위칭층(200)을 형성할 수 있다. 스위칭층(200) 상에 가변 저항체층(500)을 형성할 수 있다. 가변 저항체층(500) 상에 제1 단부 전극(150)을 가로지르는 제2 단부 전극(350)을 형성할 수 있다. 그러나, 이에 한정되지 않고, 가변 저항체층(500)은 스위칭층(200)을 형성하기 전, 제1 단부 전극(150) 상에 형성할 수도 있다. 이로써, 상기 단부 전극들(150, 350)의 교차지점에 스위칭층(200)과 가변 저항체층(500)의 적층구조가 배치될 수 있다. Referring to FIG. 2, a
상기 스위칭층(200)과 상기 가변 저항체층(500) 사이에 중간 전극(400)을 형성할 수 있다. 이 경우, 상기 제1 단부 전극(150), 상기 스위칭층(200), 및 상기 중간 전극(400)은 2 단자 스위칭 소자(SD)를 구성할 수 있으며, 또한 상기 중간 전극(400), 상기 가변 저항체층(500), 및 상기 제2 단부 전극(350)은 가변 저항 소자(RM)를 구성할 수 있다. 나아가, 상기 제1 단부 전극(150)은 워드라인으로서의 역할을 하거나 상기 제1 단부 전극(150)에 추가의 워드라인이 접속될 수 있다. 또한, 상기 제2 단부 전극(350)은 비트라인으로서의 역할을 하거나 상기 제2 단부 전극(350)에 추가의 비트라인이 접속될 수 있다. The
적어도 스위칭층(200)을 형성한 후, 일 예로서 스위칭층(200)을 형성하고 중간전극(400)을 형성하기 전 또는 스위칭층(200)과 그 상부에 중간전극(400)을 형성하고 가변 저항체층(500)을 형성하기 전, 어닐링을 수행할 수 있다. 어닐링은 열처리, UV 처리, 또는 이들을 복수로 적용한 복합처리일 수 있다. 이 경우, 2-단자 선택 소자(SD)의 온 전류 밀도와 온/오프비가 향상되고 문턱전압을 낮출 수 있다. 열처리는 RTA(Rapid Thermal Annealing) 또는 퍼니스를 사용한 열처리일 수 있다. 상기 UV 처리는 UV 램프를 사용한 어닐링일 수 있고, UV-C (파장이 100~280nm 영역의 UV)를 사용하여 수행할 수 있다.After forming the
상기 단부 전극들(150, 350)과 상기 중간 전극(400)의 각각은 Al, W, Pt, Ti, TiN, TaN, WN, 또는 Cu층일 수 있다. 다만, 스위칭층(200)의 양측에 구비된 단부 전극과 중간 전극은 서로 동일한 물질층으로 이루어질 수 있다. 이 경우, 스위칭 소자(SD)의 대칭성이 향상될 수 있다. 그러나, 이에 한정되는 것은 아니다.Each of the
상기 스위칭층(200)는 한 쌍의 제1 도전형 금속 산화물 반도체층들(210, 230)과 상기 제1 도전형 금속 산화물 반도체층들(210, 230) 사이에 배치된 제2 도전형 금속 산화물 반도체층(220)을 포함한다. 다시 말해서, 제1 도전형 하부 금속 산화물 반도체층(210), 제2 도전형 금속 산화물 반도체층(220), 및 제1 도전형 상부 금속 산화물 반도체층(230)을 차례로 적층하여 스위칭층(200)을 형성할 수 있다. 제1 도전형 상하부 금속 산화물 반도체층들(210, 230) 중 하나는 단부 전극들(150, 350) 중 하나에 전기적으로 접속한다. 일 예로서, 하부 금속 산화물 반도체층(210)은 제1 단부 전극(150)에 접속한다. 상기 중간 전극(400)이 배치된 경우, 상부 금속 산화물 반도체층(230)은 중간 전극(400)에 접속할 수 잇다. 제1 도전형 금속 산화물 반도체층들(210, 230)과 제2 도전형 금속 산화물 반도체층(220)에 대한 구체적인 설명은 도 1을 참조하여 설명한 실시예를 참고하기로 한다.The
가변 저항체층(500)은 상기 상부 금속 산화물 반도체층(230) 또는 하부 금속 산화물 반도체층(210)에 전기적으로 접속할 수 있다. 중간 전극(400)이 배치된 경우, 가변 저항체층(500)는 중간 전극(400)에 접속할 수 있다. 가변 저항체층(500)은 양극성 가변 저항체층일 수 있다. 가변 저항체층(500)을 포함하는 가변 저항 소자(RM)은 자기저항 메모리 소자(Magnetoresistive Random Access Memory; MRAM), 구체적으로 스핀전달토크형 자기저항메모리 소자(Spin Transfer Torque MRAM)일 수 있다. 이 때, 가변 저항체층(500)는 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체를 구비하되, 상기 MTJ 구조체는 차례로 적층된 고정층(ferromagnetic pinned layer, 510), 터널장벽층(tunnel barrier layer, 520), 자유층(ferromagnetic free layer, 530)을 구비할 수 있다. 상기 MTJ 구조체는 상기 고정층(510) 하부에 피닝층(pinning layer, 미도시)을 더 포함할 수 있다. 상기 고정층(510)은 자화 반전이 발생하지 않는 층으로 CoFeB 또는 FePt층일 수 있다. 상기 터널장벽층(520)은 알루미늄 산화막 또는 마그네슘 산화막일 수 있다. 상기 자유층(530)은 임계 전류 밀도 이상에서 자화 반전이 발생하는 층으로 CoFeB 또는 FePt층일 수 있다. 상기 자유층(530)은 양의 임계 전류 밀도 이상에서 상기 고정층과 반대방향의 자화 방향을 가질 수 있고, 음의 임계 전류 밀도 이하에서 상기 고정층과 반대방향의 자화 방향을 가질 수 있다. 따라서, 스핀전달토크형 자기저항메모리 소자는 양극성 소자로서 동작할 수 있다.
The
도 3은 본 발명의 다른 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 제조방법을 설명하기 위한 단면도로서, 단위 셀에 한정된다. 본 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이는 후술하는 것을 제외하고는 도 2를 참조하여 설명한 크로스-포인트 어레이와 유사하다.FIG. 3 is a cross-sectional view illustrating a method of manufacturing a resistive memory device cross-point array according to another embodiment of the present invention, and is limited to a unit cell. The resistive memory device cross-point array according to the present embodiment is similar to the cross-point array described with reference to Fig. 2, except as described below.
도 3을 참조하면, 가변 저항체층(600)을 포함하는 가변 저항 소자(RM)은 저항변화 메모리 소자(RRAM)일 수 있다. 이 경우, 가변 저항체층(600)은 양극성 가변 저항체층 구체적으로, 양극성 특성을 갖는 저항 변화 메모리층일 수 있다. 일 예로서, 가변 저항체층(600)은 금속산화물막(transition metal oxide layer), 칼코게나이드(chalcogenide)막, 페로브스카이트(perovskite)막, 또는 금속도핑된 고체전해질막일 수 있다. 금속산화물막은 SiO2, Al2O3, 또는 전이금속 산화물막일 수 있다. 전이금속 산화물막은 HfO2-x, MnO2-x, ZrO2-x, Y2O3-x, TiO2-x, NiO1-y, Nb2O5-x, Ta2O5-x, CuO1-y, Fe2O3-x (일 예로서, 0≤x≤1.5, 0≤y≤0.5) 또는 란타노이드 산화물막(lanthanoids oxide layer)일 수 있다. 란타노이드는 La(Lanthanum), Ce(Cerium), Pr(Praseodymium), Nd(Neodymium), Sm(Samarium), Gd(Gadolinium), 또는 Dy(Dysprosium)일 수 있다. 칼코게나이드막은 GeSbTe막, GeTeO(예를 들어, Ge2Te2O5)일 수 있고, 페로브스카이트막은 SrTiO3, Cr 또는 Nb 도핑된 SrZrO3막, PCMO(Pr1-XCaXMnO3, 0<X<1)막, 또는 LCMO(La1-XCaXMnO3, 0<X<1, 일 예로서 X는 0.3)막일 수 있다. 또한, 금속 도핑된 고체전해질막은 GeSe 내에 Ag가 도핑된 막 즉, AgGeSe막일 수 있다.Referring to FIG. 3, the variable resistance element RM including the
일 구체예에서, 가변 저항 소자(RM)에 셋 전압이 인가될 때 상기 저항 변화 메모리층(600) 내의 산소 이온은 제2 단부 전극(350)으로 이동하여 제2 단부 전극(350) 내에 저장될 수 있다. 이 때, 상기 저항 변화 메모리층(600)는 산소 공공이 풍부해져 저저항으로 변화될 수 있다. 또한, 가변 저항 소자(RM)에 리셋 전압이 인가될 때 제2 단부 전극(350)으로 이동하였던 산소 이온은 다시 저항 변화 메모리층(600)으로 돌아올 수 있고 이 경우 저항 변화 메모리층(600)는 산소 공공이 줄어들어 고저항으로 변화될 수 있다. 이를 위해, 제2 단부 전극(350)은 산소 저장 후에도 저항변화가 거의 없는 TiN 또는 WN일 수 있다. 이 때, 제1 단부 전극(150)과 중간 전극(400)의 각각은 Al, W, Pt, Ti, TaN, WN, 또는 Cu층일 수 있다.
In one embodiment, when a set voltage is applied to the variable resistive element RM, the oxygen ions in the resistance-
도 4a는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 순방향 쓰기 방법을 설명하기 위한 개략도이다.4A is a schematic diagram illustrating a forward writing method of a resistive memory device cross-point array according to an embodiment of the present invention.
도 4a를 참조하면, 다수 개의 제1 데이터 라인들 즉, 워드라인들(Wn, Wn+1, Wn+2, Wn+3)과 이에 교차하는 다수 개의 제2 데이터 라인들 즉, 비트라인들(Bm, Bm+1, Bm+2, Bm+3)이 배치된다. 각 워드라인과 각 비트라인의 교차점에 서로 직렬 연결된 2-단자 스위칭 소자(SD)와 가변 저항 소자(RM)가 배치된다. 상기 2-단자 스위칭 소자(SD)가 상기 워드라인에 접속하고 상기 가변 저항 소자(RM)가 상기 비트라인에 접속하는 것으로 도시하였으나, 이에 한정되지 않고 상기 2-단자 스위칭 소자(SD)와 상기 가변 저항 소자(RM)의 위치는 서로 바뀔 수도 있다.4A, a plurality of first data lines, that is, word lines Wn, Wn + 1, Wn + 2 and Wn + 3 and a plurality of second data lines, Bm, Bm + 1, Bm + 2, Bm + 3) are arranged. A two-terminal switching element SD and a variable resistive element RM, which are connected in series to each other, are arranged at the intersections of the word lines and the bit lines. Terminal switching element SD is connected to the word line and the variable resistance element RM is connected to the bit line. However, the present invention is not limited to this, and the two-terminal switching element SD and the variable The positions of the resistance elements RM may be mutually changed.
비트라인들 중 선택된 비트라인(Bm+1)에 1/2Vwrite를 선택되지 않은 비트라인들(Bm, Bm+2, Bm+3)에 그라운드 전압을 인가하고, 워드라인들(Wn, Wn+1, Wn+2, Wn+3) 중 선택된 워드라인(Wn+1)에 -1/2Vwrite를 선택되지 않은 워드라인들(Wm, Wm+2, Wm+3)에 그라운드 전압을 인가한다. 선택된 비트라인(Bm+1)과 선택된 워드라인(Wn+1)의 교차지점에 위치하는 선택된 단위 셀(A)에는 Vwrite가 인가되고, 선택되지 않은 나머지 단위 셀들에는 OV, 1/2 Vwrite, 또는 -1/2 Vwrite가 인가될 수 있다.1 / 2Vwrite is applied to the selected bit
Vwrite는 2-단자 스위칭 소자(SD)의 문턱 전압 이상 그리고 가변 저항 소자(RM)의 셋 전압 이상의 값을 가질 수 있으며, 1/2 Vwrite는 저항성 메모리 소자(RM)의 셋 전압 미만의 값을 가질 수 있다. 따라서, 선택된 단위 셀에서 저항성 메모리 소자(RM)만 선택적으로 저저항 상태(LRS)로 변화될 수 있다. 한편, 선택되지 않은 단위 셀에서는 저항성 메모리 소자(RM)의 상태가 변하지 않고 종전 상태로 유지될 수 있다.
Vwrite may have a value equal to or higher than the threshold voltage of the 2-terminal switching device SD and the set voltage of the variable resistive element RM and 1/2 Vwrite may have a value less than the set voltage of the resistive memory element RM . Therefore, only the resistive memory element RM in the selected unit cell can be selectively changed to the low resistance state (LRS). On the other hand, in the non-selected unit cell, the state of the resistive memory element RM can be maintained as it is without changing.
도 4b는 본 발명의 일 실시예에 따른 저항성 메모리 소자 크로스-포인트 어레이의 역방향 쓰기 방법을 설명하기 위한 개략도이다. 본 실시예에 따른 쓰기 방법은 후술하는 것을 제외하고는 도 4a를 참조하여 설명한 순방향 쓰기 방법과 유사하다.4B is a schematic diagram for explaining a method of writing back the resistive memory device cross-point array according to an embodiment of the present invention. The writing method according to this embodiment is similar to the forward writing method described with reference to FIG. 4A, except as described below.
도 4b를 참조하면, 비트라인들 중 선택된 비트라인(Bm+1)에 -1/2Vwrite를 선택되지 않은 비트라인들(Bm, Bm+2, Bm+3)에 그라운드 전압을 인가하고, 워드라인들(Wn, Wn+1, Wn+2, Wn+3) 중 선택된 워드라인(Wn+1)에 1/2Vwrite를 선택되지 않은 워드라인들(Wm, Wm+2, Wm+3)에 그라운드 전압를 전압을 인가한다. 선택된 비트라인(Bm+1)과 선택된 워드라인(Wn+1)의 교차지점에 위치하는 선택된 단위 셀에는 -Vwrite가 인가되고, 선택되지 않은 나머지 단위 셀들에는 OV, 1/2 Vwrite, 또는 -1/2 Vwrite가 인가될 수 있다. Referring to FIG. 4B, -1/2 Vwrite is applied to the selected bit
-Vwrite는 2-단자 스위칭 소자(SD)의 역방향 문턱 전압 이하 그리고 저항성 메모리 소자(RM)의 리셋 전압 이하의 값을 가질 수 있다. 따라서, 선택된 단위 셀에서 저항성 메모리 소자(RM)만 선택적으로 고저항 상태(HRS)로 변화될 수 있다. 한편, 선택되지 않은 단위 셀에서는 저항성 메모리 소자(RM)의 상태가 변하지 않고 종전 상태로 유지될 수 있다.
-Vwrite may have a value equal to or less than the reverse threshold voltage of the two-terminal switching element SD and below the reset voltage of the resistive memory element RM. Therefore, only the resistive memory element RM in the selected unit cell can be selectively changed to the high resistance state (HRS). On the other hand, in the non-selected unit cell, the state of the resistive memory element RM can be maintained as it is without changing.
이하, 본 발명의 이해를 돕기 위해 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예들에 의해 한정되는 것은 아니다.Hereinafter, preferred examples will be given to facilitate understanding of the present invention. It should be understood, however, that the following examples are for the purpose of promoting understanding of the present invention and are not intended to limit the scope of the present invention.
<실험예들; examples><Experimental Examples> examples>
<제조예 1: P-N-P 스위칭 소자 제조, IGZO_5nm>Production Example 1: Preparation of P-N-P switching device, IGZO_5 nm>
200㎚의 SiO2층을 포함하는 Si 기판의 상기 SiO2층 상에 순수 아르곤 분위기에서 Ti를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30㎚의 Ti층을 형성한 후, 같은 분위기에서 Pt를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 100㎚의 Pt층을 형성하였다. 이 후, 상기 Pt층 상에 1.1sccm의 산소와 10sccm의 아르곤의 혼합 분위기에서 CoO를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 CoOx막인 P형 금속 산화물 반도체막을 형성하였다. 상기 CoOx막 상에 순수 아르곤 분위기에서 IGZO(InGaZnO)를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 5nm의 IGZO막인 N형 금속 산화물 반도체막을 형성하였다. 상기 IGZO막 상에 1.1sccm의 산소와 10sccm의 아르곤의 혼합 분위기에서 CoO를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 CoOx막인 P형 금속 산화물 반도체막을 형성하였다. 이 후, 상기 CoOx막 상에 순수 아르곤 분위기에서 Pt를 타겟으로 한 마그네트론 스퍼터링법을 사용하고 또한 금속 섀도우 마스크(shadow mask)를 사용하여 100㎚의 Pt 패턴을 형성하였다. 이 후, 10-6 Torr 이하의 고진공 상태에서 UV-C(파장이 100~280nm 영역의 UV) 영역의 자외선에 20분 이상 노출하는 UV 처리를 실시하였다.
A Ti layer of 30 nm was formed on the SiO 2 layer of the Si substrate including the SiO 2 layer of 200 nm by using the magnetron sputtering method in which Ti was targeted in a pure argon atmosphere, A 100 nm Pt layer was formed using one magnetron sputtering method. Thereafter, a P-type metal oxide semiconductor film was formed on the Pt layer by a magnetron sputtering method using CoO as a target in a mixed atmosphere of 1.1 sccm of oxygen and 10 sccm of argon. An N-type metal oxide semiconductor film, which is an IGZO film having a thickness of 5 nm, was formed on the CoOx film by magnetron sputtering using IGZO (InGaZnO) as a target in a pure argon atmosphere. A P-type metal oxide semiconductor film was formed on the IGZO film by a magnetron sputtering method using CoO as a target in a mixed atmosphere of 1.1 sccm of oxygen and 10 sccm of argon. Thereafter, on the CoOx film, a 100 nm Pt pattern was formed using a magnetron sputtering method using Pt as a target in a pure argon atmosphere and using a metal shadow mask. Thereafter, the substrate was subjected to UV treatment for 20 minutes or more exposure to ultraviolet rays in a UV-C (UV range of 100 to 280 nm) region under a high vacuum of 10 -6 Torr or less.
<제조예 2: P-N-P 스위칭 소자 제조, IGZO_10nm>PREPARATION EXAMPLE 2 Preparation of P-N-P Switching Element, IGZO_10 nm>
IGZO막을 10nm로 형성한 것을 제외하고는 스위칭 소자 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
A switching device was manufactured using the same method as in Switching Element Production Example 1, except that the IGZO film was formed to have a thickness of 10 nm.
<제조예 3: P-N-P 스위칭 소자 제조, IGZO_20nm>Production Example 3: Preparation of P-N-P switching device, IGZO_20 nm>
IGZO막을 20nm로 형성한 것을 제외하고는 스위칭 소자 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
A switching device was manufactured using the same method as in Switching Element Production Example 1 except that the IGZO film was formed to have a thickness of 20 nm.
<제조예 4: P-N-P 스위칭 소자 제조, IGZO_50nm>PREPARATION EXAMPLE 4: Preparation of P-N-P switching device, IGZO_50 nm>
IGZO막을 50nm로 형성한 것을 제외하고는 스위칭 소자 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
A switching device was fabricated using the same method as in Switching Element Production Example 1, except that the IGZO film was formed to have a thickness of 50 nm.
<제조예 5: P-N-P 스위칭 소자 제조, UV 처리 제외>PREPARATION EXAMPLE 5 Preparation of P-N-P Switching Element, Except UV Treatment
UV 처리을 수행하지 않은 것을 제외하고는 제조예 1과 동일한 방법을 사용하여 스위칭 소자를 제조하였다.
A switching device was manufactured using the same method as in Production Example 1, except that the UV treatment was not performed.
도 5는 제조예 1의 제조 중 얻어진 CoOx막에 대한 RBS (Rutherford Backscattering Spectroscopy) 피크를 나타낸 그래프이다.5 is a graph showing RBS (Rutherford Backscattering Spectroscopy) peaks of the CoO x film obtained in the production of Production Example 1. FIG.
도 5를 참조하여, CoOx막의 Co와 O의 원자비는 1:1.4인 즉, x는 1.4인것으로 분석되었다. 이는 화학양론비를 만족하는 경우(CoOx, x=1)에 비해 O의 원자비가 커진 것으로서, CoOx(x=1.4)막 내에 금속 공공의 함유량이 높은 것을 의미한다.
Referring to FIG. 5, the Co and O atomic ratios of the CoOx film were analyzed to be 1: 1.4, that is, x was 1.4. This means that the atomic ratio of O is larger than that in the case of satisfying the stoichiometric ratio (CoO x, x = 1), which means that the content of the metal vacancies in the CoO x (x = 1.4) film is high.
도 6a 및 도 6b는 제조예들 1 내지 4를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프들이다.6A and 6B are graphs showing the current-voltage characteristics of the P-N-P switching devices manufactured through Production Examples 1 to 4. FIG.
도 6a 및 도 6b를 참조하면, IGZO막의 두께가 낮을수록 턴-온 전압의 감소하며 또한 온 전류가 증가하는 것을 알 수 있다. 일 예로서, IGZO막이 5nm인 경우, P-N-P 스위칭 소자의 턴-온 전압은 약 2V 정도이고, 온 전류(@4V)는 10-2 정도로 매우 양호한 값을 나타내었다. 이러한 온 전류의 향상은 P형 금속 산화물 반도체막인 CoOx막의 전류밀도 향상에도 기인하는 것으로 파악된다. CoOx막의 전류밀도 향상은 x값의 증가에 따른 금속 공공 함량의 증가에서 비롯된 것으로 사료된다.
Referring to FIGS. 6A and 6B, it can be seen that the lower the thickness of the IGZO film is, the smaller the turn-on voltage is and the more the ON current is increased. As an example, when the IGZO film is 5 nm, the turn-on voltage of the PNP switching device is about 2 V and the on-current (@ 4 V) is about 10 -2 . It is understood that the improvement of the ON current is also caused by the improvement of the current density of the CoO x film as the P-type metal oxide semiconductor film. It is considered that the improvement of the current density of the CoO x film is caused by the increase of the metal vacancy content with the increase of x value.
도 7은 제조예 1과 제조예 5를 통해 제조된 P-N-P 스위칭 소자들의 전류-전압 특성을 나타낸 그래프이다.7 is a graph showing current-voltage characteristics of P-N-P switching devices manufactured through Production Example 1 and Production Example 5. FIG.
도 7을 참조하면, UV 처리를 수행한 경우(제조예 1) UV 처리를 수행하지 않은 경우(제조예 7)에 비해 턴-온 전압이 다소 감소하였으며 또한 온-전류가 향상된 것을 알 수 있다. 이로 부터 UV 처리는 금속 산화물 반도체층들 사이 및/또는 금속 산화물 반도체층과 금속층 사이의 계면 특성을 향상시키는 것으로 추정할 수 있다.
Referring to FIG. 7, it can be seen that the turn-on voltage was somewhat reduced and the on-current was improved compared with the case where the UV treatment was performed (Production Example 1), and the UV treatment was not performed (Production Example 7). From this, it can be assumed that the UV treatment improves the interface characteristics between the metal oxide semiconductor layers and / or between the metal oxide semiconductor layer and the metal layer.
<제조예 6: 가변 저항 소자 제조>≪ Production Example 6: Preparation of variable resistive element >
200㎚의 SiO2층을 포함하는 Si 기판의 상기 SiO2층 상에 순수 아르곤 분위기에서 Ti를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30㎚의 Ti층을 형성한 후, 같은 분위기에서 Pt를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 100㎚의 Pt층을 형성하였다. 이 후, 상기 Pt층 상에 10sccm의 산소와 6sccm의 아르곤의 혼합 분위기에서 TiO2를 타겟으로 한 마그네트론 스퍼터링법을 사용하여 30nm의 TiOx막(x=1.75)인 저항변화메모리층을 형성하였다. 상기 TiOx막 상에 1.5sccm의 질소와 8sccm의 아르곤의 혼합 분위기에서 Ti를 타겟으로 한 마그네트론 스퍼터링법을 사용하고 또한 금속 섀도우 마스크(shadow mask)를 사용하여 100nm의 TiN 패턴을 형성하였다.
A Ti layer of 30 nm was formed on the SiO 2 layer of the Si substrate including the SiO 2 layer of 200 nm by using the magnetron sputtering method in which Ti was targeted in a pure argon atmosphere, A 100 nm Pt layer was formed using one magnetron sputtering method. Thereafter, on the Pt layer, a resistance change memory layer of 30 nm TiO x film (x = 1.75) was formed by using magnetron sputtering method in which
도 8은 제조예 6을 통해 제조된 가변 저항 소자의 전류-전압 특성을 나타낸 그래프이다.8 is a graph showing the current-voltage characteristics of the variable resistive element manufactured through Production Example 6. FIG.
도 8을 참조하면, 제조예 6을 통해 제조된 가변 저항 소자는 약 2V의 셋 전압과 약 -2V의 리셋 전압을 나타내는 등 양극성을 나타냄을 알 수 있다.
Referring to FIG. 8, it can be seen that the variable resistive element manufactured according to Production Example 6 exhibits a bipolarity indicating a set voltage of about 2V and a reset voltage of about -2V.
도 9a 및 도 9b는 직렬 연결된 P-N-P 스위칭 소자와 가변 저항 소자를 포함하는 소자의 전류-전압 특성을 타나낸 그래프들이다. 구체적으로, 제조예 1을 통해 제조된 P-N-P 스위칭 소자의 상부 전극인 Pt와 제조예 6를 통해 제조된 가변 저항 소자의 하부 전극인 Pt를 와이어 본딩을 통해 연결하였다.FIGS. 9A and 9B are graphs showing current-voltage characteristics of a device including a series-connected P-N-P switching device and a variable resistance device. Specifically, the upper electrode Pt of the P-N-P switching device manufactured through Production Example 1 and the lower electrode Pt of the variable resistance device manufactured through Production Example 6 were connected by wire bonding.
도 9a 및 도 9b를 참조하면, 스위칭 소자의 순방향 문턱전압(Vth_1)은 약 1V이고, 역방향 문턱전압(Vth_2)은 약 -1V임을 알 수 있다. 또한, 가변 저항 소자의 셋 전압은 약 4V이며 리셋 전압은 약 -4V임을 알 수 있다. 이에 따라, 도 4a 및 도 4b를 참조하여 설명한 Vwrite는 셋 전압인 약 4V 정도이고, -Vwrite는 리셋 전압인 약 -4V 정도로 설정될 수 있다. 또한, 선택된 단위 셀의 데이터를 읽기 위해 선택된 단위 셀에 가해지는 전압(Vread)을 약 3V 정도로 설정할 때, 오프 전류에 대한 온 전류의 비는 약 4일 수 있다.
Referring to FIGS. 9A and 9B, it can be seen that the forward
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.
Claims (22)
상기 제1 도전형 하부 금속 산화물 반도체층 상에 제2 도전형 금속 산화물 반도체층을 형성하는 단계;
상기 제2 도전형 금속 산화물 반도체층 상에 제1 도전형 상부 금속 산화물 반도체층을 형성하는 단계; 및
상기 제1 도전형 상부 금속 산화물 반도체층 상에 제2 전극을 형성하는 단계를 포함하는 2-단자 스위칭 소자 제조방법.Forming a first conductive type lower metal oxide semiconductor layer on the first electrode;
Forming a second conductive type metal oxide semiconductor layer on the first conductive type lower metal oxide semiconductor layer;
Forming a first conductive type upper metal oxide semiconductor layer on the second conductive type metal oxide semiconductor layer; And
And forming a second electrode on the first conductive upper metal oxide semiconductor layer.
상기 제2 전극이 형성된 결과물을 어닐링 하는 단계를 더 포함하는 2-단자 스위칭 소자 제조방법.The method according to claim 1,
And annealing the resultant having the second electrode formed thereon.
상기 어닐링은 열처리 또는 UV 처리를 포함하는 2-단자 스위칭 소자 제조방법.3. The method of claim 2,
Wherein the annealing includes a heat treatment or a UV treatment.
상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들인 2-단자 스위칭 소자 제조방법.The method according to claim 1,
Wherein the first conductive metal oxide semiconductor layers are the same material layers.
상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형인 2-단자 스위칭 소자 제조방법.The method according to claim 1,
Wherein one of the first conductivity type and the second conductivity type is a P type and the other is an N type.
상기 P형 금속 산화물 반도체층은 3eV 이하의 밴드갭을 갖는 2-단자 스위칭 소자 제조방법.6. The method of claim 5,
Wherein the P-type metal oxide semiconductor layer has a bandgap of 3eV or less.
상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 큰 2-단자 스위칭 소자 제조방법.6. The method of claim 5,
Wherein the P-type metal oxide semiconductor layer is 30% to 50% larger than the case where the atomic ratio of oxygen satisfies the stoichiometric ratio.
상기 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)인 2-단자 스위칭 소자 제조방법.6. The method of claim 5,
Wherein the P-type metal oxide semiconductor layer is CuO x (1.1 < x ? 1.5) or CoO x (1.1 < x ? 1.5).
상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막인 2-단자 스위칭 소자 제조방법.6. The method of claim 5,
The N-type metal oxide semiconductor layer is ZnO, SnO 2, In 2 O 3, Ga 2 O 3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO 2, CeO 2, Al 2 O 3, Ta 2 O 5, LaO 2, NbO 2, a LiNbO 3, BaSrTiO 3, SrTiO 3 , ZrO 2, SrZrO 3, Nb doped SrTiO 3, Cr-doped SrTiO 3, and Cr, a metal oxide film selected from the group consisting of doped SrZrO 3 Method for manufacturing a two-terminal switching device.
상기 스위칭층 상에 제2 단부 전극을 형성하는 단계; 및
상기 스위칭층을 형성하기 전 상기 제1 단부 전극 상에, 또는 상기 제2 단부 전극을 형성하기 전 상기 스위칭층 상에 가변 저항층을 형성하는 단계를 포함하는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.Forming a switching layer including a first conductive type lower metal oxide semiconductor layer, a second conductive type metal oxide semiconductor layer, and a first conductive type upper metal oxide semiconductor layer on the first end electrode;
Forming a second end electrode on the switching layer; And
Forming a variable resistance layer on the first end electrode before forming the switching layer or on the switching layer before forming the second end electrode.
상기 스위칭층이 형성된 결과물을 어닐링하는 단계를 더 포함하는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.11. The method of claim 10,
Further comprising annealing the resultant with the switching layer formed thereon.
상기 어닐링은 열처리 또는 UV 처리를 포함하는 메모리 소자 크로스-포인트 어레이 제조방법.12. The method of claim 11,
Wherein the annealing comprises a heat treatment or a UV treatment.
상기 가변 저항체층은 양극성 가변 저항체층인 메모리 소자 크로스-포인트 어레이 제조방법.11. The method of claim 10,
Wherein the variable resistance body layer is a bipolar variable resistance body layer.
상기 양극성 가변 저항체층은 자기터널접합(Magnetic Tunnel Junction; MTJ) 구조체 또는 저항 변화 메모리층인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.14. The method of claim 13,
Wherein the bipolar variable resistance layer is a magnetic tunnel junction (MTJ) structure or a resistance change memory layer.
상기 스위칭층과 상기 가변 저항체층 사이에 중간 전극을 형성하는 단계를 더 포함하는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.11. The method of claim 10,
Further comprising forming an intermediate electrode between the switching layer and the variable resistive layer. ≪ Desc / Clms Page number 20 >
상기 스위칭층에 인접한 제1 또는 제2 단부 전극과 상기 중간 전극은 서로 같은 물질층인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.16. The method of claim 15,
Wherein the first or second end electrode adjacent to the switching layer and the intermediate electrode are the same material layer.
상기 제1 도전형 금속 산화물 반도체층들은 서로 같은 물질층들인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.11. The method of claim 10,
Wherein the first conductive metal oxide semiconductor layers are layers of the same material.
상기 제1 도전형과 제2 도전형 중 어느 하나는 P형이고 나머지 하나는 N형인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.11. The method of claim 10,
Wherein one of the first conductivity type and the second conductivity type is a P type and the other is an N type.
상기 P형 금속 산화물 반도체층은 3eV 이하의 밴드갭을 갖는 저항성 메모리 소자 크로스-포인트 어레이 제조방법.19. The method of claim 18,
Wherein the P-type metal oxide semiconductor layer has a band gap of 3eV or less.
상기 P형 금속 산화물 반도체층은 산소의 원자비가 화학양론비를 만족하는 경우에 비해 30% 내지 50% 큰 저항성 메모리 소자 크로스-포인트 어레이 제조방법.19. The method of claim 18,
Wherein the P-type metal oxide semiconductor layer is 30% to 50% larger than when the atomic ratio of oxygen satisfies the stoichiometric ratio.
상기 P형 금속 산화물 반도체층은 CuOx(1.1<x≤1.5) 또는 CoOx(1.1<x≤1.5)인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.19. The method of claim 18,
Wherein the P-type metal oxide semiconductor layer is CuO x (1.1 < x ? 1.5) or CoO x (1.1 < x ? 1.5).
상기 N형 금속 산화물 반도체층은 ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Nb 도핑된 SrTiO3, Cr 도핑된 SrTiO3, 및 Cr 도핑된 SrZrO3로 이루어진 군에서 선택되는 하나의 금속 산화물막인 저항성 메모리 소자 크로스-포인트 어레이 제조방법.19. The method of claim 18,
The n-type metal oxide semiconductor layer may include at least one of ZnO, SnO2, In2O3, Ga2O3, InSnO, GaInO, ZnInO, ZnSnO, InGaZnO, TiO2, CeO2, Al2O3, Ta2O5, LaO2, NbO2, LiNbO3, BaSrTiO3, SrTiO3, ZrO2, SrZrO3, Wherein the metal oxide film is one metal oxide film selected from the group consisting of SrTiO3, Cr-doped SrTiO3, and Cr-doped SrZrO3.
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