KR20140112927A - 디지털 듀티 사이클 보정 회로 - Google Patents

Abstract

디지털 듀티 사이클 보정 회로는 듀티 사이클 제어부, 모니터링부, 전압-주파수 변환부, 주파수 카운터부 및 디지털 상태 머신부를 포함한다. 듀티 사이클 제어부는 디지털 듀티 제어 코드를 기초로 제1 및 제2 입력 클럭 신호들의 듀티 사이클을 보정하여 제1 및 제2 출력 클럭 신호들을 발생한다. 모니터링부는 제1 및 제2 출력 클럭 신호들을 모니터링하여 제1 및 제2 DC 전압들을 발생한다. 전압-주파수 변환부는 제1 및 제2 DC 전압들 및 기준 전압에 대한 전압-주파수 변환을 수행하여 제1 및 제2 주파수 신호들 및 기준 주파수 신호를 발생한다. 주파수 카운터부는 제1 및 제2 주파수 신호들 및 기준 주파수 신호의 펄스들을 카운트하여 제1 및 제2 카운트 값들 및 기준 카운트 값을 발생한다. 디지털 상태 머신부는 제1 및 제2 카운트 값들 및 기준 카운트 값에 기초하여 디지털 듀티 제어 코드를 발생한다.

Description

디지털 듀티 사이클 보정 회로{DIGITAL DUTY CYCLE CORRECTION CIRCUIT}

본 발명은 신호 처리에 관한 것으로서, 더욱 상세하게는 디지털 듀티 사이클 보정 회로에 관한 것이다.

전자 기기의 소형화 및 고속화 추세에 따라, 전자 기기에 포함되는 반도체 장치들 또한 소형화, 고속화되고 있다. 일반적으로 반도체 장치들은 클럭 신호에 동기되어 서로 데이터를 송수신한다. 반도체 장치가 고속으로 동작함에 따라, 클럭 신호의 상승 에지 및 하강 에지에서 데이터를 각각 처리하는 듀얼 데이터 레이트(dual data rate; DDR) 방식이 사용되고 있다. 상기와 같은 DDR 방식에서, 클럭 신호의 논리 로우 레벨 구간의 길이와 논리 하이 레벨 구간의 길이의 비율을 나타내는 듀티 사이클은 반도체 장치의 성능을 결정하는 중요한 인자(factor)가 될 수 있다.

본 발명의 일 목적은 클럭 신호의 듀티 사이클을 정확하고 효율적으로 보정할 수 있는 디지털 듀티 사이클 보정 회로를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로는 듀티 사이클 제어부, 모니터링부, 전압-주파수 변환부, 주파수 카운터부 및 디지털 상태 머신부를 포함한다. 상기 듀티 사이클 제어부는 디지털 듀티 제어 코드를 기초로 차동 형태의 제1 및 제2 입력 클럭 신호들의 듀티 사이클을 보정하여 차동 형태의 제1 및 제2 출력 클럭 신호들을 발생한다. 상기 모니터링부는 상기 제1 및 제2 출력 클럭 신호들을 모니터링하여 제1 및 제2 DC(Direct Current) 전압들을 발생한다. 상기 전압-주파수 변환부는 상기 제1 및 제2 DC 전압들 및 기준 전압에 대한 전압-주파수 변환을 수행하여 제1 및 제2 주파수 신호들 및 기준 주파수 신호를 발생한다. 상기 주파수 카운터부는 상기 제1 및 제2 주파수 신호들 및 상기 기준 주파수 신호의 펄스들을 카운트하여 제1 및 제2 카운트 값들 및 기준 카운트 값을 발생한다. 상기 디지털 상태 머신부는 상기 제1 및 제2 카운트 값들 및 상기 기준 카운트 값에 기초하여 상기 디지털 듀티 제어 코드를 발생한다.

일 실시예에서, 상기 디지털 듀티 제어 코드는 업 코드 및 다운 코드를 포함할 수 있다. 상기 듀티 사이클 제어부는 증폭부, 제1 듀티 사이클 보정 버퍼부 및 제2 듀티 사이클 보정 버퍼부를 포함할 수 있다. 상기 증폭부는 상기 제1 및 제2 입력 클럭 신호들을 증폭할 수 있다. 상기 제1 듀티 사이클 보정 버퍼부는 상기 업 코드 및 상기 다운 코드를 기초로 상기 증폭된 제1 입력 클럭 신호의 듀티 사이클을 보정하여 상기 제1 출력 클럭 신호를 발생할 수 있다. 상기 제2 듀티 사이클 보정 버퍼부는 상기 업 코드 및 상기 다운 코드를 기초로 상기 증폭된 제2 입력 클럭 신호의 듀티 사이클을 보정하여 상기 제2 출력 클럭 신호를 발생할 수 있다.

상기 제1 듀티 사이클 보정 버퍼부는 복수의 보정 버퍼들 및 인버터를 포함할 수 있다. 상기 복수의 보정 버퍼들은 상기 증폭된 제1 입력 클럭 신호가 인가되는 제1 노드 및 제2 노드와 각각 연결될 수 있다. 상기 인버터는 상기 제2 노드의 전압을 반전하여 상기 제1 출력 클럭 신호를 발생할 수 있다.

상기 복수의 보정 버퍼들 각각은 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함할 수 있다. 상기 제1 PMOS 트랜지스터는 전원 전압이 인가되는 제1 단자, 게이트 단자 및 제2 단자를 구비할 수 있다. 상기 제2 PMOS 트랜지스터는 상기 제1 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 상기 제1 노드와 연결되는 게이트 단자 및 상기 제2 노드와 연결되는 제2 단자를 구비할 수 있다. 상기 제1 NMOS 트랜지스터는 상기 제2 노드와 연결되는 제1 단자, 상기 제1 노드와 연결되는 게이트 단자 및 제2 단자를 구비할 수 있다. 상기 제2 NMOS 트랜지스터는 상기 제1 NMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 접지 전압이 인가되는 제2 단자 및 게이트 단자를 구비할 수 있다.

상기 복수의 보정 버퍼들 중 제1 보정 버퍼는, 상기 제1 PMOS 트랜지스터의 게이트 단자에 상기 접지 전압이 인가되고 상기 제2 NMOS 트랜지스터의 게이트 단자에 상기 전원 전압이 인가될 수 있다.

상기 복수의 보정 버퍼들 중 상기 제1 보정 버퍼를 제외한 나머지 보정 버퍼들 각각은, 상기 제1 PMOS 트랜지스터의 게이트 단자에 상기 다운 코드의 하나의 비트가 인가되고 상기 제2 NMOS 트랜지스터의 게이트 단자에 상기 업 코드의 하나의 비트가 인가될 수 있다.

일 실시예에서, 상기 모니터링부는 제1 저역 통과 필터 및 제2 저역 통과 필터를 포함할 수 있다. 상기 제1 저역 통과 필터는 상기 제1 출력 클럭 신호를 저역 필터링하여 상기 제1 DC 전압을 발생할 수 있다. 상기 제2 저역 통과 필터는 상기 제2 출력 클럭 신호를 저역 필터링하여 상기 제2 DC 전압을 발생할 수 있다.

일 실시예에서, 상기 전압-주파수 변환부는 아날로그 멀티플렉서 및 전압 제어 발진기를 포함할 수 있다. 상기 아날로그 멀티플렉서는 선택 신호에 기초하여 상기 제1 및 제2 DC 전압들 및 상기 기준 전압 중 하나를 출력할 수 있다. 상기 전압 제어 발진기는 상기 아날로그 멀티플렉서의 출력에 기초하여 상기 제1 및 제2 주파수 신호들 및 상기 기준 주파수 신호를 발생할 수 있다.

일 실시예에서, 상기 디지털 상태 머신부는, 상기 기준 카운트 값과 상기 제1 카운트 값을 비교하여 제1 보정 코드를 결정하고, 상기 기준 카운트 값과 상기 제2 카운트 값을 비교하여 제2 보정 코드를 결정하며, 상기 결정된 제1 및 제2 보정 코드들에 기초하여 상기 디지털 듀티 제어 코드를 결정할 수 있다.

상기 디지털 상태 머신부는, 상기 기준 카운트 값과 상기 제1 카운트 값의 차이가 미리 정해진 오차 값보다 큰 경우에 상기 제1 보정 코드를 업데이트하고, 상기 기준 카운트 값과 상기 제1 카운트 값의 차이가 상기 오차 값보다 작은 경우에 상기 제1 보정 코드를 유지하며, 상기 기준 카운트 값과 상기 제2 카운트 값의 차이가 상기 오차 값보다 큰 경우에 상기 제2 보정 코드를 업데이트하고, 상기 기준 카운트 값과 상기 제2 카운트 값의 차이가 상기 오차 값보다 작은 경우에 상기 제2 보정 코드를 유지하며, 상기 제1 보정 코드 및 상기 제2 보정 코드의 평균에 상응하도록 상기 디지털 듀티 제어 코드를 결정할 수 있다.

일 실시예에서, 상기 디지털 듀티 사이클 보정 회로는 버퍼부를 더 포함할 수 있다. 상기 버퍼부는 상기 듀티 사이클 제어부의 후단에 배치되며, 상기 제1 및 제2 출력 클럭 신호들을 버퍼링하여 차동 형태의 제3 및 제4 출력 클럭 신호들을 발생할 수 있다.

상기 모니터링부는 상기 제3 및 제4 출력 클럭 신호들을 모니터링하여 제3 및 제4 DC 전압들을 더 발생하고, 상기 전압-주파수 변환부는 상기 제3 및 제4 DC 전압들에 대한 전압-주파수 변환을 수행하여 제3 및 제4 주파수 신호들을 더 발생하고, 상기 주파수 카운터부는 상기 제3 및 제4 주파수 신호들을 카운트하여 제3 및 제4 카운트 값들을 더 발생할 수 있다. 상기 디지털 상태 머신부는 상기 제1 및 제2 카운트 값들 및 상기 기준 카운트 값에 기초하여 상기 디지털 듀티 제어 코드를 발생하거나, 상기 제3 및 제4 카운트 값들 및 상기 기준 카운트 값에 기초하여 상기 디지털 듀티 제어 코드를 발생할 수 있다.

일 실시예에서, 상기 디지털 상태 머신부는 상기 디지털 듀티 제어 코드를 저장하는 저장부를 포함할 수 있다. 상기 디지털 듀티 제어 코드는 상기 디지털 듀티 사이클 보정 회로의 동작 초기에 설정되며, 상기 디지털 듀티 제어 코드가 설정된 이후에 상기 모니터링부, 상기 전압-주파수 변환부, 상기 주파수 카운터부 및 상기 저장부를 제외한 상기 디지털 상태 머신부의 나머지 부분은 비활성화될 수 있다.

일 실시예에서, 상기 디지털 듀티 제어 코드는 상기 디지털 듀티 사이클 보정 회로의 동작 초기에 설정된 이후에 미리 정해진 주기마다 업데이트될 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로는 듀티 사이클 제어부, 모니터링부, 전압-주파수 변환부, 주파수 카운터부 및 디지털 상태 머신부를 포함한다. 상기 듀티 사이클 제어부는 디지털 듀티 제어 코드를 기초로 제1 입력 클럭 신호의 듀티 사이클을 보정하여 제1 출력 클럭 신호를 발생한다. 상기 모니터링부는 상기 제1 출력 클럭 신호를 모니터링하여 제1 DC(Direct Current) 전압을 발생한다. 상기 전압-주파수 변환부는 기준 전압 및 상기 제1 DC 전압에 대한 전압-주파수 변환을 수행하여 기준 주파수 신호 및 제1 주파수 신호를 발생한다. 상기 주파수 카운터부는 상기 기준 주파수 신호 및 상기 제1 주파수 신호의 펄스들을 카운트하여 기준 카운트 값 및 제1 카운트 값을 발생한다. 상기 디지털 상태 머신부는 상기 기준 카운트 값 및 상기 제1 카운트 값에 기초하여 상기 디지털 듀티 제어 코드를 발생한다.

상기와 같은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로는 전압 제어 발진기를 포함하여 구현되며, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정함으로써, 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있다. 또한, 디지털 듀티 제어 코드가 설정된 이후에 저장부를 제외한 디지털 듀티 제어 코드 발생부의 나머지 부분이 비활성화됨으로써, 전력 소모가 감소될 수 있다.

도 1은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 2는 도 1의 디지털 듀티 사이클 보정 회로의 일 예를 나타내는 도면이다.
도 3a 및 3b는 도 2의 디지털 듀티 사이클 보정 회로에 포함되는 듀티 사이클 보정 버퍼부들의 예를 나타내는 회로도들이다.
도 4는 도 2의 디지털 듀티 사이클 보정 회로의 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로의 구동 방법을 나타내는 순서도이다.
도 6은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 7은 도 6의 디지털 듀티 사이클 보정 회로의 일 예를 나타내는 도면이다.
도 8은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로의 구동 방법을 나타내는 순서도이다.
도 9는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 나타내는 블록도이다.
도 10은 도 9의 디지털 듀티 사이클 보정 회로의 일 예를 나타내는 도면이다.
도 11은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로의 구동 방법을 나타내는 순서도이다.
도 12는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 집적 회로를 나타내는 블록도이다.
도 13은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 메모리 시스템을 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 디스플레이 시스템을 나타내는 블록도이다.
도 15는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 이미지 센서를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 나타내는 블록도이다.

도 1을 참조하면, 디지털 듀티 사이클 보정 회로(100)는 듀티 사이클 제어부(110) 및 디지털 듀티 제어 코드 발생부(120)를 포함한다. 디지털 듀티 제어 코드 발생부(120)는 모니터링부(130), 전압-주파수 변환부(140), 주파수 카운터부(150) 및 디지털 상태 머신부(160)를 포함하며, 기준 전압 발생부(170)를 더 포함할 수 있다.

듀티 사이클 제어부(110)는 디지털 듀티 제어 코드(DCCD)를 기초로 차동 형태의 제1 및 제2 입력 클럭 신호들(ICLK1, ICLK2)의 듀티 사이클을 보정하여 차동 형태의 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)을 발생한다. 제1 및 제2 입력 클럭 신호들(ICLK1, ICLK2)은 위상 고정 루프(Phase Locked Loop; PLL)와 같은 외부의 클럭 발생 회로(미도시)로부터 수신될 수 있다. 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)은 약 50:50의 듀티비를 가질 수 있다. 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)은 외부의 다양한 기능 회로들(미도시)에 제공될 수 있으며, 상기 기능 회로들은 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)에 기초하여 구동될 수 있다.

디지털 듀티 제어 코드 발생부(120)는 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2) 및 제어 신호(DCON)에 기초하여 듀티 사이클 보정 동작을 수행하기 위한 디지털 듀티 제어 코드(DCCD)를 발생한다.

모니터링부(130)는 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)을 모니터링하여 제1 및 제2 DC(Direct Current) 전압들(VDC1, VDC2)을 발생한다. 도 2를 참조하여 후술하는 것처럼, 상기 모니터링 동작은 저역 필터링 동작에 상응할 수 있다.

전압-주파수 변환부(140)는 제1 및 제2 DC 전압들(VDC1, VDC2) 및 기준 전압(VREF)에 대한 전압-주파수 변환을 수행하여 제1 및 제2 주파수 신호들(FS1, FS2) 및 기준 주파수 신호(FSR)를 발생한다. 전압-주파수 변환부(140)는 선택 신호(SEL)에 기초하여 동작할 수 있다.

주파수 카운터부(150)는 제1 및 제2 주파수 신호들(FS1, FS2) 및 기준 주파수 신호(FSR)의 펄스들을 카운트하여 제1 및 제2 카운트 값들(CNT1, CNT2) 및 기준 카운트 값(CNTR)을 발생한다.

디지털 상태 머신부(160)는 제1 및 제2 카운트 값들(CNT1, CNT2) 및 기준 카운트 값(CNTR)에 기초하여 디지털 듀티 제어 코드(DCCD)를 발생한다. 예를 들어, 디지털 상태 머신부(160)는 기준 카운트 값(CNTR)과 제1 및 제2 카운트 값(CNT1, CNT2)들을 비교하고, 상기 비교 결과에 기초하여 디지털 듀티 제어 코드(DCCD)를 발생할 수 있다. 또한, 디지털 상태 머신부(160)는 선택 신호(SEL)를 발생할 수 있다.

디지털 상태 머신부(160)는 저장부(162)를 포함할 수 있다. 저장부(162)는 제1 및 제2 카운트 값(CNT1, CNT2)들, 기준 카운트 값(CNTR), 상기 비교 결과 및 디지털 듀티 제어 코드(DCCD)를 저장할 수 있다. 예를 들어, 저장부(162)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리로 구현되거나, EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리로 구현될 수 있다.

기준 전압 발생부(170)는 기준 전압(VREF)을 발생할 수 있다. 예를 들어, 기준 전압(VREF)의 레벨은 전원 전압(VDD)의 레벨의 절반(즉, VDD/2)에 상응할 수 있다.

도 3a 및 3b를 참조하여 후술하는 것처럼, 디지털 듀티 제어 코드(DCCD)는 제1 출력 클럭 신호(OCLK1)의 듀티비를 조정하기 위한 제1 보정 코드 및 제2 출력 클럭 신호(OCLK2)의 듀티비를 조정하기 위한 제2 보정 코드를 포함할 수 있다. 또한, 디지털 듀티 제어 코드(DCCD)는 출력 클럭 신호들(OCLK1, OCLK2)의 듀티비를 증가시키기 위한 업 코드 및 출력 클럭 신호들(OCLK1, OCLK2)의 듀티비를 감소시키기 위한 다운 코드를 포함할 수 있다.

일 실시예에서, 디지털 듀티 제어 코드(DCCD)는 디지털 듀티 사이클 보정 회로(100)의 동작 초기에 설정될 수 있다. 예를 들어, 디지털 듀티 사이클 보정 회로(100)의 동작 초기에, 디지털 듀티 제어 코드 발생부(120)의 전부(즉, 모니터링부(130), 전압-주파수 변환부(140), 주파수 카운터부(150), 디지털 상태 머신부(160) 및 기준 전압 발생부(170))가 제어 신호(DCON)에 기초하여 활성화되며, 디지털 듀티 제어 코드(DCCD)가 설정되어 저장부(162)에 저장될 수 있다. 디지털 듀티 제어 코드(DCCD)가 설정된 이후에, 저장부(162)를 제외한 디지털 듀티 제어 코드 발생부(120)의 나머지 부분(즉, 모니터링부(130), 전압-주파수 변환부(140), 주파수 카운터부(150), 저장부(162)를 제외한 디지털 상태 머신부(160)의 나머지 부분 및 기준 전압 발생부(170))이 제어 신호(DCON)에 기초하여 비활성화되며, 저장부(162)에서 제공되는 디지털 듀티 제어 코드(DCCD)에 기초하여 듀티 사이클 보정 동작이 수행될 수 있다. 따라서, 디지털 듀티 사이클 보정 회로(100)의 전력 소모가 감소되며, 출력 클럭 신호들(OCLK1, OCLK2)에 포함되는 지터(jitter) 노이즈가 감소될 수 있다.

다른 실시예에서, 디지털 듀티 제어 코드(DCCD)는 디지털 듀티 사이클 보정 회로(100)의 동작 초기에 설정될 수 있으며, 이후에 미리 정해진 주기마다 업데이트될 수 있다. 예를 들어, 디지털 듀티 제어 코드 발생부(120)의 전부(즉, 모니터링부(130), 전압-주파수 변환부(140), 주파수 카운터부(150), 디지털 상태 머신부(160) 및 기준 전압 발생부(170))가 제어 신호(DCON)에 기초하여 상기 미리 정해진 주기마다 활성화되며, 디지털 듀티 제어 코드(DCCD)가 업데이트되어 저장부(162)에 저장될 수 있다.

본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로(100)는, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 구체적으로, 디지털 듀티 사이클 보정 회로(100)는 출력 클럭 신호들(OCLK1, OCLK2)의 듀티 정보를 주파수 값으로 변환하기 위한 모니터링부(130), 전압-주파수 변환부(140) 및 주파수 카운터부(150)를 포함하며, 디지털 듀티 제어 코드(DCCD)를 발생하기 위한 디지털 상태 머신부(160)를 포함한다. 아날로그 피드백 루프(feedback loop)를 이용하는 종래의 듀티 사이클 보정 회로와 비교하였을 때, 디지털 피드백 루프를 이용하는 본 발명의 디지털 듀티 사이클 보정 회로(100)는 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있다. 또한, 디지털 듀티 제어 코드(DCCD)가 설정된 이후에 저장부(162)를 제외한 디지털 듀티 제어 코드 발생부(120)의 나머지 부분이 비활성화됨으로써, 디지털 듀티 사이클 보정 회로(100)의 전력 소모가 감소될 수 있다.

도 2는 도 1의 디지털 듀티 사이클 보정 회로의 일 예를 나타내는 도면이다. 도 3a 및 3b는 도 2의 디지털 듀티 사이클 보정 회로에 포함되는 듀티 사이클 보정 버퍼부들의 예를 나타내는 회로도들이다. 도 4는 도 2의 디지털 듀티 사이클 보정 회로의 동작을 설명하기 위한 도면이다.

도 2를 참조하면, 디지털 듀티 사이클 보정 회로(100a)는 듀티 사이클 제어부(110) 및 디지털 듀티 제어 코드 발생부(120)를 포함하며, 디지털 듀티 제어 코드 발생부(120)는 모니터링부(130), 전압-주파수 변환부(140), 주파수 카운터부(150), 디지털 상태 머신부(160) 및 기준 전압 발생부(170)를 포함할 수 있다.

듀티 사이클 제어부(110)는 증폭부(112) 및 듀티 사이클 보정 버퍼부(114)를 포함할 수 있다.

증폭부(112)는 제1 및 제2 입력 클럭 신호들(ICLK1, ICLK2)을 증폭하여 증폭된 제1 및 제2 입력 클럭 신호들(AICLK1, AICLK2)을 발생할 수 있다.

듀티 사이클 보정 버퍼부(114)는 디지털 듀티 제어 코드(DCCD)를 기초로 상기 증폭된 제1 및 제2 입력 클럭 신호들(AICLK1, AICLK2)의 듀티 사이클을 보정하여 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)을 발생할 수 있다. 듀티 사이클 보정 버퍼부(114)는 제1 듀티 사이클 보정 버퍼부(116) 및 제2 듀티 사이클 보정 버퍼부(118)를 포함할 수 있다.

도 3a 및 3b를 참조하면, 디지털 듀티 제어 코드(DCCD)는 제1 보정 코드(CDA) 및 제2 보정 코드(CDB)를 포함할 수 있다. 제1 보정 코드(CDA)는 업 코드(UPCD[n:0]) 및 다운 코드(DNCD[n:0])를 포함하며, 제2 보정 코드(CDB)는 업 코드(UPCD'[n:0]) 및 다운 코드(DNCD'[n:0])를 포함할 수 있다. 업 코드(UPCD[n:0])와 업 코드(UPCD'[n:0])는 일반적으로 동일한 값을 가지지만, 공정, 전압 및 온도(PVT) 변화에 따라 상이한 값을 가질 수 있다. 마찬가지로, 다운 코드(DNCD[n:0])와 다운 코드(DNCD'[n:0])는 일반적으로 동일한 값을 가지지만, PVT 변화에 따라 상이한 값을 가질 수 있다.

제1 듀티 사이클 보정 버퍼부(116)는 업 코드(UPCD[n:0]) 및 다운 코드(DNCD[n:0])를 기초로 상기 증폭된 제1 입력 클럭 신호(AICLK1)의 듀티 사이클을 보정하여 제1 출력 클럭 신호(OCLK1)를 발생할 수 있다. 제2 듀티 사이클 보정 버퍼부(118)는 업 코드(UPCD'[n:0]) 및 다운 코드(DNCD'[n:0])를 기초로 상기 증폭된 제2 입력 클럭 신호(AICLK2)의 듀티 사이클을 보정하여 제2 출력 클럭 신호(OCLK2)를 발생할 수 있다.

제1 듀티 사이클 보정 버퍼부(116)는 복수의 보정 버퍼들(CABUF1, CABUF2, CABUF3, ..., CABUF(n+2)) 및 인버터(INVA)를 포함할 수 있다. 복수의 보정 버퍼들(CABUF1, ..., CABUF(n+2)) 각각은 증폭된 제1 입력 클럭 신호(AICLK1)가 인가되는 제1 노드(NO1)와 연결되며, 제2 노드(NO2)와도 연결될 수 있다. 인버터(INVA)는 제2 노드(NO2)의 전압을 반전하여 제1 출력 클럭 신호(OCLK1)를 발생할 수 있다.

복수의 보정 버퍼들(CABUF1, ..., CABUF(n+2)) 각각은 직렬 연결된 2개의 PMOS 트랜지스터들 및 2개의 NMOS 트랜지스터들을 포함하여 구현될 수 있다. 예를 들어, 제1 보정 버퍼(CABUF1)는 직렬 연결된 PMOS 트랜지스터들(P11, P12) 및 NMOS 트랜지스터들(N11, N12)을 포함할 수 있다. 제1 PMOS 트랜지스터(P11)는 전원 전압(VDD)이 인가되는 제1 단자, 게이트 단자 및 제2 단자를 구비할 수 있다. 제2 PMOS 트랜지스터(P12)는 제1 PMOS 트랜지스터(P11)의 제2 단자와 연결되는 제1 단자, 제1 노드(NO1)와 연결되는 게이트 단자 및 제2 노드(NO2)와 연결되는 제2 단자를 구비할 수 있다. 제1 NMOS 트랜지스터(N11)는 제2 노드(NO2)와 연결되는 제1 단자, 제1 노드(NO1)와 연결되는 게이트 단자 및 제2 단자를 구비할 수 있다. 제2 NMOS 트랜지스터(N12)는 제1 NMOS 트랜지스터(N11)의 제2 단자와 연결되는 제1 단자, 접지 전압(VSS)이 인가되는 제2 단자 및 게이트 단자를 구비할 수 있다. 마찬가지로, 제2 보정 버퍼(CABUF2)는 직렬 연결된 트랜지스터들(P21, P22, N21, N22)을 포함하고, 제3 보정 버퍼(CABUF3)는 직렬 연결된 트랜지스터들(P31, P32, N31, N32)을 포함하며, 제(n+2) 보정 버퍼(CABUF(n+2))는 직렬 연결된 트랜지스터들(P41, P42, N41, N42)을 포함할 수 있다.

일 실시예에서, 제1 보정 버퍼(CABUF1)에 포함된 제1 PMOS 트랜지스터(P11)의 게이트 단자에는 접지 전압(VSS)이 인가되고, 제1 보정 버퍼(CABUF1)에 포함된 제2 NMOS 트랜지스터(N12)의 게이트 단자에는 전원 전압(VDD)이 인가될 수 있다. 다시 말하면, 제1 보정 버퍼(CABUF1)는 항상 턴온 상태를 유지할 수 있으며, 이에 따라 증폭된 제1 입력 클럭 신호(AICLK1)에 상응하는 제1 출력 클럭 신호(OCLK1)가 출력될 수 있다.

일 실시예에서, 제1 보정 버퍼(CABUF1)를 제외한 나머지 보정 버퍼들, 즉 보정 버퍼들(CABUF2, ..., CABUF(n+2)))에 포함된 제1 PMOS 트랜지스터들(P21, P31, P41)의 게이트 단자들에는 다운 코드(DNCD[n:0])의 하나의 비트가 각각 인가되고, 보정 버퍼들(CABUF2, ..., CABUF(n+2)))에 포함된 제2 NMOS 트랜지스터들(N22, N32, N42)의 게이트 단자들에는 업 코드(UPCD[n:0])의 하나의 비트가 각각 인가될 수 있다. 예를 들어, 제2 보정 버퍼(CABUF2)에 포함된 제1 PMOS 트랜지스터(P21)의 게이트 단자에는 다운 코드(DNCD[n:0])의 최하위 비트(Least Significant Bit; LSB)가 인가되고, 제2 보정 버퍼(CABUF2)에 포함된 제2 NMOS 트랜지스터(N22)의 게이트 단자에는 업 코드(UPCD[n:0])의 최하위 비트가 인가될 수 있다. 제(n+2) 보정 버퍼(CABUF(n+2))에 포함된 제1 PMOS 트랜지스터(P41)의 게이트 단자에는 다운 코드(DNCD[n:0])의 최상위 비트(Most Significant Bit; MSB)가 인가되고, 제(n+2) 보정 버퍼(CABUF(n+2))에 포함된 제2 NMOS 트랜지스터(N42)의 게이트 단자에는 업 코드(UPCD[n:0])의 최상위 비트가 인가될 수 있다. 다시 말하면, 보정 버퍼들(CABUF2, ..., CABUF(n+2))) 각각의 전부 또는 일부는 업 코드(UPCD[n:0]) 및 다운 코드(DNCD[n:0])의 값에 따라 선택적으로 턴온될 수 있으며, 보정 버퍼들(CABUF2, ..., CABUF(n+2)))의 턴온 여부에 따라 증폭된 제1 입력 클럭 신호(AICLK1)에 대한 듀티 사이클 보정 동작이 수행될 수 있다.

제2 듀티 사이클 보정 버퍼부(118)는 제1 듀티 사이클 보정 버퍼부(116)와 실질적으로 동일한 구조를 가질 수 있다. 예를 들어, 제2 듀티 사이클 보정 버퍼부(118)는 증폭된 제2 입력 클럭 신호(AICLK2)가 인가되는 제1 노드(NO3)와 연결되고 제2 노드(NO4)와도 연결되는 복수의 보정 버퍼들(CBBUF1, CBBUF2, CBBUF3, ..., CBBUF(n+2)), 및 제2 노드(NO4)의 전압을 반전하여 제2 출력 클럭 신호(OCLK2)를 발생하는 인버터(INVB)를 포함할 수 있다. 복수의 보정 버퍼들(CBBUF1, ..., CBBUF(n+2)) 각각은 직렬 연결된 2개의 PMOS 트랜지스터들(P51, P52, P61, P62, P71, P72, P81, P82) 및 2개의 NMOS 트랜지스터들(N51, N52, N61, N62, N71, N72, N81, N82)을 포함하여 구현될 수 있다. 제1 보정 버퍼(CBBUF1)에 포함된 제1 PMOS 트랜지스터(P51)의 게이트 단자에는 접지 전압(VSS)이 인가되고, 제1 보정 버퍼(CBBUF1)에 포함된 제2 NMOS 트랜지스터(N52)의 게이트 단자에는 전원 전압(VDD)이 인가될 수 있다. 제1 보정 버퍼(CBBUF1)를 제외한 나머지 보정 버퍼들(CBBUF2, ..., CBBUF(n+2))에 포함된 제1 PMOS 트랜지스터들(P61, P71, P81)의 게이트 단자들에는 다운 코드(DNCD'[n:0])의 하나의 비트가 각각 인가되고, 보정 버퍼들(CBBUF2, ..., CBBUF(n+2)))에 포함된 제2 NMOS 트랜지스터들(N62, N72, N82)의 게이트 단자들에는 업 코드(UPCD'[n:0])의 하나의 비트가 각각 인가될 수 있다.

다시 도 2를 참조하면, 모니터링부(130)는 제1 저역 통과 필터(132) 및 제2 저역 통과 필터(134)를 포함할 수 있다. 제1 저역 통과 필터(132)는 제1 출력 클럭 신호(OCLK1)를 저역 필터링하여 제1 DC 전압(VDC1)을 발생할 수 있다. 제2 저역 통과 필터(134)는 제2 출력 클럭 신호(OCLK2)를 저역 필터링하여 제2 DC 전압(VDC2)을 발생할 수 있다.

기준 전압 발생부(170)는 제1 저항(R1) 및 제2 저항(R2)을 포함할 수 있다. 제1 저항(R1)은 전원 전압(VDD)과 노드(NA) 사이에 연결되며, 제2 저항(R2)은 노드(NA)와 접지 전압(VSS) 사이에 연결될 수 있다. 노드(NA)의 전압이 기준 전압(VREF)으로서 출력될 수 있다. 예를 들어, 제1 저항(R1)의 저항 값과 제2 저항(R2)의 저항 값은 실질적으로 동일할 수 있으며, 이 경우 기준 전압(VREF)의 레벨은 전원 전압(VDD)의 레벨의 절반에 상응할 수 있다.

전압-주파수 변환부(140)는 아날로그 멀티플렉서(142) 및 전압 제어 발진기(144)를 포함할 수 있다. 아날로그 멀티플렉서(142)는 선택 신호(SEL)에 기초하여 제1 및 제2 DC 전압들(VDC1, VDC2) 및 기준 전압(VREF) 중 하나를 출력할 수 있다. 전압 제어 발진기(144)는 아날로그 멀티플렉서(142)의 출력에 기초하여 제1 및 제2 주파수 신호들(FS1, FS2) 및 기준 주파수 신호(FSR)를 발생할 수 있다. 예를 들어, 아날로그 멀티플렉서(142)는 선택 신호(SEL)에 기초하여 기준 전압(VREF)을 출력할 수 있으며, 전압 제어 발진기(144)는 아날로그 멀티플렉서(142)에서 출력된 기준 전압(VREF)에 기초하여 기준 주파수 신호(FSR)를 발생할 수 있다. 또한, 아날로그 멀티플렉서(142)는 선택 신호(SEL)에 기초하여 제1 DC 전압(VDC1) 또는 제2 DC 전압(VDC2)을 출력할 수 있으며, 전압 제어 발진기(144)는 아날로그 멀티플렉서(142)에서 출력된 제1 DC 전압(VDC1) 또는 제2 DC 전압(VDC2)에 기초하여 제1 주파수 신호(FS1) 또는 제2 주파수 신호(FS2)를 발생할 수 있다.

주파수 카운터부(150)는 제1 및 제2 주파수 신호들(FS1, FS2) 및 기준 주파수 신호(FSR)의 상승 에지 또는 하강 에지마다 카운팅 동작을 수행할 수 있다.

도 4를 참조하면, 듀티 사이클 제어부(110)에서 발생되는 제1 출력 클럭 신호(OCLK1)는 모니터링부(130)의 동작에 따라 제1 DC 전압(VDC1)으로 변환될 수 있고, 제1 DC 전압(VDC1)은 전압-주파수 변환부(140)의 동작에 따라 제1 주파수 신호(FS1)로 변환될 수 있으며, 제1 주파수 신호(FS1)는 주파수 카운터부(150)의 동작에 따라 제1 카운트 값(CNT1)으로 변환될 수 있다. 마찬가지로, 도시하지는 않았지만, 제2 출력 클럭 신호(OCLK2)는 모니터링부(130)의 동작에 따라 제2 DC 전압(VDC2)으로 변환될 수 있고, 제2 DC 전압(VDC2)은 전압-주파수 변환부(140)의 동작에 따라 제2 주파수 신호(FS2)로 변환될 수 있으며, 제2 주파수 신호(FS2)는 주파수 카운터부(150)의 동작에 따라 제2 카운트 값(CNT2)으로 변환될 수 있다.

다시 도 2를 참조하면, 디지털 상태 머신부(160)는 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)을 비교하여 제1 보정 코드(CDA)를 결정하고, 기준 카운트 값(CNTR)과 제2 카운트 값(CNT2)을 비교하여 제2 보정 코드(CDB)를 결정하며, 결정된 제1 및 제2 보정 코드들(CDA, CDB)에 기초하여 디지털 듀티 제어 코드(DCCD)를 결정할 수 있다. 디지털 상태 머신부(160)의 구체적인 동작은 도 5를 참조하여 후술하도록 한다.

일반적으로 약 50:50의 듀티비를 가지는 클럭 신호를 저역 필터링하는 경우에 DC 값은 VDD/2에 상응할 수 있다. 따라서, 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로(100a)에서는 VDD/2에 상응하는 기준 전압(VREF)에 기초하여 기준 주파수 신호(FSR) 및 기준 카운트 값(CNTR)을 발생할 수 있다. 또한, 디지털 듀티 사이클 보정 회로(100a)가 전압 제어 발진기(144)를 이용하는 경우에, 전압 제어 발진기(144)의 이득(gain)이 클수록 듀티 사이클 보정 동작의 정확성이 향상되며 디지털 듀티 사이클 보정 회로(100a)가 향상된 성능을 가질 수 있다.

도 5는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로의 구동 방법을 나타내는 순서도이다. 특히 도 5는 도 2에 도시된 디지털 듀티 사이클 보정 회로의 동작을 나타낸다.

도 2 및 5를 참조하면, 디지털 듀티 사이클 보정 회로(100a)를 구동하는데 있어서, 디지털 듀티 사이클 보정 회로(100a)의 동작 초기에 제어 신호(DCON)에 기초하여 디지털 듀티 제어 코드 발생부(120)가 활성화된다.

디지털 듀티 제어 코드 발생부(120)가 활성화된 이후에, 기준 카운트 값(CNTR)을 획득한다(단계 S105). 예를 들어, 기준 전압 발생부(170)는 VDD/2에 상응하는 기준 전압(VREF)을 발생하고, 아날로그 멀티플렉서(142)는 선택 신호(SEL)에 기초하여 기준 전압(VREF)을 출력하고, 전압 제어 발진기(144)는 아날로그 멀티플렉서(142)에서 출력된 기준 전압(VREF)을 기준 주파수 신호(FSR)로 변환하며, 주파수 카운터부(150)는 기준 주파수 신호(FSR)의 펄스를 카운트하여 기준 카운트 값(CNTR)을 발생할 수 있다. 기준 카운트 값(CNTR)은 저장부(162)에 저장될 수 있다.

제1 보정 코드(CDA)에 기초하여 제1 카운트 값(CNT1)을 획득한다(단계 S110). 예를 들어, 증폭부(112)는 제1 입력 클럭 신호(ICLK1)를 증폭하고, 제1 듀티 사이클 보정 버퍼부(116)는 제1 보정 코드(CDA)의 초기 값을 기초로 상기 증폭된 제1 입력 클럭 신호(AICLK1)의 듀티 사이클을 보정하여 제1 출력 클럭 신호(OCLK1)를 발생하며, 제1 저역 통과 필터(132)는 제1 출력 클럭 신호(OCLK1)를 저역 필터링하여 제1 DC 전압(VDC1)을 발생할 수 있다. 아날로그 멀티플렉서(142)는 선택 신호(SEL)에 기초하여 제1 DC 전압(VDC1)을 출력하고, 전압 제어 발진기(144)는 아날로그 멀티플렉서(142)에서 출력된 제1 DC 전압(VDC1)을 제1 주파수 신호(FS1)로 변환하며, 주파수 카운터부(150)는 제1 주파수 신호(FS1)의 펄스를 카운트하여 제1 카운트 값(CNT1)을 발생할 수 있다. 제1 카운트 값(CNT1) 또한 저장부(162)에 저장될 수 있다.

기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)을 비교한다(단계 S115). 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)의 차이가 미리 정해진 오차 값(TOL)보다 큰 경우에(단계 S115: 예), 디지털 상태 머신부(160)는 제1 보정 코드(CDA)를 업데이트하고(단계 S120), 업데이트된 제1 보정 코드(CDA)에 기초하여 전술한 일련의 단계들(S110, S115)이 반복된다. 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)의 차이가 오차 값(TOL)보다 작은 경우에(단계 S115: 아니오), 디지털 상태 머신부(160)는 제1 보정 코드(CDA)를 유지하고(단계 S125), 제1 보정 코드(CDA)의 현재 값을 제1 보정 코드(CDA)의 최종 값으로 결정한다.

마찬가지로, 제2 보정 코드(CDB)에 기초하여 제2 카운트 값(CNT2)을 획득한다(단계 S130). 예를 들어, 증폭부(112)는 제2 입력 클럭 신호(ICLK2)를 증폭하고, 제2 듀티 사이클 보정 버퍼부(118)는 제2 보정 코드(CDB)의 초기 값을 기초로 상기 증폭된 제2 입력 클럭 신호(AICLK2)의 듀티 사이클을 보정하여 제2 출력 클럭 신호(OCLK2)를 발생하며, 제2 저역 통과 필터(134)는 제2 출력 클럭 신호(OCLK2)를 저역 필터링하여 제2 DC 전압(VDC2)을 발생할 수 있다. 아날로그 멀티플렉서(142)는 선택 신호(SEL)에 기초하여 제2 DC 전압(VDC2)을 출력하고, 전압 제어 발진기(144)는 아날로그 멀티플렉서(142)에서 출력된 제2 DC 전압(VDC2)을 제2 주파수 신호(FS2)로 변환하며, 주파수 카운터부(150)는 제2 주파수 신호(FS2)의 펄스를 카운트하여 제2 카운트 값(CNT2)을 발생할 수 있다. 제2 카운트 값(CNT2) 또한 저장부(162)에 저장될 수 있다.

기준 카운트 값(CNTR)과 제2 카운트 값(CNT2)을 비교한다(단계 S135). 기준 카운트 값(CNTR)과 제2 카운트 값(CNT2)의 차이가 오차 값(TOL)보다 큰 경우에(단계 S135: 예), 디지털 상태 머신부(160)는 제2 보정 코드(CDB)를 업데이트하고(단계 S140), 업데이트된 제2 보정 코드(CDB)에 기초하여 전술한 일련의 단계들(S130, S135)이 반복된다. 기준 카운트 값(CNTR)과 제2 카운트 값(CNT2)의 차이가 오차 값(TOL)보다 작은 경우에(단계 S135: 아니오), 디지털 상태 머신부(160)는 제2 보정 코드(CDB)를 유지하고(단계 S145), 제2 보정 코드(CDB)의 현재 값을 제2 보정 코드(CDB)의 최종 값으로 결정한다.

제1 보정 코드(CDA) 및 제2 보정 코드(CDB)의 평균에 상응하는 디지털 듀티 제어 코드(DCCD)를 발생한다(단계 S150). 예를 들어, 디지털 상태 머신부(160)는 제1 보정 코드(CDA)의 최종 값에 포함되는 업 코드(UPCD[n:0])와 제2 보정 코드(CDB)의 최종 값에 포함되는 업 코드(UPCD'[n:0])에 대한 평균 업 코드를 획득하고 제1 보정 코드(CDA)의 최종 값에 포함되는 다운 코드(DNCD[n:0])와 제2 보정 코드(CDB)의 최종 값에 포함되는 다운 코드(DNCD'[n:0])에 대한 평균 다운 코드를 획득하여, 상기 평균 업 코드 및 상기 평균 다운 코드를 디지털 듀티 제어 코드(DCCD)로서 발생할 수 있다. 상기 평균 업 코드 및 상기 평균 다운 코드를 획득함으로써, PVT 변화에 의해 업 코드(UPCD[n:0]) 및 다운 코드(DNCD[n:0])가 업 코드(UPCD'[n:0]) 및 다운 코드(DNCD'[n:0])와 상이한 값을 가지더라도 효과적으로 디지털 듀티 제어 코드(DCCD)를 발생할 수 있다. 디지털 듀티 제어 코드(DCCD)는 저장부(162)에 저장될 수 있다.

디지털 듀티 제어 코드(DCCD)가 결정된 이후에, 제어 신호(DCON)에 기초하여 저장부(162)를 제외한 디지털 듀티 제어 코드 발생부(120)의 나머지 부분이 비활성화된다.

도 5에서는 제1 보정 코드(CDA)를 결정하는 동작(단계 S110, S115, S120, S125) 및 제2 보정 코드(CDB)를 결정하는 동작(단계 S130, S135, S140, S145)이 순차적으로 수행되는 것으로 도시하였으나, 실시예에 따라서 제1 보정 코드(CDA)를 결정하는 동작 및 제2 보정 코드(CDB)를 결정하는 동작은 실질적으로 동시에 수행될 수도 있다.

또한, 전술한 일련의 단계들(S115, S120, S125, S135, S140, S145, S150)을 수행할 수 있도록, 디지털 상태 머신부(160)의 전부 또는 일부는 CPU와 같은 프로세서에 의해 실행 가능한 프로그램(즉, 소프트웨어)의 형태로 구현되거나 하드웨어로 구현될 수 있다.

도 6은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 나타내는 블록도이다.

도 6을 참조하면, 디지털 듀티 사이클 보정 회로(200)는 듀티 사이클 제어부(210) 및 디지털 듀티 제어 코드 발생부(220)를 포함하며, 버퍼부(280)를 더 포함할 수 있다. 디지털 듀티 제어 코드 발생부(220)는 모니터링부(230), 전압-주파수 변환부(240), 주파수 카운터부(250) 및 디지털 상태 머신부(260)를 포함하며, 기준 전압 발생부(270)를 더 포함할 수 있다.

도 1의 디지털 듀티 사이클 보정 회로(100)와 비교하였을 때, 도 6의 디지털 듀티 사이클 보정 회로(200)는 듀티 사이클 제어부(210)의 후단에 배치되는 버퍼부(280)를 더 포함하며, 이에 따라 디지털 듀티 제어 코드 발생부(220)의 일부 구성이 변경될 수 있다.

듀티 사이클 제어부(210)는 디지털 듀티 제어 코드(DCCD)를 기초로 차동 형태의 제1 및 제2 입력 클럭 신호들(ICLK1, ICLK2)의 듀티 사이클을 보정하여 차동 형태의 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)을 발생한다. 버퍼부(280)는 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)을 버퍼링하여 차동 형태의 제3 및 제4 출력 클럭 신호들(OCLK3, OCLK4)을 발생할 수 있다.

모니터링부(230)는 제1 내지 제4 출력 클럭 신호들(OCLK1, OCLK2, OCLK3, OCLK4)을 모니터링하여 제1 내지 제4 DC 전압들(VDC1, VDC2, VDC3, VDC4)을 발생한다. 기준 전압 발생부(270)는 기준 전압(VREF)을 발생할 수 있다. 전압-주파수 변환부(240)는 제1 내지 제4 DC 전압들(VDC1, VDC2, VDC3, VDC4) 및 기준 전압(VREF)에 대한 전압-주파수 변환을 수행하여 제1 내지 제4 주파수 신호들(FS1, FS2, FS3, FS4) 및 기준 주파수 신호(FSR)를 발생한다. 주파수 카운터부(250)는 제1 내지 제4 주파수 신호들(FS1, FS2, FS3, FS4) 및 기준 주파수 신호(FSR)의 펄스들을 카운트하여 제1 내지 제4 카운트 값들(CNT1, CNT2, CNT3, CNT4) 및 기준 카운트 값(CNTR)을 발생한다.

디지털 상태 머신부(260)는 제1 내지 제4 카운트 값들(CNT1, CNT2, CNT3, CNT4) 및 기준 카운트 값(CNTR)에 기초하여 디지털 듀티 제어 코드(DCCD)를 발생한다. 예를 들어, 디지털 상태 머신부(160)는 기준 카운트 값(CNTR)과 제1 및 제2 카운트 값들(CNT1, CNT2)을 비교하고, 상기 비교 결과에 기초하여 디지털 듀티 제어 코드(DCCD)를 발생할 수 있다. 다른 예에서, 디지털 상태 머신부(160)는 기준 카운트 값(CNTR)과 제3 및 제4 카운트 값(CNT3, CNT4)들을 비교하고, 상기 비교 결과에 기초하여 디지털 듀티 제어 코드(DCCD)를 발생할 수 있다. 디지털 상태 머신부(260)는 저장부(262)를 포함할 수 있다.

본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로(200)는, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 또한 디지털 듀티 사이클 보정 회로(200)는 듀티 사이클 보정 동작을 수행하고자 하는 클럭 신호를 선택할 수 있다. 구체적으로, 디지털 듀티 사이클 보정 회로(200)는 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)이 약 50:50의 듀티비를 가지도록 듀티 사이클 보정 동작을 수행할 수도 있고, 제3 및 제4 출력 클럭 신호들(OCLK3, OCLK4)이 약 50:50의 듀티비를 가지도록 듀티 사이클 보정 동작을 수행할 수도 있다. 따라서 디지털 듀티 사이클 보정 회로(200)는 다양한 적용 환경들 각각에 대하여 최적의 듀티 사이클을 가지는 클럭 신호를 효과적으로 제공할 수 있다.

도 7은 도 6의 디지털 듀티 사이클 보정 회로의 일 예를 나타내는 도면이다.

도 7을 참조하면, 디지털 듀티 사이클 보정 회로(200a)는 듀티 사이클 제어부(210), 디지털 듀티 제어 코드 발생부(220) 및 버퍼부(280)를 포함하며, 디지털 듀티 제어 코드 발생부(220)는 모니터링부(230), 전압-주파수 변환부(240), 주파수 카운터부(250), 디지털 상태 머신부(260) 및 기준 전압 발생부(270)를 포함할 수 있다.

듀티 사이클 제어부(210)는 증폭부(212) 및 듀티 사이클 보정 버퍼부(214)를 포함할 수 있다. 듀티 사이클 보정 버퍼부(214)는 제1 듀티 사이클 보정 버퍼부(216) 및 제2 듀티 사이클 보정 버퍼부(218)를 포함할 수 있다. 증폭부(212)는 도 2의 증폭부(112)와 실질적으로 동일할 수 있다. 제1 및 제2 듀티 사이클 보정 버퍼부들(216, 218)은 각각 도 2의 제1 및 제2 듀티 사이클 보정 버퍼부들(116, 118)과 실질적으로 동일하며, 도 3a 및 3b에 도시된 것과 실질적으로 동일한 구성을 가질 수 있다.

버퍼부(280)는 제1 버퍼부(282) 및 제2 버퍼부(284)를 포함할 수 있다. 제1 버퍼부(282)는 제1 출력 클럭 신호(OCLK1)를 버퍼링하여 제3 출력 클럭 신호(OCLK3)를 발생할 수 있다. 제2 버퍼부(284)는 제2 출력 클럭 신호(OCLK2)를 버퍼링하여 제4 출력 클럭 신호(OCLK4)를 발생할 수 있다. 제1 및 제2 버퍼부들(282, 284)은 각각 캐스케이드 방식으로 연결된 복수의 인버터들을 포함할 수 있다.

모니터링부(230)는 제1 저역 통과 필터(232), 제2 저역 통과 필터(234), 제3 저역 통과 필터(236) 및 제4 저역 통과 필터(238)를 포함할 수 있다. 제1 및 제2 저역 통과 필터들(232, 234)은 각각 도 2의 제1 및 제2 저역 통과 필터들(132, 134)과 실질적으로 동일할 수 있다. 제3 저역 통과 필터(236)는 제3 출력 클럭 신호(OCLK3)를 저역 필터링하여 제3 DC 전압(VDC3)을 발생할 수 있다. 제4 저역 통과 필터(238)는 제4 출력 클럭 신호(OCLK4)를 저역 필터링하여 제4 DC 전압(VDC4)을 발생할 수 있다.

기준 전압 발생부(270)는 도 2의 기준 전압 발생부(170)와 실질적으로 동일할 수 있다.

전압-주파수 변환부(240)는 아날로그 멀티플렉서(242) 및 전압 제어 발진기(244)를 포함할 수 있다. 아날로그 멀티플렉서(242)는 선택 신호(SEL)에 기초하여 제1 내지 제4 DC 전압들(VDC1, VDC2, VDC3, VDC4) 및 기준 전압(VREF) 중 하나를 출력할 수 있다. 전압 제어 발진기(244)는 아날로그 멀티플렉서(242)의 출력에 기초하여 제1 내지 제4 주파수 신호들(FS1, FS2, FS3, FS4) 및 기준 주파수 신호(FSR)를 발생할 수 있다.

주파수 카운터부(250)는 제1 내지 제4 주파수 신호들(FS1, FS2, FS3, FS4) 및 기준 주파수 신호(FSR)의 상승 에지 또는 하강 에지마다 카운팅 동작을 수행할 수 있다.

일 실시예에서, 디지털 상태 머신부(260)는 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)을 비교하여 제1 보정 코드(CDA)를 결정하고, 기준 카운트 값(CNTR)과 제2 카운트 값(CNT2)을 비교하여 제2 보정 코드(CDB)를 결정하며, 결정된 제1 및 제2 보정 코드들(CDA, CDB)에 기초하여 디지털 듀티 제어 코드(DCCD)를 결정할 수 있다. 다른 실시예에서, 디지털 상태 머신부(260)는 기준 카운트 값(CNTR)과 제3 카운트 값(CNT3)을 비교하여 제1 보정 코드(CDA)를 결정하고, 기준 카운트 값(CNTR)과 제4 카운트 값(CNT4)을 비교하여 제2 보정 코드(CDB)를 결정하며, 결정된 제1 및 제2 보정 코드들(CDA, CDB)에 기초하여 디지털 듀티 제어 코드(DCCD)를 결정할 수 있다.

도 6 및 7에서는 듀티 사이클 제어부(210)의 후단에 하나의 버퍼부(280)가 배치되는 것으로 도시하였으나, 실시예에 따라서 듀티 사이클 제어부(210)의 후단에는 복수의 버퍼부들이 배치될 수 있으며, 각 버퍼부로부터 출력되는 클럭 신호들 중에서 듀티 사이클 보정 동작을 수행하고자 하는 클럭 신호를 선택할 수 있다.

도 8은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로의 구동 방법을 나타내는 순서도이다. 특히 도 8은 도 7에 도시된 디지털 듀티 사이클 보정 회로의 동작을 나타내며, 제3 및 제4 출력 클럭 신호들(OCLK3, OCLK4)이 약 50:50의 듀티비를 가지도록 듀티 사이클 보정 동작을 수행하는 실시예를 나타낸다. 제1 및 제2 출력 클럭 신호들(OCLK1, OCLK2)이 약 50:50의 듀티비를 가지도록 듀티 사이클 보정 동작을 수행하는 실시예는 도 5를 참조하여 상술한 것과 실질적으로 동일할 수 있다.

도 7 및 8을 참조하면, 디지털 듀티 사이클 보정 회로(200a)를 구동하는데 있어서, 디지털 듀티 사이클 보정 회로(200a)의 동작 초기에 제어 신호(DCON)에 기초하여 디지털 듀티 제어 코드 발생부(220)가 활성화된다.

디지털 듀티 제어 코드 발생부(220)가 활성화된 이후에, 기준 카운트 값(CNTR)을 획득하고(단계 S205), 제1 보정 코드(CDA)에 기초하여 제3 카운트 값(CNT3)을 획득한다(단계 S210). 기준 카운트 값(CNTR)과 제3 카운트 값(CNT3)을 비교한다(단계 S215). 기준 카운트 값(CNTR)과 제3 카운트 값(CNT3)의 차이가 미리 정해진 오차 값(TOL)보다 큰 경우에(단계 S215: 예), 제1 보정 코드(CDA)를 업데이트하고(단계 S220), 업데이트된 제1 보정 코드(CDA)에 기초하여 전술한 일련의 단계들(S210, S215)이 반복된다. 기준 카운트 값(CNTR)과 제3 카운트 값(CNT3)의 차이가 오차 값(TOL)보다 작은 경우에(단계 S215: 아니오), 제1 보정 코드(CDA)를 유지한다(단계 S225).

마찬가지로, 제2 보정 코드(CDB)에 기초하여 제4 카운트 값(CNT4)을 획득한다(단계 S230). 기준 카운트 값(CNTR)과 제4 카운트 값(CNT4)을 비교한다(단계 S235). 기준 카운트 값(CNTR)과 제4 카운트 값(CNT4)의 차이가 오차 값(TOL)보다 큰 경우에(단계 S235: 예), 제2 보정 코드(CDB)를 업데이트하고(단계 S240), 업데이트된 제2 보정 코드(CDB)에 기초하여 전술한 일련의 단계들(S230, S235)이 반복된다. 기준 카운트 값(CNTR)과 제4 카운트 값(CNT4)의 차이가 오차 값(TOL)보다 작은 경우에(단계 S235: 아니오), 제2 보정 코드(CDB)를 유지한다(단계 S245).

제1 보정 코드(CDA) 및 제2 보정 코드(CDB)의 평균에 상응하는 디지털 듀티 제어 코드(DCCD)를 발생한다(단계 S250). 디지털 듀티 제어 코드(DCCD)는 저장부(262)에 저장될 수 있다.

디지털 듀티 제어 코드(DCCD)가 결정된 이후에, 제어 신호(DCON)에 기초하여 저장부(262)를 제외한 디지털 듀티 제어 코드 발생부(220)의 나머지 부분이 비활성화된다.

도 9는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 나타내는 블록도이다.

도 9를 참조하면, 디지털 듀티 사이클 보정 회로(300)는 듀티 사이클 제어부(310) 및 디지털 듀티 제어 코드 발생부(320)를 포함한다. 디지털 듀티 제어 코드 발생부(320)는 모니터링부(330), 전압-주파수 변환부(340), 주파수 카운터부(350) 및 디지털 상태 머신부(360)를 포함하며, 기준 전압 발생부(370)를 더 포함할 수 있다.

도 1의 디지털 듀티 사이클 보정 회로(100)와 비교하였을 때, 도 9의 디지털 듀티 사이클 보정 회로(300)는 차동 방식이 아닌 단일 방식의 출력 클럭 신호(OCLK1)를 발생하며, 이에 따라 듀티 사이클 제어부(310) 및 디지털 듀티 제어 코드 발생부(320)의 일부 구성이 변경될 수 있다.

듀티 사이클 제어부(310)는 디지털 듀티 제어 코드(DCCD)를 기초로 제1 입력 클럭 신호(ICLK1)의 듀티 사이클을 보정하여 제1 출력 클럭 신호(OCLK1)를 발생한다.

모니터링부(330)는 제1 출력 클럭 신호(OCLK1)를 모니터링하여 제1 DC 전압(VDC1)을 발생한다. 기준 전압 발생부(370)는 기준 전압(VREF)을 발생할 수 있다. 전압-주파수 변환부(340)는 제1 DC 전압(VDC1) 및 기준 전압(VREF)에 대한 전압-주파수 변환을 수행하여 제1 주파수 신호(FS1) 및 기준 주파수 신호(FSR)를 발생한다. 주파수 카운터부(350)는 제1 주파수 신호(FS1) 및 기준 주파수 신호(FSR)의 펄스들을 카운트하여 제1 카운트 값(CNT1) 및 기준 카운트 값(CNTR)을 발생한다. 디지털 상태 머신부(360)는 제1 카운트 값(CNT1) 및 기준 카운트 값(CNTR)에 기초하여 디지털 듀티 제어 코드(DCCD)를 발생한다. 디지털 상태 머신부(360)는 저장부(362)를 포함할 수 있다.

도 10은 도 9의 디지털 듀티 사이클 보정 회로의 일 예를 나타내는 도면이다.

도 10을 참조하면, 디지털 듀티 사이클 보정 회로(300a)는 듀티 사이클 제어부(310) 및 디지털 듀티 제어 코드 발생부(320)를 포함하며, 디지털 듀티 제어 코드 발생부(320)는 모니터링부(330), 전압-주파수 변환부(340), 주파수 카운터부(350), 디지털 상태 머신부(360) 및 기준 전압 발생부(370)를 포함할 수 있다.

듀티 사이클 제어부(310)는 증폭부(312) 및 듀티 사이클 보정 버퍼부(314)를 포함할 수 있다. 증폭부(312)는 제1 입력 클럭 신호(ICLK1)를 증폭하여 증폭된 제1 입력 클럭 신호(AICLK1)를 발생할 수 있다. 듀티 사이클 보정 버퍼부(314)는 디지털 듀티 제어 코드(DCCD)를 기초로 상기 증폭된 제1 입력 클럭 신호(AICLK1)의 듀티 사이클을 보정하여 제1 출력 클럭 신호(OCLK1)를 발생할 수 있다. 듀티 사이클 보정 버퍼부(314)는 제1 듀티 사이클 보정 버퍼부(316)를 포함할 수 있다. 제1 듀티 사이클 보정 버퍼부(316)는 도 2의 제1 듀티 사이클 보정 버퍼부(116)와 실질적으로 동일하며, 도 3a에 도시된 것과 실질적으로 동일한 가질 수 있다.

모니터링부(330)는 제1 저역 통과 필터(332)를 포함할 수 있다. 제1 저역 통과 필터(332)는 도 2의 제1 저역 통과 필터(132)와 실질적으로 동일할 수 있다. 기준 전압 발생부(370)는 도 2의 기준 전압 발생부(170)와 실질적으로 동일할 수 있다.

전압-주파수 변환부(340)는 아날로그 멀티플렉서(342) 및 전압 제어 발진기(344)를 포함할 수 있다. 아날로그 멀티플렉서(342)는 선택 신호(SEL)에 기초하여 제1 DC 전압(VDC1) 및 기준 전압(VREF) 중 하나를 출력할 수 있다. 전압 제어 발진기(344)는 아날로그 멀티플렉서(342)의 출력에 기초하여 제1 주파수 신호(FS1) 및 기준 주파수 신호(FSR)를 발생할 수 있다.

주파수 카운터부(350)는 제1 주파수 신호(FS1) 및 기준 주파수 신호(FSR)의 상승 에지 또는 하강 에지마다 카운팅 동작을 수행할 수 있다.

디지털 상태 머신부(360)는 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)을 비교하여 제1 보정 코드(CDA)를 결정하고, 결정된 제1 보정 코드(CDA)에 기초하여 디지털 듀티 제어 코드(DCCD)를 발생할 수 있다.

도시하지는 않았지만, 도 6 및 7을 참조하여 상술한 것처럼 듀티 사이클 제어부(310)의 후단에는 적어도 하나의 버퍼부가 배치될 수 있으며, 이 경우 각 버퍼부로부터 출력되는 클럭 신호들 중에서 듀티 사이클 보정 동작을 수행하고자 하는 클럭 신호를 선택할 수 있다.

도 11은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로의 구동 방법을 나타내는 순서도이다. 특히 도 11은 도 10에 도시된 디지털 듀티 사이클 보정 회로의 동작을 나타낸다.

도 10 및 11을 참조하면, 디지털 듀티 사이클 보정 회로(300a)를 구동하는데 있어서, 디지털 듀티 사이클 보정 회로(300a)의 동작 초기에 제어 신호(DCON)에 기초하여 디지털 듀티 제어 코드 발생부(320)가 활성화된다.

디지털 듀티 제어 코드 발생부(320)가 활성화된 이후에, 기준 카운트 값(CNTR)을 획득하고(단계 S305), 제1 보정 코드(CDA)에 기초하여 제1 카운트 값(CNT1)을 획득한다(단계 S310). 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)을 비교한다(단계 S315). 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)의 차이가 미리 정해진 오차 값(TOL)보다 큰 경우에(단계 S315: 예), 제1 보정 코드(CDA)를 업데이트하고(단계 S320), 업데이트된 제1 보정 코드(CDA)에 기초하여 전술한 일련의 단계들(S310, S315)이 반복된다. 기준 카운트 값(CNTR)과 제1 카운트 값(CNT1)의 차이가 오차 값(TOL)보다 작은 경우에(단계 S315: 아니오), 제1 보정 코드(CDA)를 유지한다(단계 S325).

제1 보정 코드(CDA)에 상응하는 디지털 듀티 제어 코드(DCCD)를 발생한다(단계 S330). 이 경우, 디지털 듀티 제어 코드(DCCD)는 제1 보정 코드(CDA)와 실질적으로 동일할 수 있다. 디지털 듀티 제어 코드(DCCD)는 저장부(362)에 저장될 수 있다.

디지털 듀티 제어 코드(DCCD)가 결정된 이후에, 제어 신호(DCON)에 기초하여 저장부(362)를 제외한 디지털 듀티 제어 코드 발생부(320)의 나머지 부분이 비활성화된다.

도 12는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 집적 회로를 나타내는 블록도이다.

도 12를 참조하면, 집적 회로(1100)는 디지털 듀티 사이클 보정 회로(1101) 및 내부 회로(1110)를 포함한다.

디지털 듀티 사이클 보정 회로(1101)는 도 1, 6 및 9의 디지털 듀티 사이클 보정 회로들(100, 200, 300) 중 하나일 수 있다. 디지털 듀티 사이클 보정 회로(1101)는 입력 클럭 신호(ICLK)의 듀티 사이클을 보정하여 출력 클럭 신호(OCLK)를 발생한다. 디지털 듀티 사이클 보정 회로(1101)는 전압 제어 발진기를 포함하여 구현되며, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 따라서, 디지털 듀티 사이클 보정 회로(1101)는 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있으며, 디지털 듀티 사이클 보정 회로(1101) 및 이를 포함하는 집적 회로(1100)의 전력 소모가 감소될 수 있다.

내부 회로(1110)는 디지털 듀티 사이클 보정 회로(1101)에서 제공되는 출력 클럭 신호(OCLK)에 기초하여 구동하거나 특정한 동작을 수행할 수 있다.

도 13은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 메모리 시스템을 나타내는 블록도이다.

도 13을 참조하면, 메모리 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 장치(1330)를 포함한다. 메모리 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.

메모리 장치(1330)는 복수의 메모리 모듈들(1334) 및 메모리 모듈들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 모듈들(1334)은 적어도 하나의 휘발성 메모리 또는 비휘발성 메모리를 포함하며, 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다.

프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.

프로세서(1310) 및 시스템 컨트롤러(1320)는 디지털 듀티 사이클 보정 회로들(1312, 1322)을 각각 포함할 수 있다. 디지털 듀티 사이클 보정 회로들(1312, 1322)은 전압 제어 발진기를 포함하여 구현되며, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 따라서, 디지털 듀티 사이클 보정 회로들(1312, 1322)은 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있으며, 디지털 듀티 사이클 보정 회로들(1312, 1322) 및 이를 포함하는 메모리 시스템(1300)의 전력 소모가 감소될 수 있다.

도 14는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 디스플레이 시스템을 나타내는 블록도이다.

도 14를 참조하면, 디스플레이 시스템(1400)은 디스플레이 패널(1410) 및 디스플레이 구동 집적 회로(Display Driver Integrated Circuit; DDI)(1420)를 포함한다.

디스플레이 패널(1410)은 복수의 게이트 라인들과 복수의 데이터 라인들을 포함하며, 각 게이트 라인과 각 데이터 라인이 교차하는 영역에 정의되는 복수의 화소(pixel)들을 포함한다. 상기 복수의 화소들은 매트릭스 형태로 배열되어 화소 어레이를 형성할 수 있다. 디스플레이 패널(1410)은 LCD 패널, LED 패널, OLED 패널, FED 패널 등을 포함할 수 있다.

DDI(1420)는 디스플레이 패널(1410)의 구동을 제어한다. DDI(1420)는 타이밍 컨트롤러(1430), 게이트 드라이버(1440) 및 데이터 드라이버(1450)를 포함할 수 있다.

타이밍 컨트롤러(1430)는 GPU와 같은 외부 장치로부터 수신된 영상 데이터 신호 및 시스템 제어 신호에 기초하여, 게이트 드라이버 제어 신호, 데이터 드라이버 제어 신호 및 데이터를 발생한다. 게이트 드라이버(1440)는 상기 게이트 드라이버 제어 신호를 기초로 디스플레이 패널(1410)의 상기 게이트 라인들을 선택적으로 활성화하여 상기 화소 어레이의 행을 선택한다. 데이터 드라이버(1450)는 상기 데이터 드라이버 제어 신호 및 상기 데이터에 기초하여 디스플레이 패널(1410)의 상기 데이터 라인들에 복수의 구동 전압들을 인가한다. 디스플레이 패널(1410)은 상기와 같은 게이트 드라이버(1440) 및 데이터 드라이버(1450)의 동작에 의하여 구동되며, 상기 영상 데이터 신호에 상응하는 이미지를 표시할 수 있다.

타이밍 컨트롤러(1430)는 디지털 듀티 사이클 보정 회로(1432)를 포함할 수 있다. 디지털 듀티 사이클 보정 회로(1432)는 전압 제어 발진기를 포함하여 구현되며, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 따라서, 디지털 듀티 사이클 보정 회로(1432)는 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있으며, 디지털 듀티 사이클 보정 회로(1432) 및 이를 포함하는 디스플레이 시스템(1400)의 전력 소모가 감소될 수 있다.

도 15는 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 포함하는 이미지 센서를 나타내는 블록도이다.

도 15를 참조하면, 이미지 센서(1500)는 픽셀 어레이(1510) 및 신호 처리부(1520)를 포함한다.

픽셀 어레이(1510)는 입사광을 변환하여 전기 신호를 발생한다. 픽셀 어레이(1510)는 매트릭스 형태로 배치된 복수의 단위 픽셀들을 포함할 수 있다. 상기 복수의 단위 픽셀들은 컬러 영상 정보를 제공하는 컬러 픽셀들 및/또는 피사체(미도시)까지의 거리 정보를 제공하는 거리 픽셀들을 포함할 수 있다. 픽셀 어레이(1510)가 상기 거리 픽셀들을 포함하는 경우에, 이미지 센서(1500)는 상기 피사체에 광을 조사하는 광원부(미도시)를 더 포함할 수 있다.

신호 처리부(1520)는 상기 전기 신호를 처리하여 이미지 데이터를 발생한다. 신호 처리부(1520)는 로우 드라이버(RD)(1530), 아날로그-디지털 변환기(ADC)(1540), 디지털 신호 처리기(DSP)(1550) 및 타이밍 컨트롤러(1560)를 포함할 수 있다.

로우 드라이버(1530)는 픽셀 어레이(1510)의 각 로우에 연결되고, 상기 각 로우를 구동하는 구동 신호를 생성할 수 있다. ADC(1540)는 픽셀 어레이(1510)의 각 컬럼에 연결되고, 픽셀 어레이(1510)로부터 출력되는 아날로그 신호를 디지털 신호로 변환할 수 있다. 실시예에 따라서, ADC(1540)는 유효 신호 성분을 추출하기 위한 상관 이중 샘플링(CDS)부를 포함할 수 있다. 상기 CDS부는 아날로그 더블 샘플링을 수행하거나, 디지털 더블 샘플링을 수행하거나, 아날로그 및 디지털 더블 샘플링을 모두 수행하는 듀얼 상관 이중 샘플링을 수행할 수 있다. DSP(1550)는 ADC(1540)로부터 출력된 디지털 신호를 수신하고, 상기 디지털 신호에 대하여 이미지 데이터 처리를 수행할 수 있다. 타이밍 컨트롤러(1560)는 로우 구동부(1530), ADC(1540) 및 DSP(1550)를 제어하기 위한 제어 신호들을 공급할 수 있다.

DSP(1550) 및 타이밍 컨트롤러(1560)는 디지털 듀티 사이클 보정 회로들(1552, 1562)을 각각 포함할 수 있다. 디지털 듀티 사이클 보정 회로들(1552, 1562)은 전압 제어 발진기를 포함하여 구현되며, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 따라서, 디지털 듀티 사이클 보정 회로들(1552, 1562)은 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있으며, 디지털 듀티 사이클 보정 회로들(1552, 1562) 및 이를 포함하는 이미지 센서(1500)의 전력 소모가 감소될 수 있다.

도 16은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 모바일 시스템에 응용한 예를 나타내는 블록도이다.

도 16을 참조하면, 모바일 시스템(2100)은 어플리케이션 프로세서(AP)(2110), 통신(Connectivity)부(2120), 휘발성 메모리 장치(2130), 비휘발성 메모리 장치(2140), 사용자 인터페이스(2150) 및 파워 서플라이(2160)를 포함한다. 실시예에 따라서, 모바일 시스템(2100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

AP(2110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라서, AP(2110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, AP(2110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라서, AP(2110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(2120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(2120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(2120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

휘발성 메모리 장치(2130)는 AP(2110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리 장치(2130)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 또는 이와 유사한 메모리로 구현될 수 있다.

비휘발성 메모리 장치(2140)는 모바일 시스템(2100)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(2140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

AP(2110), 통신부(2120), 휘발성 메모리 장치(2130) 및 비휘발성 메모리 장치(2140)는 디지털 듀티 사이클 보정 회로들(2112, 2122, 2132, 2142)을 각각 포함할 수 있다. 디지털 듀티 사이클 보정 회로들(2112, 2122, 2132, 2142)은 전압 제어 발진기를 포함하여 구현되며, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 따라서, 디지털 듀티 사이클 보정 회로들(2112, 2122, 2132, 2142)은 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있으며, 디지털 듀티 사이클 보정 회로들(2112, 2122, 2132, 2142) 및 이를 포함하는 모바일 시스템(2100)의 전력 소모가 감소될 수 있다.

사용자 인터페이스(2150)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(2160)는 모바일 시스템(2100)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라서, 모바일 시스템(2100)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(2100) 또는 모바일 시스템(2100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 17은 본 발명의 실시예들에 따른 디지털 듀티 사이클 보정 회로를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 17을 참조하면, 컴퓨팅 시스템(2200)은 프로세서(2210), 입출력 허브(2220), 입출력 컨트롤러 허브(2230), 적어도 하나의 메모리 모듈(2240) 및 그래픽 카드(2250)를 포함한다. 실시예에 따라서, 컴퓨팅 시스템(2200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(2210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(2210)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라서, 프로세서(2210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 또한, 실시예에 따라서, 컴퓨팅 시스템(2200)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라서, 프로세서(2210)는 내부 또는 외부에 위치한 캐시 메모리를 더 포함할 수 있다.

프로세서(2210)는 메모리 모듈(2240)의 동작을 제어하는 메모리 컨트롤러(2211)를 포함할 수 있다. 프로세서(2210)에 포함된 메모리 컨트롤러(2211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(2211)와 메모리 모듈(2240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(2240)이 연결될 수 있다. 실시예에 따라서, 메모리 컨트롤러(2211)는 입출력 허브(2220) 내에 위치할 수 있다. 메모리 컨트롤러(2211)를 포함하는 입출력 허브(2220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다. 메모리 모듈(2240)은 메모리 컨트롤러(2211)로부터 제공된 데이터를 저장하는 복수의 휘발성 또는 비휘발성 메모리들을 포함할 수 있다.

입출력 허브(2220)는 그래픽 카드(2250)와 같은 장치들과 프로세서(2210) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(2220)는 다양한 방식의 인터페이스를 통하여 프로세서(2210)에 연결될 수 있다. 예를 들어, 입출력 허브(2220)와 프로세서(2210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 실시예에 따라서, 컴퓨팅 시스템(2200)은 복수의 입출력 허브들을 포함할 수 있다.

입출력 허브(2220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(2220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(2250)는 AGP 또는 PCIe를 통하여 입출력 허브(2220)와 연결될 수 있다. 그래픽 카드(2250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(2250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라서, 입출력 허브(2220)는, 입출력 허브(2220)의 외부에 위치한 그래픽 카드(2250)와 함께, 또는 그래픽 카드(2250) 대신에 입출력 허브(2220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(2220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(2220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(2230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(2230)는 내부 버스를 통하여 입출력 허브(2220)와 연결될 수 있다. 예를 들어, 입출력 허브(2220)와 입출력 컨트롤러 허브(2230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(2230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(2230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

프로세서(2210), 입출력 허브(2220), 입출력 컨트롤러 허브(2230) 및 그래픽 카드(2250)는 디지털 듀티 사이클 보정 회로들(2212, 2222, 2232, 2252)을 각각 포함할 수 있다. 디지털 듀티 사이클 보정 회로들(2212, 2222, 2232, 2252)은 전압 제어 발진기를 포함하여 구현되며, 클럭 신호의 듀티 정보를 주파수 값으로 변환하고 상기 주파수 값에 상응하는 디지털 코드에 기초하여 클럭 신호의 듀티 사이클을 보정한다. 따라서, 디지털 듀티 사이클 보정 회로들(2212, 2222, 2232, 2252)은 상대적으로 안정적이고 효과적으로 듀티 사이클 보정 동작을 수행할 수 있으며, 디지털 듀티 사이클 보정 회로들(2212, 2222, 2232, 2252) 및 이를 포함하는 컴퓨팅 시스템(2200)의 전력 소모가 감소될 수 있다.

실시예에 따라서, 프로세서(2210), 입출력 허브(2220) 및 입출력 컨트롤러 허브(2230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(2210), 입출력 허브(2220) 또는 입출력 컨트롤러 허브(2230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명은 디지털 듀티 사이클 보정 회로 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 디지털 듀티 제어 코드를 기초로 차동 형태의 제1 및 제2 입력 클럭 신호들의 듀티 사이클을 보정하여 차동 형태의 제1 및 제2 출력 클럭 신호들을 발생하는 듀티 사이클 제어부;
   상기 제1 및 제2 출력 클럭 신호들을 모니터링하여 제1 및 제2 DC(Direct Current) 전압들을 발생하는 모니터링부;
   상기 제1 및 제2 DC 전압들 및 기준 전압에 대한 전압-주파수 변환을 수행하여 제1 및 제2 주파수 신호들 및 기준 주파수 신호를 발생하는 전압-주파수 변환부;
   상기 제1 및 제2 주파수 신호들 및 상기 기준 주파수 신호의 펄스들을 카운트하여 제1 및 제2 카운트 값들 및 기준 카운트 값을 발생하는 주파수 카운터부; 및
   상기 제1 및 제2 카운트 값들 및 상기 기준 카운트 값에 기초하여 상기 디지털 듀티 제어 코드를 발생하는 디지털 상태 머신부를 포함하는 디지털 듀티 사이클 보정 회로.
2. 제 1 항에 있어서, 상기 디지털 듀티 제어 코드는 업 코드 및 다운 코드를 포함하며, 상기 듀티 사이클 제어부는,
   상기 제1 및 제2 입력 클럭 신호들을 증폭하는 증폭부;
   상기 업 코드 및 상기 다운 코드를 기초로 상기 증폭된 제1 입력 클럭 신호의 듀티 사이클을 보정하여 상기 제1 출력 클럭 신호를 발생하는 제1 듀티 사이클 보정 버퍼부; 및
   상기 업 코드 및 상기 다운 코드를 기초로 상기 증폭된 제2 입력 클럭 신호의 듀티 사이클을 보정하여 상기 제2 출력 클럭 신호를 발생하는 제2 듀티 사이클 보정 버퍼부를 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
3. 제 2 항에 있어서, 상기 제1 듀티 사이클 보정 버퍼부는,
   상기 증폭된 제1 입력 클럭 신호가 인가되는 제1 노드 및 제2 노드와 각각 연결되는 복수의 보정 버퍼들; 및
   상기 제2 노드의 전압을 반전하여 상기 제1 출력 클럭 신호를 발생하는 인버터를 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
4. 제 3 항에 있어서, 상기 복수의 보정 버퍼들 각각은,
   전원 전압이 인가되는 제1 단자, 게이트 단자 및 제2 단자를 구비하는 제1 PMOS 트랜지스터;
   상기 제1 PMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 상기 제1 노드와 연결되는 게이트 단자 및 상기 제2 노드와 연결되는 제2 단자를 구비하는 제2 PMOS 트랜지스터;
   상기 제2 노드와 연결되는 제1 단자, 상기 제1 노드와 연결되는 게이트 단자 및 제2 단자를 구비하는 제1 NMOS 트랜지스터; 및
   상기 제1 NMOS 트랜지스터의 제2 단자와 연결되는 제1 단자, 접지 전압이 인가되는 제2 단자 및 게이트 단자를 구비하는 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
5. 제 1 항에 있어서, 상기 전압-주파수 변환부는,
   선택 신호에 기초하여 상기 제1 및 제2 DC 전압들 및 상기 기준 전압 중 하나를 출력하는 아날로그 멀티플렉서; 및
   상기 아날로그 멀티플렉서의 출력에 기초하여 상기 제1 및 제2 주파수 신호들 및 상기 기준 주파수 신호를 발생하는 전압 제어 발진기를 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
6. 제 1 항에 있어서, 상기 디지털 상태 머신부는,
   상기 기준 카운트 값과 상기 제1 카운트 값을 비교하여 제1 보정 코드를 결정하고, 상기 기준 카운트 값과 상기 제2 카운트 값을 비교하여 제2 보정 코드를 결정하며, 상기 결정된 제1 및 제2 보정 코드들에 기초하여 상기 디지털 듀티 제어 코드를 결정하는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
7. 제 6 항에 있어서, 상기 디지털 상태 머신부는,
   상기 기준 카운트 값과 상기 제1 카운트 값의 차이가 미리 정해진 오차 값보다 큰 경우에 상기 제1 보정 코드를 업데이트하고, 상기 기준 카운트 값과 상기 제1 카운트 값의 차이가 상기 오차 값보다 작은 경우에 상기 제1 보정 코드를 유지하며,
   상기 기준 카운트 값과 상기 제2 카운트 값의 차이가 상기 오차 값보다 큰 경우에 상기 제2 보정 코드를 업데이트하고, 상기 기준 카운트 값과 상기 제2 카운트 값의 차이가 상기 오차 값보다 작은 경우에 상기 제2 보정 코드를 유지하며,
   상기 제1 보정 코드 및 상기 제2 보정 코드의 평균에 상응하도록 상기 디지털 듀티 제어 코드를 결정하는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
8. 제 1 항에 있어서,
   상기 듀티 사이클 제어부의 후단에 배치되며, 상기 제1 및 제2 출력 클럭 신호들을 버퍼링하여 차동 형태의 제3 및 제4 출력 클럭 신호들을 발생하는 버퍼부를 더 포함하는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
9. 제 1 항에 있어서,
   상기 디지털 상태 머신부는 상기 디지털 듀티 제어 코드를 저장하는 저장부를 포함하고,
   상기 디지털 듀티 제어 코드는 상기 디지털 듀티 사이클 보정 회로의 동작 초기에 설정되며, 상기 디지털 듀티 제어 코드가 설정된 이후에 상기 모니터링부, 상기 전압-주파수 변환부, 상기 주파수 카운터부 및 상기 저장부를 제외한 상기 디지털 상태 머신부의 나머지 부분은 비활성화되는 것을 특징으로 하는 디지털 듀티 사이클 보정 회로.
10. 디지털 듀티 제어 코드를 기초로 제1 입력 클럭 신호의 듀티 사이클을 보정하여 제1 출력 클럭 신호를 발생하는 듀티 사이클 제어부;
    상기 제1 출력 클럭 신호를 모니터링하여 제1 DC(Direct Current) 전압을 발생하는 모니터링부;
    기준 전압 및 상기 제1 DC 전압에 대한 전압-주파수 변환을 수행하여 기준 주파수 신호 및 제1 주파수 신호를 발생하는 전압-주파수 변환부;
    상기 기준 주파수 신호 및 상기 제1 주파수 신호의 펄스들을 카운트하여 기준 카운트 값 및 제1 카운트 값을 발생하는 주파수 카운터부; 및
    상기 기준 카운트 값 및 상기 제1 카운트 값에 기초하여 상기 디지털 듀티 제어 코드를 발생하는 디지털 상태 머신부를 포함하는 디지털 듀티 사이클 보정 회로.
    
    

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