KR20140111575A - 원형 소스/드레인 프로파일을 갖는 핀 전계 효과 트랜지스터 - Google Patents
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Abstract
원형 소스/드레인 프로파일을 갖는 FinFET를 형성하는 방법은, 기판에 핀을 형성하는 단계, 핀 소스/드레인 리세스를 에칭하는 단계, 소스/드레인 리세스에 복수 개의 소스/드레인 층들을 형성하는 단계; 및 복수 개의 소스/드레인 층들 중 적어도 하나를 에칭하는 단계를 포함한다. 소스/드레인 층들은 실리콘 게르마늄 화합물일 수 있다. 소스/드레인 층들에서의 에칭은 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 복수 개의 소스/드레인 층들 각각을 부분적으로 에칭하는 것을 포함할 수 있다. 소스/드레인 층들은 상단 코너에서 약 15 nm의 두께를 갖도록 형성될 수 있고, 소스/드레인 층들은 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 약 3 nm 만큼 각각 에칭될 수 있다. 복수 개의 소스/드레인 층들을 형성하는 단계는 적어도 5개의 소스/드레인 층들을 형성하는 것을 선택적으로 포함한다.
Description
본 발명은 원형 소스/드레인 프로파일을 갖는 핀 전계 효과 트랜지스터(FinFET)에 관한 것이다.
현대의 집적 회로는 크기가 축소되고, 관련 트랜지스터도 물론 크기가 축소되고 있다. 예측 가능한 특성으로 작동하기 위하여, 트랜지스터 제조는 초기에 트랜지스터의 특징부 크기를 축소시키는 것에 관하여 집중하였다. 그러나, 트랜지스터 특징부의 크기가 극소의 크기에 도달됨에 따라, 새로운 트랜지스터 디자인이 개발되었다. 예측 가능한 디바이스 성능을 유지하면서 보다 큰 트랜지스터 패킹 밀도를 가능하게 하기 위하여, 핀 전계 효과 트랜지스터(FinFET; fin field effect transistor)가 측방향 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal oxide semiconductor field effect transistor)를 대체하도록 때때로 사용되고 있다.
전통적으로, MOSFET 등의 측방향 트랜지스터는 반도체에 배치되는 소스와 드레인을 갖는데, 게이트는 소스와 드레인 사이에서 반도체의 표면 상에 배치된다. FinFET는 상승된 핀에서 채널 영역을 갖는데, 게이트 절연체와 게이트 접점은 채널 영역에서 핀의 하나 이상의 측면을 피복한다. 소스와 드레인은 채널 영역의 각 측면 상에 형성될 수 있다.
원형 소스/드레인 프로파일을 갖는 FinFET를 형성하는 방법은, 기판에 핀을 형성하는 단계, 핀 소스/드레인 리세스를 에칭하는 단계, 소스/드레인 리세스에 복수 개의 소스/드레인 층들을 형성하는 단계; 및 복수 개의 소스/드레인 층들 중 적어도 하나를 에칭하는 단계를 포함한다. 소스/드레인 층들은 실리콘 게르마늄 화합물일 수 있다. 소스/드레인 층들에서의 에칭은 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 복수 개의 소스/드레인 층들 각각을 부분적으로 에칭하는 것을 포함할 수 있다. 소스/드레인 층들은 상단 코너에서 약 15 nm의 두께를 갖도록 형성될 수 있고, 소스/드레인 층들은 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 약 3 nm 만큼 각각 에칭될 수 있다. 복수 개의 소스/드레인 층들을 형성하는 단계는 적어도 5개의 소스/드레인 층들을 형성하는 것을 선택적으로 포함한다.
본 개시 및 그 이점의 보다 완벽한 이해를 위해, 이하, 첨부 도면과 함께 취한 아래의 설명을 참조한다. 도면에서:
도 1 내지 도 11은 실시예에 따른 제조의 중간 단계들에서 FinFET 디바이스의 단면도이고;
도 12a 및 도 12b는 실시예에 따른 제조의 중간 단계들에서 FinFET의 등각 투영도이며;
도 13은 실시예에 따른 FinFET 단부 영역의 단면도이고;
도 14는 실시예에 따른 FinFET를 형성하는 방법의 흐름도이다.
여러 도면에서 대응하는 번호 및 부호는 달리 지시되지 않는다면 대체로 대응하는 부품을 지칭한다. 도면은 다양한 실시예의 관련 양태를 명백하게 예시하도록 도시되어 있고 반드시 실척으로 도시되어 있지 않다.
도 1 내지 도 11은 실시예에 따른 제조의 중간 단계들에서 FinFET 디바이스의 단면도이고;
도 12a 및 도 12b는 실시예에 따른 제조의 중간 단계들에서 FinFET의 등각 투영도이며;
도 13은 실시예에 따른 FinFET 단부 영역의 단면도이고;
도 14는 실시예에 따른 FinFET를 형성하는 방법의 흐름도이다.
여러 도면에서 대응하는 번호 및 부호는 달리 지시되지 않는다면 대체로 대응하는 부품을 지칭한다. 도면은 다양한 실시예의 관련 양태를 명백하게 예시하도록 도시되어 있고 반드시 실척으로 도시되어 있지 않다.
예시적인 실시예의 제조 및 용도가 아래에서 상세하게 논의된다. 그러나, 본 개시는 광범위한 특정한 상황에서 구현될 수 있는 많은 이용 가능한 개념을 제공한다는 것을 알아야 한다. 논의되는 특정한 실시예는 본 개시의 실시예를 제조하고 사용하는 구체적인 방식의 단순한 예시이고, 본 개시의 범위를 제한하지 않는다.
본 개시는 FinFET 디바이스에서 소스와 드레인 영역을 형성하는 특정한 상황에서의 실시예에 관하여 설명될 것이다. 그러나, 본 개시의 실시예는 또한 광범위한 반도체 디바이스에 적용될 수 있다. 이하, 첨부 도면을 참조하여 다양한 실시예가 상세하게 설명될 것이다.
FinFET 디바이스는 반도체 핀에서 소스와 드레인 영역을 도핑함으로써 또는 게이트 핀 영역의 대향 측면들 상에 소스와 드레인을 증착시킴으로써 형성될 수 있다. 실시예에서, 실리콘 게르마늄(SiGe)은 에피텍셜 성장 프로세스를 이용하여 소스/드레인 영역을 성장시키도록 사용될 수 있다. 그러나, FinFET들은 서로 평행하게 형성되는 경향이 있기 때문에, SiGe 소스/드레인 영역의 성장은 인접한 FinFET들에서 소스/드레인 영역을 브릿지할 수 있다. 이 문제는 핀 피치, 즉 인접한 핀들 간의 거리가 감소될 때에 특히 표명된다. SiGe 소스/드레인 영역이 성장할 때에 핀들의 근접도는 소스/드레인 영역의 크기를 제한한다. 에피텍셜 성장된 SiGe는 면형 결정 형태, 및 특히 다이아몬드형 결정을 형성하는 경향이 있다. 성장된 SiGe 결정에 의해 나타나는 다이아몬드 형태는 핀과 관련하여 소스/드레인 영역의 상단 및 측면에서 코너를 생성한다. SiGe 결정의 측면에 형성된 코너는 인접한 핀 소스/드레인 영역을 향해 옆으로 성장하는 경향이 있다. 결합하는 경향이 있는 인접한 핀들로부터의 이들 코너는 인접한 SiGe 결정들의 소스/드레인 영역을 브릿지한다. 실시예에서, SiGe 소스/드레인 영역은 층들에서 성장될 수 있는데, 각각의 SiGe층은 SiGe층의 코너를 제거하도록 에칭되어 원형 프로파일을 생성함으로써 더 큰 높이 대 폭 종횡비 및 더 미세한 핀 피치를 허용한다.
도 1은 핀을 생성하기 위한 초기 기판(102)의 단면도이다. 기판(102)의 상부면에 마스크(104)가 적용될 수 있고, 마스크는 핀이 생성될 수 있는 지점을 획정한다. 도 1에 도시된 실시예에서, 마스크는 포지티브 마스크이고, 기판(102)은 마스크(104)의 개구를 통해 에칭될 수 있다. 실시예에서, 기판은 실리콘, 비화갈륨 등과 같은 반도체일 수 있다. 또한, 기판(102)은 마스크(104)의 부착 전에 도핑될 수 있다. 마스크(104)는 질화물 또는 산화물 등의 하드 마스크일 수 있거나, 스핀 코팅된 포토레지스트 등의 다른 타입의 마스크일 수 있다. 일 실시예에서, 핀(202)의 피치는 약 38 nm 내지 약 48 nm일 수 있고, 이는 실시예에서 10 nm 내지 16 nm FinFET 제조 프로세스에서 사용될 수 있다. 다른 실시예에서, 핀(202)의 피치는 7 nm FinFET 제조 프로세스에서 약 30 nm일 수 있다.
도 2는 기판(102)에서 에칭된 핀(202)의 단면도이다. 기판은 핀(202)들 사이에서 재료를 제거하도록 에칭될 수 있다. 실시예에서, 마스크(104; 도 1)는 에칭 후에 제거될 수 있다. 다른 실시예에서, 마스크(104)는 핀(202) 상에 잔존하는 하드 마스크일 수 있고, 다음의 게이트 접점(302; 도 3 참조)이 마스크(104) 위에 증착된다.
도 3은 얕은 트렌치 절연 구조(STI; shallow trench isolation structure)(306)와 게이트 접점(302)의 형성의 단면도이다. 도 12a는 게이트 접점(302)과 절연층(304)의 등각 투영도를 예시하고 있고(명확도를 위해 도 12a에서는 STI가 생략됨), 도 3은 평면 AA를 따른 단면이다.
STI(306)는 도 2에 예시된 바와 같이 형성된 핀(202)들 사이의 에칭된 공간에서 핀(202)들 사이에 형성되고, 이어서 에칭된 트렌치를 산화물 등의 유전체로 충전할 수 있다. 핀(202)은 예정된 최종 핀 깊이보다 큰 깊이를 갖도록 에칭될 수 있다. 예컨대, 예정된 핀 높이는 약 35 nm일 수 있고, 이제 핀은 약 60 nm 이상의 깊이로 에칭될 수 있으며, STI는 핀(202)들 사이의 공간의 바닥을 약 20 nm 이상의 깊이로 충전한다.
게이트 절연층(304)이 핀(202)의 일부 위에 형성될 수 있다. 예시된 실시예에서, 절연층(304)은 STI(306) 위에 형성되는 일 없이 핀(202) 위에 형성된 것으로 도시되어 있다. 그러나, 다른 실시예에서, 절연층(304)은 다중 핀(202) 위에서 연장되는 단일의 연속적인 구조로서 형성될 수 있다. 그러한 절연층(304)은 산화물 절연층(304)을 생성하도록 예컨대 열 산화에 의해 핀(202)의 표면 상에 산화물을 성장시킴으로써 형성될 수 있다. 다른 실시예에서, 절연층은 고유전율(high-k) 재료, 질화물, 또는 다른 절연체일 수 있다.
게이트 접점(302)이 절연층(304) 위에 형성될 수 있다. 예시된 실시예에서, 게이트 접점(302)은 다중 핀(202) 위에 형성되지만, 다른 실시예에서, 개별적인 게이트 접점이 각 핀 위에 형성되어 각 게이트의 개별화된 제어를 허용할 수 있다.
도 4는 소스/드레인 리세스(402)의 형성의 단면도를 도시하고 있다. 도 12b는 소스의 등각 투영도를 예시하고, 도 4는 평면 BB를 따른 단면이다. 실시예에서, 핀(202; 도 3)이 에칭되고, 에칭은 STI(306)의 표면 아래의 기판(102)을 제거하여 소스/드레인 리세스(402)를 생성한다. 실시예에서, 소스/드레인 리세스는 핀(202)의 최상 표면 아래에서 약 55 nm의 깊이로 에칭될 수 있다.
도 5는 소스/드레인 구조(504)의 제1 소스/드레인 층(502)의 형성의 단면도를 도시하고 있다. 소스 및 드레인 구조(504)가 게이트 접점(302; 도 4)의 대향 측면 상에 형성될 수 있다. 제1 소스/드레인 층(502)은 약 15 nm의 높이 만큼 STI(306) 위의 높이로 성장될 수 있다. 실시예에서, 소스/드레인 구조(504)는 현장 에피텍셜 성장 프로세스를 이용하여 SiGe로부터 성장된다. 다른 실시예에서, 소스/드레인 구조(504)는 예컨대 붕소, 인, 비소 등의 재료로 도핑함으로써 도핑된 SiGe 화합물로 형성될 수 있다. SiGe의 결정 성장은 측면 코너(502A)와 상단 코너(502B)를 초래한다. 결정 구조는 측면 코너(502A)가 109.6도의 각도를 갖게 한다. 그러나, SiGe 결정은 일정한 종횡비를 갖게 성장하는 경향이 있고, 높이 대 폭의 비율은 일정하게 유지된다. 따라서, 제1 소스/드레인 층(502)이 성장할 때에, 소스/드레인 구조(504)이 그 성장에 따라 넓어지게 된다. 측면 코너(502A)가 각 스테이지에서의 에칭에 의해 감소된 상태에서 SiGe 구조를 스테이지들에서 성장시키면 인접한 SiGe 구조들이 브릿지되는 것이 방지된다.
도 6은 소스/드레인 구조(504)의 각 후방의 단면도를 도시하고 있다. 소스/드레인 구조(504)가 SiGe인 실시예에서, 소스/드레인 구조(504)는 측면 코너(502A; 도 5)와 상단 코너(502B; 도 5)를 변경시켜 원형 측면 코너(602A)와 원형 상단 코너(602B)를 생성하도록 선택적으로 에칭될 수 있어, 원형 제1 소스/드레인 층(602)을 초래할 수 있다. 또한, 초기의 각진 형태의 SiGe 소스/드레인 구조(504)를 에칭하면 표면적 대 체적의 상이한 비율로 인해 평탄한 부분에서보다 코너에서 더 많은 재료를 제거하는 경향이 있다. 실시예에서, 제1 소스/드레인 층(502;도 5)의 측면 코너(502A; 도 5)와 상단 코너(502B)는 소스/드레인 구조(504)의 전체 크기에 따라 약 3 nm 만큼 에칭될 수 있다. 실시예에서, 에칭은 약 10 torr 내지 약 30 torr의 압력에서 HCl 용액을 이용하여 수행될 수 있다.
PMOS 디바이스의 에칭은 실시예에서 선택적인 에칭에 의해 달성될 수 있고, NMOS의 에칭은 마스킹과 에칭에 의해 달성될 수 있다. 또한, PMOS 디바이스는 약 600℃ 내지 약 700℃의 온도에서 HCl로 에칭될 수 있고, NMOS 디바이스는 약 650℃ 내지 약 700℃의 온도에서 HCl로 에칭될 수 있다.
도 7은 제2 소스/드레인 층(702)의 형성을 예시하고 도 8은 원형 제2 소스/드레인 층(802)을 형성하는 단면도이다. 실시예에서, SiGe 재료의 제2 소스/드레인 층(702)은 제1 소스/드레인 층(502; 도 5)을 성장시키는 데에 사용되는 것과 유사한 방법을 이용하여 에피텍셜 성장될 수 있다. 원형 제1 소스/드레인 층(602)의 원형 프로파일은 제2 소스/드레인 층(702)이 코너에서 약간의 원형 프로파일을 취하게 한다. 실시예에서, 제2 소스/드레인 층(702)은 코너가 단결정 SiGe 구조에 의해 나타나는 완전한 각도 프로파일을 달성하지 못하는 두께로 성장될 것이다.
제2 소스/드레인 층(702)은 상단 코너에서 원형 제1 소스/드레인 층(602) 위에 약 15 nm의 두께로 형성될 수 있다. 제2 소스/드레인 층(702)은 원형 제2 소스/드레인 층(802)을 형성하도록 에칭될 수 있다. 실시예에서, 제2 소스/드레인 층(702)은 상단 코너에서 약 3 nm 만큼 에칭될 수 있다. 따라서, 원형 제2 소스/드레인 층(802)의 코너에서의 전체 두께는 약 12 nm일 수 있다.
도 9는 제3 소스/드레인 층(902)의 형성을 예시하고 도 10은 원형 제3 소스/드레인 층(1002)을 형성하는 단면도이다. 제3 소스/드레인 층이 형성되고 도 5 내지 도 8에 관하여 전술한 실시예와 유사한 에피텍셜 성장 방법을 이용하여 에칭될 수 있다. 다음의 층이 또한 전술한 프로세스들에 따라 형성될 수 있다.
도 11은 상단 소스/드레인 층(1102)의 형성을 예시한다. 실시예에서, 하부 원형 소스/드레인 층(602, 802, 1002)는 원형 프로파일을 달성하였고, 상단 소스/드레인 층(1102)의 증착은 원형의 최종층, 즉 상단층을 생성한다. 상단 소스/드레인 층(1102)의 형성 전에 그러한 원형 프로파일은 인접한 상단 소스/드레인 층(1102)의 브릿지를 방지하게 되는데, 그 이유는 인접한 하부 층(602, 802, 1002) 사이의 간격이 브릿지 없이 상단 소스/드레인 층(1102)의 형성을 허용하기 때문이다. 실시예에서, 상단 소스/드레인 층(1102)은 전술한 바와 같이 에피텍셜 성장을 통해 형성될 수 있고, 상단 소스/드레인 층(1102)을 에칭하지 않고 형성될 수 있다. 상단 소스/드레인 층(1102)은 도 11에서 다른 층들보다 두꺼운 것으로 예시되어 있지만, 원형 소스/드레인 구조(1104)의 높이에 따라, 각 층의 두께가 변동될 수 있고, 임의의 갯수의 층들이 형성될 수 있으며, 최상단 소스/드레인 층은 에칭을 받지 않는다는 것을 알아야 한다. 실시예에서, 소스/드레인의 상단 소스/드레인 층을 비롯하여 5개의 소스/드레인 층이 디바이스에 형성될 수 있다. 그러나, 다른 실시예에서, 소스/드레인 구조(1104)는 적어도 3개의 층을 가질 수 있다.
도 13은 실시예에 따른 FinFET의 단부 섹션에서 원형 소스/드레인 구조(1104)의 단면도를 예시하고 있다. 핀(202)은 명확도를 위해 예시되어 있다. 예컨대, 핀(202)은 게이트 접점(302; 도 3, 도 12a 참조) 아래의 채널 영역에서 핀 높이(1302)를 가질 수 있다. 원형 소스/드레인 구조(1104)는 핀(202)의 전체 위에서 연장될 수 있다. 원형 소스/드레인 구조(1104)의 상단 코너, 즉 피크는 소스/드레인 연장 높이(1304) 만큼 핀의 최상 부분 위에서 연장될 수 있다. 따라서, 기판(102)의 표면 위에서 소스/드레인 구조의 전체 높이(1308)는 핀 높이(1302) 더하기 소스/드레인 연장 높이(1304)이다. 실시예에서, 원형 소스/드레인 구조(1104)는 핀(202)의 상단면 전체 위에서 연장된다. 원형 소스/드레인 구조(1104)는 핀(202)의 상단면 위에서 연장되고 핀(202)의 상단면의 에지를 지나서 측방향으로 연장되는 상부를 가질 수 있다.
실시예에서, 핀 높이(1302)는 약 35 nm일 수 있고, 소스/드레인 구조(1104)의 총 높이(1308)는 약 60 nm일 수 있으며, 폭(1306)은 약 43 nm일 수 있다. 따라서, 소스/드레인 구조(1104)는 약 12 nm의 높이를 각각 갖는 5개의 층을 가질 수 있어, 전체 총 높이(1308)는 약 60 nm이 된다. 인접한 소스/드레인 구조들 간의 간격이 약 5 nm인 경우, 소스/드레인 구조의 폭 대 높이의 비율, 즉 종횡비는 약 0.75보다 클 수 있다.
소스/드레인 구조(1104)에 추가 층이 생성되어, 소스/드레인 구조(1104)의 폭(1306)을 여유있게 증가시키면서 더 큰 높이를 허용할 수 있다는 것을 알아야 한다. 예컨대, 실시예에서, 핀 피치는 약 48 nm일 수 있고, 소스/드레인 구조(1104)는 약 55 nm보다 큰 높이를 갖는 에피텍셜 성장된 SiGe 구조일 수 있다. 또한, 소스/드레인 구조의 바닥부(1310)가 소스/드레인 리세스(402) 내에서 성장되고, 소스/드레인 구조(1104)는 STI(306)의 상단면 아래로부터 핀(202)의 상단면 위로 연장된다.
단일층으로서 성장된 SiGe 소스/드레인 구조는 일반적으로 단결정 SiGe 소스/드레인 구조의 기하학적 형태로 인해 약 45 nm의 소스/드레인 구조 높이에서 인접한 핀들을 가로질러 브릿지하기 시작하게 된다. 그러나, 층들 사이가 에칭된 상태에서 층들에서 원형 SiGe 드레인/소스 구조(1104)를 성장시키면 보다 높고 좁은 구조가 형성된다.
실시예에서, 원형 소스/드레인 구조(1104)의 단면적은 원형 소스/드레인 구조의 높이(1308)와 폭(1306)을 곱한 면적의 2분의 1(1/2), 또는 심지어는 3분의 2(2/3)보다 클 수 있다. 핀(202)의 상단면 위에서 그러한 단면 충전은 디바이스의 누출 전류를 더 적게 하고 디바이스 성능을 더 높인다.
도 14는 실시예에 따른 FinFET 디바이스를 형성하는 방법(1400)의 흐름도이다. 블록(1402)에서 기판이 제공되고, 블록(1404)에서 기판(102)에 STI 구조(306)가 선택적으로 형성될 수 있다. 블록(1406)에서 기판에 하나 이상의 핀(202)이 형성될 수 있다. 핀(202)은 기판(102)을 에칭함으로써, 또는 예컨대 증착, 에피텍셜 성장 등을 통해 핀(202)을 형성함으로써 형성될 수 있다. 블록(1408)에서 예컨대 게이트 접점(302)과 게이터 절연체(304)를 포함하는 게이트 구조가 형성될 수 있다. 블록(1410)에서 게이트 스페이서(404)가 형성될 수 있다. 블록(1412)에서 핀(202)은 소스/드레인 영역에서 에칭될 수 있다. 블록(1414)에서 에칭된 핀(202)의 소스/드레인 영역에서 소스/드레인 층이 성장될 수 있다. 소스/드레인 층(502)은 블록(1416)에서 에칭될 수 있다. 블록(1414)을 반복함으로써 제1 소스/드레인 층 위에 다음의 소스/드레인 층(702, 902, 1102)이 형성될 수 있는데, 각 추가 소스/드레인 층(702, 902, 1102)은 블록(1416)에서와 같이 선택적으로 에칭된다. 블록(1418)에서 소스/드레인 구조(1104)에 대한 하나 이상의 접점이 형성될 수 있다. 실시예에서, 소스/드레인 구조(1104)는 예컨대 상부에 형성된 규화물과, 규화물 영역 위에 형성된 금속 접점을 가질 수 있다.
상기 실시예에 대해 설명된 단계들은 소정 순서로 설명되었지만, 몇몇 단계는 본 명세서의 실시예의 원리로부터 벗어남이 없이 다른 순서로 수행될 수 있다는 것을 알 것이다.
따라서, 실시예에서, 원형 소스/드레인 프로파일을 갖는 FinFET를 형성하는 방법은, 기판에 핀을 형성하는 단계, 핀을 에칭하여 소스/드레인 리세스를 생성하는 단계, 소스/드레인 리세스에 복수 개의 소스/드레인 층들을 형성하는 단계, 및 복수 개의 소스/드레인 층들 중 적어도 하나를 에칭하는 단계를 포함한다. 소스/드레인 층들은 실리콘 게르마늄 화합물일 수 있다. 소스/드레인 층들에서의 에칭은 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 복수 개의 소스/드레인 층들 각각을 부분적으로 에칭하는 것을 포함할 수 있다. 소스/드레인 층들 각각은 상단 코너에서 약 15 nm의 두께를 갖도록 형성될 수 있고, 소스/드레인 층들은 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 약 3 nm 만큼 에칭될 수 있다. 복수 개의 소스/드레인 층들을 형성하는 단계는 적어도 5개의 소스/드레인 층들을 형성하는 것을 선택적으로 포함한다. 핀은 약 48 nm 미만의 핀 피치를 가질 수 있는 복수 개의 핀들 중 하나의 핀으로서 형성될 수 있다. 복수 개의 소스/드레인 구조들 각각은 소스/드레인 구조의 높이와 폭을 곱한 면적의 적어도 2/3의 단면적을 갖게, 그리고 선택적으로 적어도 0.75의 폭 대 높이 비율을 갖게 형성될 수 있다.
실시예에 따른 디바이스는, 기판 상에 배치되는 핀, 핀 위에 배치되는 게이트 구조, 및 게이트 구조에 인접하게 배치되는 소스/드레인 구조를 포함하고, 상기 소스/드레인 구조는 원형 프로파일을 갖는다. 각 소스/드레인 구조의 하부는 적어도 2개의 얕은 트렌치 절연(STI) 구조들 사이의 리세스에 배치될 수 있다. 소스/드레인 구조는 적어도 5개의 층을 가질 수 있으며, 소스/드레인 구조는 핀의 상단면 위의 상부를 포함하고, 상기 상부는 핀의 상단면의 에지를 지나서 측방향으로 연장된다. 소스/드레인 구조는 선택적으로 적어도 0.75의 폭 대 높이 비율을 갖고 실리콘 게르마늄 화합물일 수 있다. 디바이스는 핀 아래의 기판에 배치되는 STI를 더 포함할 수 있고, 소스/드레인 구조는 STI 위로 적어도 55 nm 연장될 수 있다.
본 발명의 실시예들 및 그 이점에 대해서 상세하게 설명하였지만, 첨부된 청구범위에 의해 한정되는 바와 같이 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.
또한, 본 출원의 범위는 본 명세서에 설명된 프로세스, 장치, 제조, 물질의 조성, 수단, 방법 및 단계들의 특정 실시예로 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 쉽게 알게 되는 바와 같이, 본 명세서에 설명된 대응 실시예들과 실질적으로 동일한 결과를 달성할 수 있거나 실질적으로 동일한 기능을 수행하는 것으로서, 현재에 존재하는 또는 추후에 개발될, 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들이 본 개시에 따라서 이용될 수 있다. 따라서, 첨부된 청구범위는 그러한 프로세스, 장치, 제조, 물질의 조성, 수단, 방법, 또는 단계들을 그 범위 내에 포함하도록 의도된다.
102: 기판
104: 마스크
202: 핀
302: 게이트 접점
304: 절연층
104: 마스크
202: 핀
302: 게이트 접점
304: 절연층
Claims (10)
- 디바이스 형성 방법에 있어서,
기판에 핀(fin)을 형성하는 단계;
소스/드레인 리세스(recess)를 생성하기 위해 상기 핀을 에칭하는 단계;
상기 소스/드레인 리세스에 복수 개의 소스/드레인 층들을 형성하는 단계; 및
상기 복수 개의 소스/드레인 층들 중 적어도 하나를 에칭하는 단계
를 포함하는, 디바이스 형성 방법. - 제1항에 있어서,
상기 복수 개의 소스/드레인 층들 중 적어도 하나를 에칭하는 단계는, 상기 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 상기 복수 개의 소스/드레인 층들 각각을 부분적으로 에칭하는 단계를 포함하는 것인, 디바이스 형성 방법. - 제2항에 있어서,
상기 복수 개의 소스/드레인 층들을 형성하는 단계는, 상단 코너에서 15 nm의 두께를 갖는 상기 복수 개의 소스/드레인 층들 각각을 형성하는 단계를 포함하고,
상기 에칭하는 단계는 상기 복수 개의 소스/드레인 층들의 후속 층을 형성하기 전에 상기 복수 개의 소스/드레인 층들 각각을 3 nm 만큼 에칭하는 단계를 포함하며,
상기 복수 개의 소스/드레인 층들을 형성하는 단계는 원형 프로파일을 갖는 최상단의 소스/드레인 층을 형성하는 단계를 포함하는 것인,
디바이스 형성 방법. - 디바이스 형성 방법에 있어서,
기판에 복수 개의 핀(fin)들을 형성하는 단계;
복수 개의 소스/드레인 리세스(recess)들을 생성하기 위해 상기 복수 개의 핀들을 에칭하는 단계; 및
복수 개의 소스/드레인 구조들을 형성하는 단계
를 포함하며,
상기 복수 개의 소스/드레인 구조들을 형성하는 단계는,
복수 개의 제1 소스/드레인 층들을 형성하는 단계로서, 상기 복수 개의 제1 소스/드레인 층들 각각이 상기 복수 개의 소스/드레인 리세스들 중 각각의 리세스에 배치되는, 상기 복수 개의 제1 소스/드레인 층들을 형성하는 단계;
상기 복수 개의 제1 소스/드레인 층들을 에칭하는 단계;
상기 복수 개의 제1 소스/드레인 층들 각각의 위에 복수 개의 제2 소스/드레인 층들을 형성하는 단계;
상기 복수 개의 제2 소스/드레인 층들 각각을 에칭하는 단계; 및
복수 개의 최상단 소스/드레인 층들을 형성하는 단계로서, 상기 복수 개의 최상단 소스/드레인 층들 각각은 복수 개의 제2 소스/드레인 층들 위에 배치되는, 상기 복수 개의 최상단 소스/드레인 층들을 형성하는 단계
를 포함하는 것인, 디바이스 형성 방법. - 제4항에 있어서,
상기 복수 개의 핀들을 형성하는 단계는, 48 nm 미만의 핀 피치(pitch)를 갖는 상기 복수 개의 핀들을 형성하는 단계를 포함하고,
상기 복수 개의 소스/드레인 층들을 형성하는 단계는, 상기 복수 개의 소스/드레인 구조들 중 각각의 구조의 높이와 폭을 곱한 면적의 적어도 2/3의 단면적을 갖는 상기 복수 개의 소스/드레인 구조들 각각을 형성하는 단계를 더 포함하는 것인,
디바이스 형성 방법. - 제4항에 있어서,
복수 개의 얕은 트렌치 절연(STI; shallow trench isolation) 구조를 형성하는 단계를 더 포함하고, 상기 복수 개의 STI는 상기 복수 개의 핀들 중 인접한 핀들 사이에 각각 배치되며, 상기 제1 소스/드레인 층을 형성하는 단계는 복수 개의 실리콘 게르마늄 화합물을 에피텍셜 성장시키는 단계를 포함하고, 상기 제1 소스/드레인 층들 각각은 상기 복수 개의 소스/드레인 리세스들 중 각각의 리세스에 배치되고 상기 STI의 상단면 위로 연장되는 것인, 디바이스 형성 방법. - 제6항에 있어서,
상기 복수 개의 제1 소스/드레인 층은 적어도 15 nm 만큼 상기 STI의 상단면 위로 연장하도록 형성되고, 상기 복수 개의 제2 소스/드레인 층 각각은 상단 코너에서 적어도 15 nm의 높이를 갖도록 형성되며,
상기 복수 개의 제1 소스/드레인 층을 에칭하는 단계는 상단 코너에서 적어도 3 nm 만큼 상기 복수 개의 제1 소스/드레인 층 각각을 에칭하는 단계를 포함하고,
상기 복수 개의 제2 소스/드레인 층을 에칭하는 단계는 상단 코너에서 적어도 3 nm 만큼 상기 복수 개의 제2 소스/드레인 층 각각을 에칭하는 단계를 포함하는 것인,
디바이스 형성 방법. - 디바이스에 있어서,
기판 상에 배치되는 핀(fin);
상기 핀 위에 배치되는 게이트 구조; 및
상기 게이트 구조에 인접하게 배치되는 소스/드레인 구조
를 포함하고,
상기 소스/드레인 구조는 원형 프로파일과, 적어도 2개의 얕은 트렌치 절연(STI) 구조들 사이의 리세스(recess)에 배치되는 각 소스/드레인 구조의 하부(lower portion)를 갖는 것인,
디바이스. - 제8항에 있어서,
상기 소스/드레인 구조는 핀의 상단면 위의 상부를 포함하고, 상기 상부는 상기 핀의 상단면의 에지를 지나서 측방향으로 연장되며,
상기 소스/드레인 구조는 적어도 0.75의 폭 대 높이 비율을 갖는 것인,
디바이스. - 제8항에 있어서,
상기 소스/드레인 구조는 실리콘 게르마늄 화합물인 것인, 디바이스.
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