KR20140086702A

KR20140086702A - Liquid crystal display and method of driving the same

Info

Publication number: KR20140086702A
Application number: KR1020120157519A
Authority: KR
Inventors: 임종진; 김성원; 홍희정; 고남곤; 이동우
Original assignee: 엘지디스플레이 주식회사
Priority date: 2012-12-28
Filing date: 2012-12-28
Publication date: 2014-07-08
Also published as: KR102009323B1

Abstract

The present invention relates to a liquid crystal display and a method for driving the same. The liquid crystal display according to one embodiment of the present invention includes: a matrix type display panel; a data driving part which supplies data voltage to data lines; a gate driving part; and a timing controller. According to the embodiment of the present invention, the timing controller increases the on time of a gate pulse.

Description

액정표시장치와 그 구동 방법{LIQUID CRYSTAL DISPLAY AND METHOD OF DRIVING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a liquid crystal display (LCD)

본 발명은 이웃한 라인 간의 데이터들이 유사할 때 게이트 라인에 인가되는 게이트 펄스의 온 타임을 증가시키는 기능을 갖는 액정표시장치와 그 구동 방법에 관한 것이다.
The present invention relates to a liquid crystal display device having a function of increasing the on-time of a gate pulse applied to a gate line when data between neighboring lines are similar, and a driving method thereof.

액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치는 스위칭 소자로서 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)를 이용하여 동영상을 표시하고 있다. 액정표시장치의 픽셀들은 픽셀 전극에 공급되는 데이터 전압과 공통전극에 공급되는 공통전압의 전위차에 따라 투과율을 변화시킴으로써 화상을 표시한다.A liquid crystal display device of an active matrix driving type displays a moving picture by using a thin film transistor (hereinafter referred to as "TFT") as a switching element. The pixels of the liquid crystal display display an image by changing the transmittance according to the potential difference between the data voltage supplied to the pixel electrode and the common voltage supplied to the common electrode.

액정표시장치의 화면 크기가 커지고 해상도가 높아지면 액정표시패널의 저항(Resistance)과 용량(Capacitance)이 커져 데이터 라인을 통해 공급되는 데이터 전압의 RC 딜레이(delay)가 커진다. 대화면 액정표시장치에서 RC 딜레이가 큰 부분에 위치하는 픽셀들의 데이터 전압 충전율이 상대적으로 작다. 도 1의 예에서, 소스 드라이브 IC(Integrated Circuit)로부터 출력되는 데이터 전압은 목표 전압(V2)으로 데이터 라인을 통해 픽셀에 공급되나 RC 딜레이로 인하여 픽셀의 전압(Vp)이 1 수평 기간(1H) 내에서 V1으로부터 상승되지만 V2에 도달하지 못한다. 도 1에서, SIC 출력 데이터 전압은 소스 드라이브 IC(SIC)로부터 출력되는 데이터 전압이다.
As the screen size of the liquid crystal display device increases and the resolution increases, the resistance and capacitance of the liquid crystal display panel increase, and the RC delay of the data voltage supplied through the data line increases. The data voltage charging rate of the pixels located in a portion where the RC delay is large in the large-screen liquid crystal display device is relatively small. 1, the data voltage output from the source drive IC (Integrated Circuit) is supplied to the pixel through the data line at the target voltage V2, but because the voltage Vp of the pixel is supplied in one horizontal period (1H) Lt; RTI ID = 0.0 > V2. &Lt; / RTI > 1, the SIC output data voltage is a data voltage output from the source drive IC (SIC).

본 발명은 고해상도의 대화면 액정표시장치에서 액정셀들의 데이터 전압 충전 특성을 개선할 수 있는 액정표시장치와 그 구동 방법을 제공한다.
The present invention provides a liquid crystal display device and a driving method thereof that can improve data voltage charging characteristics of liquid crystal cells in a high resolution large-screen liquid crystal display device.

본 발명의 액정표시장치는 데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 타입으로 배치된 표시패널; 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부; 상기 데이터 전압과 동기되는 게이트펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및 상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 타이밍 콘트롤러를 포함한다. A liquid crystal display of the present invention includes: a display panel in which data lines and gate lines are crossed and pixels are arranged in a matrix type; A data driver for supplying a data voltage to the data lines; A gate driver sequentially supplying a gate pulse synchronized with the data voltage to the gate lines; Th line data to be written to pixels arranged in an Nth (N is a positive integer) line of the display panel, and (N + 1) -th line data to be written in pixels in an And a timing controller for controlling the gate driver to increase the on-time of the gate pulse when the difference between the gradations is less than a preset reference value.

상기 액정표시장치의 구동 방법은 상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이를 계산하는 단계; 및 상기 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 단계를 포함한다.
The method of driving the liquid crystal display device according to claim 1, wherein the Nth line data to be written to pixels arranged in the Nth (N is a positive integer) line of the display panel and the Nth line data to be written Calculating a gradation difference between the (N + 1) -th line data to be processed; And increasing the on time of the gate pulse by controlling the gate driver when the gradation difference is less than a predetermined reference value.

본 발명의 액정표시장치는 제N 라인 데이터와 제N+1 라인 데이터를 비교하여 그 라인 데이터들 간의 계조 차이가 작을 때 게이트 펄스의 온 타임을 증가시킨다. 그 결과, 본 발명의 액정표시장치는 고해상도 및 대화면에서도 RC 딜레이로 인하여 데이터 전압 충전율이 낮은 픽셀들의 데이터 전압 충전양을 높일 수 있으므로 표시품질을 향상시킬 수 있다.
The liquid crystal display of the present invention compares the Nth line data with the (N + 1) th line data and increases the on time of the gate pulse when the difference in gray level between the line data is small. As a result, the liquid crystal display device of the present invention can improve the display quality because it can increase the charge amount of the data voltage of pixels having a low data voltage charging rate due to the RC delay at a high resolution and a large screen.

도 1은 RC 딜레이으로 인하여 픽셀의 데이터 전압 충전율 저하를 보여 주는 파형도이다.
도 2 및 도 3은 본 발명의 실시예에 따른 액정표시장치를 나타내는 블록도들이다.
도 4 및 도 5는 도 2 및 도 3에 도시된 표시패널의 TFT 어레이 일부를 보여 주는 등가 회로도이다.
도 6은 도 4 및 도 5에 도시된 TFT 어레이에 인가되는 데이터 전압과 게이트 펄스를 보여 주는 파형도이다.
도 7은 본 발명의 실시예에 따른 액정표시장치의 구동 방법을 보여 주는 흐름도이다.
도 8은 타이밍 콘트롤러에서 게이트 타이밍 제어신호 발생부를 보여 주는 블록도이다.
도 9 및 도 10은 표시패널 내의 일부 영역에 한하여 지정된 게이트 펄스의 온 타임 가변 영역을 보여 주는 도면들이다.
도 11은 게이트 스타트 펄스가 1 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다.
도 12는 게이트 스타트 펄스가 3 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다.
도 13은 표시패널의 하단에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다.
도 14는 일부 라인에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다. 1 is a waveform diagram showing a data voltage charge rate drop of a pixel due to an RC delay.
2 and 3 are block diagrams illustrating a liquid crystal display device according to an embodiment of the present invention.
Figs. 4 and 5 are equivalent circuit diagrams showing a part of the TFT array of the display panel shown in Figs. 2 and 3. Fig.
FIG. 6 is a waveform diagram showing data voltages and gate pulses applied to the TFT array shown in FIGS. 4 and 5. FIG.
7 is a flowchart illustrating a method of driving a liquid crystal display according to an embodiment of the present invention.
8 is a block diagram showing a gate timing control signal generator in the timing controller.
FIGS. 9 and 10 are views showing on-time variable areas of gate pulses specified only in a partial area of the display panel.
11 is a waveform diagram showing the on time of the gate pulse when the gate start pulse is generated in one horizontal period.
12 is a waveform diagram showing the on-time of the gate pulse when the gate-start pulse is generated in three horizontal periods.
13 is a waveform diagram showing an example in which the on-time of the gate pulse is increased at the lower end of the display panel.
14 is a waveform diagram showing an example in which the on-time of the gate pulse is increased in some lines.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 2는 액정표시장치의 더블 뱅크(bouble bank) 구동회로를 보여 준다. 도 3은 액정표시장치의 싱글 뱅크(single bank) 구동회로를 보여 준다. 2 shows a double bank driving circuit of a liquid crystal display device. 3 shows a single bank driving circuit of a liquid crystal display device.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 액정표시장치는 표시패널(10), 타이밍 콘트롤러(20), 데이터 구동부(12, 12A, 12B), 및 게이트 구동부(14, 14A, 14B)를 구비한다. 2 and 3, a liquid crystal display according to an exemplary embodiment of the present invention includes a display panel 10, a timing controller 20, data drivers 12, 12A and 12B, and gate drivers 14, 14A, 14B.

표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널은 데이터 라인들(S1~Sm)과 게이트 라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배치된 픽셀들을 포함한다. 픽셀들은 도 4와 같이 적색 서브픽셀, 녹색 서브픽셀, 및 청색 서브픽셀로 나뉘어진다. 서브픽셀들 각각은 액정셀(Clc), TFT, 및 스토리지 커패시터(Cst)를 포함한다. In the display panel 10, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel includes pixels arranged in a matrix form by an intersection structure of the data lines S1 to Sm and the gate lines G1 to Gn. The pixels are divided into a red subpixel, a green subpixel, and a blue subpixel as shown in FIG. Each of the subpixels includes a liquid crystal cell Clc, a TFT, and a storage capacitor Cst.

표시패널(10)에서 입력 영상이 표시되는 픽셀 어레이는 TFT 어레이와 컬러 필터 어레이로 나뉘어진다. 표시패널(10)의 하부 유리기판에는 도 4 및 도 5와 같은 TFT 어레이가 형성된다. TFT 어레이는 데이터 라인들(S1~Sm), 데이터 라인들(S1~Sm)과 교차하는 게이트 라인들(G1~Gn), 액정셀들(Clc)의 픽셀 전극(1)에 접속된 TFT들, 및 스토리지 커패시터(Cst) 등을 포함한다. 액정셀들(Clc)은 TFT에 접속되어 픽셀 전극들(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 컬러필터 등을 포함한 컬러 필터 어레이가 형성된다. 표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. The pixel array in which the input image is displayed on the display panel 10 is divided into a TFT array and a color filter array. On the lower glass substrate of the display panel 10, a TFT array as shown in Figs. 4 and 5 is formed. The TFT array includes TFTs connected to the pixel electrodes 1 of the liquid crystal cells Clc, gate lines G1 to Gn crossing the data lines S1 to Sm, the data lines S1 to Sm, And a storage capacitor Cst. The liquid crystal cells Clc are connected to the TFT and driven by the electric field between the pixel electrodes 1 and the common electrode 2. [ On the upper glass substrate of the display panel 10, a color filter array including a black matrix, a color filter and the like is formed. On the upper glass substrate and the lower glass substrate of the display panel 10, an alignment film for attaching a polarizing plate and setting a pre-tilt angle of liquid crystal is formed.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 픽셀 전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving mode such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is formed of an IPS (In Plane Switching) mode, an FFS (Fringe Field Switching) And is formed on the lower glass substrate together with the pixel electrode 1 in the same horizontal electric field driving method.

본 발명에서 적용 가능한 표시패널(10)은 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The display panel 10 applicable to the present invention can be implemented in any liquid crystal mode as well as a TN mode, a VA mode, an IPS mode, and an FFS mode. The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

타이밍 콘트롤러(20)는 호스트 시스템(Host system)(30)으로부터 입력된 입력 영상의 디지털 비디오 데이터를 데이터 구동부(12A, 12B)에 공급한다. 타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 클럭(CLK) 등의 타이밍신호를 입력 받는다.The timing controller 20 supplies the digital video data of the input image input from the host system 30 to the data drivers 12A and 12B. The timing controller 20 receives a timing signal such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, and a clock CLK from the host system 30.

타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 입력된 타이밍 신호를 바탕으로 데이터 구동부(12A, 12B)와 게이트 구동부(14A, 14B)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 제어신호들은 게이트 구동부(14, 14A, 14B)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호와, 데이터 구동부(12, 12A, 12B)의 동작 타이밍과 데이터 전압의 극성을 제어하기 위한 데이터 타이밍 제어신호를 포함한다. The timing controller 20 generates timing control signals for controlling the operation timings of the data drivers 12A and 12B and the gate drivers 14A and 14B based on the timing signals input from the host system 30. [ The timing control signals include a gate timing control signal for controlling the operation timing of the gate drivers 14, 14A and 14B and a data timing control for controlling the operation timings of the data drivers 12, 12A and 12B and the polarities of the data voltages Signal.

게이트 타이밍 제어신호는 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC), 게이트 출력 인에이블신호(GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 게이트 구동부(14, 14A, 14B)를 구성하는 게이트 드라이브 IC(Integrated Circuit)의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 펄스의 시프트 타이밍을 제어한다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력 타이밍을 제어한다. The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP controls the operation start timing of the gate drive IC (Integrated Circuit) constituting the gate drivers 14, 14A and 14B. The gate shift clock GSC controls the shift timing of the gate pulse by a clock signal commonly input to the gate drive ICs. The gate output enable signal GOE controls the output timing of the gate drive ICs.

데이터 타이밍 제어신호는 소스 스타트 펄스(SSP), 소스 샘플링 클럭(SSC), 극성제어신호(POL), 소스 출력 인에이블신호(SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 데이터 구동부(12, 12A, 12B)를 구성하는 소스 드라이브 IC들의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이브 IC들 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 소스 출력 인에이블신호(SOE)는 데이터 구동부(12, 12A, 12B)의 출력 타이밍을 제어한다. 타이밍 콘트롤러(20와 데이터 구동부(12, 12A, 12B) 사이에서 신호 전송을 위한 인터페이스가 mini LVDS(Low Voltage Differential Signaling)이면, 소스 스타트 펄스(SSP)와 소스 샘플링 클럭(SSC)은 생략될 수 있다. The data timing control signal includes a source start pulse SSP, a source sampling clock SSC, a polarity control signal POL, a source output enable signal SOE, and the like. The source start pulse SSP controls the data sampling start timing of the source drive ICs constituting the data drivers 12, 12A and 12B. The source sampling clock SSC is a clock signal for controlling the sampling timing of data in each of the source drive ICs. The source output enable signal SOE controls the output timing of the data drivers 12, 12A, and 12B. The source start pulse SSP and the source sampling clock SSC may be omitted if the interface for signal transmission between the timing controller 20 and the data drivers 12, 12A and 12B is mini LVDS (Low Voltage Differential Signaling) .

타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인들의 데이터를 비교하여 그 데이터들의 계조 차이가 미리 설정된 기준값 이하로 작으면 게이트 구동회로(14, 14A, 14B)의 동작 타이밍을 제어하여 게이트 펄스의 온 타임(도 6, 도 11~13, Ton)을 증가시켜 픽셀의 데이터 전압 충전시간을 증가시킨다. 반면에, 타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인들의 데이터를 비교하여 그 데이터들의 계조 차이가 상기 기준값 보다 크면 게이트 펄스의 온 타임을 미리 설정된 정상 온 타임으로 제어한다. 따라서, 타이밍 콘트롤러(20)는 데이터의 계조 차이로 인한 액정셀들의 충전율 차이를 줄일 수 있다.The timing controller 20 compares data of neighboring lines on the display panel 10 and controls the operation timing of the gate drive circuits 14, 14A, 14B when the gradation difference of the data is less than a preset reference value, The ON time of the pulse (FIG. 6, FIG. 11 to 13, Ton) is increased to increase the data voltage charge time of the pixel. On the other hand, the timing controller 20 compares the data of neighboring lines on the display panel 10 and controls the on-time of the gate pulse to a preset normal on-time if the gradation difference of the data is larger than the reference value. Therefore, the timing controller 20 can reduce the difference in the charging rate of the liquid crystal cells due to the difference in gray scale of the data.

데이터 구동부(12, 12A, 12B)는 하나 이상의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들 각각은 시프트 레지스터, 래치, 디지털-아날로그 변환기, 출력 버퍼 등을 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(20)의 제어 하에 디지털 비디오 데이터(RGB)를 래치한다. 소스 드라이브 IC들은 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터 전압을 발생하고 극성제어신호(POL)에 응답하여 그 데이터 전압의 극성을 반전시킨다. 소스 드라이브 IC들은 소스 출력 인에이블 신호(SOE)에 응답하여 데이터 전압을 데이터 라인들(S1~Sm)로 출력한다. 이러한 소스 드라이브 IC들은 도 6과 같이 제N(N은 양의 정수) 프레임 기간 동안 기수 번째 데이터 라인들(S1, S3, ... ,Sm-1)에 제1 극성의 데이터 전압을 공급하고, 우수 번째 데이터 라인들(S2, S2, ..., Sm)에 제2 극성의 데이터 전압을 공급한 후에, 제N+1 프레임 기간에 데이터 전압의 극성을 반전시킨다. 따라서, 본 발명의 소스 드라이브 IC들은 데이터 라인들에 공급되는 전압의 극성을 1 프레임 기간 동안 같은 극성으로 유지하고, 다음 프레임 기간에 데이터 전압의 극성을 반전시키므로 매 수평 기간마다 극성을 반전시키는 소스 드라이브 IC들에 비하여 전류 소비가 작기 때문에 소비전력과 발열량을 줄일 수 있다. The data driver 12, 12A, 12B includes one or more source drive ICs. Each of the source drive ICs includes a shift register, a latch, a digital-to-analog converter, an output buffer, and the like. The source drive ICs latch digital video data (RGB) under the control of the timing controller 20. The source drive ICs convert the digital video data (RGB) to an analog positive / negative gamma compensation voltage to generate the data voltage and invert the polarity of the data voltage in response to the polarity control signal POL. The source drive ICs output the data voltage to the data lines S1 to Sm in response to the source output enable signal SOE. These source driver ICs supply a data voltage of the first polarity to the odd-numbered data lines (S1, S3, ..., Sm-1) during the Nth (N is a positive integer) After the data voltage of the second polarity is supplied to the odd-numbered data lines S2, S2, ..., Sm, the polarity of the data voltage is inverted in the (N + 1) -th frame period. Therefore, the source drive ICs of the present invention maintains the polarity of the voltage supplied to the data lines at the same polarity for one frame period and inverts the polarity of the data voltage in the next frame period, Since current consumption is smaller than ICs, power consumption and heat generation can be reduced.

소스 드라이브 IC의 특정 채널을 통해 특정 데이터 라인으로 연속 출력되는 제i(i는 양의 정수) 데이터 전압과 제i+1 데이터 전압의 계조 차이가 작으면 그 데이터 전압들의 극성이 같고 계조 차이가 작기 때문에 그 데이터 전압들의 전압차도 작다. 제i 데이터 전압은 표시패널(10)에서 제i 라인의 픽셀에 충전될 데이터 전압이고, 제i+1 데이터 전압은 제i+1 라인의 픽셀에 충전될 데이터 전압이다. 만약, 제i+1 라인의 픽셀에 제i 데이터 전압과 제i+1 데이터 전압이 연속 충전된다면 제i 데이터 전압은 그 픽셀의 전압이 제i+1 데이터 전압까지 빠르게 도달할 수 있게 하는 프리차징 전압(pre-charging voltage) 역할을 할 수 있다. 본 발명은 이러한 프리차징 효과를 이용하여 RC 딜레이가 큰 픽셀들의 데이터 전압 충전율을 개선한다. When the gradation difference between the i-th (i is a positive integer) data voltage and the (i + 1) th data voltage continuously output through a specific data line through a specific channel of the source drive IC is small, the polarities of the data voltages are the same, Therefore, the voltage difference between the data voltages is also small. The i-th data voltage is a data voltage to be charged in the pixels of the i-th line in the display panel 10, and the (i + 1) -th data voltage is a data voltage to be charged in the pixels of the (i + 1) -th line. If the i-th data voltage and the (i + 1) -th data voltage are continuously charged to the pixels of the (i + 1) -th line, the i-th data voltage is precharged It can serve as a pre-charging voltage. The present invention improves the data voltage charging rate of pixels with large RC delay using this precharging effect.

게이트 구동부(14, 14A, 14B)는 게이트 타이밍 제어신호에 응답하여 데이터 전압에 동기되는 게이트펄스를 게이트 라인들(G1~Gn)에 순차적으로 공급한다. 게이트 구동부(14, 14A, 14B)의 게이트 드라이브 IC들은 시프트 레지스터와 레벨 쉬프터를 포함한다. 게이트 드라이브 IC들의 시프트 레지스터는 도 11~14와 같이 게이트 스타트 펄스(GSP), 게이트 시프트 클럭(GSC)을 입력 받아 게이트 시프트 클럭(GSC)의 라이징 에지마다 게이트 스타트 펄스(GSP) 또는 이전 출력을 시프트(shift)시켜 게이트 펄스를 출력한다. 따라서, 게이트 스타트 펄스(GSP)의 펄스폭이 길어지면 그 게이트 스타트 펄스(GSP)의 온 타임에 비례하여 게이트 펄스의 펄스폭이 길어진다. 게이트 드라이브 IC들은 게이트 출력 인에이블 신호의 로우(low) 로직 구간마다 게이트 펄스의 전압을 출력한다. 따라서, 시프트 레지스터로부터 출력되는 게이트 펄스의 펄스폭이 길어질수록 게이트 드라이브 IC로부터 출력되는 게이트 펄스의 온 타임도 길어진다. The gate drivers 14, 14A, and 14B sequentially supply gate pulses to the gate lines G1 to Gn in synchronization with the data voltages in response to the gate timing control signals. The gate drive ICs of the gate driver 14, 14A, 14B include a shift register and a level shifter. The shift register of the gate drive IC receives the gate start pulse GSP and the gate shift clock GSC as shown in Figs. 11 to 14 and shifts the gate start pulse GSP or the previous output every rising edge of the gate shift clock GSC and outputs a gate pulse. Therefore, if the pulse width of the gate start pulse GSP becomes longer, the pulse width of the gate pulse becomes longer in proportion to the on time of the gate start pulse GSP. The gate drive ICs output the voltage of the gate pulse every low logic interval of the gate output enable signal. Therefore, the longer the pulse width of the gate pulse output from the shift register becomes, the longer the on-time of the gate pulse output from the gate drive IC becomes.

게이트 펄스의 전압은 픽셀들에 형성된 TFT의 문턱 전압 보다 높은 게이트 하이 전압(VGH)과 TFT의 문턱전압 보다 낮은 게이트 로우 전압(VGL) 사이에서 스윙한다. 게이트 펄스의 온 타임은 1 프레임 기간 내에서 특정 게이트 라인에 1 회 이상 연속적으로 공급되는 게이트 펄스의 게이트 하이 전압 지속 시간을 합한 시간이다. The voltage of the gate pulse swings between the gate high voltage (VGH) higher than the threshold voltage of the TFT formed in the pixels and the gate low voltage (VGL) lower than the threshold voltage of the TFT. The on-time of the gate pulse is the sum of the gate-high voltage durations of gate pulses continuously supplied one or more times to a specific gate line within one frame period.

호스트 시스템(30)은 텔레비젼 시스템, 홈 시어터 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(30)은 입력 영상의 디지털 비디오 데이터(RGB)를 표시패널(10)의 해상도에 맞게 스케일링한다. 호스트 시스템(30)은 입력 영상의 디지털 비디오 데이터(RGB)와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(20)로 전송한다.The host system 30 may be implemented in any one of a television system, a home theater system, a set top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), and a phone system. The host system 30 scales the digital video data RGB of the input image according to the resolution of the display panel 10. The host system 30 transmits the timing signals Vsync, Hsync, DE, and MCLK to the timing controller 20 together with the digital video data RGB of the input image.

도 2에 도시된 더블 뱅크 구동 회로는 표시패널(10)의 상단에 배치되는 제1 데이터 구동부(12A), 표시패널(10)의 하단에 배치된 제2 데이터 구동부(12B), 표시패널(10)의 좌측에 배치되는 제1 게이트 구동부(14A), 및 표시패널(10)의 좌측에 배치되는 제2 게이트 구동부(14B)를 포함한다. 제1 데이터 구동부(12A)는 데이터 라인들(S1~Sm)의 상측 끝단에 연결된 데이터 패드들을 통해 그 데이터 라인들(S1~Sm)에 데이터 전압을 공급한다. 제2 데이터 구동부(12B)는 데이터 라인들(S1~Sm)의 하측 끝단에 연결된 데이터 패드들을 통해 그 데이터 라인들(S1~Sm)에 데이터 전압을 공급한다. 제1 및 제2 데이터 구동부(12A, 12B)는 타이밍 콘트롤러(20)의 제어 하에 동시에 동작하여 데이터 라인들(S1~Sm)의 양쪽에서 동시에 데이터 전압을 공급함으로써 데이터 라인들(S1~Sm)의 RC 딜레이를 보상한다. 제1 게이트 구동부(14A)는 게이트 라인들(G1~Gn)의 좌측 끝단에 연결된 게이트 패드들을 통해 그 게이트 라인들(G1~Gn)에 데이터 전압에 동기되는 게이트 펄스를 공급한다. 제2 게이트 구동부(14B)는 게이트 라인들(G1~Gn)의 우측 끝단에 연결된 게이트 패드들을 통해 그 게이트 라인들(G1~Gn)에 데이터 전압에 동기되는 게이트 펄스를 공급한다. 제1 및 제2 게이트 구동부(14A, 14B)는 타이밍 콘트롤러(20)의 제어 하에 동시에 동작하여 게이트 라인들(G1~Gn)의 양쪽에서 동시에 데이터 전압을 공급함으로써 게이트 라인들(G1~Gn)의 RC 딜레이를 보상한다. 이러한 더블 뱅크 구동회로는 RC 딜레이를 보상하여 액정셀들(Clc)의 충전율 편차를 줄일 수 있으나, 더블 뱅크 구동 회로를 구현하기 위하여 필요한 IC 개수가 도 3의 싱글 뱅크 구현회로에 비하여 많아지기 때문에 액정표시장치의 비용 상승을 초래한다.2 includes a first data driver 12A disposed at the upper end of the display panel 10, a second data driver 12B disposed at the lower end of the display panel 10, a display panel 10 And a second gate driver 14B disposed on the left side of the display panel 10. The first gate driver 14A is disposed on the left side of the display panel 10, The first data driver 12A supplies data voltages to the data lines S1 to Sm through data pads connected to the upper ends of the data lines S1 to Sm. The second data driver 12B supplies data voltages to the data lines S1 to Sm through data pads connected to the lower ends of the data lines S1 to Sm. The first and second data drivers 12A and 12B operate simultaneously under the control of the timing controller 20 to simultaneously supply data voltages to both the data lines S1 to Sm, Compensate for RC delay. The first gate driver 14A supplies a gate pulse synchronized with the data voltage to the gate lines G1 through Gn through gate pads connected to the left ends of the gate lines G1 through Gn. The second gate driver 14B supplies a gate pulse synchronized with the data voltage to the gate lines G1 to Gn through gate pads connected to the right ends of the gate lines G1 to Gn. The first and second gate drivers 14A and 14B operate simultaneously under the control of the timing controller 20 to simultaneously supply data voltages to both gate lines G1 to Gn, Compensate for RC delay. This double bank driving circuit can compensate the RC delay to reduce the charging rate variation of the liquid crystal cells Clc. However, since the number of ICs required to implement the double bank driving circuit is larger than that of the single bank implementing circuit of FIG. 3, Resulting in an increase in the cost of the display device.

도 3과 같은 싱글 뱅크 구동 회로는 표시패널(10)의 상단 또는 하단에 배치되는 데이터 구동부(12), 표시패널(10)의 좌측 또는 우측에 배치되는 게이트 구동부(14)를 포함한다. 이러한 싱글 뱅크 구동 회로는 데이터 라인들의 일측 끝단을 통해 데이터 전압을 공급하고 게이트 라인들의 일측 끝단을 통해 게이트 펄스를 공급하기 때문에 데이터 라인들을 타측 끝단으로 갈수록 그리고 게이트 라인들의 타측 끝단으로 갈수록 커지는 RC 딜레이로 인하여 액정셀들의 데이터 전압 충전율이 낮아진다. 반면에 싱글 뱅크 구동회로는 필요한 IC 개수가 더블 뱅크 구동회로에 비하여 작기 때문에 액정표시장치의 단가를 낮출 수 있다. 이러한 싱글 뱅크 구동회로는 종래 기술에서 주로 중소형 크기의 액정표시장치에 적용되고 있다. 3 includes a data driver 12 disposed at the upper or lower end of the display panel 10 and a gate driver 14 disposed at the left or right of the display panel 10. The single- Since the single-bank driving circuit supplies the data voltage through one end of the data lines and supplies the gate pulse through one end of the gate lines, the RC delays the data lines to the other end and to the other end of the gate lines The data voltage charging rate of the liquid crystal cells is lowered. On the other hand, since the number of necessary ICs in the single bank driver circuit is smaller than that of the double bank driver circuit, the unit cost of the liquid crystal display device can be reduced. Such a single-bank driving circuit is mainly applied to a liquid crystal display device of a medium and small size in the prior art.

본 발명의 액정표시장치의 구동회로는 싱글 뱅크 데이터 구동부(12)와 더블 뱅크 구동부(14A, 14B)의 조합으로 구현될 수도 있다. 본 발명은 대화면 및 고해상도 액정표시장치에 적용하고 이하에서 설명되는 구동 방법을 적용하여 화면 전체에서 액정셀들의 충전율을 비슷한 수준으로 제어한다. 특히, 본 발명은 이하에서 설명되는 구동 방법을 적용하여 싱글 뱅크 구동회로가 적용된 액정표시장치에서도 화면 전체에서 픽셀들의 데이터 전압 충전율을 유사하게 제어하여 표시품질을 개선할 수 있다. The driving circuit of the liquid crystal display of the present invention may be implemented by a combination of the single bank data driver 12 and the double bank drivers 14A and 14B. The present invention is applied to a large-screen and high-resolution liquid crystal display device and controls the filling rate of the liquid crystal cells in the entire screen to a similar level by applying the driving method described below. In particular, the present invention can improve the display quality by similarly controlling the data voltage charging rate of pixels in the entire screen even in a liquid crystal display device to which a single bank driving circuit is applied by applying the driving method described below.

도 4 및 도 5는 도 2 및 도 3에 도시된 표시패널의 TFT 어레이를 보여 주는 도면들이다. 도 6은 도 4에 도시된 TFT 어레이에 인가되는 데이터 전압과 게이트 펄스를 보여 주는 파형도이다. Figs. 4 and 5 are views showing the TFT array of the display panel shown in Figs. 2 and 3. Fig. 6 is a waveform diagram showing a data voltage and a gate pulse applied to the TFT array shown in FIG.

도 4 내지 도 6을 참조하면, 표시패널(10)의 기수 번째 라인들(L(N), L(N+2))은 데이터라인들(S1~S6)의 우측에 배치된 픽셀 전극들(PIX1, PIX3)에 연결되는 TFT들(T1, T3)을 포함한다. 표시패널(10)의 우수 번째 라인들(L(N+1), L(N+3))은 데이터라인들(S1~S6)의 좌측에 배치된 픽셀 전극들(PIX2, PIX4)에 연결되는 TFT들(T2, T4)을 포함한다. 따라서, 하나의 데이터 라인에 컬럼 방향(도 2 및 도 3의 y축 방향)을 따라 연결된 TFT들(T1~T4)은 그 데이터 라인의 좌측과 우측에 번갈아가며 연결되어 지그 재그(zigzag) 형태로 배치된다. 4 to 6, the odd-numbered lines L (N) and L (N + 2) of the display panel 10 are connected to the pixel electrodes And TFTs T1 and T3 connected to the pixels PIX1 and PIX3. The even lines L (N + 1) and L (N + 3) of the display panel 10 are connected to the pixel electrodes PIX2 and PIX4 arranged on the left side of the data lines S1 to S6 TFTs T2 and T4. Therefore, the TFTs T1 to T4 connected to one data line along the column direction (the y-axis direction in FIG. 2 and FIG. 3) are alternately connected to the left and right sides of the data line to form a zigzag .

데이터 구동부(12, 12A, 12B)의 소스 드라이브 IC들은 1 프레임 기간 동안 기수 번째 데이터 라인들(S1, S3, ... ,Sm-1)에 제1 극성의 데이터 전압을 공급하고, 우수 번째 데이터 라인들(S2, S2, ..., Sm)에 제2 극성의 데이터 전압을 공급한다. 1 프레임 기간 동안 하나의 데이터 라인에 연속으로 공급되는 데이터 전압의 극성은 같은 극성으로 유지된다. 이렇게 하나의 데이터 라인에 같은 극성이 데이터 전압이 1 프레임 기간 동안 공급되면, 라인 방향(도 2 및 도 3의 x축 방향)에서 이웃하는 픽셀들은 TFT들의 지그재그 배치로 인하여 1 도트(dot) 단위로 극성이 상반된 데이터 전압을 충전한다. 여기서, 1 도트는 1 서브 픽셀 또는 1 액정셀을 의미한다. 또한, 컬럼 방향(도 2 및 도 3의 y축 방향)에서 이웃하는 픽셀들은 TFT들의 지그재그 배치로 인하여 1 도트(dot) 단위로 극성이 상반된 데이터 전압을 충전한다. 따라서, 데이터 구동부(12, 12A, 12B)의 소스 드라이브 IC들은 컬럼 인버젼 방식으로 데이터 전압의 극성을 반전시키고, 표시패널(10)의 픽셀들은 1 도트 인버젼 방식으로 반전되는 데이터 전압을 충전한다. TFT 어레이에서 좌측 끝단의 제1 데이터 라인(S1)과 우측 끝단의 제m 데이터 라인(Sm)은 연결되고, 그 데이터 라인들(S1, Sm)은 소스 드라이브 IC에서 하나의 채널에 공통으로 연결되어 같은 데이터 전압을 공급받을 수 있다. The source drive ICs of the data drivers 12, 12A and 12B supply the data voltages of the first polarity to the odd-numbered data lines S1, S3, ..., and Sm-1 during one frame period, And supplies the data voltages of the second polarity to the lines S2, S2, ..., Sm. The polarities of the data voltages continuously supplied to one data line during one frame period are maintained at the same polarity. When data voltages of the same polarity are supplied to one data line for one frame period, neighboring pixels in the line direction (x-axis direction in Figs. 2 and 3) are shifted by one dot unit due to the zigzag arrangement of the TFTs The data voltage having the opposite polarity is charged. Here, one dot means one subpixel or one liquid crystal cell. In addition, neighboring pixels in the column direction (y-axis direction in Figs. 2 and 3) charge data voltages whose polarities are opposite to each other on a dot-by-dot basis due to the zigzag arrangement of the TFTs. Therefore, the source drive ICs of the data drivers 12, 12A, and 12B reverse the polarities of the data voltages in a column-inversion manner, and the pixels of the display panel 10 charge data voltages that are inverted in a one-dot version manner . The first data line S1 at the left end and the m-th data line Sm at the right end in the TFT array are connected and the data lines S1 and Sm are connected in common to one channel in the source drive IC The same data voltage can be supplied.

도 7은 본 발명의 제1 실시예에 따른 액정표시장치의 구동 방법을 보여 주는 흐름도이다. 이 구동 방법은 타이밍 콘트롤러(20)에 의해 제어된다. 도 8은 타이밍 콘트롤러에서 게이트 타이밍 제어신호 발생부를 보여 주는 블록도이다. 7 is a flowchart illustrating a method of driving a liquid crystal display according to a first embodiment of the present invention. This driving method is controlled by the timing controller 20. 8 is a block diagram showing a gate timing control signal generator in the timing controller.

도 7 및 도 8을 참조하면, 타이밍 콘트롤러(20)의 게이트 타이밍 제어신호 발생부는 메모리(21), 데이터 비교부(22), 제어신호 발생부(23) 등을 포함한다. 7 and 8, the gate timing control signal generating unit of the timing controller 20 includes a memory 21, a data comparing unit 22, a control signal generating unit 23, and the like.

데이터 비교부(22)는 메모리(21)에 저장된 제N 라인 데이터와 제N+1 라인 데이터들 간의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교한다. 제N 라인 데이터는 제N 라인(L(N))에 배치된 픽셀들에 기입될 데이터이고, 제N+1 라인 데이터는 제N+1 라인(L(N+1))에 배치된 픽셀들에 기입될 데이터이다. The data comparator 22 calculates a difference in gradation between the Nth line data and the (N + 1) th line data stored in the memory 21, and compares the difference in gradation with a predetermined reference value. The Nth line data is data to be written to the pixels arranged in the Nth line L (N) and the (N + 1) th line data is the data to be written in the pixels arranged in the (N + 1) As shown in FIG.

데이터 비교 방법은 다양한 방법이 가능하다. 데이터 비교 방법은 라인 데이터들의 대표값들을 비교할 수 있다. 여기서 라인 데이터들의 대표값들은 제N 라인 대표값과, 제N+1 라인 데이터의 대표값을 포함한다. 예를 들어, 데이터 비교 방법은 제N 라인의 적색 데이터들(또는 제1 색 데이터들)을 바탕으로 계산된 제N 라인 대표값과, 제N+1 라인의 청색 데이터들(제2 색 데이터들)을 바탕으로 계산된 제N+1 라인 대표값 간의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교할 수 있다. 다른 방법으로, 데이터 비교 방법은 제N 라인의 청색 데이터들의 대표값과 제N+1 라인의 녹색 데이터들의 대표값의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교할 수 있다. 또 다른 방법으로, 데이터 비교 방법은 제N 라인의 녹색 데이터들의 대표값과 제N+1 라인의 적색 데이터들의 대표값의 계조 차이를 계산하고, 그 계조 차이를 소정의 기준값과 비교할 수 있다. There are various methods for data comparison. The data comparison method can compare the representative values of the line data. Here, the representative values of the line data include the N-th line representative value and the representative value of the (N + 1) -th line data. For example, the data comparison method may use the N-th line representative value calculated based on the red data of the N-th line (or the first color data) and the N-th line representative value calculated based on the ) Of the (N + 1) -th line representative value, and compare the gradation difference with a predetermined reference value. Alternatively, the data comparison method may calculate the gradation difference between the representative value of the blue data of the Nth line and the representative value of the green data of the (N + 1) th line, and compare the gradation difference with a predetermined reference value. Alternatively, the data comparison method may calculate the difference in gradation between the representative value of the green data in the Nth line and the representative value of the red data in the (N + 1) th line, and compare the difference in gradation with a predetermined reference value.

대표값은 평균값이나 최빈값으로 계산될 수 있다. 예를 들어, 제N 라인 대표값은 제N 라인 데이터에서 선택된 제1 색 데이터들의 평균값 또는 최빈값으로 계산될 수 있다. 제N+1 라인 대표값은 제N+1 라인 데이터에서 선택된 제2 색 데이터들의 평균값 또는 최빈값으로 계산될 수 있다. The representative value can be calculated as an average value or a mode value. For example, the N-th line representative value may be calculated as an average value or a mode value of the first color data selected in the Nth line data. The (N + 1) -th line representative value may be calculated as an average value or a mode value of the second color data selected in the (N + 1) -th line data.

데이터 비교부(22)는 제N 라인 데이터와 제N+1 라인 데이터들 간의 계조 차이가 기준값 이하로 작으면 도 12, 13 및 15와 같이 게이트 스타트 펄스(GSP)의 펄스폭을 증가시키기 위한 펄스폭 설정 데이터를 제어신호 발생부(23)에 공급한다. 펄스폭 설정 데이터는 게이트 스타트 펄스(GSP)의 펄스폭 시간을 정의한 데이터로서, 이웃한 라인 데이터들 간의 계조 차이에 따라 가변된다. When the gradation difference between the Nth line data and the (N + 1) th line data is smaller than the reference value, the data comparing unit 22 compares the pulse width of the pulse for increasing the pulse width of the gate start pulse GSP as shown in FIGS. 12, Width setting data to the control signal generating section 23. [ The pulse width setting data is data defining the pulse width time of the gate start pulse (GSP), and varies depending on the difference in gradation between neighboring line data.

제어신호 발생부(23)는 데이터 비교부(22)로부터 입력되는 펄스폭 설정 데이터에 응답하여 게이트 스타트 펄스(GSP)를 발생하고, 미리 설정된 타이밍 데이터를 바탕으로 게이트 시프트 클럭(GSC)과 게이트 출력 인에이블 신호(GOE)를 발생한다. 게이트 스타트 펄스(GSP)의 펄스폭은 펄스폭 설정 데이터에 따라 가변된다. 게이트 스타트 펄스(GSP)는 게이트 드라이브 IC들 중에서 첫 번째 출력을 발생하는 제1 게이트 드라이브 IC에만 공급될 수 있다. 게이트 드라이브 IC들 각각에서 게이트 펄스의 온 타임을 개별 제어하는 경우에, 게이트 스타트 펄스는 게이트 드라이브 IC들 각각에 개별로 공급될 수 있다. The control signal generator 23 generates the gate start pulse GSP in response to the pulse width setting data input from the data comparator 22 and generates the gate shift clock GSC and the gate output And generates an enable signal GOE. The pulse width of the gate start pulse GSP varies depending on the pulse width setting data. The gate start pulse GSP may be supplied only to the first gate drive IC which generates the first output among the gate drive ICs. In the case of individually controlling the ON time of the gate pulse in each of the gate drive ICs, the gate start pulse can be supplied individually to each of the gate drive ICs.

이와 같은 방법으로, 타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인데이터들을 비교하여 그 라인 데이터들의 계조 차이가 미리 설정된 기준값 이하로 작으면 게이트 펄스의 온 타임(Ton)을 증가시켜 픽셀의 데이터 전압 충전시간을 증가시킨다.(S1~S3) 반면에, 타이밍 콘트롤러(20)는 표시패널(10)에서 이웃한 라인 데이터들 간의 계조 차이가 기준값 보다 크면 게이트 펄스의 온 타임을 미리 설정된 정상 온 타임으로 제어한다. In this way, the timing controller 20 compares neighboring line data on the display panel 10, and if the difference in gradation of the line data is less than a predetermined reference value, the on time Ton of the gate pulse is increased, (S1 to S3). On the other hand, if the gradation difference between neighboring line data in the display panel 10 is larger than the reference value, the timing controller 20 increases the on time of the gate pulse to a predetermined normal It is controlled by on-time.

표시패널(10)에서 데이터 전압 충전율이 낮은 픽셀들은 RC 딜레이가 큰 화면의 일부 영역에 속한 픽셀들이다. 게이트 온 타임을 늘릴 필요가 있는 픽셀들은 RC 딜레이가 큰 위치에 존재하는 픽셀들이다. 이를 고려하여, 본 발명은 도 9 및 도 10과 같이 표시패널(10)의 일부 영역만을 게이트 펄스의 온 타임 가변 영역으로 지정할 수 있다. 도 9와 같이 더블 뱅크 구동회로가 적용된 경우에, 게이트 펄스의 온 타임 가변 영역은 표시패널(10)에서 RC 딜레이가 큰 패널의 중앙 영역으로 지정될 수 있다. 도 10과 같이 싱글 뱅크 구동회로가 적용된 경우에, 게이트 펄스의 온 타임 가변 영역은 표시패널(10)에서 데이터 구동부(12)의 반대측에서 RC 딜레이가 크기 때문에 데이터 구동부(12)의 반대측에 위치하는 표시패널(10)의 일측 가장자리 영역으로 지정될 수 있다. 도 2와 도 3에서 빗금친 부분이 게이트 펄스의 온 타임 가변 영역을 나타낸다. Pixels having a low data voltage charging rate in the display panel 10 are pixels belonging to a partial area of the screen having a large RC delay. The pixels that need to increase the gate on time are pixels where the RC delay is in a large position. In consideration of this, the present invention can designate only a part of the area of the display panel 10 as the on-time variable area of the gate pulse as shown in Figs. In the case where the double-bank driving circuit is applied as shown in Fig. 9, the on-time variable area of the gate pulse can be designated as the central area of the panel with large RC delay on the display panel 10. [ 10, the on-time variable area of the gate pulse is located on the opposite side of the data driver 12 from the display panel 10 because the RC delay is large on the opposite side of the data driver 12 from the data driver 12 It can be designated as one side edge region of the display panel 10. [ In FIGS. 2 and 3, the shaded area represents the on-time variable area of the gate pulse.

도 11은 게이트 스타트 펄스가 1 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다. 도 12는 게이트 스타트 펄스가 3 수평기간으로 발생될 때 게이트 펄스의 온 타임을 보여 주는 파형도이다. 도 13은 표시패널의 하단에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다. 도 14는 일부 라인에서 게이트 펄스의 온 타임이 증가된 예를 보여 주는 파형도이다. 11 is a waveform diagram showing the on time of the gate pulse when the gate start pulse is generated in one horizontal period. 12 is a waveform diagram showing the on-time of the gate pulse when the gate-start pulse is generated in three horizontal periods. 13 is a waveform diagram showing an example in which the on-time of the gate pulse is increased at the lower end of the display panel. 14 is a waveform diagram showing an example in which the on-time of the gate pulse is increased in some lines.

게이트 구동부(14, 14A, 14B)는 도 11과 같이 게이트 스타트 펄스(GSP)가 1 수평 기간(1H)일 때, 1 수평 기간의 게이트 온 타임(Ton) 만큼 게이트 펄스를 출력한다. 이에 비하여, 게이트 구동부(14, 14A, 14B)는 도 12와 같이 게이트 스타트 펄스(GSP)가 2 수평 기간(2H)일 때, 3 수평 기간의 게이트 온 타임(Ton) 만큼 게이트 펄스를 출력한다. The gate drivers 14, 14A and 14B output gate pulses as much as the gate on time Ton of one horizontal period when the gate start pulse GSP is one horizontal period (1H) as shown in FIG. On the other hand, when the gate start pulse GSP is two horizontal periods (2H) as shown in FIG. 12, the gate drivers 14, 14A and 14B output gate pulses by the gate on time (Ton) of three horizontal periods.

타이밍 콘트롤러(10)는 표시패널(10)에서 이웃한 라인들에 기입될 라인 데이터들을 비교하여 그 계조 차이가 작으면 도 12와 같이 게이트 스타트 펄스의 폭(또는 온 타임)을 증가시켜 게이트 펄스의 온 타임을 증가시킨다. 타이밍 콘트롤러(10)는 계조 차이가 기준값 이하로 작은 라인들이 미리 설정된 기준 라인 수 이상일 때 다음 프레임 기간에서 도 12와 같이 게이트 스타트 펄스(GSP)의 펄스폭을 증가시킬 수 있다. 여기서, 기준 라인 수는 표시패널의 라인 수가 n 개일 때 n/2 이상 n 이하의 수로 정해질 수 있다. 또한, 타이밍 콘트롤러(10)는 도 9 및 도 10과 같은 게이트 펄스의 온 타임 가변 영역을 담당하는 게이트 드라이브 IC에 인가되는 게이트 스타트 펄스(GSP)만 그 펄스폭을 가변할 수 있다. 도 13은 도 10과 같이 표시패널(10)의 하단에서만 게이트 펄스의 게이트 온 타임을 가변한 예이다. The timing controller 10 compares the line data to be written on neighboring lines in the display panel 10 and increases the width (or on-time) of the gate start pulse as shown in FIG. Increases on-time. The timing controller 10 can increase the pulse width of the gate start pulse GSP in the next frame period when the number of lines in which the gradation difference is smaller than the reference value is equal to or greater than the preset reference number of lines. Here, the reference number of lines can be set to a number of n / 2 or more and n or less when the number of lines of the display panel is n. In addition, the timing controller 10 can vary the pulse width of only the gate start pulse GSP applied to the gate drive IC which is responsible for the on-time variable area of the gate pulse as shown in Figs. 13 shows an example in which the gate on time of the gate pulse is varied only at the lower end of the display panel 10 as shown in Fig.

제n-3 라인의 픽셀에 기입될 데이터를 C, 제n-2 라인의 픽셀에 기입될 데이터를 D, 제n-1 라인의 픽셀에 기입될 데이터를 E, 제n 라인의 픽셀에 기입될 데이터를 F라 할 때, 도 12와 같이 게이트 펄스의 온 타임 증가로 인하여 얻을 수 있는 프리차징 효과를 설명하면 다음과 같다. The data to be written to the pixels of the (n-3) th line is C, the data to be written to the pixels of the (n-2) th line is D, the data to be written to the pixels of the When the data is denoted by F, the precharging effect that can be obtained by increasing the on-time of the gate pulse as shown in FIG. 12 will be described.

도 12를 참조하면, 게이트 스타트 펄스(GSP)가 3 수평 기간(3H) 동안 발생되면 그 게이트 스타트 펄스(GSP) 이후에 발생되어 게이트 펄스들이 게이트 라인들에 3회 연속으로 공급되어 게이트 펄스의 온 타임(Ton)이 3 수평 기간으로 증가된다. 게이트 시프트 클럭(GSC)에 의해 게이트 펄스들이 1 수평 기간 마다 시프트되기 때문에 이웃한 게이트 라인들에 순차적으로 공급되는 게이트 펄스들은 2 수평 기간만큼 중첩된다. 그 결과, 도 12와 같이 세 개의 게이트 라인들(Gn-1 ~ Gn+1)에 게이트 펄스가 동시에 공급되어 데이터 C의 전압이 제n-1 내지 제n+1 라인의 픽셀들에 동시에 공급된다. 이 경우, 제n-1 라인의 픽셀은 데이터 C의 전압을 충전한 후에 1 프레임 기간 동안 유지하므로 데이터 C를 표시한다. 제n 라인의 픽셀은 데이터 C의 전압을 1 수평 기간 동안 충전한 후에 그와 유사한 데이터 D의 전압을 충전하여 1 프레임 기간 동안 유지하므로 데이터 D를 표시한다. 따라서, 제n 라인의 픽셀에서 데이터 D에 앞서 충전된 데이터 C의 전압은 픽셀에서 데이터 D의 전압을 빠르게 충전시키기 위한 프리차징 전압이다. 제n+1 라인의 픽셀은 데이터 C의 전압을 1 수평 기간 동안 충전한 후에 그와 유사한 데이터 D의 전압을 1 수평 기간 동안 충전한 다음, 데이터 D와 유사한 데이터 E의 전압을 충전하여 1 프레임 기간 동안 유지하므로 데이터 E를 표시한다. 따라서, 제n 라인의 픽셀에서 데이터 D에 앞서 충전된 데이터 C 및 D의 전압은 픽셀에서 데이터 E의 전압을 빠르게 충전시키기 위한 프리차징 전압이다. Referring to FIG. 12, when a gate start pulse GSP is generated during 3 horizontal periods 3H, the gate pulses are generated after the gate start pulse GSP, and the gate pulses are supplied to the gate lines three times in succession, The time Ton is increased to three horizontal periods. Since the gate pulses are shifted by one horizontal period by the gate shift clock GSC, the gate pulses sequentially supplied to the neighboring gate lines are overlapped by two horizontal periods. As a result, gate pulses are simultaneously supplied to the three gate lines Gn-1 to Gn + 1 as shown in FIG. 12, so that the voltage of the data C is simultaneously supplied to the pixels of the (n-1) th to (n + 1) th lines . In this case, the pixel of the (n-1) th line holds the data C for one frame period after the voltage of the data C is charged, thereby displaying the data C. The pixel of the n-th line charges the voltage of the data C for one horizontal period, charges the voltage of the similar data D, and holds the data for one frame period, thereby displaying the data D. Therefore, the voltage of the data C charged before the data D in the pixel of the n-th line is a precharging voltage for quickly charging the voltage of the data D in the pixel. The pixel of the (n + 1) th line charges the voltage of the data C for one horizontal period, charges the voltage of the similar data D for one horizontal period, charges the voltage of the data E similar to the data D, The data E is displayed. Thus, the voltage of the data C and D charged before the data D in the pixel of the n-th line is the precharging voltage for quickly charging the voltage of the data E in the pixel.

도 13에서, 이웃한 게이트 라인들에 공급되는 게이트 펄스들은 서로 중첩되된다. 게이트 펄스의 온 타임이 증가될 때 이웃한 게이트 라인들에 공급되는 게이트 펄스들의 중첩 시간이 타이밍 콘트롤러(10)에 의해 더 증가될 수 있다. 도 13에서, 제1 및 제2 게이트 스타트 펄스(GSP1, GSP2)는 1 프레임 기간 내에서 시간차를 가지고 연속 발생된다. 제1 게이트 스타트 펄스(GSP1)는 표시패널(10)의 하단을 제외한 나머지 픽셀 영역들을 담당하는 제1 게이트 드라이브 IC에 인가된다. 제2 게이트 스타트 펄스(GSP2)는 도 3 및 도 10의 예에서 표시패널(10)의 하단에 지정된 게이트 펄스의 온 타임 가변 영역을 담당하는 제2 게이트 드라이브 IC에 인가된다. 제1 게이트 스타트 펄스(GSP1)가 2 수평 기간으로 발생되면 제1 게이트 드라이브 IC로부터 순차적으로 출력되는 게이트 펄스의 온 타임은 2 수평 기간이다. 타이밍 콘트롤러(20)는 전술한 데이터 비교 결과를 바탕으로 표시패널(10)의 하단에서 이웃한 라인 데이터들의 유사성이 높은 것으로 판단되면, 제2 게이트 스타트 펄스(GSP)를 3 수평 기간(3H) 동안 발생한다. 그러면, 제2 게이트 드라이브 IC는 제2 게이트 스타트 펄스(GSP)에 응답하여 3 수평 기간의 온 타임을 갖는 게이트 펄스를 순차적으로 발생한다. 게이트 펄스는 게이트 시프트 클럭(GSC)에 따라 1 수평 기간씩 시프트된다. 따라서, 제2 게이트 드라이브 IC로부터 이웃한 게이트 라인들에 순차 출력되는 3 수평 기간의 게이트 펄스들은 2 수평 기간 만큼 중첩된다. In Fig. 13, the gate pulses supplied to the neighboring gate lines are overlapped with each other. The overlap time of the gate pulses supplied to the neighboring gate lines can be further increased by the timing controller 10 when the ON time of the gate pulse is increased. 13, the first and second gate start pulses GSP1 and GSP2 are successively generated with a time difference within one frame period. The first gate start pulse GSP1 is applied to the first gate drive IC which is responsible for the remaining pixel areas except for the lower end of the display panel 10. [ The second gate start pulse GSP2 is applied to the second gate drive IC which is responsible for the on-time variable area of the gate pulse specified at the lower end of the display panel 10 in the examples of Figs. When the first gate start pulse GSP1 is generated in two horizontal periods, the on-time of the gate pulse sequentially output from the first gate drive IC is two horizontal periods. When it is determined that the similarity of neighboring line data at the lower end of the display panel 10 is high based on the data comparison result described above, the timing controller 20 outputs the second gate start pulse GSP during three horizontal periods 3H Occurs. Then, the second gate drive IC sequentially generates gate pulses having on-time of three horizontal periods in response to the second gate-start pulse GSP. The gate pulse is shifted by one horizontal period according to the gate shift clock GSC. Accordingly, gate pulses of three horizontal periods sequentially output from the second gate drive IC to neighboring gate lines are overlapped by two horizontal periods.

타이밍 콘트롤러(10)는 도 14와 같이 표시패널의 라인별로 게이트 펄스의 온 타임을 제어할 수도 있다. 도 14의 예에서, 표시패널(10)에서 제n-3 라인에 표시될 데이터 B와, 제n-2 라인에 표시될 데이터 C가 유사하면, 타이밍 콘트롤러(10)는 제n 게이트 라인(Gn)에 인가되는 게이트 펄스의 온 타임을 3 수평 기간으로 증가시켜 프리차징 효과를 높인다. 그 결과, 제n-2 라인과 제n-1 라인의 픽셀들은 데이터 C의 전압을 연속 충전한다. 따라서, 제n-2 라인과 제n-1 라인의 픽셀들은 프리차징 효과로 인하여 RC 딜레이를 보상할 수 있다. The timing controller 10 may control the on-time of the gate pulse for each line of the display panel as shown in Fig. 14, if the data B to be displayed on the (n-3) th line in the display panel 10 is similar to the data C to be displayed on the (n-2) th line, the timing controller 10 controls the nth gate line Gn ) Is increased to three horizontal periods to increase the precharging effect. As a result, the pixels of the n-2 and n-1 lines continuously charge the voltage of the data C. Therefore, the pixels of the (n-2) th line and the (n-1) th line can compensate for the RC delay due to the precharging effect.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 표시패널 12, 12A, 12B : 데이터 구동부
14, 14A, 14B : 게이트 구동부 20 : 타이밍 콘트롤러
21 : 메모리 22 : 데이터 비교부
23 : 제어신호 발생부10: display panel 12, 12A, 12B:
14, 14A, 14B: Gate driver 20: Timing controller
21: memory 22: data comparison unit
23: Control signal generator

Claims

데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 타입으로 배치된 표시패널;
상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부;
상기 데이터 전압과 동기되는 게이트펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부; 및
상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 타이밍 콘트롤러를 포함하는 것을 특징으로 하는 액정표시장치. A display panel in which data lines and gate lines are crossed and pixels are arranged in a matrix type;
A data driver for supplying a data voltage to the data lines;
A gate driver sequentially supplying a gate pulse synchronized with the data voltage to the gate lines; And
(N + 1) -th line data to be written to the pixels of the (N + 1) -th line of the display panel and the (N + 1) -th line data to be written to the pixels arranged in the And a timing controller for controlling the gate driver to increase the on-time of the gate pulse when the gradation difference is less than a predetermined reference value.

제 1 항에 있어서,
상기 타이밍 콘트롤러는
상기 게이트 구동부에 인가되는 게이트 스타트 펄스의 펄스폭을 증가시켜 상기 게이트 펄스의 온 타임을 증가시키는 것을 특징으로 하는 액정표시장치. The method according to claim 1,
The timing controller
And increases the on-time of the gate pulse by increasing the pulse width of the gate-start pulse applied to the gate driver.

제 1 항에 있어서,
상기 게이트 펄스의 온 타임이 증가될 때 이웃한 게이트 라인들에 공급되는 게이트 펄스들은 서로 중첩되는 것을 특징으로 하는 액정표시장치. The method according to claim 1,
Wherein gate pulses supplied to neighboring gate lines overlap each other when an on-time of the gate pulse is increased.

제 1 항에 있어서,
이웃한 게이트 라인들에 공급되는 게이트 펄스들은 서로 중첩되고,
상기 게이트 펄스의 온 타임이 증가될 때 이웃한 게이트 라인들에 공급되는 게이트 펄스들의 중첩 시간이 더 증가되는 것을 특징으로 하는 액정표시장치. The method according to claim 1,
Gate pulses supplied to neighboring gate lines overlap each other,
Wherein an overlap time of gate pulses supplied to neighboring gate lines is further increased when an on-time of the gate pulse is increased.

제 3 항에 있어서,
상기 타이밍 콘트롤러는,
상기 제N 라인 데이터의 대표값과, 상기 제N+1 라인 데이터의 대표값 간의 계조 차이를 비교하는 것을 특징으로 하는 액정표시장치. The method of claim 3,
The timing controller includes:
And compares a gray level difference between a representative value of the Nth line data and a representative value of the (N + 1) th line data.

제 5 항에 있어서,
상기 제N 라인 대표값은 상기 제N 라인 데이터의 평균값 또는 최빈값이고,
상기 제N+1 라인 대표값은 상기 제N+1 라인 데이터의 평균값 또는 최빈값인 것을 특징으로 하는 액정표시장치. 6. The method of claim 5,
The N-th line representative value is an average value or a mode value of the N-th line data,
And the (N + 1) -th line representative value is an average value or a mode value of the (N + 1) -th line data.

제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 표시패널에서 상기 게이트 펄스의 온 타임이 증가되는 영역은 다른 표시 영역의 픽셀들에 비하여 RC 딜레이로 인하여 픽셀의 데이터 전압 충전율인 낮은 국부 영역인 것을 특징으로 하는 액정표시장치. 7. The method according to any one of claims 1 to 6,
Wherein an area where the on-time of the gate pulse is increased in the display panel is a low local area which is a data voltage charging rate of the pixel due to an RC delay, as compared with pixels in other display areas.

제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 표시패널에서 상기 게이트 펄스의 온 타임이 증가되는 영역은 다른 표시 영역의 픽셀들에 비하여 RC 딜레이로 인하여 픽셀의 데이터 전압 충전율인 낮은 국부 영역이고,
상기 데이터 구동부는 상기 데이터 라인들의 일측 끝단에 연결된 싱글 뱅크 타입의 데이터 구동부이고,
상기 게이트 구동부는 상기 게이트 라인들의 일측 끝단에 연결된 싱글 뱅크 타입의 게이트 구동부인 것을 특징으로 하는 액정표시장치. 7. The method according to any one of claims 1 to 6,
The area where the on-time of the gate pulse is increased in the display panel is a low local area which is the data voltage charging rate of the pixel due to the RC delay,
The data driver may be a single-bank type data driver connected to one end of the data lines,
Wherein the gate driver is a gate driver of a single bank type connected to one end of the gate lines.

제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
상기 표시패널에서 상기 게이트 펄스의 온 타임이 증가되는 영역은 다른 표시 영역의 픽셀들에 비하여 RC 딜레이로 인하여 픽셀의 데이터 전압 충전율인 낮은 국부 영역
상기 데이터 구동부는 상기 데이터 라인들의 일측 끝단에 연결된 싱글 뱅크 타입의 데이터 구동부이고,
상기 게이트 구동부는 상기 게이트 라인들의 일측 끝단에 연결된 제1 게이트 구동부와, 상기 게이트 라인들의 타측 끝단에 연결된 제2 게이트 구동부를 포함하는 더블 뱅크 타입의 게이트 구동부인 것을 특징으로 하는 액정표시장치. 7. The method according to any one of claims 1 to 6,
The area where the on-time of the gate pulse is increased in the display panel is lower than the pixels in the other display areas by the RC delay,
The data driver may be a single-bank type data driver connected to one end of the data lines,
Wherein the gate driving unit is a double-bank type gate driving unit including a first gate driving unit connected to one end of the gate lines and a second gate driving unit connected to the other end of the gate lines.

데이터 라인들과 게이트 라인들이 교차되고 픽셀들이 매트릭스 타입으로 배치된 표시패널, 상기 데이터 라인들에 데이터 전압을 공급하는 데이터 구동부, 상기 데이터 전압과 동기되는 게이트펄스를 상기 게이트 라인들에 순차적으로 공급하는 게이트 구동부 및 상기 데이터 구동부와 상기 게이트 구동부의 동작 타이밍을 제어하는 타이밍 콘트롤러를 포함하는 액정표시장치의 구동 방법에 있어서,
상기 표시패널의 제N(N은 양의 정수) 라인에 배치된 픽셀들에 기입될 제N 라인 데이터와, 상기 표시패널의 제N+1 라인의 픽셀들에 기입될 제N+1 라인 데이터 간의 계조 차이를 계산하는 단계; 및
상기 계조 차이가 미리 설정된 기준값 이하일 때 상기 게이트 구동부를 제어하여 상기 게이트 펄스의 온 타임을 증가시키는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 구동 방법. A display panel in which data lines and gate lines intersect and pixels are arranged in a matrix type, a data driver for supplying a data voltage to the data lines, and a gate driver for sequentially supplying a gate pulse synchronized with the data voltage to the gate lines And a timing controller for controlling operation timings of the gate driver, the data driver, and the gate driver, the method comprising:
(N + 1) -th line data to be written to the pixels of the (N + 1) -th line of the display panel and the (N + 1) -th line data to be written to the pixels arranged in the Calculating a gradation difference; And
And controlling the gate driver to increase the on-time of the gate pulse when the gradation difference is less than a preset reference value.