KR20140081408A - 콘택홀 형성방법 및 박막트랜지스터 어레이 기판의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 39
- 239000000758 substrate Substances 0.000 title claims description 29
- 239000010409 thin film Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000010410 layer Substances 0.000 claims abstract description 386
- 239000011229 interlayer Substances 0.000 claims abstract description 97
- 238000001312 dry etching Methods 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 24
- 239000011810 insulating material Substances 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims description 90
- 229910052751 metal Inorganic materials 0.000 claims description 90
- 239000006227 byproduct Substances 0.000 claims description 31
- MUBZPKHOEPUJKR-UHFFFAOYSA-N oxalic acid group Chemical group C(C(=O)O)(=O)O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 claims description 18
- 229910052802 copper Inorganic materials 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 235000006408 oxalic acid Nutrition 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910004205 SiNX Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 238000006479 redox reaction Methods 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 2
- 239000003795 chemical substances by application Substances 0.000 claims 1
- 238000001035 drying Methods 0.000 abstract 1
- 239000010949 copper Substances 0.000 description 10
- 239000007789 gas Substances 0.000 description 6
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- QPLDLSVMHZLSFG-UHFFFAOYSA-N Copper oxide Chemical compound [Cu]=O QPLDLSVMHZLSFG-UHFFFAOYSA-N 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000007429 general method Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000003638 chemical reducing agent Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000005751 Copper oxide Substances 0.000 description 1
- 229910000431 copper oxide Inorganic materials 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
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Abstract
본원의 일 실시예는 콘택홀을 형성하는 방법에 있어서, 절연재료층 상에 제 1 금속층을 형성하는 단계; 상기 제 1 금속층을 덮는 적어도 하나의 층간절연층을 상기 절연재료층 상에 순차적으로 형성하는 단계; 상기 적어도 하나의 층간절연층에 대한 건식식각을 실시하여, 상기 제 1 금속층의 일부를 노출하도록, 상기 적어도 하나의 층간절연층을 관통하는 콘택홀을 형성하는 단계; 상기 제 1 금속층의 일부 표면이 상기 건식식각에 노출되어 형성된 손상층을 제거하는 단계; 및 상기 콘택홀을 통해 상기 제 1 금속층과 연결되는 제 2 금속층을, 상기 층간절연층 상에 형성하는 단계를 포함하는 콘택홀 형성방법을 제공한다.
Description
본원은 절연층을 관통하여 절연층 하부의 금속층 중 적어도 일부를 노출시키는 콘택홀을 형성하는 방법 및 그를 이용한 박막트랜지스터 어레이 기판의 제조방법에 관한 것이다.
본격적인 정보화 시대로 접어듦에 따라, 전기적 정보신호를 시각적으로 표시하는 디스플레이(display) 분야가 급속도로 발전하고 있다. 이에, 여러가지 다양한 평판표시장치(Flat Display Device)에 대해 박형화, 경량화 및 저소비전력화 등의 성능을 개발시키기 위한 연구가 계속되고 있다.
이 같은 평판표시장치의 대표적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro Luminescence Display device: ELD), 전기습윤표시장치(Electro-Wetting Display device: EWD) 및 유기발광표시장치(Organic Light Emitting Display device: OLED) 등을 들 수 있다. 이와 같은 평판표시장치들은 공통적으로, 영상을 구현하기 위한 평판표시패널을 필수적으로 포함한다. 평판표시패널은 고유의 발광물질 또는 편광물질을 사이에 둔 한 쌍의 기판이 대면합착된 구조이다.
일반적으로 능동 매트릭스 구동 방식(Active Matrix Driving Mode)의 평판표시장치는 복수의 화소영역 각각을 독립적으로 구동시키기 위한 박막트랜지스터 어레이 기판을 포함한다.
박막트랜지스터 어레이 기판은 복수의 화소영역에 대응하여 선택적으로 턴온-턴오프되는 복수의 스위치소자, 및 복수의 화소영역에 대응하여 형성되고 복수의 스위치소자에 연결되는 복수의 화소전극을 포함하여, 각 화소영역을 독립적으로 구동시킨다.
이러한 박막트랜지스터 어레이 기판은 스위치소자와 화소전극을 연결시키기 위한 콘택홀을 포함한다.
콘택홀은 제 1 금속층 상에 형성된 적어도 하나의 절연층을 관통하여, 제 1 금속층의 적어도 일부를 노출하도록 형성된다. 그리고, 절연층 상에 형성되는 제 2 금속층은 콘택홀을 통해 제 1 금속층과 연결된다.
도 1a는 일반적인 콘택홀 형성방법에 있어서, 절연층의 일부를 제거하기 위한 식각을 실시하여, 콘택홀을 형성하는 과정을 나타낸 공정도이고, 도 1b는 일반적인 콘택홀 형성방법에 있어서, 제 2 금속층을 형성하는 과정을 나타낸 공정도이다.
도 1a에 도시한 바와 같이, 기판과 같은 절연재료층(11) 상에 제 1 금속층(12)을 형성하고, 절연재료층(11) 상에 제 1 금속층(12)을 덮는 제 1 및 제 2 절연층(13, 14)을 형성한다. 이후, 제 1 금속층(12)의 일부에 대응한 투과부를 포함하는 마스크(14m)를 제 2 절연층(14) 상에 형성한 상태에서, 제 1 및 제 2 절연층(13, 14)에 대한 식각을 실시한다. 이때, 제 1 및 제 2 절연층(13, 14)을 관통하여, 제 1 금속층(12)의 일부를 노출시키는 콘택홀(10)을 형성한다. 여기서, 제 1 및 제 2 절연층(13, 14)에 대한 식각은, 이방성을 고려하여 플라즈마 식각 가스를 이용한 건식식각(dry etching)으로 선택될 수 있다.
그런데, 콘택홀을 형성하는 과정에서, 각 화소영역에서 콘택홀이 균일하게 형성되도록 하기 위해, 제 1 및 제 2 절연층(13, 14)에 대한 식각을 과잉식각(over etching) 조건으로 실시하는 것이 일반적이다. 즉, 제 1 및 제 2 절연층(13, 14) 각각의 일부가 완전히 제거되어, 제 1 금속층(12)의 적어도 일부가 노출된 이후에도, 과잉식각 조건에 따라 식각이 계속해서 진행된다. 이에, 제 1 금속층(12) 중 콘택홀(10)에 의해 노출된 일부의 표면이 건식식각에 의해 손상(damage)되고, 이때 발생된 부산물에 의해 손상층(12')이 형성된다.
이어서, 도 1b에 도시한 바와 같이, 콘택홀(10)을 통해 제 1 금속층(12)과 연결되는 제 2 금속층(15)을, 제 2 절연층(14) 상에 형성한다. 이때, 도 1b에서 점선원으로 표시한 바와 같이, 제 1 금속층(12) 표면의 손상층(12')으로 인해, 제 1 및 제 2 금속층(12, 15) 사이가 완전히 접착되지 못하는 들뜸 현상(peeling)이 발생된다.
이와 같이, 손상층(12')은 제 1 및 제 2 금속층(12, 15)가 상호 접촉하는 면적(이하 "접촉면적"이라 함)의 균일도를 저하시키는 요인이 되므로, 기존의 콘택홀 형성방법은 식각조건을 면밀하게 제어함으로써, 제 1 금속층(12)의 표면 중 손상층(12')의 발생량을 감소시키고 있다.
이와 같이 하면, 손상층(12')의 발생량을 감소시킬 수 있을 뿐, 손상층(12')을 완전히 제거시킬 수 없으므로, 손상층(12')에 의한 접촉면적의 균일도 저하를 방지하는 데에 한계가 있는 문제점이 있다. 이로 인해, 박막트랜지스터 어레이 기판의 신뢰도를 향상시키는 데에도 한계가 있는 문제점이 있다.
본원은 콘택홀을 통해 상호 연결되는 두 개의 금속층이 접촉하는 면적의 균일도가 식각과정 시 발생된 부산물로 인해 저하되는 것을 방지할 수 있는 콘택홀 형성방법 및 그를 이용한 박막트랜지스터 어레이 기판의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본원은 콘택홀을 형성하는 방법에 있어서, 절연재료층 상에 제 1 금속층을 형성하는 단계; 상기 제 1 금속층을 덮는 적어도 하나의 층간절연층을 상기 절연재료층 상에 순차적으로 형성하는 단계; 상기 적어도 하나의 층간절연층에 대한 건식식각을 실시하여, 상기 제 1 금속층의 일부를 노출하도록, 상기 적어도 하나의 층간절연층을 관통하는 콘택홀을 형성하는 단계; 상기 제 1 금속층의 일부 표면이 상기 건식식각에 노출되어 형성된 손상층을 제거하는 단계; 및 상기 콘택홀을 통해 상기 제 1 금속층과 연결되는 제 2 금속층을, 상기 층간절연층 상에 형성하는 단계를 포함하는 콘택홀 형성방법을 제공한다.
그리고, 본원은 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서, 기판 상의 제 1 금속층을 패터닝하여, 게이트전극을 형성하는 단계; 상기 게이트전극을 덮는 게이트절연층을, 상기 기판 상의 전면에 형성하는 단계; 상기 게이트전극과 적어도 일부 오버랩하는 액티브층을, 상기 게이트절연층 상에 형성하는 단계; 상기 게이트절연층 상의 제 2 금속층을 패터닝하여, 상기 액티브층의 양측에 오버랩하고 상호 이격되는 소스전극과 드레인전극을 형성하는 단계; 상기 액티브층, 상기 소스전극 및 상기 드레인전극을 덮는 제 1 층간절연층을 상기 게이트절연층 상에 형성하는 단계; 상기 제 1 층간절연층을 덮는 제 2 층간절연층을, 상기 게이트절연층 상의 전면에 형성하는 단계; 상기 제 1 및 제 2 층간절연층에 대한 건식식각을 실시하여, 상기 드레인전극의 일부를 노출하도록 상기 제 1 및 제 2 층간절연층을 관통하는 콘택홀을 형성하는 단계; 상기 드레인전극의 일부 표면이 상기 건식식각에 노출되어 형성된 손상층을 제거하는 단계; 상기 콘택홀을 통해 상기 드레인전극과 연결되는 화소전극을, 상기 제 2 층간절연층 상에 형성하는 단계; 상기 화소전극을 덮는 제 3 층간절연층을, 상기 제 2 층간절연층 상의 전면에 형성하는 단계; 및 상기 제 3 층간절연층 상에 공통전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법을 제공한다.
본원의 일 실시예에 따른 콘택홀 형성방법 및 박막트랜지스터 어레이 기판의 제조방법은, 콘택홀을 형성하기 위하여 적어도 하나의 층간절연층에 대한 건식식각을 실시한 후, 다음 다른 재료를 적층하기 전에, 건식식각 시에 금속층과 식각가스가 반응하여 생성된 부산물로 이루어진 금속층 표면의 손상층을 제거하는 단계를 포함한다.
이에 따라, 부산물에 의해, 콘택홀을 통해 상호 연결되는 두 개의 금속층 사이에서 손상층에 의해 들뜸 현상이 발생하는 것을 방지할 수 있다.
이로써, 두 개의 금속층 사이의 접촉면적의 균일도가 저하되는 것이 방지될 수 있어, 두 개의 금속층 사이의 연결 및 그를 포함하는 박막트랜지스터 어레이 기판의 신뢰도가 향상될 수 있다.
도 1a는 일반적인 콘택홀 형성방법에 있어서, 절연층의 일부를 제거하기 위한 식각을 실시하여, 콘택홀을 형성하는 과정을 나타낸 공정도이다.
도 1b는 일반적인 콘택홀 형성방법에 있어서, 제 2 금속층을 형성하는 과정을 나타낸 공정도이다.
도 2는 본원의 일 실시예에 따른 콘택홀 형성방법을 나타낸 순서도이다.
도 3a 내지 도 3g는 도 2의 각 단계를 나타낸 공정도이다.
도 4는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 5a 내지 도 5k는 도 4의 각 단계를 나타낸 공정도이다.
도 1b는 일반적인 콘택홀 형성방법에 있어서, 제 2 금속층을 형성하는 과정을 나타낸 공정도이다.
도 2는 본원의 일 실시예에 따른 콘택홀 형성방법을 나타낸 순서도이다.
도 3a 내지 도 3g는 도 2의 각 단계를 나타낸 공정도이다.
도 4는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 5a 내지 도 5k는 도 4의 각 단계를 나타낸 공정도이다.
이하, 본원의 각 실시예에 따른 콘택홀 형성방법 및 그를 이용한 박막트랜지스터 어레이 기판의 제조방법에 대해 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
먼저, 도 2 및 도 3a 내지 도 3g를 참조하여, 본원의 일 실시예에 따른 콘택홀 형성방법에 대해 설명한다.
도 2는 본원의 일 실시예에 따른 콘택홀 형성방법을 나타낸 순서도이고, 도 3a 내지 도 3g는 도 2의 각 단계를 나타낸 공정도이다.
도 2에 도시한 바와 같이, 본원의 일 실시예에 따른 콘택홀 형성방법은 제 1 금속층을 형성하는 단계(S101), 제 1 금속층을 덮는 적어도 하나의 층간절연층을 형성하는 단계(S102), 건식식각을 실시하여, 제 1 금속층의 일부를 노출하도록 적어도 하나의 층간절연층을 관통하는 콘택홀을 형성하는 단계(S103), 제 1 금속층의 일부 표면이 건식식각에 노출되어 형성된 손상층을 제거하는 단계(S104), 및 콘택홀을 통해 제 1 금속층과 연결되는 제 2 금속층을, 층간절연층 상에 형성하는 단계(S105)를 포함한다.
도 3a에 도시한 바와 같이, 절연재료층(110) 상에 적층된 금속재료를 패터닝하여, 제 1 금속층(120)을 형성한다. (S101) 이때, 절연재료층(110)은 지지기판 또는 임의의 절연층일 수 있다. 그리고, 제 1 금속층(120)은 Cu 및 Mo 중 적어도 하나로 선택될 수 있다.
예시적으로, 도 3a에서 상세히 도시되어 있지 않으나, 제 1 금속층(120)은 Cu 및 Mo 중 어느 하나로 선택되는 최상층을 포함한 다중층이거나, 또는, Cu 및 Mo 중 어느 하나를 포함한 합금의 단일층일 수 있다.
도 3b에 도시한 바와 같이, 제 1 금속층(120)을 덮는 적어도 하나의 층간절연층(131, 132)을 형성한다. (S102)
이때, 적어도 하나의 층간절연층(131, 132)을 형성하는 단계는, 제 1 금속층(120)을 포함한 절연재료층 상에 질화규소(SiNx)를 적층하여, 제 1 금속층(120)을 덮는 제 1 층간절연층(131)을 형성하는 단계, 및 제 1 층간절연층(131) 상에 포토아크릴(photoacryl)을 적층하여, 제 1 층간절연층(131)을 덮는 제 2 층간절연층(132)을 형성하는 단계를 포함한다.
그러나, 이는 단지 예시일 뿐이며, 적어도 하나의 층간절연층은 단일의 층간절연층만을 포함할 수 있고, 또는 서로 다른 재료 또는 두께로 이루어진 셋 이상의 층간절연층을 포함할 수도 있다. 다만, 본 명세서에서는 용이한 설명을 위해 도 3b의 도시와 같이, 적어도 하나의 층간절연층이 제 1 및 제 2 층간절연층(131, 132)을 포함하는 경우를 예시로 들어 설명한다.
도 3c에 도시한 바와 같이, 제 1 금속층(120)의 일부에 대응한 투과부를 포함하는 마스크(132m)를 제 1 층간절연층(132) 상에 형성한 상태에서, 제 1 및 제 2 층간절연층(131, 132)에 대한 건식식각을 실시한다. 이에, 제 1 금속층(120)의 일부를 노출하도록 제 1 및 제 2 층간절연층(131, 132)을 관통하는 콘택홀(100)이 형성된다. (S103)
이때, 식각 균일도를 확보하기 위하여, 건식식각은 과잉식각조건으로 실시된다. 즉, 콘택홀(100)이 형성되어 제 1 금속층(120)의 일부가 노출된 이후에도, 계속해서 건식식각이 실시된다. 이에, 제 1 금속층(120)의 일부 표면이 건식식각에 노출되어 손상(damage)된다. 즉, 제 1 금속층(120)의 재료와 건식식각에 이용된 식각가스가 반응하여, 부산물이 발생하며, 이때의 부산물로, 손상층(120')이 형성된다. 일 예로, 식각가스가 O2인 경우, 부산물은 금속산화물일 수 있다.
손상층(120')은 제 1 금속층(120)과 그 위에 형성될 제 2 금속층(도 3g의 140) 사이의 접착을 방해하므로, 제거될 필요가 있다.
이에, 본원의 일 실시예에 따르면, 건식식각을 실시한 후, 다음 적층 단계로 진입하기 전에, 손상층(120')을 제거하는 단계(S104)를 포함한다.
도 3d에 도시한 바와 같이, 손상층(120')을 제거하는 단계에서, 부산물과 용이하게 산화환원반응을 일으키는 부산물제거제를 이용한다. 이때, 부산물이 금속산화물인 경우, 부산물제거제는 금속산화물의 산소를 환원시키는 환원성 적정제로 선택된다. 일 예로, 부산물제거제는 옥살산(oxalic acid, C2H2O4)일 수 있다.
즉, 도 3e에 도시한 바와 같이, 제 1 금속층(120)이 Cu로 선택된 경우, 콘택홀(100)을 형성하기 위한 건식식각을 실시(S103)하면, 제 1 금속층(120)의 일부 표면에서, 구리(Cu)와 식각가스(O2)가 반응하여, 구리산화물(CuO)의 부산물이 생성되고, 이러한 구리산화물(CuO)로 이루어진 손상층(120')이 형성된다.
그리고, 손상층을 제거하는 단계(S104)에서, 옥살산(C2H2O4)으로 선택된 부산물제거제에, 손상층(120')을 노출시키면, 옥살산이 손상층(120')의 구리산화물(CuO)에서 산소를 환원시킨다.
이에, 도 3f에 도시한 바와 같이, 제 1 금속층(120)의 일부 표면에서 손상층(120')이 제거되어, 제 1 금속층(120)의 표면은 구리(Cu)로 이루어지게 된다.
다음, 도 3g에 도시한 바와 같이, 콘택홀(100)을 통해 제 1 금속층(120)과 연결되는 제 2 금속층(140)을 제 2 층간절연층(132) 상에 형성한다. (S105)
이때, 이전의 손상층을 제거하는 단계(S104)에서 손상층(도 3c의 120')이 모두 제거되었으므로, 제 1 및 제 2 금속층(120, 140) 간의 접촉면에서, 손상층에 의한 들뜸현상이 방지된다.
그러므로, 손상층(120')에 의한 제 1 및 제 2 금속층(120, 140) 간의 접촉면적의 균일도 저하를 미연에 방지할 수 있어, 제 1 및 제 2 금속층(120, 140) 간의 접촉에 대한 신뢰도가 향상될 수 있다.
다음, 도 4 및 도 5a 내지 도 5k를 참조하여, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 4는 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 5a 내지 도 5k는 도 4의 각 단계를 나타낸 공정도이다.
도 4에 도시한 바와 같이, 본원의 일 실시예에 따른 박막트랜지스터 어레이 기판의 제조방법은 기판 상의 제 1 금속층을 패터닝하여, 게이트전극을 형성하는 단계(S201), 게이트전극을 덮는 게이트절연층을, 기판 상의 전면에 형성하는 단계(S202), 게이트전극과 적어도 일부 오버랩하는 액티브층을, 게이트절연층 상에 형성하는 단계(S203), 게이트절연층 상의 제 2 금속층을 패터닝하여, 액티브층의 양측에 오버랩하고 상호 이격되는 소스전극과 드레인전극을 형성하는 단계(S204), 액티브층, 소스전극 및 드레인전극을 덮는 제 1 및 제 2 층간절연층을, 게이트절연층 상에 순차적으로 형성하는 단계(S205), 제 1 및 제 2 층간절연층에 대한 건식식각을 실시하여, 드레인전극의 일부를 노출하도록 제 1 및 제 2 층간절연층을 관통하는 콘택홀을 형성하는 단계(S206), 드레인전극의 일부 표면이 건식식각에 노출되어 형성된 손상층을 제거하는 단계(S207), 콘택홀을 통해 드레인전극과 연결되는 화소전극을, 제 2 층간절연층 상에 형성하는 단계(S208), 화소전극을 덮는 제 3 층간절연층을, 제 2 층간절연층 상의 전면에 형성하는 단계(S209), 및 제 3 층간절연층 상에 공통전극을 형성하는 단계(S210)를 포함한다.
도 5a에 도시한 바와 같이, 기판(210) 상에 적층된 제 1 금속층을 패터닝하여, 각 화소영역에 대응한 게이트전극(220)을 형성한다. (S201)
이와 함께, 제 1 금속층의 패터닝으로, 게이트전극(220)에 연결된 게이트라인(미도시)의 일단에 대응한 제 1 게이트패드층(221), 및 후술할 소스전극(도 5f의 251에 해당함)에 연결된 데이터라인(미도시)의 일단에 대응한 제 1 데이터패드층(221)을 더 형성한다.
참고로, 게이트라인의 일단은 외부 회로와 접속되는 게이트패드(GPD)이고, 데이터라인의 일단은 외부 회로와 접속되는 데이터패드(DPD)이다. 이때, 게이트패드(GPD)와 데이터패드(DPD)는 각각 게이트라인과 데이터라인에 연결되는 점을 제외하면, 동일한 구조이다. 그러므로, 본 명세서 및 도면에서 게이트패드(GPD)와 데이터패드(DPD)의 각 구성요소는 동일한 식별부호로 지시하고, 이하에서는 게이트패드(GPD)의 각 구성요소를 식별부호로 지시하여 설명하고, 데이터패드(DPD)의 각 구성요소에 대한 설명은 게이트패드(GPD)와 중복되어 생략한다.
도 5b에 도시한 바와 같이, 게이트전극(220), 제 1 게이트패드층(221) 및 제 1 데이터패드층을 덮는 게이트절연층(231)을 형성한다. (S202) 그리고, 게이트절연층(231) 상에 적층된 반도체층을 패터닝하여, 게이트전극(220)과 상호 적어도 일부 오버랩하는 액티브층(240)을 형성한다. (S203)
그리고, 게이트절연층(231)에 대한 식각을 실시하여, 제 1 게이트패드층(221)의 일부를 노출하도록 게이트절연층(231)을 관통하는 제 1 게이트콘택홀(201)을 형성하고, 제 1 데이터패드층의 일부를 노출하도록 게이트절연층(231)을 관통하는 제 1 데이터콘택홀을 형성한다.
이때, 상세히 도시되어 있지 않으나, 액티브층(240)을 형성하는 단계(S203)에서 하프톤마스크를 이용함으로써, 별도의 노광공정을 추가하지 않고, 액티브층(240)을 형성하기 위한 포토레지스트층으로 제 1 게이트콘택홀(201)과 제 1 데이터콘택홀까지 형성할 수도 있다.
도 5c에 도시한 바와 같이, 액티브층(240)을 포함한 게이트절연층(231) 상에 적층된 제 2 금속층을 패터닝하여, 액티브층(240)의 일측에 오버랩하는 소스전극(251) 및 그로부터 이격되어 액티브층(240)의 다른 일측에 오버랩하는 드레인전극(252)을 형성한다. (S204)
이와 함께, 제 2 금속층의 패터닝으로, 제 1 게이트콘택홀(도 5c의 201)을 통해 제 1 게이트패드층(221)과 연결되는 제 2 게이트패드층(253), 및 제 1 데이터콘택홀을 통해 제 1 데이터패드층과 연결되는 제 2 데이터패드층을, 게이트절연층(231) 상에 더 형성한다.
예시적으로, 도 5c에서 상세히 도시되어 있지 않으나, 소스전극(251), 드레인전극(252), 제 2 게이트패드층(253) 및 제 2 데이터패드층에 해당하는 제 2 금속층은 Cu 및 Mo 중 어느 하나로 선택되는 최상층을 포함한 다중층이거나, 또는, Cu 및 Mo 중 어느 하나를 포함한 합금의 단일층일 수 있다.
도 5e에 도시한 바와 같이, 액티브층(240), 소스전극(251), 드레인전극(252), 제 2 게이트패드층(253) 및 제 2 데이터패드층을 덮는 제 1 층간절연층(232)을 게이트절연층(231) 상에 형성한 후, 제 2 층간절연층(232)을 덮는 제 2 층간절연층(233)을 게이트절연층(231) 상의 전면에 형성한다. (S205)
이때, 제 1 층간절연층(232)은 제 2 금속층의 재료가 제 2 층간절연층(233)으로 확산되는 것을 방지하기 위해 마련된다. 예시적으로, 제 1 층간절연층(232)은 질화규소(SiNx)로 선택될 수 있다.
그리고, 제 2 층간절연층(233)은 각 화소영역에 대응하여 소정의 스토리지커패시턴스를 확보할 수 있도록 임계 이상의 두께로 형성될 수 있으면서도, 투과율이 우수한 것으로 선택될 수 있다. 예시적으로, 제 2 층간절연층(233)은 포토아크릴(photoacryl: PAC)로 선택될 수 있다.
도 5f에 도시한 바와 같이, 드레인전극(252)의 일부에 대응한 투과부를 포함하는 마스크(233m)를 제 2 층간절연층(233) 상에 형성한 상태에서, 제 1 및 제 2 층간절연층(232, 233)에 대한 건식식각을 실시한다. 이에, 드레인전극(252)의 일부를 노출하도록 제 1 및 제 2 층간절연층(232, 233)을 관통하는 콘택홀(200)이 형성된다. (S206)
이러한 콘택홀 형성 단계(S206)에서, 제 1 및 제 2 층간절연층(232, 233) 중에서 제 2 게이트패드층(253) 및 제 2 데이터패드층에 대응한 일부를 더 제거하여, 제 2 게이트패드층(253) 및 제 2 데이터패드층을 포함한 게이트절연층(231)의 일부를 노출시킨다.
더불어, 단계(S206)에서 식각 균일도를 확보하기 위하여, 건식식각은 과잉식각조건으로 실시된다. 즉, 드레인전극(252)의 일부, 제 2 게이트패드층(253) 및 제 2 데이터패드층이 노출된 이후에도, 계속해서 건식식각이 실시되므로, 드레인전극(252)의 일부, 제 2 게이트패드층(253) 및 제 2 데이터패드층 각각의 표면에 부산물이 생성됨으로써, 손상층(252', 253')이 형성된다.
예시적으로, 부산물은 제 2 금속층의 재료와 식각가스로 선택된 O2가 반응하여 생성된 금속산화물일 수 있다.
이에, 도 5g에 도시한 바와 같이, 드레인전극(252)의 일부, 제 2 게이트패드층(253) 및 제 2 데이터패드층 각각의 표면에 형성된 손상층(252', 253')을 부산물제거제에 노출시킨다. 이때, 부산물제거제는 산소에 대한 환원성 적정제로 선택되어, 금속산화물인 부산물에서 산소를 환원시켜, 부산물을 제거하는 것일 수 있다. 일 예로, 부산물제거제는 옥살산(oxalic acid, C2H2O4)일 수 있다.
다음, 도 5h에 도시한 바와 같이, 콘택홀(200)을 통해 드레인전극(252)와 연결되는 화소전극(260)을 제 2 층간절연층(233) 상에 형성한다. (S208)
도 5i에 도시한 바와 같이, 화소전극(260)을 덮는 제 3 층간절연층(234)을 제 2 층간절연층(233) 상의 전면에 형성한다. (S209)
이때, 콘택홀을 형성하는 단계(S206)에서 노출된 제 2 게이트패드층(253) 및 제 2 데이터패드층은 제 3 층간절연층(234)으로 덮인다.
그리고, 도 5j에 도시한 바와 같이, 제 3 층간절연층(234)에 대한 식각을 실시하여, 제 2 게이트패드층(253)의 일부를 노출하도록 제 3 층간절연층(234)을 관통하는 제 2 게이트콘택홀(202), 및 제 2 데이터패드층의 일부를 노출하도록 제 3 층간절연층(234)을 관통하는 제 2 데이터콘택홀을 형성한다.
이후, 도 5k에 도시한 바와 같이, 제 3 층간절연층(234) 상에 공통전극(270)을 형성한다. (S210)
그와 함께, 제 2 게이트콘택홀(도 5j의 202)을 통해 제 2 게이트패드층(253)과 연결되는 제 3 게이트패드층(271), 및 제 2 데이터콘택홀을 통해 제 2 데이터패드층과 연결되는 제 3 데이터패드층을, 제 3 층간절연층(234) 상에 더 형성한다.
한편, 도 5c의 도시와 같이, 제 1 게이트콘택홀(201) 및 제 1 데이터콘택홀을 형성 시, 게이트절연층(231)에 대한 식각은 건식식각으로 실시될 수 있다. 이 경우, 소스전극과 드레인전극을 형성하는 단계(S204) 이전에, 제 1 게이트패드층(221) 및 제 1 데이터패드층 각각의 표면에서 건식식각에 의해 발생된 손상층을 제거하는 단계를 더 포함할 수 있다.
그리고, 도 5j의 도시와 같이, 제 2 게이트콘택홀(202) 및 제 2 데이터콘택홀 형성 시, 제 3 층간절연층(234)에 대한 식각은 건식식각으로 실시될 수 있다. 이 경우, 공통전극을 형성하는 단계(S210) 이전에, 제 2 게이트패드층(253) 및 제 2 데이터패드층 각각의 표면에서 건식식각에 의해 발생된 손상층을 제거하는 단계를 더 포함할 수 있다.
이상과 같이, 본원의 일 실시예에 따른 콘택홀 형성방법 및 박막트랜지스터 어레이 기판의 제조방법에 따르면, 건식식각을 실시한 이후에, 건식식각에 노출된 금속층의 표면에서의 손상층을 제거하는 단계를 더 포함함으로써, 손상층으로 인해 유발되는 금속층 간의 접합 불량을 방지할 수 있다. 이에 따라, 콘택홀을 통한 두 개의 금속층 사이의 연결 및 그를 포함하는 박막트랜지스터 어레이 기판에 대한 신뢰도가 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
100, 200: 콘택홀 110: 절연재료층
120: 제 1 금속층 120': 제 1 금속층 표면의 손상층
131, 132: 층간절연층 132m: 마스크
140: 제 2 금속층 TFT: 박막트랜지스터
GPD: 게이트패드 DPD: 데이터패드
210: 기판 220: 게이트전극
221: 제 1 게이트패드층, 제 1 데이터패드층
231: 게이트절연층 232: 제 1 층간절연층
233: 제 2 층간절연층 234: 제 3 층간절연층
240: 액티브층
201: 제 1 게이트콘택홀, 제 1 데이터콘택홀
251: 소스전극 252: 드레인전극
252': 드레인전극 표면의 손상층
253: 제 2 게이트패드층, 제 2 데이터패드층
253': 제 2 게이트패드층 및 제 2 데이터패드층 각각의 표면의 손상층
260: 화소전극
202: 제 2 게이트콘택홀, 제 2 데이터콘택홀
270: 공통전극
271: 제 3 게이트패드층, 제 3 데이터패드층
120: 제 1 금속층 120': 제 1 금속층 표면의 손상층
131, 132: 층간절연층 132m: 마스크
140: 제 2 금속층 TFT: 박막트랜지스터
GPD: 게이트패드 DPD: 데이터패드
210: 기판 220: 게이트전극
221: 제 1 게이트패드층, 제 1 데이터패드층
231: 게이트절연층 232: 제 1 층간절연층
233: 제 2 층간절연층 234: 제 3 층간절연층
240: 액티브층
201: 제 1 게이트콘택홀, 제 1 데이터콘택홀
251: 소스전극 252: 드레인전극
252': 드레인전극 표면의 손상층
253: 제 2 게이트패드층, 제 2 데이터패드층
253': 제 2 게이트패드층 및 제 2 데이터패드층 각각의 표면의 손상층
260: 화소전극
202: 제 2 게이트콘택홀, 제 2 데이터콘택홀
270: 공통전극
271: 제 3 게이트패드층, 제 3 데이터패드층
Claims (12)
- 콘택홀을 형성하는 방법에 있어서,
절연재료층 상에 제 1 금속층을 형성하는 단계;
상기 제 1 금속층을 덮는 적어도 하나의 층간절연층을 상기 절연재료층 상에 순차적으로 형성하는 단계;
상기 적어도 하나의 층간절연층에 대한 건식식각을 실시하여, 상기 제 1 금속층의 일부를 노출하도록, 상기 적어도 하나의 층간절연층을 관통하는 콘택홀을 형성하는 단계;
상기 제 1 금속층의 일부 표면이 상기 건식식각에 노출되어 형성된 손상층을 제거하는 단계; 및
상기 콘택홀을 통해 상기 제 1 금속층과 연결되는 제 2 금속층을, 상기 층간절연층 상에 형성하는 단계를 포함하는 콘택홀 형성방법. - 제 1 항에 있어서,
상기 콘택홀을 형성하는 단계에서,
상기 제 1 금속층 중 상기 콘택홀에 의해 노출된 일부의 표면에서, 상기 제 1 금속층의 재료와 상기 건식식각에 이용된 식각가스가 반응하여 생성된 부산물로 상기 손상층이 형성되고,
상기 손상층을 제거하는 단계에서,
상기 부산물에 대해 산화환원반응을 일으키는 부산물제거제를 이용하는 콘택홀 형성방법. - 제 2 항에 있어서,
상기 손상층을 제거하는 단계에서,
상기 부산물제거제는 옥살산(C2H2O4)인 콘택홀 형성방법. - 제 1 항에 있어서,
상기 제 1 금속층은 Cu 및 Mo 중 적어도 하나로 선택되는 콘택홀 형성방법. - 제 1 항에 있어서,
상기 적어도 하나의 층간절연층을 형성하는 단계에서,
상기 제 1 금속층을 포함한 상기 절연재료층 상에 질화규소(SiNx)를 적층하여, 상기 제 1 금속층을 덮는 제 1 층간절연층을 형성하는 단계; 및
상기 제 1 층간절연층 상에 포토아크릴(photoacryl)을 적층하여, 상기 제 1 층간절연층을 덮는 제 2 층간절연층을 형성하는 단계를 포함하는 콘택홀 형성방법. - 박막트랜지스터 어레이 기판을 제조하는 방법에 있어서,
기판 상의 제 1 금속층을 패터닝하여, 게이트전극을 형성하는 단계;
상기 게이트전극을 덮는 게이트절연층을, 상기 기판 상의 전면에 형성하는 단계;
상기 게이트전극과 적어도 일부 오버랩하는 액티브층을, 상기 게이트절연층 상에 형성하는 단계;
상기 게이트절연층 상의 제 2 금속층을 패터닝하여, 상기 액티브층의 양측에 오버랩하고 상호 이격되는 소스전극과 드레인전극을 형성하는 단계;
상기 액티브층, 상기 소스전극 및 상기 드레인전극을 덮는 제 1 층간절연층을 상기 게이트절연층 상에 형성하는 단계;
상기 제 1 층간절연층을 덮는 제 2 층간절연층을, 상기 게이트절연층 상의 전면에 형성하는 단계;
상기 제 1 및 제 2 층간절연층에 대한 건식식각을 실시하여, 상기 드레인전극의 일부를 노출하도록 상기 제 1 및 제 2 층간절연층을 관통하는 콘택홀을 형성하는 단계;
상기 드레인전극의 일부 표면이 상기 건식식각에 노출되어 형성된 손상층을 제거하는 단계;
상기 콘택홀을 통해 상기 드레인전극과 연결되는 화소전극을, 상기 제 2 층간절연층 상에 형성하는 단계;
상기 화소전극을 덮는 제 3 층간절연층을, 상기 제 2 층간절연층 상의 전면에 형성하는 단계; 및
상기 제 3 층간절연층 상에 공통전극을 형성하는 단계를 포함하는 박막트랜지스터 어레이 기판의 제조방법. - 제 6 항에 있어서,
상기 콘택홀을 형성하는 단계에서,
상기 드레인전극 중 상기 콘택홀에 의해 노출된 일부의 표면에서, 상기 제 2 금속층의 재료와 상기 건식식각에 이용된 식각가스가 반응하여 생성된 부산물로 상기 손상층이 형성되고,
상기 손상층을 제거하는 단계에서,
상기 부산물에 대해 산화환원반응을 일으키는 부산물제거제를 이용하는 박막트랜지스터 어레이 기판의 제조방법. - 제 7 항에 있어서,
상기 부산물을 제거하는 단계에서,
상기 부산물제거제는 옥살산(C2H2O4)인 박막트랜지스터 어레이 기판의 제조방법. - 제 6 항에 있어서,
상기 소스전극과 드레인전극을 형성하는 단계에서,
상기 제 2 금속층은 Cu 및 Mo 중 적어도 하나로 선택되는 박막트랜지스터 어레이 기판의 제조방법. - 제 6 항에 있어서,
상기 제 1 층간절연층을 형성하는 단계에서, 상기 제 1 층간절연층은 질화규소(SiNx)로 선택되고,
상기 제 2 층간절연층을 형성하는 단계에서, 상기 제 2 층간절연층은 포토아크릴(photoacryl)로 선택되는 박막트랜지스터 어레이 기판의 제조방법. - 제 6 항에 있어서,
상기 게이트전극을 형성하는 단계에서, 상기 게이트전극과 연결되는 게이트라인의 일단에 대응한 제 1 게이트패드층, 및 상기 소스전극과 연결되는 데이터라인의 일단에 대응한 제 1 데이터패드층을 더 형성하고,
상기 게이트절연층을 형성하는 단계 이후에,
상기 게이트절연층에 대한 식각을 실시하여, 상기 제 1 게이트패드층의 일부를 노출하도록 상기 게이트절연층을 관통하는 제 1 게이트콘택홀, 및 상기 제 1 데이터패드층의 일부를 노출하도록 상기 게이트절연층을 관통하는 제 1 데이터콘택홀을 형성하는 단계를 더 포함하며,
상기 소스전극과 드레인전극을 형성하는 단계에서, 상기 제 1 게이트콘택홀을 통해 상기 제 1 게이트패드층과 연결되는 제 2 게이트패드층, 및 상기 제 1 데이터콘택홀을 통해 상기 제 1 데이터패드층과 연결되는 제 2 데이터패드층을 더 형성하고,
상기 콘택홀을 형성하는 단계에서, 상기 제 1 및 제 2 층간절연층 중 상기 제 2 게이트패드층 및 상기 제 2 데이터패드층에 대응하는 일부를 제거하여, 상기 제 2 게이트패드층 및 상기 제 2 데이터패드층을 포함한 상기 게이트절연층의 일부를 노출시키며,
상기 손상층을 제거하는 단계에서, 상기 제 2 게이트패드층 및 상기 제 2 데이터패드층 각각의 일부 표면이 상기 건식식각에 노출되어 형성된 손상층을 더 제거하고,
상기 제 3 층간절연층을 형성하는 단계 이후에,
상기 제 3 층간절연층에 대한 식각을 실시하여, 상기 제 2 게이트패드층의 일부를 노출하도록 상기 제 3 층간절연층을 관통하는 제 2 게이트콘택홀, 및 상기 제 2 데이터패드층의 일부를 노출하도록 상기 제 3 층간절연층을 관통하는 제 2 데이터콘택홀을 형성하는 단계를 더 포함하며,
상기 공통전극을 형성하는 단계에서, 상기 제 2 게이트콘택홀을 통해 상기 제 2 게이트패드층과 연결되는 제 3 게이트패드층, 및 상기 제 2 데이터콘택홀을 통해 상기 제 2 데이터패드층과 연결되는 제 3 데이터패드층을 더 형성하는 박막트랜지스터 어레이 기판의 제조방법. - 제 11 항에 있어서,
상기 제 1 게이트콘택홀 및 상기 제 1 데이터콘택홀을 형성하는 단계에서, 상기 게이트절연층에 대한 식각은 건식식각이고,
상기 제 1 게이트콘택홀 및 상기 제 1 데이터콘택홀을 형성하는 단계 이후에,
상기 제 1 게이트패드층 및 상기 제 1 데이터패드층 각각의 일부 표면이 상기 건식식각에 노출되어 생성된 부산물을 제거하는 단계를 더 포함하고,
상기 제 2 게이트콘택홀 및 상기 제 2 데이터콘택홀을 형성하는 단계에서, 상기 제 3 층간절연층에 대한 식각은 건식식각이고,
상기 제 2 게이트콘택홀 및 상기 제 2 데이터콘택홀을 형성하는 단계 이후에,
상기 제 2 게이트패드층 및 상기 제 2 데이터패드층 각각의 일부 표면이 상기 건식식각에 노출되어 생성된 부산물을 제거하는 단계를 더 포함하는 박막트랜지스터 어레이 기판의 제조방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020120151124A KR102081103B1 (ko) | 2012-12-21 | 2012-12-21 | 콘택홀 형성방법 및 박막트랜지스터 어레이 기판의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020120151124A KR102081103B1 (ko) | 2012-12-21 | 2012-12-21 | 콘택홀 형성방법 및 박막트랜지스터 어레이 기판의 제조방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20140081408A true KR20140081408A (ko) | 2014-07-01 |
KR102081103B1 KR102081103B1 (ko) | 2020-02-25 |
Family
ID=51732718
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1020120151124A KR102081103B1 (ko) | 2012-12-21 | 2012-12-21 | 콘택홀 형성방법 및 박막트랜지스터 어레이 기판의 제조방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR102081103B1 (ko) |
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