KR20140079202A

KR20140079202A - 칩 마운팅 과정에서 배선 테스트를 수행할 수 있는 반도체칩들과, 이 반도체칩들을 이용한 반도체패키지와, 이 반도체패키지의 배선 테스트 방법과, 그리고 반도체칩들을 이용한 반도체패키지 제조방법

Info

Publication number: KR20140079202A
Application number: KR1020120148893A
Authority: KR
Inventors: 강태민
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2012-12-18
Filing date: 2012-12-18
Publication date: 2014-06-26

Abstract

본 발명의 일 예에 따른 반도체칩은, 칩바디와, 칩바디를 관통하여 배치되는 복수개의 관통전극들과, 칩바디에 배치되고 테스트신호를 전송시키는 태그회로와, 태그회로와 복수개의 관통전극들을 전기적으로 연결시키는 복수개의 신호배선들과, 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들과, 칩바디에 배치되고 퓨즈컨트롤신호를 전송시키는 퓨즈컨트롤러와, 그리고 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 복수개의 퓨즈들로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함한다.

Description

칩 마운팅 과정에서 배선 테스트를 수행할 수 있는 반도체칩들과, 이 반도체칩들을 이용한 반도체패키지와, 이 반도체패키지의 배선 테스트 방법과, 그리고 반도체칩들을 이용한 반도체패키지 제조방법{Semiconductor chips susceptible of testing the interconnection during the chip mounting, semiconductor package using the chips, method of testing the interconnection in the semiconductor package, and method of fabricating the semiconductor package using the chips}

본 발명은 반도체 기술분야에 관한 것으로서, 특히 칩 마운팅 과정에서 배선 테스트를 수행할 수 있는 반도체칩들과, 이 반도체칩들을 이용한 반도체패키지와, 이 반도체패키지의 배선 테스트 방법과, 그리고 반도체칩들을 이용한 반도체패키지 제조방법에 관한 것이다.

일반적으로 반도체테스트는, 집적회로(IC; Integrated Circuit)와 같은 반도체소자의 전기적특성을 검사하는 것으로서, 시스템화된 프로그램 내에서 그 성능이 적절하게 구현되는지의 여부를 확인하는 공정이다. 이와 같은 반도체테스트는, 반도체칩이 기판 등에 탑재되어 제품화된 패키지를 테스트하는 패키지테스트와, 패키징이 이루어지기 전의 웨이퍼 상태에서 웨이퍼 내의 개별칩들의 전기적 성능을 테스트하는 웨이퍼테스트로 구분할 수 있다.

한편, 최근 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 및 고성능화되고 있으며, 더욱 높은 신뢰성을 갖는 반도체패키지제품을 적은 비용으로 제조하는 것을 목표로 하고 있다. 이와 같은 목표를 뒷받침하기 위해 웨이퍼에서 가공된 반도체칩을 외부환경으로부터 보호하고, 반도체칩을 기판이나 다른 회로부품과 연결시켜 주는 패키징 기술도 점점 발전하고 있는 것은 당연하다. 따라서 최근에는 그 단자구조 및 형태에서 있어서 복수개의 반도체칩들을 적층하는 반도체패키지의 형태에 대한 적용분야에 점점 확대되고 있는 실정이다.

현재 반도체패키지에 대한 테스트는, 여러 종류의 별도의 테스트장치를 이용하여 수행되는데, 이 테스트장치의 대상은 패키징이 완료된 반도체패키지라는 한계가 있다. 이와 같은 한계로 인해, 반도체패키지 내에 적층되어 있는 반도체칩들 사이 또는 반도체칩들과 기판(또는 인터포저) 사이의 배선이 칩 마운팅 과정에서 적절하게 연결되지 않는 경우, 반도체패키지 전체를 불량처리하여야 한다. 이 경우 반도체패키지 내에 적층되어 있는 모든 반도체칩들도 불가피하게 폐기처분하여야 하고, 이에 따른 소모적인 비용이 발생되고 있다.

본 발명이 해결하고자 하는 과제는, 칩 마운팅 과정에서 배선 테스트를 수행할 수 있도록 함으로써, 부분적인 배선 불량으로 인해 정상적인 반도체칩들까지 모두 폐기처분되어야 하는 현상을 방지할 수 있는 반도체칩들을 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는, 이 반도체칩들을 이용한 반도체패키지를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 과제는, 이 반도체패키지의 배선 테스트 방법을 제공하는 것이다.

그리고 본 발명이 해결하고자 하는 또 다른 과제는, 이 반도체칩들을 이용한 반도체패키지 제조방법을 제공하는 것이다.

상기 태그회로는, 외부의 RFID 판독기와의 통신을 통해 상기 테스트신호를 전송시킬 수 있다.

상기 퓨즈컨트롤러는, 상기 퓨즈컨트롤신호의 전송을 통해 상기 퓨즈들을 단락시킬 수 있다.

본 발명의 다른 예에 따른 반도체칩은, 칩바디와, 칩바디를 관통하여 배치되는 복수개의 관통전극들과, 칩바디에 배치되고 테스트신호를 출력시키는 엔코더들과, 엔코더와 복수개의 관통전극들 중 일 그룹의 관통전극들을 전기적으로 연결시키는 신호배선들과, 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들과, 칩바디에 배치되고 마스터퓨즈컨트롤신호를 전송시키는 마스터퓨즈컨트롤러와, 그리고 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 복수개의 퓨즈들로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함한다.

본 예에 있어서, 칩바디 위에 배치되어 엔코더들 중 하나를 선택하는 태그 컨트롤러와, 그리고 태그 컨트롤러로부터 연장되어 칩바디의 가장자리를 따라 폐루프가 형성되도록 배치되는 안테나를 더 포함할 수 있다.

상기 엔코더는, 외부의 RFID 판독기와의 통신을 통해 테스트신호를 출력시킬 수 있다.

상기 마스터퓨즈컨트롤러는, 마스터퓨즈컨트롤신호의 전송을 통해 퓨즈들을 단락시킬 수 있다.

본 발명의 또 다른 예에 따른 반도체칩은, 표면에 배치되는 복수개의 패드들과, 패드들의 일부를 연결하는 신호배선들과, 신호배선들의 각각에 배치되는 퓨즈와, 패드들 중 적어도 하나의 패드로 테스트신호를 전달하는 태그회로와, 퓨즈와 연결된 신호배선을 단락시키는 퓨즈컨트롤신호를 발생시키는 퓨즈컨트롤러와, 그리고 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 퓨즈로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함한다.

본 발명의 또 다른 예에 따른 반도체칩은, 표면에 배치되는 복수개의 볼랜드들과, 볼랜드들의 일부를 연결하는 신호배선들과, 신호배선들의 각각에 배치되는 퓨즈와, 볼랜드들 중 적어도 하나와 연결되며, 외부의 RFID 판독기와 통신을 수행하여 배선테스트결과가 출력되도록 하는 태그컨트롤러와, 마스터퓨즈와 연결된 신호배선을 단락시키는 마스터퓨즈컨트롤신호를 발생시키는 마스터퓨즈컨트롤러와, 그리고 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 퓨즈로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함한다.

본 발명의 일 예에 따른 반도체패키지는, 칩바디를 관통하여 배치되는 복수개의 관통전극들과, 칩바디에 배치되고 테스트신호를 출력시키는 엔코더들과, 엔코더와 복수개의 관통전극들 중 일 그룹의 관통전극들을 전기적으로 연결시키는 신호배선들과, 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들과, 칩바디에 배치되고 마스터퓨즈컨트롤신호를 전송시키는 마스터퓨즈컨트롤러와, 그리고 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 복수개의 퓨즈들로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함하는 마스터 반도체칩과, 그리고 마스터 반도체칩 위에 마운팅되며, 칩바디를 관통하여 배치되는 복수개의 관통전극들과, 칩바디에 배치되고 테스트신호를 전송시키는 태그회로와, 태그회로와 복수개의 관통전극들을 전기적으로 연결시키는 복수개의 신호배선들과, 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들과, 칩바디에 배치되고 퓨즈컨트롤신호를 전송시키는 퓨즈컨트롤러와, 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 복수개의 퓨즈들로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함하는 슬레이브 반도체칩을 포함한다.

상기 마스터 반도체칩의 관통전극들은, 슬레이브 반도체칩의 관통전극들과 범프를 통해 전기적으로 연결될 수 있다.

본 발명의 다른 예에 따른 반도체패키지는, 표면에 배치되는 복수개의 볼랜드들과, 볼랜드들의 일부를 연결하는 신호배선들과, 신호배선들의 각각에 배치되는 퓨즈와, 볼랜드들 중 적어도 하나와 연결되며, 외부의 RFID 판독기와 통신을 수행하여 배선테스트결과가 출력되도록 하는 태그컨트롤러와, 마스터퓨즈와 연결된 신호배선을 단락시키는 마스터퓨즈컨트롤신호를 발생시키는 마스터퓨즈컨트롤러와, 그리고 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 퓨즈로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함하는 마스터 반도체칩과, 그리고 마스터 반도체칩 위에 마운팅되며, 표면에 배치되는 복수개의 패드들과, 패드들의 일부를 연결하는 신호배선들과, 신호배선들의 각각에 배치되는 퓨즈와, 패드들 중 적어도 하나의 패드로 테스트신호를 전달하는 태그회로와, 퓨즈와 연결된 신호배선을 단락시키는 퓨즈컨트롤신호를 발생시키는 퓨즈컨트롤러와, 그리고 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 퓨즈로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함하는 슬레이브 반도체칩을 포함한다.

상기 마스터 반도체칩의 볼랜드들은, 슬레이브 반도체칩의 패드들과 범프를 통해 전기적으로 연결될 수 있다.

상기 마스터 반도체칩의 볼랜드들 및 슬레이브 반도체칩의 패드들은, 데이지 체인 구조를 가질 수 있다.

본 발명의 일 예에 따른 반도체패키지의 배선 테스트 방법은, 각각 복수개의 관통전극들과, 복수개의 관통전극들을 전기적으로 연결시키는 신호배선들을 갖는 마스터 반도체칩 및 슬레이브 반도체칩을 포함하며, 마스터 반도체칩의 관통전극들과 슬레이브 반도체칩의 관통전극들이 범프를 통해 상호 연결되도록 칩 마운팅이 이루어진 반도체패키지의 배선 테스트 방법으로서, 슬레이브 반도체칩의 관통전극들과 마스터 반도체칩의 관통전극들 사이로 테스트신호를 전달하여 배선 테스트를 수행하는 단계와, 배선 테스트가 종료된 후에 슬레이브 반도체칩의 신호배선들을 단락시키는 단계와, 그리고 배선 테스트가 종료된 후에 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함한다.

상기 배선 테스트는, 슬레이브 반도체칩 내에 배치되어 외부의 RFID 판독기와의 통신을 통해 테스트신호를 발생시키는 태그회로를 이용하여 수행할 수 있다.

상기 배선 테스트를 수행한 결과는, 마스터 반도체칩 내에 배치되는 엔코더에 의해 외부로 출력되도록 할 수 있다.

상기 배선 테스트를 수행하는 단계, 및 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는, 슬레이브 반도체칩이 마운팅될 때마다 반복적으로 수행되도록 할 수 있다.

상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 슬레이브 반도체칩의 마운팅 공정 및 배선 테스트가 모두 종료된 후에 수행되도록 할 수 있다.

상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는, 슬레이브 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 퓨즈컨트롤신호를 전송하여 수행할 수 있다.

상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 마스터 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 마스터퓨즈컨트롤신호를 전송하여 수행할 수 있다.

본 발명의 다른 예에 따른 반도체패키지의 배선테스트방법은, 복수개의 볼랜드들과, 복수개의 볼랜드들 중 일부를 전기적으로 연결시키는 신호배선들을 갖는 마스터 반도체칩과, 복수개의 패드들과, 복수개의 패드들 중 일부를 전기적으로 연결시키는 신호배선들을 갖는 슬레이브 반도체칩을 포함하며, 마스터 반도체칩의 볼랜드들과 슬레이브 반도체칩의 패드들이 범프를 통해 상호 연결되도록 칩 마운팅이 이루어진 반도체패키지의 배선 테스트 방법으로서, 슬레이브 반도체칩의 패드들, 범프, 및 마스터 반도체칩의 볼랜드들로 이루어지는 데이지 체인 연결구조로 테스트신호를 전달하여 배선 테스트를 수행하는 단계와, 배선 테스트 결과 배선이 정상적인 것으로 판정되는 경우 슬레이브 반도체칩의 신호배선들을 단락시키는 단계와, 그리고 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함한다.

본 발명의 일 예에 따른 반도체패키지의 제조방법은, 복수개의 관통전극들과, 복수개의 관통전극들을 전기적으로 연결시키는 신호배선들을 갖는 마스터 반도체칩 및 슬레이브 반도체칩을 준비하는 단계와, 마스터 반도체칩의 관통전극들과 슬레이브 반도체칩의 관통전극들이 범프를 통해 상호 연결되도록 칩 마운팅을 수행하는 단계와, 슬레이브 반도체칩의 관통전극들과 마스터 반도체칩의 관통전극들 사이로 테스트신호를 전달하여 배선 테스트를 수행하는 단계와, 배선 테스트 결과 배선이 정상적인 것으로 판정되는 경우 슬레이브 반도체칩의 신호배선들을 단락시키는 단계와, 그리고 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함한다.

상기 배선 테스트를 수행하는 단계 및 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는 슬레이브 반도체칩의 칩 마운팅이 이루어질 때마다 반복적으로 수행할 수 있다.

상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 모든 슬레이브 반도체칩의 마운팅 공정 및 배선 테스트가 모두 종료된 후에 수행되도록 할 수 있다.

본 발명의 다른 예에 따른 반도체패키지의 제조방법은, 복수개의 볼랜드들 및 일부 볼랜드들을 연결시키는 신호배선들을 갖는 마스터 반도체칩을 준비하는 단계와, 복수개의 패드들 및 일부 패드들을 연결시키는 신호배선들을 갖는 슬레이브 반도체칩을 준비하는 단계와, 마스터 반도체칩의 볼랜드들과 슬레이브 반도체칩의 패드들이 범프를 통해 상호 연결되되, 볼랜드들 및 패드들이 데이지 체인 구조로 연결되도록 칩 마운팅을 수행하는 단계와, 슬레이브 반도체칩의 패드들과 마스터 반도체칩의 볼랜드들로 테스트신호를 전달하여 배선 테스트를 수행하는 단계와, 배선 테스트 결과 배선이 정상적인 것으로 판정되는 경우 슬레이브 반도체칩의 신호배선들을 단락시키는 단계와, 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함한다.

본 발명에 따르면, 반도체패키지가 완성되기 전인 칩 마운팅 과정에서 배선 테스트가 수행됨으로써, 부분적인 배선 불량으로 인해 정상적인 반도체칩들까지 모두 폐기처분되어야 하는 현상이 방지된다는 이점이 제공된다.

도 1은 본 발명의 일 예에 따른 슬레이브 반도체칩을 나타내 보인 평면도이다.
도 2는 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 본 발명의 일 예에 따른 마스터 반도체칩을 나타내 보인 평면도이다.
도 4는 도 3의 IV-IV'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 본 발명의 일 예에 따른 반도체패키지를 나타내 보인 평면도이다.
도 6은 도 5의 반도체패키지의 단면 구조의 일 예를 나타내 보인 도면이다.
도 7은 본 발명의 다른 예에 따른 슬레이브 반도체칩을 나타내 보인 평면도이다.
도 8은 본 발명의 다른 예에 따른 마스터 반도체칩을 나타내 보인 평면도이다.
도 9 및 도 10은 본 발명의 다른 예에 따른 반도체패키지를 나타내 보인 단면도들이다.

도 1은 본 발명의 일 예에 따른 슬레이브 반도체칩을 나타내 보인 평면도이다. 그리고 도 2는 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 1 및 도 2를 참조하면, 본 예에 따른 슬레이브 반도체칩(100)은, 칩바디(110)와, 칩바디(110)를 관통하는 복수개의 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)과, 칩바디(110)의 일부 상부에 배치되는 태그회로(Tag circuit)(120)와, 칩바디(110)의 일부 상부에 배치되는 퓨즈컨트롤러(130)를 포함하여 구성된다.

칩바디(110)는, 실리콘과 같은 반도체 재질로 이루어지며, 비록 도면에 나타내지는 않았지만 그 내부에는 트랜지스터와 같은 능동소자가 단독으로 또는 커패시터 등과 같은 수동소자들과 함께 배치된다. 복수개의 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)은, 가로 방향(X 방향) 및 세로 방향(Y 방향)을 따라 상호 이격되도록 배치된다. 본 예에서 가로 방향(X 방향)을 따라 배치되는 관통전극들은 하나의 그룹을 형성한다. 구체적으로 제1 그룹의 관통전극들(141a, 141b, 141c)은 세로 방향(Y 방향)으로 가장 위에서 가로 방향(X 방향)을 따라 상호 이격되도록 배치된다. 제2 그룹의 관통전극들(142a, 142b, 142c)은 세로 방향(Y 방향)으로 중간 위치에서 가로 방향(X 방향)을 따라 상호 이격되도록 배치된다. 그리고 제3 그룹의 관통전극들(143a, 143b, 143c)은 세로 방향(Y 방향)으로 가장 아래에서 가로 방향(X 방향)을 따라 상호 이격되도록 배치된다. 비록 3개의 그룹으로 구분하고, 각 그룹에는 3개의 관통전극들이 포함되지만, 이는 단지 일 예로서, 슬레이브 반도체칩(100)의 기능에 따라 보다 많거나 적은 수의 그룹으로 구분될 수 있으며, 각 그룹에 포함되는 관통전극들의 개수도 3개보다 적거나 많을 수 있다는 것은 당연하다. 비록 도면에 나타내지는 않았지만, 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)과 칩바디(110) 사이에는 얇은 절연층(미도시)이 배치된다. 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)의 각각의 하부에는 다른 칩과의 전기적 연결수단, 예컨대 범프(bump)가 부착된다. 즉 도 2에 나타낸 바와 같이, 제2 그룹의 관통전극들들(142a, 142b, 142c)의 하부에는 범프(202a, 202b, 202c)가 부착되며, 비록 도면에 나타나지는 않지만, 이는 다른 제1 그룹의 관통전극들(141a, 141b, 141c) 및 제3 그룹의 관통전극들(143a, 143b, 143c)에 대해서도 동일하게 적용된다.

태그회로(Tag circuit)(120)는, 칩바디(110)의 상부 일정 영역에 배치되며, 외부의 RFID 판독기(200)와의 통신을 통해 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)에 테스트신호를 전송시킨다. 이를 위해 태그회로(120)는 모든 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)과 신호배선들을 통해 전기적으로 연결된다. 구체적으로 태그회로(120)와 제1 그룹의 관통전극들(141a, 141b, 141c)은 제1 그룹의 신호배선들(151, 152, 153)에 의해 상호 전기적으로 연결된다. 즉, 신호배선(151)은 태그회로(120)와 관통전극(141a)을 전기적으로 연결시킨다. 신호배선(152)은 태그회로(120)와 관통전극(141b)을 전기적으로 연결시킨다. 그리고 신호배선(153)은 태그회로(120)와 관통전극(141c)을 전기적으로 연결시킨다. 마찬가지로 태그회로(120)와 제2 그룹의 관통전극들(142a, 142b, 142c)은 제2 그룹의 신호배선들(161, 162, 163)에 의해 상호 전기적으로 연결된다. 즉, 신호배선(161)은 태그회로(120)와 관통전극(142a)을 전기적으로 연결시킨다. 신호배선(162)은 태그회로(120)와 관통전극(142b)을 전기적으로 연결시킨다. 그리고 신호배선(163)은 태그회로(120)와 관통전극(142c)을 전기적으로 연결시킨다. 또한 태그회로(120)와 제3 그룹의 관통전극들(143a, 143b, 143c)은 제3 그룹의 신호배선들(171, 172, 173)에 의해 상호 전기적으로 연결된다. 즉, 신호배선(171)은 태그회로(120)와 관통전극(143a)을 전기적으로 연결시킨다. 신호배선(172)은 태그회로(120)와 관통전극(143b)을 전기적으로 연결시킨다. 그리고 신호배선(173)은 태그회로(120)와 관통전극(143c)을 전기적으로 연결시킨다.

각 신호배선의 중간에는 퓨즈가 배치된다. 구체적으로 신호배선(151)의 중간에는 퓨즈(181a)가 배치된다. 신호배선(152)의 중간에는 퓨즈(181b)가 배치된다. 신호배선(153)의 중간에는 퓨즈(181c)가 배치된다. 신호배선(161)의 중간에는 퓨즈(182a)가 배치된다. 신호배선(162)의 중간에는 퓨즈(182b)가 배치된다. 신호배선(163)의 중간에는 퓨즈(182c)가 배치된다. 신호배선(171)의 중간에는 퓨즈(183a)가 배치된다. 신호배선(172)의 중간에는 퓨즈(183b)가 배치된다. 신호배선(173)의 중간에는 퓨즈(183c)가 배치된다. 이 퓨즈들(181a, 181b, 181c, 182a, 182b, 182c, 183a, 183b, 183c)의 각각은, 소정의 퓨즈컨트롤신호에 의해 단락된다. 일 예에서 컨트롤신호는 일정 크기 이상의 전류일 수 있다.

퓨즈컨트롤러(130)는, 퓨즈들(181a, 181b, 181c, 182a, 182b, 182c, 183a, 183b, 183c)의 각각에 대해 퓨즈컨트롤신호를 전송시킨다. 비록 도면에 나타내지는 않았지만, 퓨즈컨트롤러(130)는, 외부의 전류원과 전기적으로 연결될 수 있다. 퓨즈컨트롤신호 전송을 위해 퓨즈컨트롤러(130)는 퓨즈컨트롤배선(191, 192, 193)을 통해 각 퓨즈와 전기적으로 연결된다. 구체적으로 제1 퓨즈컨트롤배선(191)은 제1 그룹의 신호배선들(151, 152, 153)의 각각에 있는 퓨즈들(181a, 181b, 181c)과 전기적으로 연결된다. 제2 퓨즈컨트롤배선(192)은 제2 그룹의 신호배선들(161, 162, 163)의 각각에 있는 퓨즈들(182a, 182b, 182c)과 전기적으로 연결된다. 마찬가지로 제3 퓨즈컨트롤배선(193)은 제3 그룹의 신호배선들(171, 172, 173)의 각각에 있는 퓨즈들(183a, 183b, 183c)과 전기적으로 연결된다.

제1 퓨즈컨트롤배선(191)은 퓨즈들(181a, 181b, 181c)과 공통으로 연결되어 있으므로, 제1 퓨즈컨트롤배선(191)을 통해 퓨즈컨트롤신호가 전송되는 경우 제1 그룹의 신호배선들(151, 152, 153)은 함께 단락된다. 마찬가지로 제2 퓨즈컨트롤배선(192)은 퓨즈들(182a, 182b, 182c)과 공통으로 연결되어 있으므로, 제2 퓨즈컨트롤배선(192)을 통해 퓨즈컨트롤신호가 전송되는 경우 제2 그룹의 신호배선들(161, 162, 163)은 함께 단락된다. 또한 제3 퓨즈컨트롤배선(193)은 퓨즈들(183a, 183b, 183c)과 공통으로 연결되어 있으므로, 제3 퓨즈컨트롤배선(193)을 통해 퓨즈컨트롤신호가 전송되는 경우 제3 그룹의 신호배선들(171, 172, 173)은 함께 단락된다.

이와 같은 슬레이브 반도체칩(100)에 있어서, 태그회로(120)는 외부의 RFID 판독기(200)와의 통신을 통해 제1 그룹의 신호배선들(151, 152, 153), 제2 그룹의 신호배선들(161, 162, 163), 및 제3 그룹의 신호배선들(171, 172, 173)을 통해, 각각 제1 그룹의 관통전극들(141a, 141b, 141c), 제2 그룹의 관통전극들(142a, 142b, 142c), 및 제3 그룹의 관통전극들(143a, 143b, 143c)로 테스트신호를 전송시킨다. 이를 위해 태그회로(120)는 외부의 RFID 판독기(200)로부터 일정 크기의 파워를 공급받을 수 있다. 제1 그룹의 관통전극들(141a, 141b, 141c), 제2 그룹의 관통전극들(142a, 142b, 142c), 및 제3 그룹의 관통전극들(143a, 143b, 143c)로 전송된 테스트신호는, 제1 그룹의 관통전극들(141a, 141b, 141c), 제2 그룹의 관통전극들(142a, 142b, 142c), 및 제3 그룹의 관통전극들(143a, 143b, 143c)과 연결된 하부의 다른 슬레이브 반도체칩이나 마스터 반도체칩으로 전송된다. 이와 같은 테스트신호의 전송을 통해 슬레이브 반도체칩(100)과 다른 슬레이브 반도체칩 또는 마스터 반도체칩 사이의 배선이 올바르게 이루어졌는지의 여부를 판단할 수 있으며, 이와 같은 동작은 칩 마운팅 과정에서 수행될 수 있다. 테스트가 이루어진 후에는 퓨즈컨트롤러(130)는 제1 퓨즈컨트롤배선(191), 제2 퓨즈컨트롤배선(192), 및 제3 퓨즈컨트롤배선(193)을 통해 퓨즈컨트롤신호를 전송한다. 이 퓨즈컨트롤신호에 의해 퓨즈들(181a, 181b, 181c, 182a, 182b, 182c, 183a, 183b, 183c)은 모두 단락되고, 그 결과 제1 그룹의 신호배선들(151, 152, 153), 제2 그룹의 신호배선들(161, 162, 163), 및 제3 그룹의 신호배선들(171, 172, 173)은 모두 단락된다. 따라서 슬레이브 반도체칩(100)의 모든 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)과 배선테스트를 위한, 즉 슬레이브 반도체칩(100)의 본래의 동작과는 관계가 없는 신호배선들(151, 152, 153, 161, 162, 163, 171, 172, 173)과의 전기적 연결이 모두 끊어진다.

도 3은 본 발명의 일 예에 따른 마스터 반도체칩을 나타내 보인 평면도이다. 그리고 도 4는 도 3의 IV-IV'를 따라 절단하여 나타내 보인 단면도이다. 도 3 및 도 4를 참조하면, 본 예에 따른 마스터 반도체칩(300)은, 칩바디(310)와, 칩바디(310)를 관통하는 복수개의 관통전극들(341a, 341b, 341c, 342a, 342b, 342c, 343a, 343b, 343c)과, 칩바디(310)의 일부 상부에 배치되는 태그컨트롤러(Tag controller)(320)와, 칩바디(310)의 일부 상부에 배치되는 복수개의 엔코더들(411, 412, 413)과, 칩바디(310)의 일부 상부에 배치되는 마스터퓨즈컨트롤러(330)와, 그리고 태그컨트롤러(320)로부터 연장되어 칩바디(310)의 상부 가장자리를 따라 배치되는 안테나(322)를 포함하여 구성된다.

칩바디(310)는, 실리콘과 같은 반도체 재질로 이루어지며, 상부면의 일정 영역은 슬레이브 반도체칩(도 1 및 도 2의 100)이 마운팅되는 칩마운팅영역(105)으로 할당된다. 복수개의 관통전극들(341a, 341b, 341c, 342a, 342b, 342c, 343a, 343b, 343c)은, 가로 방향(X 방향) 및 세로 방향(Y 방향)을 따라 상호 이격되도록 배치된다. 본 예에서 가로 방향(X 방향)을 따라 배치되는 관통전극들은 하나의 그룹을 형성한다. 구체적으로 제1 그룹의 관통전극들(341a, 341b, 341c)은 세로 방향(Y 방향)을 따라 가장 위에서 가로 방향(X 방향)을 따라 배치된다. 제2 그룹의 관통전극들(342a, 342b, 342c)은 세로 방향(Y 방향)을 따라 중간 위치에서 가로 방향(X 방향)을 따라 배치된다. 그리고 제3 그룹의 관통전극들(343a, 343b, 343c)은 세로 방향(Y 방향)을 따라 가장 아래에서 가로 방향(X 방향)을 따라 배치된다. 비록 3개의 그룹으로 구분하고, 각 그룹에는 3개의 관통전극들이 포함되지만, 이는 단지 일 예로서, 경우에 따라서는 보다 많거나 적은 수의 그룹으로 구분될 수 있으며, 각 그룹에 포함되는 관통전극들의 개수도 3개보다 적거나 많을 수 있다. 비록 도면에 나타내지는 않았지만, 관통전극들(341a, 341b, 341c, 342a, 342b, 342c, 343a, 343b, 343c)과 칩바디(310) 사이에는 얇은 절연층(미도시)이 배치된다.

관통전극들(341a, 341b, 341c, 342a, 342b, 342c, 343a, 343b, 343c)이 배치되는 영역은 칩마운팅영역(105)과 중첩된다. 칩마운팅영역(105)에 도 1 및 도 2를 참조하여 설명한 슬레이브 반도체칩(100)이 마운팅되게 되면, 마스터 반도체칩(300)의 관통전극들(341a, 341b, 341c, 342a, 342b, 342c, 343a, 343b, 343c)과 슬레이브 반도체칩(100)의 관통전극들(도 1의 141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)은 범프와 같은 연결수단을 통해 전기적으로 상호 연결된다.

태그컨트롤러(320)는, 칩마운팅영역(105) 외의 칩바디(310) 상부 일정 영역에 배치된다. 태그컨트롤러(320)는 안테나(322)와 연결되는데, 이 안테나(322)는 마스터 반도체칩(300)의 상부에서 가장자리를 따라 폐루프(closed loop) 형태로 배치된다. 태그컨트롤러(320)는, 안테나(320)를 통해 외부의 RFID 판독기(200)와 통신을 수행하며, 배선 테스트 과정에서 복수개의 엔코더들(411, 412, 413) 중 하나를 선택하여 테스트 결과에 대한 정보가 순차적으로 출력될 수 있도록 한다.

복수개의 엔코더들(411, 412, 413)은, 칩마운팅영역(105) 외의 칩바디(310) 상부 일정 영역에서 태그 컨트롤러(320)와 일정 간격 이격되도록 배치된다. 엔코더의 개수는 관통전극들의 그룹 개수와 동일하다. 즉 제1 그룹의 관통전극들(341a, 341b, 341c)에 대응되는 제1 엔코더(411)와, 제2 그룹의 관통전극들(342a, 342b, 342c)에 대응되는 제2 엔코더(412)와, 그리고 제3 그룹의 관통전극들(343a, 343b, 343c)에 대응되는 제3 엔코더(413)가 상호 이격되는 위치에 배치된다.

제1 엔코더(411)는, 제1 그룹의 신호배선들(351, 352, 353)을 통해 제1 그룹의 관통전극들(341a, 341b, 341c)과 전기적으로 연결된다. 구체적으로, 신호배선(351)은 제1 엔코더(411)와 관통전극(341a)을 전기적으로 연결시킨다. 신호배선(352)은 제1 엔코더(411)와 관통전극(341b)을 전기적으로 연결시킨다. 그리고 신호배선(353)은 제1 엔코더(411)와 관통전극(341c)을 전기적으로 연결시킨다. 제2 엔코더(412)는, 제2 그룹의 신호배선들(361, 362, 363)을 통해 제2 그룹의 관통전극들(342a, 342b, 342c)과 전기적으로 연결된다. 구체적으로, 신호배선(361)은 제2 엔코더(412)와 관통전극(342a)을 전기적으로 연결시킨다. 신호배선(362)은 제2 엔코더(412)와 관통전극(342b)을 전기적으로 연결시킨다. 그리고 신호배선(363)은 제2 엔코더(412)와 관통전극(342c)을 전기적으로 연결시킨다. 마찬가지로 제3 엔코더(413)는, 제3 그룹의 신호배선들(371, 372, 373)을 통해 제3 그룹의 관통전극들(343a, 343b, 343c)과 전기적으로 연결된다. 구체적으로, 신호배선(371)은 제3 엔코더(413)와 관통전극(343a)을 전기적으로 연결시킨다. 신호배선(372)은 제3 엔코더(413)와 관통전극(343b)을 전기적으로 연결시킨다. 그리고 신호배선(373)은 제3 엔코더(413)와 관통전극(343c)을 전기적으로 연결시킨다.

제1 엔코더(411), 제2 엔코더(412), 및 제3 엔코더(413)는 태그컨트롤러(320)와 개별적으로 연결된다. 구체적으로 제1 엔코더(411)는 제1 연결배선(421)을 통해 태그컨트롤러(320)와 연결되고, 제2 엔코더(412)는 제2 연결배선(422)을 통해 태그컨트롤러(320)와 연결되며, 그리고 제3 엔코더(413)는 제3 연결배선(423)을 통해 태그컨트롤러(320)와 연결된다. 제1 엔코더(411), 제2 엔코더(412), 및 제3 엔코더(413)는 외부의 RFID 판독기(200)와 직접 통신하여 배선 테스트 결과를 RFID 판독기(200)로 전송시킨다. 이때 태그컨트롤러(320)에 의해 제1 엔코더(411), 제2 엔코더(412), 및 제3 엔코더(413) 중 하나씩 순차적으로 선택되고, 선택된 순서대로 배선 테스트 결과를 RFID 판독기(200)로 전송시킨다. 일 예에서, 태그컨트롤러(320)에 의해 제1 엔코더(411), 제2 엔코더(412), 및 제3 엔코더(413) 순서대로 선택된 경우, 제1 엔코더(411)가 외부의 RFID 판독기(200)로 제1 그룹의 관통전극들(341a, 341b, 341c)에 연결되는 배선들의 테스트 결과를 먼저 전송한 후, 이어서 제2 엔코더(412)가 외부의 RFID 판독기(200)로 제2 그룹의 관통전극들(342a, 342b, 342c)에 연결되는 배선들의 테스트 결과를 전송하고, 마지막으로 제3 엔코더(413)가 외부의 RFID 판독기(200)로 제3 그룹의 관통전극들(343a, 343b, 343c)에 연결되는 배선들의 테스트 결과를 전송한다.

각 신호배선의 중간에는 퓨즈가 배치된다. 구체적으로 신호배선(351)의 중간에는 퓨즈(381a)가 배치된다. 신호배선(352)의 중간에는 퓨즈(381b)가 배치된다. 신호배선(353)의 중간에는 퓨즈(381c)가 배치된다. 신호배선(361)의 중간에는 퓨즈(382a)가 배치된다. 신호배선(362)의 중간에는 퓨즈(382b)가 배치된다. 신호배선(363)의 중간에는 퓨즈(382c)가 배치된다. 신호배선(371)의 중간에는 퓨즈(383a)가 배치된다. 신호배선(372)의 중간에는 퓨즈(383b)가 배치된다. 신호배선(373)의 중간에는 퓨즈(383c)가 배치된다. 이 퓨즈들(381a, 381b, 381c, 382a, 382b, 382c, 383a, 383b, 383c)의 각각은, 소정의 퓨즈컨트롤신호에 의해 단락된다. 일 예에서 컨트롤신호는 일정 크기 이상의 전류일 수 있다.

마스터퓨즈컨트롤러(330)는, 칩마운팅영역(105) 외의 칩바디(310) 상부 일정 영역에서 태그 컨트롤러(320) 및 복수개의 엔코더들(411, 412, 413)과 일정 간격 이격되도록 배치되며, 퓨즈들(381a, 381b, 381c, 382a, 382b, 382c, 383a, 383b, 383c)의 각각에 대해 마스터퓨즈컨트롤신호를 전송시킨다. 비록 도면에 나타내지는 않았지만, 마스터퓨즈컨트롤러(330)는, 외부의 전류원과 전기적으로 연결될 수 있다. 마스터퓨즈컨트롤신호 전송을 위해 마스터퓨즈컨트롤러(330)는 마스터퓨즈컨트롤배선들(391, 392, 393)을 통해 각 퓨즈와 전기적으로 연결된다. 구체적으로 제1 마스터퓨즈컨트롤배선(391)은 제1 그룹의 신호배선들(351, 352, 353)의 각각에 있는 퓨즈들(381a, 381b, 381c)과 전기적으로 연결된다. 제2 마스터퓨즈컨트롤배선(392)은 제2 그룹의 신호배선들(361, 362, 363)의 각각에 있는 퓨즈들(382a, 382b, 382c)과 전기적으로 연결된다. 마찬가지로 제3 마스터퓨즈컨트롤배선(393)은 제3 그룹의 신호배선들(371, 372, 373)의 각각에 있는 퓨즈들(383a, 383b, 383c)과 전기적으로 연결된다.

제1 마스터퓨즈컨트롤배선(391)은 퓨즈들(381a, 381b, 381c)과 공통으로 연결되어 있으므로, 제1 마스터퓨즈컨트롤배선(391)을 통해 마스터퓨즈컨트롤신호가 전송되는 경우 제1 그룹의 신호배선들(351, 352, 353)은 함께 단락된다. 마찬가지로 제2 마스터퓨즈컨트롤배선(392)은 퓨즈들(382a, 382b, 382c)과 공통으로 연결되어 있으므로, 제2 마스터퓨즈컨트롤배선(392)을 통해 마스터퓨즈컨트롤신호가 전송되는 경우 제2 그룹의 신호배선들(361, 362, 363)은 함께 단락된다. 또한 제3 마스터퓨즈컨트롤배선(393)은 퓨즈들(383a, 383b, 383c)과 공통으로 연결되어 있으므로, 제3 마스터퓨즈컨트롤배선(393)을 통해 마스터퓨즈컨트롤신호가 전송되는 경우 제3 그룹의 신호배선들(371, 372, 373)은 함께 단락된다.

도 5는 본 발명의 일 예에 따른 반도체패키지를 나타내 보인 평면도이다. 그리고 도 6은 도 5의 반도체패키지의 단면 구조의 일 예를 나타내 보인 도면이다. 도 5 및 도 6을 참조하면, 본 예에 따른 반도체패키지(500)는, 마스터 반도체칩(300) 위에 슬레이브 반도체칩(100)들이 순차적으로 적층되는 구조를 갖는다. 본 실시예에서 2개의 슬레이브 반도체칩(100)들이 마스터 반도체칩(300) 위에 적층되지만, 이는 단지 일 예로서 단일 슬레이브 반도체칩(100)만이 마스터 반도체칩(300) 위에 적층될 수도 있고, 2개보다 많은 수의 슬레이브 반도체칩(100)들이 마스터 반도체칩(300) 위에 적층될 수도 있다. 마스터 반도체칩(300)은, 도 3 및 도 4를 참조하여 설명한 바와 동일하다. 슬레이브 반도체칩(100)은 도 1 및 도 2를 참조하여 설명한 바와 동일하다. 마스터 반도체칩(300)의 관통전극들(342a, 342b, 342c)은 각각 범프(202a, 202b, 202c)를 통해 가장 하부에 배치되는 슬레이브 반도체칩(100)의 관통전극들(142a, 142b, 142c)에 전기적으로 연결된다. 비록 도 6의 단면 구조에서는 나타나지 않지만, 이는 가장 하부에 배치되는 슬레이브 반도체칩(100)의 다른 관통전극들(141a, 141b, 141c, 143a, 143b, 143c)에 대해서도 동일하게 적용된다. 가장 하부에 배치되는 슬레이브 반도체칩(100)의 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)은 각각 그 위의 슬레이브 반도체칩(100)의 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)과 범프를 통해 전기적으로 연결된다.

이와 같은 반도체패키지(500)의 배선 테스트 방법을 설명하면, 먼저 도 1 및 도 2를 참조하여 설명한 슬레이브 반도체칩(100)을 도 3 및 도 4를 참조하여 설명한 마스터 반도체칩(300) 위에 적층한다. 이때 슬레이브 반도체칩(100)의 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)에 부착된 범프들은 각각 마스터 반도체칩(300)의 관통전극들(341a, 341b, 341c, 342a, 342b, 342c, 343a, 343b, 343c)의 상부면에 부착된다. 슬레이브 반도체칩(100)을 적층한 후에는, 슬레이브 반도체칩(100)의 태그회로(120)는, 외부의 RFID 판독기(200)와 통신하여 제1 그룹의 관통전극들(141a, 141b, 141c), 제2 그룹의 관통전극들(142a, 142b, 142c), 및 제3 그룹의 관통전극들(143a, 143b, 143c)에 테스트신호를 전송시킨다. 테스트신호 전송은, 각각 제1 그룹의 신호배선들(151, 152, 153), 제2 그룹의 신호배선들(161, 162, 163), 및 제3 그룹의 신호배선들(171, 172, 173)을 통해 이루어진다. 이를 위해 태그회로(120)는 외부의 RFID 판독기(200)로부터 일정 크기의 파워를 공급받을 수 있다.

슬레이브 반도체칩(100)의 제1 그룹의 관통전극들(141a, 141b, 141c)로 전송된 제1 테스트신호는, 마스터 반도체칩(300)의 제1 그룹의 관통전극들(341a, 341b, 341c)로 전송된다. 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제1 그룹의 관통전극들(141a, 141b, 141c)과, 마스터 반도체칩(300)의 제1 그룹의 관통전극들(341a, 341b, 341c)의 전기적 연결이 정상적으로 이루어진 경우, 제1 테스트신호는 슬레이브 반도체칩(100)의 제1 그룹의 관통전극들(141a, 141b, 141c)으로부터 마스터 반도체칩(300)의 제1 그룹의 관통전극들(341a, 341b, 341c)로 정상적으로 전송된다. 반면에 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제1 그룹의 관통전극들(141a, 141b, 141c)과, 마스터 반도체칩(300)의 제1 그룹의 관통전극들(341a, 341b, 341c)의 전기적 연결이 정상적으로 이루어지 않은 경우, 제1 테스트신호는 슬레이브 반도체칩(100)의 제1 그룹의 관통전극들(141a, 141b, 141c)으로부터 마스터 반도체칩(300)의 제1 그룹의 관통전극들(341a, 341b, 341c)로 정상적으로 전송되지 않는다. 즉 제1 테스트신호의 정상적인 전송 여부에 따라, 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제1 그룹의 관통전극들(141a, 141b, 141c)과, 마스터 반도체칩(300)의 제1 그룹의 관통전극들(341a, 341b, 341c)의 전기적 연결이 정상적으로 이루어졌는지를 판단할 수 있다.

슬레이브 반도체칩(100)의 제2 그룹의 관통전극들(142a, 142b, 142c)로 전송된 제2 테스트신호는, 마스터 반도체칩(300)의 제2 그룹의 관통전극들(342a, 342b, 342c)로 전송된다. 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제2 그룹의 관통전극들(142a, 142b, 142c)과, 마스터 반도체칩(300)의 제2 그룹의 관통전극들(342a, 342b, 342c)의 전기적 연결이 정상적으로 이루어진 경우, 제2 테스트신호는 슬레이브 반도체칩(100)의 제2 그룹의 관통전극들(142a, 142b, 142c)으로부터 마스터 반도체칩(300)의 제2 그룹의 관통전극들(342a, 342b, 342c)로 정상적으로 전송된다. 반면에 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제2 그룹의 관통전극들(142a, 142b, 142c)과, 마스터 반도체칩(300)의 제2 그룹의 관통전극들(342a, 342b, 342c)의 전기적 연결이 정상적으로 이루어지 않은 경우, 제2 테스트신호는 슬레이브 반도체칩(100)의 제2 그룹의 관통전극들(142a, 142b, 142c)으로부터 마스터 반도체칩(300)의 제2 그룹의 관통전극들(342a, 342b, 342c)로 정상적으로 전송되지 않는다. 즉 제2 테스트신호의 정상적인 전송 여부에 따라, 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제2 그룹의 관통전극들(142a, 142b, 142c)과, 마스터 반도체칩(300)의 제2 그룹의 관통전극들(342a, 342b, 342c)의 전기적 연결이 정상적으로 이루어졌는지를 판단할 수 있다.

마찬가지로 슬레이브 반도체칩(100)의 제3 그룹의 관통전극들(143a, 143b, 143c)로 전송된 제3 테스트신호는, 마스터 반도체칩(300)의 제3 그룹의 관통전극들(343a, 343b, 343c)로 전송된다. 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제3 그룹의 관통전극들(143a, 143b, 143c)과, 마스터 반도체칩(300)의 제3 그룹의 관통전극들(343a, 343b, 343c)의 전기적 연결이 정상적으로 이루어진 경우, 제2 테스트신호는 슬레이브 반도체칩(100)의 제3 그룹의 관통전극들(143a, 143b, 143c)으로부터 마스터 반도체칩(300)의 제3 그룹의 관통전극들(343a, 343b, 343c)로 정상적으로 전송된다. 반면에 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제3 그룹의 관통전극들(143a, 143b, 143c)과, 마스터 반도체칩(300)의 제3 그룹의 관통전극들(343a, 343b, 343c)의 전기적 연결이 정상적으로 이루어지 않은 경우, 제3 테스트신호는 슬레이브 반도체칩(100)의 제3 그룹의 관통전극들(143a, 143b, 143c)으로부터 마스터 반도체칩(300)의 제3 그룹의 관통전극들(343a, 343b, 343c)로 정상적으로 전송되지 않는다. 즉 제3 테스트신호의 정상적인 전송 여부에 따라, 슬레이브 반도체칩(100)의 적층 과정에서 슬레이브 반도체칩(100)의 제3 그룹의 관통전극들(143a, 143b, 143c)과, 마스터 반도체칩(300)의 제3 그룹의 관통전극들(343a, 343b, 343c)의 전기적 연결이 정상적으로 이루어졌는지를 판단할 수 있다.

이와 같이, 테스트가 수행된 후에, 테스트 결과들은 복수개의 엔코더들(411, 412, 413)로 입력된다. 구체적으로 제1 그룹의 관통전극들(341a, 341b, 341c)에 연결되는 배선들의 테스트 결과인 제1 테스트 결과신호는 제1 그룹의 신호배선들(351, 352, 353)을 통해 제1 엔코더(411)로 입력되고, 제2 그룹의 관통전극들(342a, 342b, 342c)에 연결되는 배선들의 테스트 결과인 제2 테스트 결과신호는 제2 그룹의 신호배선들(361, 362, 363)을 통해 제2 엔코더(412)에 입력되며, 그리고 제3 그룹의 관통전극들(343a, 343b, 343c)에 연결되는 배선들의 테스트 결과인 제3 테스트 결과신호는 제3 그룹의 신호배선들(371, 372, 373)을 통해 제3 엔코더(413)에 입력된다. 제1 엔코더(411)로 입력되는 제1 테스트 결과신호는, 제1 연결배선(421)을 통해 태그컨트롤러(320)로 입력된다. 제2 엔코더(412)로 입력되는 제2 테스트 결과신호는, 제2 연결배선(422)을 통해 태그컨트롤러(320)로 입력된다. 그리도 제3 엔코더(413)로 입력되는 제3 테스트 결과신호는, 제3 연결배선(423)을 통해 태그컨트롤러(320)로 입력된다. 제1, 제2, 및 제3 테스트 결과신호를 입력받은 태그컨트롤러(320)는 외부의 RF 판독기(200)와의 무선통신을 통해 외부로 테스트 결과들을 출력시킨다.

제1, 제2, 및 제3 테스트신호가 정상적으로 전송된 경우, 즉 슬레이브 반도체칩(100)의 제1, 제2, 및 제3 그룹의 관통전극들(141a, 141b, 141c, 142a, 142b, 142c, 143a, 143b, 143c)과, 마스터 반도체칩(300)의 제1, 제2, 및 제3 그룹의 관통전극들(341a, 341b, 341c, 342a, 342b, 342c, 343a, 343b, 343c)의 전기적 연결이 정상적으로 이루어진 경우, 슬레이브 반도체칩(100)의 테스트에 사용되었던 모든 연결배선들을 단락시킨다. 구체적으로 슬레이브 반도체칩(100)의 퓨즈컨트롤러(130)는, 외부로부터의 전류를 전송받아 슬레이브 반도체칩(100) 내부로 퓨즈컨트롤신호를 발생시킨다. 퓨즈컨트롤신호는, 제1 퓨즈컨트롤배선(191)을 통해 제1 그룹의 신호배선들(151, 152, 153)의 각각에 있는 퓨즈들(181a, 181b, 181c)로 전송된다. 퓨즈컨트롤신호는, 제2 퓨즈컨트롤배선(192)을 통해 제2 그룹의 신호배선들(161, 162, 163)의 각각에 있는 퓨즈들(182a, 182b, 182c)로도 전송된다. 또한 퓨즈컨트롤신호는, 제3 퓨즈컨트롤배선(193)을 통해 제3 그룹의 신호배선들(171, 172, 173)의 각각에 있는 퓨즈들(183a, 183b, 183c)로도 전송된다. 퓨즈컨트롤신호를 전송받은 퓨즈들(181a, 181b, 181c, 182a, 182b, 182c, 183a, 183b, 183c)는, 각각 제1 그룹의 신호배선들(151, 152, 153)과, 제2 그룹의 신호배선들(161, 162, 163)과, 그리고 제3 그룹의 신호배선들(171, 172, 173)을 단락시킨다.

슬레이브 반도체칩(100)이 모두 마스터 반도체칩(300) 위에 마운팅되고, 배선 테스트가 모두 종료되면, 마스터 반도체칩(300)의 테스트에 사용되었던 모든 연결배선들을 단락시킨다. 구체적으로 마스터 반도체칩(300)의 마스터퓨즈컨트롤러(330)는, 외부로부터의 전류를 전송받아 마스터 반도체칩(300) 내부로 마스터퓨즈컨트롤신호를 발생시킨다. 마스터퓨즈컨트롤신호는, 제1 마스터퓨즈컨트롤배선(391)을 통해 제1 그룹의 신호배선들(351, 352, 353)의 각각에 있는 퓨즈들(381a, 381b,3181c)로 전송된다. 그리고 마스터퓨즈컨트롤신호는, 제2 퓨즈컨트롤배선(392)을 통해 제2 그룹의 신호배선들(361, 362, 363)의 각각에 있는 퓨즈들(382a, 382b, 382c)로도 전송된다. 또한 마스터퓨즈컨트롤신호는, 제3 퓨즈컨트롤배선(393)을 통해 제3 그룹의 신호배선들(371, 372, 373)의 각각에 있는 퓨즈들(383a, 383b, 383c)로도 전송된다. 마스터퓨즈컨트롤신호를 전송받은 퓨즈들(381a, 381b, 381c, 382a, 382b, 382c, 383a, 383b, 383c)는, 각각 제1 그룹의 신호배선들(351, 352, 353)과, 제2 그룹의 신호배선들(361, 362, 363)과, 그리고 제3 그룹의 신호배선들(371, 372, 373)을 단락시킨다.

제1, 제2, 및 제3 테스트신호들 중 적어도 어느 하나의 테스트신호가 전송되지 않은 경우, 이미 잘 알려져 있는 리페어(repair) 방법을 사용하여 정상적으로 이루어지지 않은 슬레이브 반도체칩(100)과 마스터 반도체칩(300) 사이의 전기적 연결을 복구시킨다. 지금까지 설명한 배선 테스트 방법은, 슬레이브 반도체칩(100)이 마운팅될 때마다 반복적으로 이루어진다. 본 예에 따른 배선 테스트 방법은, 칩 마운팅 과정에서 모두 이루어지므로, 칩 마운팅 과정에서 배선의 정상적인 연결 여부를 알 수 있게 된다. 또한 테스트를 종료한 후, 테스트에 사용된 배선을 모두 단락시킴으로써, 칩 마운팅 과정에서의 테스트가 패키지의 정상적인 동작에 영향을 주지 않는다.

도 7은 본 발명의 다른 예에 따른 슬레이브 반도체칩을 나타내 보인 평면도이고, 도 8은 본 발명의 다른 예에 따른 마스터 반도체칩을 나타내 보인 평면도이다. 그리고 도 9 및 도 10은 도 7의 슬레이브 반도체칩이 도 8의 마스터 반도체칩에 마운팅된 구조를 나타내 보인 단면도들이다. 먼저 도 7을 참조하면, 본 예에 따른 슬레이브 반도체칩(700)은 전기배선형태가 범프 형상을 갖는 플립 칩(flip chip)의 경우로서, 구체적으로 복수개의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)을 포함한다. 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)은 가로 방향 및 세로 방향으로 각각 상호 이격되도록 배치된다. 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)은, 세로 방향으로 상호 이격되는 제1 행의 패드들(731-1, 731-2, …, 731-m+2, 731-m+3)과, 제2 행의 패드들(731-m+4, 731-m+5, …, 731-n+2, 731-n+3)로 구분된다. 제1 행의 패드들(731-1, 731-2, …, 731-m+2, 731-m+3)의 각각은 가로 방향으로 상호 이격되며, 제2 행의 패드들(731-m+4, 731-m+5, …, 731-n+2, 731-n+3)의 각각도 가로 방향으로 상호 이격된다. 이와 같은 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)의 배치 구조는, 단지 일 예로서, 경우에 따라서는 다양한 형태로 배치될 수 있다는 것은 당연하다.

본 예에 따른 슬레이브 반도체칩(700)은 태그회로(720) 및 퓨즈컨트롤러(740)를 포함한다. 태그회로(720)은, 외부의 RFID 판독기(900)와의 통신을 통해 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)에 테스트신호를 전송시킨다. 이를 위해 태그회로(720)은, 제1 신호배선(751)을 통해 제1 행의 패드들(731-1, 731-2, …, 731-m+2, 731-m+3) 중 가로 방향을 따라 가장 좌측에 배치된 패드(731-1)와 전기적으로 연결된다. 또한 제2 신호배선(752)을 통해서는 제2 행의 패드들(731-m+4, 731-m+5, …, 731-n+2, 731-n+3) 중 가로 방향을 따라 가장 좌측에 배치된 패드(731-n+3)와 전기적으로 연결된다. 패드들(731-1, 731-2, …, 731-n+2, 731-n+3) 중 일부는 신호배선(760)을 통해 상호 전기적으로 연결된다. 신호배선(760)들의 각각의 중간에는 퓨즈(780)가 배치된다. 퓨즈(780)들은 퓨즈컨트롤러(740)로부터의 퓨즈컨트롤신호에 의해 단락된다. 일 예에서 퓨즈컨트롤신호는 일정 크기 이상의 전류일 수 있다. 비록 도면에 나타내지는 않았지만, 퓨즈컨트롤러(740)는 외부의 전류원과 전기적으로 연결될 수 있다. 퓨즈컨트롤신호 전송을 위해 퓨즈컨트롤러(740)는 퓨즈컨트롤배선(790)을 통해 모든 퓨즈(780)들과 전기적으로 연결된다.

도 8을 참조하면, 본 예에 따른 마스터 반도체칩(800)은, 태그컨트롤러(820)와, 태그컨트롤러(820)로부터 연장되어 마스터 반도체칩(800)의 가장자리를 따라 폐루프 형태로 배치되는 안테나(822)와, 마스터퓨즈컨트롤러(830)와, 그리고 복수개의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)을 포함하여 구성된다. 태그컨트롤러(820)는, 안테나(830)를 통해 외부의 RFID 판독기(900)와 통신을 수행하며, 배선 테스트 과정에서 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3) 중 적어도 하나와 연결되어 테스트결과가 출력되도록 한다. 본 예에서, 태그컨트롤러(820)는, 제1 신호배선(871) 및 제2 신호배선(872)을 통해 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3) 중 가로방향을 따라 가장 좌측에 배치되는 볼랜드들(841-1, 841-n+3)에 각각 전기적으로 연결된다. 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)은 가로 방향 및 세로 방향으로 각각 상호 이격되도록 배치된다. 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)은, 세로 방향으로 상호 이격되는 제1 행의 볼랜드들(841-1, 841-2, …, 841-m+2, 841-m+3)과, 제2 행의 볼랜드들(841-m+4, 841-m+5, …, 841-n+2, 841-n+3)로 구분된다. 제1 행의 볼랜드들(841-1, 841-2, …, 841-m+2, 841-m+3)의 각각은 가로 방향으로 상호 이격되며, 제2 행의 볼랜드들(841-m+4, 841-m+5, …, 841-n+2, 841-n+3)의 각각도 가로 방향으로 상호 이격된다. 이와 같은 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)의 배치 구조는, 단지 일 예로서, 경우에 따라서는 다양한 형태로 배치될 수 있다는 것은 당연하다. 통상적으로 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)의 배치 구조는, 마스터 반도체칩(800) 위에 마운팅되는 슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)의 배치 구조와 동일하다.

볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3) 중 일부는 신호배선(860)을 통해 상호 전기적으로 연결된다. 신호배선(860)들의 각각의 중간에는 퓨즈(880)가 배치된다. 퓨즈(880)들은 마스터퓨즈컨트롤러(830)로부터의 마스터퓨즈컨트롤신호에 의해 단락된다. 일 예에서 마스터퓨즈컨트롤신호는 일정 크기 이상의 전류일 수 있다. 비록 도면에 나타내지는 않았지만, 마스터퓨즈컨트롤러(830)는 외부의 전류원과 전기적으로 연결될 수 있다. 마스터퓨즈컨트롤신호 전송을 위해 마스터퓨즈컨트롤러(830)는 마스터퓨즈컨트롤배선(890)을 통해 모든 퓨즈(880)들과 전기적으로 연결된다.

슬레이브 반도체칩(700)의 신호배선(760)의 배치와, 마스터 반도체칩(800)의 신호배선(860)의 배치는, 슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)과 , 마스터 반도체칩(800)의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)이 데이지 체인(daisy chain)으로 연결되도록 이루어진다. 구체적으로 도 9 및 도 10에 나타낸 바와 같이, 슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)의 각각은, 범프(910)를 통해 마스터 반도체칩(800)의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)의 각각에 전기적으로 연결된다. 슬레이브 반도체칩(700)의 제1 행의 패드(731-1)와, 인접한 제1 행의 패드(731-2)는 신호배선(760)에 의해 상호 연결된다. 반면에 슬레이브 반도체칩(700)의 제1 행의 패드(731-1) 및 패드(731-2)에 대응되는 마스터 반도체칩(800)의 제1 행의 볼랜드(841-1) 및 볼랜드(841-2) 사이에는 신호배선이 배치되지 않으며, 두 볼랜드(841-1, 841-2)는 전기적으로 상호 절연된다. 이와 유사하게 마스터 반도체칩(800)의 제1 행의 볼랜드(841-2)와, 인접한 제1 행의 볼랜드(841-3)는 신호배선(860)에 의해 상호 연결된다. 반면에 마스터 반도체칩(800)의 제1 행의 볼랜드(841-2) 및 볼랜드(841-3)에 대응되는 슬레이브 반도체칩(700)의 제1 행의 패드(731-2) 및 패드(731-3) 사이에는 신호배선이 배치되지 않으며, 두 패드(731-2, 731-3)는 전기적으로 상호 절연된다. 이와 같은 데이지 체인 연결 구조는 반복되며, 제2 행의 패드들(731-m+4, 731-m+5, …, 731-n+2, 731-n+3) 및 제2 행의 볼랜드들(841-m+4, 841-m+5, …, 841-n+2, 841-n+3)에 대해서도 동일하게 적용된다.

이에 따라 신호전달경로는, 도 9에 나타낸 바와 같이, 제1 행의 패드(731-1), 신호배선(760), 제1 행의 패드(732-2), 범프(910), 제1 행의 볼랜드(841-2), 신호배선(860), 제1 행의 볼랜드(841-3), 범프(910), 제1 행의 패드(731-3), 신호배선(760), 제1 행의 패드(731-4), 범프(910), 제1 행의 볼랜드(841-4), …, 제1 행의 볼랜드(841-m), 범프(910), 제1 행의 패드(731-m), 신호배선(760), 제1 행의 패드(731-m+1), 범프(910), 제1 행의 볼랜드(841-m+1), 신호배선(860), 제1 행의 볼랜드(841-m+2), 범프(910), 제1 행의 패드(731-m+2), 신호배선(760), 제1 행의 패드(731-m+3), 범프(910), 제1 행의 볼랜드(841-m+3)의 순서대로 형성된다.

도 9에 나타낸 바와 같이, 제1 행의 볼랜드(841-m+3)은 신호배선(860)을 통해 제2 행의 볼랜드(841-m+4)와 연결되므로, 신호전달경로는, 제1 행의 볼랜드(841-m+3), 범프(910), 제2 행의 패드(731-m+4), 신호배선(760), 제2 행의 패드(731-m+5), 범프(910), 제2 행의 볼랜드(841-m+5), 신호배선(860), 제2 행의 볼랜드(841-m+6), 범프(910), 제2 행의 패드(731-m+6), 신호배선(760), 제2 행의 패드(731-m+7), 범프(910), 제2 행의 볼랜드(841-m+7), …, 제2 행의 볼랜드(841-n), 범프(910), 제2 행의 패드(731-n), 신호배선(760), 제2 행의 패드(731-n+1), 범프(910), 제2 행의 볼랜드(841-n+1), 신호배선(860), 제2 행의 볼랜드(841-n+2), 범프(910), 제2 행의 패드(731-n+2), 신호배선(760), 제2 행의 패드(731-n+3), 범프(910), 제2 행의 볼랜드(841-n+3), 제2 신호배선(872)의 순서대로 형성된다. 경우에 따라서 신호전달경로는 지금까지 제2 행의 패드(731-n+3)로부터 시작되어 제1 행의 볼랜드(841-1)까지 이어지는 데이지 체인으로 형성될 수도 있다.

본 예에 따른 반도체패키지의 배선 테스트 방법을 설명하면, 먼저 도 7을 참조하여 설명한 플립 칩 형태의 슬레이브 반도체칩(700)을 도 8을 참조하여 설명한 마스터 반도체칩(800) 위에 마운팅한다. 이때 슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)의 각각은 범프(910)를 통해 마스터 반도체칩(800)의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)의 각각에 전기적으로 연결된다. 칩 마운팅을 수행한 후에는, 슬레이브 반도체칩(700)의 태그회로(720)는, 외부의 RFID 판독기(900)와 통신하여 테스트신호를 제1 신호배선(751)을 통해 제1 행의 패드(731-1)로 전송한다. 제1 행의 패드(731-1)로 전송된 테스트신호는, 도 9 및 도 10을 참조하여 설명한 데이지 체인을 따라 제2 행의 볼랜드(841-n+3)까지 전송되며, 다시 제2 신호배선(872) 및 태그컨트롤러(820)를 통해 외부로 전송된다.

슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)의 각각이 범프(910)를 통해 마스터 반도체칩(800)의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)의 각각에 정상적으로 연결되는 경우 테스트신호는 정상적으로 신호전달경로를 따라 이동하여 외부로 출력된다. 반면에 슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3) 중 어느 하나가 마스터 반도체칩(800)의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3) 중 어느 하나에 정상적으로 연결되지 않은 경우 테스트신호는 정상적으로 신호전달경로를 따라 이동하지 않으며, 이에 따라 테스트신호의 정상적인 전송 여부에 따라, 슬레이브 반도체칩(700)의 칩 마운팅 과정에서 슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)이 범프(910)를 통해 마스터 반도체칩(800)의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)에 정상적으로 연결이 이루어졌는지를 판단할 수 있다.

테스트신호가 정상적으로 전송된 경우, 즉 슬레이브 반도체칩(700)의 패드들(731-1, 731-2, …, 731-n+2, 731-n+3)이 범프(910)를 통해 마스터 반도체칩(800)의 볼랜드들(841-1, 841-2, …, 841-n+2, 841-n+3)에 정상적으로 연결이 정상적으로 이루어진 경우, 슬레이브 반도체칩(700)의 테스트에 사용되었던 모든 연결배선들 및 마스터 반도체칩(800)의 테스트에 사용되었던 연결배선들을 단락시킨다. 구체적으로 슬레이브 반도체칩(700)의 퓨즈컨트롤러(730)는, 외부로부터의 전류를 전송받아 슬레이브 반도체칩(700) 내부로 퓨즈컨트롤신호를 발생시킨다. 퓨즈컨트롤신호는, 퓨즈컨트롤배선(790)을 통해 신호배선(760)들 내에 있는 퓨즈(780)로 전송된다. 퓨즈컨트롤신호를 전송받은 퓨즈(780)들은 연결된 모든 신호배선(760)을 단락시킨다. 미찬가지로 마스터 반도체칩(800)의 마스터퓨즈컨트롤러(830)는, 외부로부터의 전류를 전송받아 마스터 반도체칩(800) 내부로 마스터퓨즈컨트롤신호를 발생시킨다. 마스터퓨즈컨트롤신호는, 마스터퓨즈컨트롤배선(890)을 통해 신호배선(860)들 내에 있는 퓨즈(880)로 전송된다. 마스터퓨즈컨트롤신호를 전송받은 퓨즈(880)들은 연결된 모든 신호배선(860)을 단락시킨다. 본 예에 따른 배선 테스트 방법 또한, 칩 마운팅 과정에서 모두 이루어지므로, 칩 마운팅 과정에서 배선의 정상적인 연결 여부를 알 수 있게 된다. 또한 테스트를 종료한 후, 테스트에 사용된 배선을 모두 단락시킴으로써, 칩 마운팅 과정에서의 테스트가 패키지의 정상적인 동작에 영향을 주지 않는다.

100, 700...슬레이브 반도체칩 200...RFID 판독기
300, 800...마스터 반도체칩 110, 310...칩바디
120...태그회로 130...퓨즈컨트롤러
141a, 141b, 141c, 341a, 341b, 341c...제1 그룹의 관통전극
142a, 142b, 142c, 342a, 342b, 342c...제2 그룹의 관통전극
143a, 143b, 143c, 343a, 343b, 343c...제3 그룹의 관통전극
151, 152, 153, 351, 352, 353...제1 그룹의 신호배선
161, 162, 163, 361, 362, 363...제2 그룹의 신호배선
171, 172, 173, 371, 372, 373...제3 그룹의 신호배선
181a, 181b, 181c, 182a, 182b, 182c, 183a, 183b, 183c, 381a, 381b, 381c, 382a, 382b, 382c, 383a, 383b, 383c...퓨즈
191, 192, 193...제1, 제2, 및 제3 퓨즈컨트롤배선
320...태그컨트롤러 322...안테나
330...마스터퓨즈컨트롤러
391, 392, 393...제1, 제2, 및 제3 마스터퓨즈컨트롤배선
411, 412, 413...제1, 제2, 및 제3 엔코더
421, 422, 423...제1, 제2, 및 제3 연결배선

Claims

칩바디;
상기 칩바디를 관통하여 배치되는 복수개의 관통전극들;
상기 칩바디에 배치되고 테스트신호를 전송시키는 태그회로;
상기 태그회로와 상기 복수개의 관통전극들을 전기적으로 연결시키는 복수개의 신호배선들;
상기 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들;
상기 칩바디에 배치되고 퓨즈컨트롤신호를 전송시키는 퓨즈컨트롤러; 및
상기 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 상기 복수개의 퓨즈들로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함하는 반도체칩.
제1항에 있어서,
상기 태그회로는, 외부의 RFID 판독기와의 통신을 통해 상기 테스트신호를 전송시키는 반도체칩.
제1항에 있어서,
상기 퓨즈컨트롤러는, 상기 퓨즈컨트롤신호의 전송을 통해 상기 퓨즈들을 단락시키는 반도체칩.
칩바디;
상기 칩바디를 관통하여 배치되는 복수개의 관통전극들;
상기 칩바디에 배치되고 테스트신호를 출력시키는 엔코더들;
상기 엔코더와 상기 복수개의 관통전극들 중 일 그룹의 관통전극들을 전기적으로 연결시키는 신호배선들;
상기 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들;
상기 칩바디에 배치되고 마스터퓨즈컨트롤신호를 전송시키는 마스터퓨즈컨트롤러; 및
상기 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 상기 복수개의 퓨즈들로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함하는 반도체칩.
제4항에 있어서,
상기 칩바디 위에 배치되어 상기 엔코더들 중 하나를 선택하는 태그 컨트롤러; 및
상기 태그 컨트롤러로부터 연장되어 상기 칩바디의 가장자리를 따라 폐루프가 형성되도록 배치되는 안테나를 더 포함하는 반도체칩.
제4항에 있어서,
상기 엔코더는, 외부의 RFID 판독기와의 통신을 통해 상기 테스트신호를 출력시키는 마스터 반도체칩.
제4항에 있어서,
상기 마스터퓨즈컨트롤러는, 상기 마스터퓨즈컨트롤신호의 전송을 통해 상기 퓨즈들을 단락시키는 마스터 반도체칩.
표면에 배치되는 복수개의 패드들;
상기 패드들의 일부를 연결하는 신호배선들;
상기 신호배선들의 각각에 배치되는 퓨즈;
상기 패드들 중 적어도 하나의 패드로 테스트신호를 전달하는 태그회로;
상기 퓨즈와 연결된 신호배선을 단락시키는 퓨즈컨트롤신호를 발생시키는 퓨즈컨트롤러; 및
상기 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 상기 퓨즈로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함하는 반도체칩.
표면에 배치되는 복수개의 볼랜드들;
상기 볼랜드들의 일부를 연결하는 신호배선들;
상기 신호배선들의 각각에 배치되는 퓨즈;
상기 볼랜드들 중 적어도 하나와 연결되며, 외부의 RFID 판독기와 통신을 수행하여 배선테스트결과가 출력되도록 하는 태그컨트롤러;
상기 마스터퓨즈와 연결된 신호배선을 단락시키는 마스터퓨즈컨트롤신호를 발생시키는 마스터퓨즈컨트롤러; 및
상기 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 상기 퓨즈로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함하는 반도체칩.
칩바디를 관통하여 배치되는 복수개의 관통전극들과, 상기 칩바디에 배치되고 테스트신호를 출력시키는 엔코더들과, 상기 엔코더와 상기 복수개의 관통전극들 중 일 그룹의 관통전극들을 전기적으로 연결시키는 신호배선들과, 상기 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들과, 상기 칩바디에 배치되고 마스터퓨즈컨트롤신호를 전송시키는 마스터퓨즈컨트롤러와, 그리고 상기 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 상기 복수개의 퓨즈들로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함하는 마스터 반도체칩; 및
상기 마스터 반도체칩 위에 마운팅되며, 칩바디를 관통하여 배치되는 복수개의 관통전극들과, 상기 칩바디에 배치되고 테스트신호를 전송시키는 태그회로와, 상기 태그회로와 상기 복수개의 관통전극들을 전기적으로 연결시키는 복수개의 신호배선들과, 상기 신호배선들의 각각의 중간에 배치되는 복수개의 퓨즈들과, 상기 칩바디에 배치되고 퓨즈컨트롤신호를 전송시키는 퓨즈컨트롤러와, 상기 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 상기 복수개의 퓨즈들로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함하는 슬레이브 반도체칩을 포함하는 반도체패키지.
제10항에 있어서,
상기 마스터 반도체칩의 관통전극들은, 상기 슬레이브 반도체칩의 관통전극들과 범프를 통해 전기적으로 연결되는 반도체패키지.
표면에 배치되는 복수개의 볼랜드들과, 상기 볼랜드들의 일부를 연결하는 신호배선들과, 상기 신호배선들의 각각에 배치되는 퓨즈와, 상기 볼랜드들 중 적어도 하나와 연결되며, 외부의 RFID 판독기와 통신을 수행하여 배선테스트결과가 출력되도록 하는 태그컨트롤러와, 상기 마스터퓨즈와 연결된 신호배선을 단락시키는 마스터퓨즈컨트롤신호를 발생시키는 마스터퓨즈컨트롤러와, 그리고 상기 마스터퓨즈컨트롤러로부터의 마스터퓨즈컨트롤신호를 상기 퓨즈로 전송시키는 경로를 제공하는 마스터퓨즈컨트롤배선들을 포함하는 마스터 반도체칩; 및
상기 마스터 반도체칩 위에 마운팅되며, 표면에 배치되는 복수개의 패드들과, 상기 패드들의 일부를 연결하는 신호배선들과, 상기 신호배선들의 각각에 배치되는 퓨즈와, 상기 패드들 중 적어도 하나의 패드로 테스트신호를 전달하는 태그회로와, 상기 퓨즈와 연결된 신호배선을 단락시키는 퓨즈컨트롤신호를 발생시키는 퓨즈컨트롤러와, 그리고 상기 퓨즈컨트롤러로부터의 퓨즈컨트롤신호를 상기 퓨즈로 전송시키는 경로를 제공하는 퓨즈컨트롤배선들을 포함하는 슬레이브 반도체칩을 포함하는 반도체패키지.
제12항에 있어서,
상기 마스터 반도체칩의 볼랜드들은, 상기 슬레이브 반도체칩의 패드들과 범프를 통해 전기적으로 연결되는 반도체패키지.
제12항에 있어서,
상기 마스터 반도체칩의 볼랜드들 및 상기 슬레이브 반도체칩의 패드들은, 데이지 체인 구조를 갖는 반도체패키지.
각각 복수개의 관통전극들과, 상기 복수개의 관통전극들을 전기적으로 연결시키는 신호배선들을 갖는 마스터 반도체칩 및 슬레이브 반도체칩을 포함하며, 상기 마스터 반도체칩의 관통전극들과 상기 슬레이브 반도체칩의 관통전극들이 범프를 통해 상호 연결되도록 칩 마운팅이 이루어진 반도체패키지의 배선 테스트 방법에 있어서,
상기 슬레이브 반도체칩의 관통전극들과 상기 마스터 반도체칩의 관통전극들 사이로 테스트신호를 전달하여 배선 테스트를 수행하는 단계:
상기 배선 테스트가 종료된 후에 상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계; 및
상기 배선 테스트가 종료된 후에 상기 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함하는 반도체패키지의 배선테스트방법.
제15항에 있어서,
상기 배선 테스트는, 상기 슬레이브 반도체칩 내에 배치되어 외부의 RFID 판독기와의 통신을 통해 테스트신호를 발생시키는 태그회로를 이용하여 수행하는 반도체패키지의 배선테스트방법.
제15항에 있어서,
상기 배선 테스트를 수행한 결과는, 상기 마스터 반도체칩 내에 배치되는 엔코더에 의해 외부로 출력되도록 하는 반도체패키지의 배선테스트방법.
제15항에 있어서,
상기 배선 테스트를 수행하는 단계, 및 상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는, 슬레이브 반도체칩이 마운팅될 때마다 반복적으로 수행되도록 하는 반도체패키지의 배선테스트방법.
제15항에 있어서,
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 모든 슬레이브 반도체칩의 마운팅 공정 및 배선 테스트가 모두 종료된 후에 수행되도록 하는 반도체패키지의 배선테스트방법.
제15항에 있어서,
상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는, 상기 슬레이브 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 배선테스트방법.
제15항에 있어서,
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 상기 마스터 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 마스터퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 배선테스트방법.
복수개의 볼랜드들과, 상기 복수개의 볼랜드들 중 일부를 전기적으로 연결시키는 신호배선들을 갖는 마스터 반도체칩과, 복수개의 패드들과, 상기 복수개의 패드들 중 일부를 전기적으로 연결시키는 신호배선들을 갖는 슬레이브 반도체칩을 포함하며, 상기 마스터 반도체칩의 볼랜드들과 상기 슬레이브 반도체칩의 패드들이 범프를 통해 상호 연결되도록 칩 마운팅이 이루어진 반도체패키지의 배선 테스트 방법에 있어서,
상기 슬레이브 반도체칩의 패드들, 범프, 및 상기 마스터 반도체칩의 볼랜드들로 이루어지는 데이지 체인 연결구조로 테스트신호를 전달하여 배선 테스트를 수행하는 단계:
상기 배선 테스트 결과 배선이 정상적인 것으로 판정되는 경우 상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계; 및
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함하는 반도체패키지의 배선테스트방법.
제22항에 있어서,
상기 배선 테스트는, 상기 슬레이브 반도체칩 내에 배치되어 외부의 RFID 판독기와의 통신을 통해 테스트신호를 발생시키는 태그회로를 이용하여 수행하는 반도체패키지의 배선테스트방법.
제22항에 있어서,
상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는, 상기 슬레이브 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 배선테스트방법.
제22항에 있어서,
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 상기 마스터 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 마스터퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 배선테스트방법.
복수개의 관통전극들과, 상기 복수개의 관통전극들을 전기적으로 연결시키는 신호배선들을 갖는 마스터 반도체칩 및 슬레이브 반도체칩을 준비하는 단계;
상기 마스터 반도체칩의 관통전극들과 상기 슬레이브 반도체칩의 관통전극들이 범프를 통해 상호 연결되도록 칩 마운팅을 수행하는 단계;
상기 슬레이브 반도체칩의 관통전극들과 상기 마스터 반도체칩의 관통전극들 사이로 테스트신호를 전달하여 배선 테스트를 수행하는 단계:
상기 배선 테스트 결과 배선이 정상적인 것으로 판정되는 경우 상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계; 및
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함하는 반도체패키지의 제조방법.
제26항에 있어서,
상기 배선 테스트를 수행하는 단계 및 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는 슬레이브 반도체칩의 칩 마운팅이 이루어질 때마다 반복적으로 수행하는 반도체패키지의 제조방법.
제26항에 있어서,
상기 배선 테스트는, 상기 슬레이브 반도체칩 내에 배치되어 외부의 RFID 판독기와의 통신을 통해 테스트신호를 발생시키는 태그회로를 이용하여 수행하는 반도체패키지의 제조방법.
제26항에 있어서,
상기 배선 테스트를 수행한 결과는, 상기 마스터 반도체칩 내에 배치되는 엔코더에 의해 외부로 출력되도록 하는 반도체패키지의 제조방법.
제26항에 있어서,
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 모든 슬레이브 반도체칩의 마운팅 공정 및 배선 테스트가 모두 종료된 후에 수행되도록 하는 반도체패키지의 배선테스트방법.
제26항에 있어서,
상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는, 상기 슬레이브 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 배선테스트방법.
제26항에 있어서,
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 상기 마스터 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 마스터퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 배선테스트방법.
복수개의 볼랜드들 및 일부 볼랜드들을 연결시키는 신호배선들을 갖는 마스터 반도체칩을 준비하는 단계;
복수개의 패드들 및 일부 패드들을 연결시키는 신호배선들을 갖는 슬레이브 반도체칩을 준비하는 단계:
상기 마스터 반도체칩의 볼랜드들과 상기 슬레이브 반도체칩의 패드들이 범프를 통해 상호 연결되되, 상기 볼랜드들 및 패드들이 데이지 체인 구조로 연결되도록 칩 마운팅을 수행하는 단계;
상기 슬레이브 반도체칩의 패드들과 상기 마스터 반도체칩의 볼랜드들로 테스트신호를 전달하여 배선 테스트를 수행하는 단계:
상기 배선 테스트 결과 배선이 정상적인 것으로 판정되는 경우 상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계; 및
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계를 포함하는 반도체패키지의 제조방법.
제33항에 있어서,
상기 배선 테스트는, 상기 슬레이브 반도체칩 내에 배치되어 외부의 RFID 판독기와의 통신을 통해 테스트신호를 발생시키는 태그회로를 이용하여 수행하는 반도체패키지의 제조방법.
제33항에 있어서,
상기 슬레이브 반도체칩의 신호배선들을 단락시키는 단계는, 상기 슬레이브 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 제조방법.
제33항에 있어서,
상기 마스터 반도체칩의 신호배선들을 단락시키는 단계는, 상기 마스터 반도체칩의 신호배선들의 각각에 배치되는 퓨즈로 마스터퓨즈컨트롤신호를 전송하여 수행하는 반도체패키지의 제조방법.