KR20140078473A - Semiconductor device having bit line contact and method for manufacturing the same - Google Patents

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KR20140078473A
KR20140078473A KR1020120147857A KR20120147857A KR20140078473A KR 20140078473 A KR20140078473 A KR 20140078473A KR 1020120147857 A KR1020120147857 A KR 1020120147857A KR 20120147857 A KR20120147857 A KR 20120147857A KR 20140078473 A KR20140078473 A KR 20140078473A
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Abstract

Disclosed are a semiconductor device having a structure for preventing a short circuit with an adjacent storage node contact and increasing a contact area with an active area to improve contact resistance, a method of manufacturing the same, and a method of forming a contact of a semiconductor device. A semiconductor device includes active areas which are limited in a semiconductor substrate and not parallel to first and second directions perpendicular with each other; word lines crossing the active areas, extending in the first direction and spaced apart from each other in the second direction; bit lines extending across the upper portions of the word lines in the second direction and spaced apart from each other in the first direction; first impurity areas respectively disposed in the central portions of the active areas not to overlap the word lines; second impurity areas disposed in both edges of each of the active areas not to overlap the word lines; and bit-line contacts disposed between the first impurity areas and the bit lines, wherein each of the bit-line contacts has a longish shape having a long axis parallel with the second direction and a short axis parallel with the first direction when viewed in a plan view, and the bottom surfaces of the bit-line contacts protrude from a portion thereof to have a fin shape.

Description

비트라인 컨택을 갖는 반도체 소자 및 그 제조방법{Semiconductor device having bit line contact and method for manufacturing the same}Field of the Invention [0001] The present invention relates to a semiconductor device having a bit line contact and a method of manufacturing the same.

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 평면상에서 장축을 갖는 비트라인 컨택을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a bit line contact having a major axis in a plane and a manufacturing method thereof.

일반적으로 DRAM(dynamic random access memory)과 같은 반도체 장치는 다수의 트랜지스터들과, 트랜지스터들과 연결되어 정보를 저장하기 위한 캐패시터들을 포함한다. 트랜지스터들은 반도체 기판의 표면 부위에 정의된 다수의 액티브영역들에 형성되며, 캐패시터들은 컨택 패드(contact pad)와 컨택 플러그(contact plug) 등을 통해 트랜지스터들과 각각 연결된다. 최근 반도체 장치의 집적도가 높아짐에 따라 단위 셀이 차지하는 면적이 급격하게 감소하고 있으며, 셀 면적의 감소를 극복하기 위하여 초미세 공정의 개발뿐만 아니라 단위 셀에 대한 구조적인 변화가 시도되고 있다. 예를 들면, 미합중국 특허 제6,809,364호에는 서로 다른 방향들로 연장되는 액티브영역들, 워드라인들 및 비트라인들을 갖는 반도체 장치가 개시되어 있다.A semiconductor device such as a dynamic random access memory (DRAM) generally includes a plurality of transistors and capacitors connected to the transistors to store information. The transistors are formed in a plurality of active regions defined in the surface region of the semiconductor substrate, and the capacitors are connected to the transistors through contact pads and contact plugs, respectively. In recent years, as the degree of integration of semiconductor devices has increased, the area occupied by unit cells has been drastically reduced. To overcome the decrease in cell area, structural changes have been attempted not only in the development of ultra-fine processes but also in unit cells. For example, U.S. Patent No. 6,809,364 discloses a semiconductor device having active regions, word lines and bit lines extending in different directions.

상기 특허에 따르면, 제1 방향으로 연장되는 워드라인과, 제1 방향에 직교하는 제2 방향으로 연장되는 비트라인, 그리고 제1 방향에 대해 일정 각도 어긋나게 배치된 액티브영역들을 포함한다. 그런데, 비트라인 컨택과 인접 스토리지 노드 컨택이 매우 근접하게 형성되므로 이들 사이에서 빈번하게 브릿지(bridge) 현상이 발생한다. 이러한 브릿지 현상은 비트라인들 사이에서 자기정렬되는 스토리지 노드 컨택과 인접하는 비트라인 컨택 사이의 간격이 매우 좁기 때문에 발생하는데, 이러한 현상을 방지하기 위한 구조 및 공정에 대한 개선이 요구되고 있다. 일 예로, 비트라인 컨택과 인접 스토리지 노드 컨택의 단락을 방지하고, 액티브영역과 비트라인 컨택의 접촉면적을 증가시켜 비트라인 컨택 저항을 개선하기 위해 비트라인 컨택을 타원(oval) 형태로 형성하는 기술이 제안되었다. 그러나, 패턴 사이즈의 미세화에 따라, 노광 공정의 한계로 인해 비트라인 컨택홀을 형성하는 단계에서 원(circle) 모양의 패턴만 가능하고 타원 패턴을 형성하기는 어려운 실정이다. 이러한 점을 개선하기 위하여 사진식각 공정으로 정원(circle) 형태의 비트라인 컨택홀을 형성한 후 식각률의 차이를 이용하는 기술이 제시되었으나 그 과정에서 액티브영역이 과도하게 식각되어 게이트라인과 비트라인 컨택 사이의 접촉 면적이 감소하여 저항이 증가하는 문제가 발생하고 있다.
According to the patent, a word line extending in a first direction, a bit line extending in a second direction orthogonal to the first direction, and active regions arranged at a certain angle to the first direction are included. However, since the bit line contact and the adjacent storage node contact are formed very close to each other, a bridge phenomenon frequently occurs therebetween. This bridging phenomenon occurs because the spacing between the storage node contacts that are self-aligned between bit lines and the adjacent bit line contacts is very narrow, and there is a need for improvements in structure and process to prevent this phenomenon. For example, a technique of forming a bit line contact in an oval shape to prevent a short circuit between a bit line contact and an adjacent storage node contact and to increase the contact area of the active area and the bit line contact to improve the bit line contact resistance Lt; / RTI > However, due to the miniaturization of the pattern size, it is difficult to form an elliptic pattern only in a circle-shaped pattern in the step of forming the bit line contact hole due to the limitation of the exposure process. In order to solve this problem, there has been proposed a technique of forming a circle-shaped bit line contact hole in a photolithography process and then using a difference in etch rate, but in the process, the active region is excessively etched so that the gate line and the bit line contact There is a problem that the contact area of the contact area decreases and the resistance increases.

본 발명의 실시예는 평면 상에서 장축을 가지며 하단부의 일부가 돌출된 핀(Fin) 타입의 비트라인 컨택을 구비함으로써 인접 스토리지 노드 컨택과의 단락을 방지하고, 액티브영역과 비트라인 컨택의 접촉면적을 증가시켜 컨택저항을 개선할 수 있는 구조의 반도체 소자를 제공한다.Embodiments of the present invention include a Fin-type bit line contact having a long axis on a plane and a part of which protrudes at a lower end, thereby preventing a short circuit with the adjacent storage node contact and reducing the contact area between the active area and the bit line contact To thereby improve the contact resistance.

또한 본 발명의 실시예는, 평면상에서 길쭉한 형상을 가지며 하단부의 일부가 돌출된 핀(Fin) 타입의 반도체 소자의 컨택을 형성하는 방법을 제공한다.Further, an embodiment of the present invention provides a method of forming a contact of a fin type semiconductor device having a shape elongated in a plane and a part of a lower end protruding.

또한, 본 발명의 실시예는, 평면상에서 길쭉한 형상을 가지며 하단부의 일부가 돌출된 핀(Fin) 타입의 비트라인 컨택을 갖는 반도체 소자의 적합한 제조방법을 제공한다.
Further, an embodiment of the present invention provides a suitable method of manufacturing a semiconductor device having a Fin-type bit line contact having a flat elongated shape and a part of a lower end protruding.

본 발명의 실시예에 따른 반도체 소자는, 반도체기판 내에 한정되어 서로 직교하는 제1 및 제2 방향들에 비평행한 액티브영역들, 상기 액티브영역들과 교차하고, 상기 제1 방향으로 연장하여 상기 제2 방향으로 상호 이격되는 워드라인들, 상기 워드라인들의 상부를 가로지르고, 상기 제2 방향으로 연장하여 상기 제1 방향으로 상호 이격되는 비트라인들, 상기 액티브영역들의 중심부들 내에 각각 배치되어 상기 워드라인들과 비중첩하는 제1 불순물영역, 상기 액티브영역들 각각의 양 가장자리들 내에 배치되어 상기 워드라인들과 비중첩하는 제2 불순물영역들, 및 상기 제1 불순물영역들 및 상기 비트라인들 사이에 배치된 비트라인 컨택들을 포함하되, 상기 비트라인 컨택들의 각각은 평면도로부터 보여질 때 상기 제2 방향에 평행한 장축 및 상기 제1 방향에 평행한 단축을 구비하는 길쭉한 형태를 가지며, 상기 비트라인 컨택들의 바닥면은 그 일부가 돌출되어 핀(Fin) 형상을 갖는 비트라인 컨택을 포함할 수 있다.A semiconductor device according to an embodiment of the present invention includes active regions defined in a semiconductor substrate and nonparallel to first and second directions orthogonal to each other, an active region extending in the first direction, Word lines that are mutually spaced in two directions, bit lines that extend across the top of the word lines and extend in the second direction and are spaced apart from each other in the first direction, A second impurity region disposed in both edges of each of the active regions and non-overlapping with the word lines, and a second impurity region overlapping between the first impurity regions and the bit lines Each of the bit line contacts having a major axis parallel to the second direction when viewed from a top view, Has an elongated shape having a shorter parallel to the bottom surface of the bit line contacts may include a bit line contact having a portion that is a protruding pin (Fin) shape.

실시예에 있어서, 상기 비트라인 컨택들의 각각은 서로 마주보는 한 쌍의 제1 측벽들 및 서로 마주보는 한 쌍의 제2 측벽들을 구비하고, 상기 제1 측벽들은 차례로 적층된 제1 및 제2 절연막들과 접촉하고, 상기 제2 측벽들은 상기 제2 절연막과 접촉하며, 상기 제1 절연막 및 제2 절연막은 각각 산화막 및 질화막이거나, 또는 질화막 및 산화막일 수 있다.In an embodiment, each of the bit line contacts has a pair of first sidewalls facing each other and a pair of second sidewalls facing each other, wherein the first sidewalls are stacked on the first and second insulating layers And the second sidewalls are in contact with the second insulating film, and the first insulating film and the second insulating film may be an oxide film and a nitride film, respectively, or may be a nitride film and an oxide film.

본 발명의 실시예에 따른 반도체 소자의 컨택 형성방법은, 반도체기판에 액티브영역을 형성하는 단계, 상기 반도체기판 상에, 상기 액티브영역에 교차하는 제1 방향으로 연장하는 라인 형상의 제1 절연층 패턴들을 형성하는 단계, 상기 제1 절연층 패턴들 사이를 채우면서 상기 제1 절연층 패턴들을 덮는 제2 절연층을 형성하는 단계, 상기 제2 절연층 및 상기 제1 절연층 패턴들을 패너닝하여 상기 액티브영역의 표면 일부를 노출하는 컨택홀을 형성하되, 상기 컨택홀은 상기 제1 절연층 패턴들 및 상기 제2 절연층을 노출시키는 한 쌍의 마주보는 제1 측벽들 및 상기 제2 절연층만을 노출시키는 한 쌍의 마주보는 제2 측벽들을 포함하도록 형성하는 단계, 상기 제2 절연층을 등방성 식각하여 상기 컨택홀을 제1 방향에 수직한 제2 방향으로 확장시키면서 상기 컨택홀의 바닥으로 액티브영역이 돌출되도록 하는 단계, 노출된 상기 액티브영역의 돌출부에 산화막을 형성하는 단계, 상기 산화막을 제거하는 단계, 및 상기 컨택홀을 채우는 도전성 컨택 플러그를 형성하는 단계를 포함하되, 상기 컨택홀의 상기 제1 측벽들은 상기 제2 방향으로 실질적으로 평행하고, 상기 컨택홀의 제2 측벽들은 상기 제1 방향에 실질적으로 평행할 수 있다.A method of forming a contact of a semiconductor device according to an embodiment of the present invention includes the steps of forming an active region in a semiconductor substrate, forming a first insulating layer in a line shape extending in a first direction crossing the active region, Forming a second insulating layer covering the first insulating layer patterns while filling the space between the first insulating layer patterns; patterning the second insulating layer and the first insulating layer patterns A contact hole exposing a part of the surface of the active region, wherein the contact hole includes a pair of opposing first sidewalls exposing the first insulation layer patterns and the second insulation layer, Forming a second insulating layer on the second insulating layer to expose the first insulating layer and the second insulating layer, the second insulating layer is isotropically etched to expose the contact hole in a second direction perpendicular to the first direction, Forming an oxide film on a protrusion of the exposed active region, removing the oxide film, and forming a conductive contact plug filling the contact hole, The first sidewalls of the contact hole may be substantially parallel to the second direction, and the second sidewalls of the contact hole may be substantially parallel to the first direction.

실시예에 있어서, 상기 제1 절연층 패턴과 제2 절연층은 소정의 등방성 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성할 수 있다.In an exemplary embodiment, the first insulating layer pattern and the second insulating layer may be formed of a material having different etch rates for a predetermined isotropic etching process.

실시예에 있어서, 상기 컨택홀은, 상기 제1 절연층 패턴들 및 제2 절연층에 대해 실질적으로 동일한 식각률을 나타내는 이방성 식각 공정을 사용하여 상기 제1 절연층 패턴들 및 제2 절연층을 식각하여 형성할 수 있다.In an embodiment, the contact holes may be formed by etching the first insulating layer patterns and the second insulating layer using an anisotropic etching process that exhibits substantially the same etching rate with respect to the first insulating layer patterns and the second insulating layer .

실시예에 있어서, 상기 컨택홀을 제2 방향으로 확장하는 단계에서, 상기 제1 절연층 패턴에 대해 높은 선택비를 가지면서 제2 절연층 식각 조건으로 등방성 식각을 실시할 수 있다.In the embodiment, in the step of extending the contact hole in the second direction, the isotropic etching may be performed under the second insulation layer etching condition with a high selectivity ratio to the first insulation layer pattern.

본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체기판에 사선으로 배열된 액티브영역들을 형성하는 단계, 상기 반도체기판 상에, 상기 액티브영역의 중앙부를 노출하도록 교차되면서 제1 방향으로 연장하는 라인 형상의 제1 절연층 패턴들의 배열을 형성하는 단계, 상기 제1 절연층 패턴들 사이를 채우면서 상기 제1 절연층 패턴을 덮는 제2 절연층을 형성하는 단계, 상기 제2 절연층 및 제1 절연층 패턴들을 패터닝하여 상기 액티브영역들의 중심부들 각각을 노출시키는 컨택홀들을 형성하되, 상기 컨택홀들 각각은 상기 제1 절연층 패턴들 및 제2 절연층을 노출시키는 한 쌍의 마주보는 제1 측벽들 및 상기 제2 절연층만 노출시키는 한 쌍의 마주보는 제2 측벽들을 포함하도록 형성하는 단계, 상기 제2 절연층을 등방석 식각하여 상기 컨택홀들을 상기 제1 방향에 수직한 제2 방향으로 확장하면서 상기 비트라인 컨택홀의 바닥으로 상기 액티브영역의 중앙부가 돌출되도록 하는 단계, 노출된 상기 액티브영역의 돌출부에 산화막을 형성하는 단계, 상기 산화막을 제거하는 단계, 상기 확장된 컨택홀들을 채우는 비트라인 컨택 패턴들을 형성하는 단계, 및 비트라인 컨택 패턴들이 형성된 반도체기판 상부에, 상기 제2 방향으로 연장되면서 상기 비트라인 컨택 패턴과 접속하는 비트라인을 형성하는 단계를 포함하되, 상기 컨택홀들의 제1 측벽들은 상기 제2 방향에 실질적으로 평행하고, 상기 컨택홀들의 제2 측벽들은 상기 제1 방향에 실질적으로 평행할 수 있다.A method of manufacturing a semiconductor device according to an embodiment of the present invention includes the steps of forming active regions arranged in a diagonal line on a semiconductor substrate, forming on the semiconductor substrate a plurality of active regions extending in a first direction intersecting to expose a center portion of the active region A step of forming an array of first insulating layer patterns in a line shape, a step of forming a second insulating layer covering the first insulating layer pattern while filling the space between the first insulating layer patterns, The first insulating layer patterns and the second insulating layer are patterned to expose respective central portions of the active regions, wherein each of the contact holes includes a pair of opposing members exposing the first insulating layer patterns and the second insulating layer, Forming first and second sidewalls and a pair of opposing second sidewalls exposing only the second insulation layer, etching the second insulation layer by a back- Forming an oxide film on a protruding portion of the exposed active region, removing the oxide film on the protrusion of the active region, removing the oxide film on the protrusion of the active region, Forming bit line contact patterns to fill the extended contact holes and forming bit lines extending in the second direction and connecting to the bit line contact patterns over the semiconductor substrate on which the bit line contact patterns are formed Wherein the first sidewalls of the contact holes are substantially parallel to the second direction and the second sidewalls of the contact holes are substantially parallel to the first direction.

실시예에 있어서, 상기 제1 절연층 패턴과 제2 절연층은 소정의 등방성 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성할 수 있다.In an exemplary embodiment, the first insulating layer pattern and the second insulating layer may be formed of a material having different etch rates for a predetermined isotropic etching process.

실시예에 있어서, 상기 컨택홀들은, 상기 제1 절연층 패턴들 및 제2 절연층에 대해 실질적으로 동일한 식각률을 나타내는 이방성 식각 공정을 사용하여 상기 제1 절연층 패턴들 및 제2 절연층을 식각하여 형성할 수 있다.
In an embodiment, the contact holes may be formed by etching the first insulating layer patterns and the second insulating layer using an anisotropic etching process that exhibits substantially the same etching rate with respect to the first insulating layer patterns and the second insulating layer .

본 발명의 반도체 소자 및 그 제조방법에 따르면, 비트라인 컨택 에지부와 스토리지 노드 컨택 사이의 간격이 증가하여 두 컨택 사이의 단락을 방지할 수 있다. 또한, 확장된 비트라인 컨택으로 인해 액티브영역과의 접촉 면적이 증가하므로 비트라인 컨택의 저항이 감소하는 이점도 있다. 또한, 절연층들에 컨택홀을 형성한 후 절연층들 사이의 식각률의 차이를 이용하여 컨택홀을 확장함으로써 패턴 미세화에 따른 노광 공정의 한계로 인해 마스크 상에서 형성하지 못하는 타원 형상의 비트라인 컨택을 형성할 수 있다.
According to the semiconductor device and the method of manufacturing the same of the present invention, the interval between the bit line contact edge portion and the storage node contact increases, thereby preventing a short circuit between the two contacts. There is also the advantage that the resistance of the bit line contacts is reduced because of the increased contact area with the active area due to the extended bit line contact. In addition, since the contact holes are formed in the insulating layers and the contact holes are expanded by using the difference in the etching rates between the insulating layers, the oval bit line contacts that can not be formed on the mask due to the limitation of the exposure process due to pattern refinement .

도 1은 일반적인 반도체 소자의 일 예를 설명하기 위하여 나타내 보인 평면도이다.
도 2는 본 발명에 따른 반도체 소자의 레이아웃을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 구조를 설명하기 위한 단면도들이다.
도 4a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.1 is a plan view for explaining an example of a general semiconductor device.
2 is a view for explaining a layout of a semiconductor device according to the present invention.
3A and 3B are cross-sectional views illustrating a structure of a semiconductor device according to the present invention.
4A to 11C are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.

도 1은 일반적인 반도체 소자의 일 예를 설명하기 위하여 나타내 보인 평면도이다.1 is a plan view for explaining an example of a general semiconductor device.

도 1을 참조하면, 반도체기판의 제1 방향으로 연장되게 다수의 액티브영역(12)이 배치되고, 액티브영역(12) 상에는 제1 방향과 다른 제2 방향으로 연장되며, 액티브영역(12)과 교차하도록 워드라인(20)이 배치된다. 워드라인(20)과 비중첩하는 액티브영역(12)들 내에는 셀 트랜지스터의 소스/드레인으로서 기능하는 불순물영역들이 형성된다. 워드라인(20) 상부에는 셀 트랜지스터들의 드레인 영역들(즉, 공통 드레인 영역들)로 기능하는 불순물영역들과 전기적으로 연결되는 비트라인(30)이 배치된다. 비트라인(30)은 워드라인(20)과 수직인 제3 방향으로 연장되며, 액티브영역(12)의 중앙부(즉, 공통 드레인 영역들)와 각각 교차한다. 비트라인(30) 상부에는 데이터 저장을 위한 셀 캐패시터들(미도시)이 형성되며, 각각의 캐패시터의 스토리지 전극은 스토리지 노드 컨택 플러그들(50)에 의해 액티브영역(12)의 불순물영역들(즉, 소스 영역들)에 전기적으로 연결된다. 비트라인들(30)은 비트라인 컨택 플러그들(40)을 통하여 액티브영역들(12)의 공통 드레인 영역들에 전기적으로 연결된다.Referring to FIG. 1, a plurality of active regions 12 are arranged to extend in a first direction of a semiconductor substrate, and the active regions 12 extend in a second direction different from the first direction. The word lines 20 are arranged to intersect. In the active regions 12 that do not overlap with the word line 20, impurity regions functioning as source / drain of the cell transistor are formed. Above the word line 20 is disposed a bit line 30 electrically connected to impurity regions functioning as drain regions (i.e., common drain regions) of the cell transistors. The bit line 30 extends in a third direction perpendicular to the word line 20 and intersects the central portion (i.e., common drain regions) of the active region 12, respectively. Cell capacitors (not shown) for storing data are formed on the bit line 30, and the storage electrode of each capacitor is connected to the impurity regions of the active region 12 by the storage node contact plugs 50 , Source regions). The bit lines 30 are electrically connected to the common drain regions of the active regions 12 through the bit line contact plugs 40.

도 1에 있어서, 비트라인들(30) 사이에서 자기정렬되는 스토리지 노드 컨택(50)과 그 인접하는 비트라인 컨택(40) 사이의 간격이 매우 좁기 때문에, 비트라인 컨택(40)과 인접 스토리지 노드 컨택(50) 사이에서 빈번하게 단락(short)이 발생하게 된다. 이러한 문제를 개선하기 위해서 예를 들면 비트라인 컨택을 제3 방향(즉, 비트라인들(30)에 평행한 타원(oval) 형상과 같은 길쭉한(longish) 형태를 갖도록 디자인하여 비트라인 컨택과 스토리지노드 컨택 사이의 간격을 증가시키는 것이 필요한데, 패턴 크기의 미세화에 따른 노광 공정의 한계로 인해 비대칭 형상의 비트라인 컨택홀은 마스크 패터닝만으로 형성하기 어려운 점이 있다.1, since the spacing between storage node contacts 50 and their adjacent bit line contacts 40 is very narrow, which is self-aligned between bit lines 30, A short will frequently occur between the contacts 50. [ To address this problem, for example, it may be desirable to design the bit line contact to have a longish shape such as an oval shape parallel to the third direction (i.e., bit lines 30) It is necessary to increase the distance between the contacts. Due to the limitation of the exposure process due to the miniaturization of the pattern size, bit line contact holes having an asymmetric shape are difficult to be formed only by mask patterning.

본 발명에서는, 마스크를 이용하여 둥근 원(circle) 형태의 비트라인 컨택홀을 형성한 후 하부 구조의 특성 및 식각 공정에서의 막질 간 식각률의 차이를 이용하여 추가 식각을 실시한 후 계면처리를 실시함으로써 타원 형상의 표면을 갖는 핀(Fin) 구조의 비트라인 컨택을 형성한다. 예를 들면, 비트라인 컨택홀이 형성될 구조를 X축 방향(워드라인 방향)으로는 산화막으로 형성하고, Y축 방향(비트라인 방향)으로는 질화막으로 형성한다. 사진식각 공정을 통해 원(circle) 모양의 1차 비트라인 컨택홀을 형성하여 산화막과 질화막을 노출시킨 다음, 산화막에 대한 고선택비를 갖는 식각 조건으로 등방성 식각을 추가 실시하여 비트라인 컨택홀이 Y축 방향으로만 확장되도록 하여 최종적으로 타원 형상으로 만들어지게 한다. 여기에 액티브영역의 손실을 최소화하는 식각을 실시하여 산화막만을 선택적으로 실시하여 핀(Fin) 구조의 비트라인 컨택을 형성한 다음, 질화막 스페이서 형성 후 노출된 액티브영역을 계면처리하여 액티브면적을 최대화한다. 이러한 본 발명에 따르면, 비트라인 컨택과 인접 스토리지 노드 컨택과의 단락을 방지하고, 액티브영역과 비트라인 컨택의 접촉면적을 증가시켜 비트라인 컨택의 저항을 개선할 수 있다.In the present invention, a round-shaped bit line contact hole is formed by using a mask, and additional etching is performed using the difference in film-to-film etching rate between the bottom structure and the etching process, Thereby forming a bit line contact of a Fin structure having an elliptical surface. For example, a structure in which a bit line contact hole is to be formed is formed of an oxide film in the X axis direction (word line direction) and a nitride film in the Y axis direction (bit line direction). A circle-shaped primary bit line contact hole is formed through a photolithography process to expose the oxide film and the nitride film. Then, an isotropic etching is performed under the etching condition having a high selectivity ratio to the oxide film, Y-axis direction so as to be finally formed into an elliptical shape. A bit line contact having a Fin structure is formed by selectively performing only an oxide film by performing an etching process to minimize the loss of the active region, and then the active area exposed after forming the nitride film spacer is interfaced to maximize the active area . According to the present invention, it is possible to prevent a short circuit between the bit line contact and the adjacent storage node contact, and to increase the contact area between the active area and the bit line contact, thereby improving the resistance of the bit line contact.

이하, 본 발명에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.Hereinafter, embodiments of a semiconductor device and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description with reference to the accompanying drawings, the same or corresponding components are denoted by the same reference numerals, and a duplicate description thereof will be omitted.

도 2는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도시한 평면도이고, 도 3a 및 도 3b는 도 2의 A-A' 방향 및 B-B' 방향을 따른 단면도들이다. 이하에서, 용어 "제1 방향"은 도 2의 A-A' 라인에 평행한 방향을 나타내고, 용어 "제2 방향"은 도 2의 B-B' 라인에 평행한 방향을 나타낸다.FIG. 2 is a plan view illustrating a semiconductor device according to an embodiment of the present invention, and FIGS. 3A and 3B are cross-sectional views taken along the A-A 'and B-B' directions of FIG. Hereinafter, the term " first direction "refers to a direction parallel to line A-A 'in Fig. 2, and the term" second direction " refers to a direction parallel to line B-B' in Fig.

도 2 내지 도 3b를 참조하면, 본 발명에 따른 반도체 소자는, 제1 방향을 따라 길게 배치되며 제1 방향과 수직인 제2 방향으로 상호 이격되도록 배치되는 워드라인(110)들과, 제2 방향을 따라 길게 배치되며 제1 방향으로 상호 이격되도록 배치되는 비트라인(146)들과, 제2 방향과 일정 각도 어긋나도록 배치되며, 워드라인(110)에 의해 한정되는 중앙의 제1 불순물영역(120) 및 양 가장자리의 제2 불순물영역(122)을 갖는 액티브영역(102)들, 및 제1 불순물영역(120)과 비트라인(142)을 전기적으로 연결하며 제2 방향으로의 장축(major axis) 및 제1 방향으로의 단축(minor axis)을 갖는 비트라인 컨택(138)들을 포함한다.Referring to FIGS. 2 to 3B, the semiconductor device according to the present invention includes word lines 110 arranged to be spaced apart from each other in a second direction perpendicular to the first direction, Bit lines 146 arranged to be spaced apart from each other in the first direction and arranged at a predetermined angle with respect to the second direction and having a central first impurity region The first impurity region 120 and the bit line 142 are electrically connected to each other and an active region 102 having a first impurity region 120 and a second impurity region 122 at both edges is electrically connected to the first impurity region 120 and the bit line 142, And a bit line contact 138 having a minor axis in a first direction.

보다 구체적으로, 반도체기판(100)에는 소자분리막(104)에 의해 한정되는 다수의 액티브영역(102)들이 배치되는데, 제2 방향과 일정 각도 어긋나도록 배치된다. 각각의 인접하는 액티브영역의 단부들 사이에 액티브영역(102)의 중심부가 배열된다. 액티브영역(102) 상에는 제2 방향에 직교하는 제1 방향으로 연장되며, 액티브영역(102)과 교차하도록 워드라인(110)이 배치된다. 워드라인(110)과 인접하는 액티브영역(102)의 표면 부위들에는 트랜지스터의 소스/드레인으로서 기능하는 불순물영역들(120, 122)이 배치된다. 즉, 각각의 액티브영역(102)에는 두 개의 트랜지스터가 배치되며, 각각의 액티브영역(102)의 중앙부에는 두 트랜지스터가 공유하는 제1 불순물영역(120)이 배치되고, 양측 단부들에는 제2 불순물영역들(122)이 배치된다.More specifically, a plurality of active regions 102, which are defined by the element isolation films 104, are disposed on the semiconductor substrate 100 so as to be shifted from the second direction at a certain angle. A center portion of the active region 102 is arranged between the ends of each adjacent active region. A word line 110 is disposed on the active region 102 in a first direction orthogonal to the second direction and intersecting the active region 102. Impurity regions 120 and 122 functioning as source / drain of the transistor are disposed on the surface portions of the active region 102 adjacent to the word line 110. In other words, two transistors are disposed in each active region 102. A first impurity region 120, which is shared by the two transistors, is disposed in the center of each active region 102, and a second impurity region Regions 122 are disposed.

워드라인(110) 상부에는 액티브영역의 제1 불순물영역(120)과 전기적으로 연결되는 비트라인(146)이 배치된다. 비트라인(146)은 워드라인(110)과 수직하는 제2방향으로 연장되며, 액티브영역(102)의 중앙부와 각각 교차한다. 비트라인(142) 상부에는 데이터 저장을 위한 캐패시터들(미도시)이 배치되며, 각 캐패시터의 스토리지 전극은 액티브영역(102)의 양측 단부에 배치된 제2 불순물영역(122)과 전기적으로 연결된다. 구체적으로, 스토리지 전극들은 제2 불순물영역들(122) 상에 배치된 스토리지 노드 컨택(150)에 의해 제2 불순물영역들(122)에 전기적으로 연결된다. 스토리지 노드 컨택(150)은 비트라인들(146) 사이로 연장되며, 스토리지 전극들은 스토리지 노드 컨택(150)의 상부에 배치된다.A bit line 146, which is electrically connected to the first impurity region 120 of the active region, is disposed above the word line 110. The bit line 146 extends in a second direction perpendicular to the word line 110 and intersects the center of the active region 102, respectively. Capacitors (not shown) for storing data are disposed on the bit line 142 and the storage electrodes of the respective capacitors are electrically connected to the second impurity region 122 disposed at both sides of the active region 102 . Specifically, the storage electrodes are electrically connected to the second impurity regions 122 by the storage node contacts 150 disposed on the second impurity regions 122. The storage node contact 150 extends between the bit lines 146 and the storage electrodes are disposed on top of the storage node contact 150.

비트라인(146)의 하부에는 액티브영역(102)의 중앙부에 배치된 제1 불순물영역(120)과 비트라인(146)을 전기적으로 연결하는 비트라인 컨택(138)이 배치된다. 비트라인 컨택(138)의 상면은 둥근 원(circle) 형이 아니라, 제2 방향으로의 장축 및 제1 방향으로의 단축을 갖는 길쭉한 타원(oval) 형태로 이루어진다. 따라서, 도 1에 도시된 종래의 둥근 비트라인 컨택(40)을 구비하는 반도체 소자에 비해, 본 발명의 경우 비트라인 컨택(138) 에지부와 스토리지 노드 컨택(150) 사이의 간격이 증가하여 두 컨택 사이의 단락을 방지할 수 있다. 또한, 확장된 비트라인 컨택(138)으로 인해 액티브영역(102)과의 접촉 면적이 증가하므로 비트라인 컨택의 저항이 감소하는 이점도 있다. 비트라인 컨택(138)의 하부는 중앙부가 돌출된 핀(Fin) 구조로 이루어져 있어 액티브영역(102)과 비트라인 컨택(138)의 접촉 면적이 더욱 증가하여 비트라인 컨택의 저항이 더욱 감소하는 효과가 있다.A bit line contact 138 electrically connecting the bit line 146 to the first impurity region 120 disposed at the center of the active region 102 is disposed under the bit line 146. The upper surface of the bit line contact 138 is not of a rounded circle but of an elongated oval shape having a major axis in the second direction and a minor axis in the first direction. Thus, compared to a semiconductor device having a conventional round bit line contact 40 shown in FIG. 1, the spacing between the bit line contact 138 edge and the storage node contact 150 increases, A short circuit between the contacts can be prevented. There is also the advantage that the resistance of the bit line contact is reduced because of the increased contact area with the active area 102 due to the extended bit line contact 138. The lower portion of the bit line contact 138 has a fin structure protruding from the center so that the contact area between the active area 102 and the bit line contact 138 is further increased to further reduce the resistance of the bit line contact .

도 4a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들로서, 도 4c 내지 도 11c는 평면도를, 도 4a 내지 도 11a는 상기 평면도의 A-A' 방향을 자른 단면도를, 도 4b 내지 도 11b는 상기 평면도의 B-B' 방향을 자른 단면도이다.FIGS. 4A to 11C are cross-sectional views taken along the line AA 'of the plan view, and FIGS. 4A to 11C are views for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention, And FIGS. 4B to 11B are cross-sectional views taken along the BB 'direction of the plan view.

도 4a 내지 도 4c를 참조하면, 실리콘 웨이퍼와 같은 반도체기판(100)에 소자분리막(104)을 형성함으로써 액티브영역(102)을 정의한다. 소자분리막(104)은 예를 들면 쉘로우 트렌치 소자분리(STI) 공정을 이용하여 형성할 수 있다. 소자분리막(104)은 예를 들면 실리콘질화막과 같은 질화막 또는 실리콘산화막과 같은 산화막을 포함하도록 형성하는 것이 바람직하다. 액티브영역(102)은 도 4c에 도시된 바와 같이 반도체기판(100) 상에서, A-A'라인 및 B-B'라인에 비평행한 사선 방향으로 연장하도록 정의되며, 각각 중앙부와 양측의 단부들을 갖는다. 즉, 각각의 액티브영역(102)의 중심에 대하여 인접하는 액티브영역들(102)이 실질적인 점대칭으로 배치된다.4A to 4C, an active region 102 is defined by forming an element isolation layer 104 on a semiconductor substrate 100 such as a silicon wafer. The device isolation film 104 can be formed using, for example, a shallow trench isolation (STI) process. The element isolation film 104 is preferably formed to include a nitride film such as a silicon nitride film or an oxide film such as a silicon oxide film. The active region 102 is defined on the semiconductor substrate 100 as extending in a diagonal direction not parallel to the lines A-A 'and B-B', as shown in FIG. 4C, and has a central portion and both ends . That is, the active regions 102 adjacent to the center of each active region 102 are arranged in a substantially point symmetry.

도 5a 내지 도 5c를 참조하면, 소자분리막(104)이 형성된 반도체기판(100) 상에 매몰 게이트 형성을 위한 하드마스크 패턴(106)을 형성한다. 하드마스크 패턴(106)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식으로 산화막을 증착한 후 패터닝하여 형성할 수 있다. 하드마스크 패턴(106)은 액티브영역들(102)과 교차하면서 도 4c의 A-A' 라인에 평행한 라인 형태의 개구부들을 갖도록 형성할 수 있다. 이어서, 하드마스크 패턴(106)에 의해 노출된 액티브영역(102) 및 소자분리막(104)을 식각하여 소정 깊이를 갖는 트렌치를 형성하고, 트렌치의 표면에 게이트산화막을 형성한 뒤, 트렌치를 도전물질로 매립하여 매몰 게이트(110)를 형성한다. 매몰 게이트(110)는 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드(TiN)와 텅스텐(W)이 적층된 구조를 포함할 수 있다. 이후 매몰 게이트(110)의 상부를 평탄화한 다음, 에치백(etch back) 공정을 실시하여 매몰 게이트(110)를 액티브영역(102) 표면으로부터 일정 깊이만큼 리세스시킨다. 다음에, 매몰 게이트(110) 상의 트렌치 내부를 채우고 하드마스크 패턴(106)을 덮는 질화막을 증착한 후 평탄화하여 캐핑층(114)을 형성한다.5A to 5C, a hard mask pattern 106 for forming a buried gate is formed on a semiconductor substrate 100 having a device isolation film 104 formed thereon. The hard mask pattern 106 may be formed by depositing an oxide film by LP-CVD (Low Pressure-Chemical Vapor Deposition) method and patterning. The hard mask pattern 106 may be formed to have line-shaped openings parallel to the line A-A 'of FIG. 4C while intersecting the active regions 102. Subsequently, the active region 102 and the element isolation film 104 exposed by the hard mask pattern 106 are etched to form a trench having a predetermined depth, a gate oxide film is formed on the surface of the trench, So that the buried gate 110 is formed. The embedded gate 110 may include a structure in which titanium nitride (TiN) or titanium nitride (TiN) and tungsten (W) are stacked. Thereafter, the upper portion of the buried gate 110 is planarized, and then an etch back process is performed to recess the buried gate 110 from the surface of the active region 102 by a predetermined depth. Next, a nitride film filling the trench on the buried gate 110 and covering the hard mask pattern 106 is deposited and planarized to form the capping layer 114.

상기한 바와 같이, 매몰 게이트(110)는 워드라인을 구성하는데, 워드라인들은 액티브영역(102)의 연장 방향과는 다른 제1 방향으로 연장되며, 각각의 액티브영역(102)은 두 개의 워드라인과 교차한다. 즉, 상기 워드라인들은 액티브영역(102)들의 중앙 부위들과 양측 단부들 사이를 통과하면서 액티브영역(102)의 중앙 부위들 및 양측 단부들을 노출시킨다.As described above, the buried gate 110 constitutes a word line, the word lines extending in a first direction different from the extending direction of the active area 102, each active area 102 having two word lines . That is, the word lines pass between the central portions and both ends of the active regions 102, exposing the central portions and both ends of the active region 102.

다음에, 액티브영역(102)의 중앙부 및 양측 단부들에 각각 제1 불순물영역(120)과 제2 불순물영역(122)을 형성함으로써 반도체기판(100) 상에 다수의 트랜지스터들을 완성한다. 몇몇 실시예들에서, 제1 및 제2 불순물영역들(120, 122)은 캐핑층(114)을 형성하기 전에 워드라인들을 이온주입 마스크로 사용하여 액티브영역들(102) 내에 불순물 이온들을 주입함으로써 형성될 수 있다. 제1 불순물영역(120) 및 제2 불순물영역(122)은 트랜지스터의 소스/드레인으로서 기능하며, 하나의 액티브영역(102) 상에는 제1 불순물영역(120)을 공유하는 두 개의 트랜지스터가 형성된다.Next, a plurality of transistors are completed on the semiconductor substrate 100 by forming the first impurity region 120 and the second impurity region 122 at the center portion and both side ends of the active region 102, respectively. In some embodiments, the first and second impurity regions 120 and 122 may be formed by implanting impurity ions into the active regions 102 using the word lines as an ion implantation mask prior to forming the capping layer 114 . The first impurity region 120 and the second impurity region 122 function as the source / drain of the transistor and two transistors sharing the first impurity region 120 are formed on one active region 102.

후술하는 바와 같이, 액티브영역(102)과 비트라인을 전기적으로 접속시키는 비트라인 컨택은 두 인접하는 워드라인 사이에 노출되는 제1 불순물영역(120) 상부에 형성된다. 본 발명에서는 비트라인 컨택이 형성되는 영역에서의 물질층의 식각률 차이를 이용하여 컨택홀을 일 방향으로 확장시켜 최종적으로 길쭉한 형상의 비트라인 컨택을 형성하기 때문에, 소자분리막(104), 하드마스크 패턴(106), 그리고 캐핑층(114)을 서로 다른 식각률을 갖는 물질로 형성하는 것이 바람직하다. 본 실시예에서 소자분리막(104)을 실리콘질화막과 같은 질화막으로, 하드마스크 패턴(106)은 산화막으로, 캐핑층(114)은 질화막으로 각각 형성할 수 있다.As will be described later, a bit line contact for electrically connecting the active region 102 and the bit line is formed on the first impurity region 120 exposed between two adjacent word lines. In the present invention, since the contact hole is extended in one direction by using the difference in etching rate of the material layer in the region where the bit line contact is formed, the bit line contact is finally formed in an elongated shape, The capping layer 106, and the capping layer 114 are formed of materials having different etching rates. In this embodiment, the device isolation film 104 may be formed of a nitride film such as a silicon nitride film, the hard mask pattern 106 may be an oxide film, and the capping layer 114 may be a nitride film.

도 6a 내지 도 6c를 참조하면, 캐핑층(114) 상에 하드마스크층과 반사방지층(128)을 차례로 적층한다. 하드마스크층은 아몰퍼스 카본(amorphous carbon)막으로 이루어진 제1 하드마스크층(124)과 실리콘산질화막(SiON)으로 이루어진 제2 하드마스크층(126)을 적층하여 형성할 수 있다.Referring to FIGS. 6A to 6C, a hard mask layer and an antireflection layer 128 are sequentially stacked on the capping layer 114. The hard mask layer may be formed by laminating a first hard mask layer 124 made of an amorphous carbon film and a second hard mask layer 126 made of a silicon oxynitride film (SiON).

반사방지막(128) 상에 비트라인 컨택홀이 형성되는 영역을 한정하는 원형의 개구부들을 갖는 포토레지스트 패턴(130)을 형성한다. 포토레지스트 패턴(130)의 원형 개구부들은 도 6c에 도시된 바와 같이 제1 불순물영역들(120) 상에 각각 위치할 수 있다.A photoresist pattern 130 having circular openings defining an area where bitline contact holes are formed on the antireflection film 128 is formed. The circular openings of the photoresist pattern 130 may each be located on the first impurity regions 120 as shown in FIG. 6C.

도 7a 내지 도 7c를 참조하면, 포토레지스트 패턴(도 6a 및 도 6b의 130)을 마스크로 반사방지막(128) 및 하드마스크층(124, 126)을 차례로 식각한다. 포토레지스트 패턴, 반사방지막 및 제2 하드마스크층(126)을 제거하여 제1 하드마스크층(124)을 노출시킨 후, 패터닝된 제1 하드마스크층(124)을 마스크로 캐핑층(114)과 하드마스크 패턴(106)을 식각하여 형성할 수도 있다. 제1 비트라인 컨택홀(132a)은 포토레지스트 패턴(130) 및 반사방지막(128)을 제거하지 않고 캐핑층(114)과 하드마스크 패턴(106)을 식각할 수도 있다. 이때, 도시된 바와 같이 반도체기판 상에 하드마스크 패턴(106)이 일정 두께 남아 있도록 식각한다.7A to 7C, the antireflection film 128 and the hard mask layers 124 and 126 are sequentially etched by using the photoresist pattern (130 in FIGS. 6A and 6B) as a mask. After the first hard mask layer 124 is removed by removing the photoresist pattern, the antireflection film and the second hard mask layer 126, the patterned first hard mask layer 124 is masked with the capping layer 114 The hard mask pattern 106 may be etched. The first bit line contact hole 132a may etch the capping layer 114 and the hard mask pattern 106 without removing the photoresist pattern 130 and the antireflection film 128. [ At this time, as shown in the figure, the hard mask pattern 106 is etched so as to have a predetermined thickness on the semiconductor substrate.

제1 비트라인 컨택홀(132a)은 도 7c에 도시된 바와 같이 액티브영역(102) 상에서 두 매몰 게이트(110) 사이의 제1 불순물영역을 둥근 원(circle) 모양으로 노출하도록 형성된다. 이때, 제1 비트라인 컨택홀(132a)의 측벽으로, A-A' 방향(도 7a)으로는 질화막-산화막 구조의 캐핑층(114)-하드마스크 패턴(106)이 노출되고, B-B' 방향(도 7b)으로는 질화막으로 이루어진 캐핑층(114)과 약간의 하드마스크 패턴(106)만 노출된다.The first bit line contact hole 132a is formed to expose the first impurity region between the two buried gates 110 on the active region 102 in the shape of a circle as shown in FIG. 7C. At this time, the hard mask pattern 106 is exposed to the side wall of the first bit line contact hole 132a in the AA 'direction (FIG. 7A), the capping layer 114 having the nitride film-oxide structure, 7b, only the hard mask pattern 106 and the capping layer 114 made of the nitride film are exposed.

제1 비트라인 컨택홀(132a)은 이방성 식각 공정을 실시하여 형성할 수 있다. 제1 비트라인 컨택홀(132a)을 형성하기 위한 이방성 식각 공정은, 질화막과 산화막이 동일한 식각률로 식각되도록 주 식각 가스로써 CxFy(1≤x≤5, 2≤y≤8), CxHFy(1≤x≤3, 1≤y≤3), NF3 및 SF6 중의 어느 하나 또는 둘 이상을 혼용하여 사용할 수 있다. 여기에, 부 가스로 O2, CO, COS, N2, CH4, Ar, He 중의 어느 하나 또는 둘 이상을 함께 사용할 수 있다. 또는 상기 가스들에 Cl2 또는 HBr 가스를 추가하여 하부의 반도체기판의 일부가 식각되도록 할 수도 있다.The first bit line contact hole 132a may be formed by performing an anisotropic etching process. The anisotropic etching process for forming the first bit line contact hole 132a is performed by using C x F y (1? X? 5, 2? Y? 8), C x HF y (1? x? 3 , 1? y ? 3 ), NF 3 and SF 6 or a mixture of two or more thereof. Any one or two or more of O 2 , CO, COS, N 2 , CH 4 , Ar, and He may be used together as the negative gas. Or Cl 2 or HBr gas may be added to the gases to etch a portion of the underlying semiconductor substrate.

도 8a 내지 도 8c를 참조하면, 제1 비트라인 컨택홀(132a)에 대해 등방성 식각을 실시한다. 이 등방성 식각 공정은 산화막에 대해 높은 선택비를 나타내는 질화막 식각 조건으로 실시한다. 구체적으로, ICP(Inductively Coupled Plasma) 또는 ECR(Electron Cyclotron Resonance) 장비에서 5 ∼ 100mT의 압력 범위, 0 ∼ 150W의 바이어스 파워(power) 조건으로 진행할 수 있다. 또는, CCP(Capacitively Coupled Plasma) 장비에서 15 ∼ 100mT의 압력 범위, 0 ∼ 500W의 바이어스 파워(power) 조건으로 진행할 수 있다. 주 식각 가스로는, 산화막에 대해 높은 선택비를 나타내도록 CxFy(1≤x≤5, 2≤y≤8), CxHFy(1≤x≤3, 1≤y≤3), NF3 및 SF6 중의 어느 하나 또는 둘 이상을 혼용하여 사용하고, 부 가스로 O2, CO, COS, N2, CH4, Ar, He 중의 어느 하나 또는 둘 이상을 함께 사용할 수 있다. 또는, 인산 등 질화막 식각 용액을 사용하는 습식식각 방식으로 수행할 수 있다.8A to 8C, an isotropic etching is performed on the first bit line contact hole 132a. This isotropic etching process is performed under a nitride film etching condition that exhibits a high selectivity ratio to the oxide film. Specifically, it can be performed in a pressure range of 5 to 100 mT and a bias power of 0 to 150 W in ICP (Inductively Coupled Plasma) or ECR (Electron Cyclotron Resonance) equipment. Alternatively, it can be operated in a pressure range of 15 to 100 mT and a bias power of 0 to 500 W in capacitively coupled plasma (CCP) equipment. As the main etch gas, C x F y (1? X? 5, 2? Y? 8), C x HF y (1? X ? 3, NF 3 and SF 6 may be used in combination, and any one or two or more of O 2 , CO, COS, N 2 , CH 4 , Ar and He may be used together as the negative gas. Or a wet etching method using a nitride etching solution such as phosphoric acid.

이때, 제1 비트라인 컨택홀(132a)을 형성한 후 포토레지스트 패턴이나 제1 하드마스크층을 제거하지 않은 상태에서 등방성 식각을 실시할 수도 있으며, 제1 하드마스크층을 제거한 후 등방성 식각을 실시하여 제2 비트라인 컨택홀의 상부가 둥글게 라운딩(rounding)되도록 할 수도 있다. 또한, 등방성 식각 후 제2 비트라인 컨택홀(132b)의 측벽으로 노출되는 하드마스크 패턴(106)의 사이즈(CD) 및 프로파일(profile)을 조절하기 위해, 예를 들면 버퍼산화막 식각액(Buffered Oxide Etchant; BOE)과 같은 산화막 식각액으로 식각 공정을 실시할 수도 있다.At this time, the first bit line contact hole 132a may be formed, and then the isotropic etching may be performed without removing the photoresist pattern or the first hard mask layer. After the first hard mask layer is removed, isotropic etching is performed So that the upper portion of the second bit line contact hole is rounded. In order to adjust the size (CD) and profile of the hard mask pattern 106 exposed to the side wall of the second bit line contact hole 132b after the isotropic etching, for example, a buffer oxide etchant ; BOE). The etching process may be performed with an oxide etchant such as BOE.

상기 제1 비트라인 컨택홀(132a)에 대한 등방성 식각 공정은 산화막에 대해 높은 선택비를 갖는 질화막 식각 조건에서 이루어지기 때문에, 그 과정에서 A-A' 방향(도 8a)으로는 질화막으로 이루어진 캐핑층(114)만 식각되어 제1 비트라인 컨택홀의 상부만 확장되고, B-B' 방향(도 8b)으로는 질화막만 노출되어 있으므로 전체적으로 식각되어 컨택홀의 크기가 확장된다. 반도체기판(100) 상부의 캐핑층(114)의 경우 후속 공정에서 대부분 제거되므로 최종적인 비트라인 컨택홀이 되는 하부 영역에서, A-A' 방향으로는 하드마스크 패턴(106)이 거의 식각되지 않기 때문에 비트라인 컨택홀(132b)의 크기(CD)가 커지지 않고, B-B' 방향으로는 질화막으로 이루어진 캐핑층(114)의 등방성 식각이 이루어져 도 8c에 도시된 것처럼 최종적으로 B-B' 방향으로 확장된 타원(oval) 모양의 제2 비트라인 컨택홀(132b)이 형성된다.Since the isotropic etching process for the first bit line contact hole 132a is performed under the nitride film etching condition having a high selectivity ratio to the oxide film, the capping layer made of the nitride film in the AA 'direction (FIG. 8A) 114 are etched to expose only the upper portion of the first bit line contact hole, and only the nitride film is exposed in the BB 'direction (FIG. 8B), so that the contact hole is entirely etched to enlarge the size of the contact hole. Since the capping layer 114 on the semiconductor substrate 100 is mostly removed in the subsequent process, the hard mask pattern 106 is hardly etched in the direction of AA 'in the lower region which becomes the final bit line contact hole, The isotropic etching of the capping layer 114 made of a nitride film is performed in the direction BB 'without increasing the size CD of the line contact hole 132b and finally forming an oval extending in the BB' direction as shown in FIG. 8C ) Second bit line contact holes 132b are formed.

도 9a 내지 도 9c를 참조하면, 제2 비트라인 컨택홀이 형성된 반도체기판 상에 절연막, 예를 들면 질화막을 20 ∼ 400Å의 두께로 증착한 다음, 증착된 절연막에 대해 이방성 식각을 실시하여 비트라인 컨택홀의 내벽에 스페이서(134)를 형성한다. 이 스페이서(134)는 비트라인 컨택과 스토리지 노드 컨택 사이의 단락을 방지하는 역할을 한다. 스페이서(134)를 형성한 결과, 제2 비트라인 컨택홀의 바닥으로부터 돌출된 형태로 액티브영역이 노출된다. 통상적으로, 액티브영역이 노출된 상태에서 계면처리를 위하여 PET(Post Etch Treatment)를 실시하게 되는데, 이때 노출된 액티브영역의 과도하게 식각되거나 불균일한 식각이 발생하게 된다.9A to 9C, an insulating film, for example, a nitride film is deposited to a thickness of 20 to 400 ANGSTROM on a semiconductor substrate having a second bit line contact hole, and then anisotropic etching is performed on the deposited insulating film, A spacer 134 is formed on the inner wall of the contact hole. The spacer 134 serves to prevent a short circuit between the bit line contact and the storage node contact. As a result of forming the spacer 134, the active region is exposed in the form protruding from the bottom of the second bit line contact hole. Typically, PET (Post Etch Treatment) is performed for the interfacial treatment in the state where the active region is exposed, in which excessive etching or non-uniform etching of the exposed active region occurs.

이를 방지하기 위하여, 스페이서(134)가 형성된 제2 비트라인 컨택홀에 대해 플라즈마 처리를 실시한다. 그러면, 제2 비트라인 컨택홀의 측벽에는 스페이서(134)가 형성되어 있어 산화가 일어나지 않지만, 노출된 액티브영역의 표면에서는 플라즈마에 의한 산화가 일어나 표면에 얇은 산화막(136)이 형성된다.In order to prevent this, the second bit line contact hole in which the spacer 134 is formed is subjected to a plasma treatment. Then, the spacer 134 is formed on the sidewall of the second bit line contact hole, so that oxidation does not occur. However, on the surface of the exposed active region, oxidation by plasma occurs, and a thin oxide film 136 is formed on the surface.

도 10a 내지 도 10c를 참조하면, 희석 산화막 식각액(BOE)과 같은 산화막 식각제를 사용하여 세정을 실시하면 액티브영역의 표면에 형성된 산화막이 제거되면서 세정이 이루어지게 된다. 따라서, 액티브영역의 과도한 식각을 방지하면서 핀(Fin) 구조의 비트라인 컨택을 형성할 수 있어 비트라인 컨택과 접촉하는 액티브영역의 면적을 최대화하여 셀 컨택저항을 개선할 수 있다.Referring to FIGS. 10A to 10C, when cleaning is performed using an oxide etchant such as a dilute oxide etchant (BOE), the oxide film formed on the surface of the active region is removed and cleaned. Accordingly, the bit line contact of the fin structure can be formed while preventing the excessive etching of the active region, thereby maximizing the area of the active region in contact with the bit line contact, thereby improving the cell contact resistance.

이어서, 제2 비트라인 컨택홀이 형성된 반도체기판 상부에 도전물질, 예를 들면 불순물이 도핑된 폴리실리콘막을 상기 컨택홀이 충분히 채워지도록 증착한 다음, 증착된 폴리실리콘막에 대해 에치백 등의 공정을 실시하여 타원형의 비트라인 컨택홀에 매립된 컨택 패턴들, 즉 비트라인 컨택패턴들(138)을 형성한다.Subsequently, a conductive material, for example, a polysilicon film doped with an impurity is deposited on the semiconductor substrate on which the second bit line contact hole is formed to fill the contact hole sufficiently. Then, the deposited polysilicon film is subjected to a process such as etchback To form bit line contact patterns 138, which are embedded in the elliptical bit line contact holes.

다음에, 비트라인 컨택 패턴들(138)이 형성된 반도체기판 상부에 비트라인 도전층과 비트라인 하드마스크층(144)을 차례로 형성한다. 비트라인 도전층은 예를 들면 티타늄나이트라이드(TiN)막(140)과 텅스텐(W)막(142)의 적층 구조로 형성할 수 있고, 비트라인 하드마스크층(144)은 실리콘질화막으로 형성할 수 있다. 비트라인 도전층(140)을 형성하기 전에 금속 확산을 방지하기 위한 장벽층(도시되지 않음)을 더 형성할 수도 있다. 장벽층으로는 금속막 및 금속화합물막이 사용될 수 있다. 예를 들면 장벽층은 티타늄(Ti) 및 티타늄나이트라이드(TiN)으로 형성할 수 있다.Next, a bit line conductive layer and a bit line hard mask layer 144 are formed in turn on the semiconductor substrate on which the bit line contact patterns 138 are formed. The bit line conductive layer may be formed of, for example, a laminated structure of a titanium nitride (TiN) film 140 and a tungsten (W) film 142, and the bit line hard mask layer 144 may be formed of a silicon nitride film . A barrier layer (not shown) for preventing metal diffusion may be further formed before the bit line conductive layer 140 is formed. As the barrier layer, a metal film and a metal compound film can be used. For example, the barrier layer may be formed of titanium (Ti) and titanium nitride (TiN).

비트라인 하드마스크층(144) 상에 비트라인을 한정하는 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 이 포토레지스트 패턴을 마스크로 비트라인 하드마스크층을 식각한다. 포토레지스트 패턴을 스트립한 후, 패터닝된 비트라인 하드마스크층(144)을 마스크로 비트라인 도전층(142, 140)을 식각하여 비트라인들(146)을 형성한다. 이때, 도 10a에 도시된 바와 같이, 패터닝된 비트라인 하드마스크층(144)의 폭이 비트라인 콘택홀의 A-A' 방향으로의 폭보다 작은 경우에, A-A' 방향으로는 비트라인 컨택홀(도 8a의 132b) 내에서 비트라인 컨택 패턴들(138)도 식각되어 비트라인 도전층(140, 142) 하부에만 비트라인 컨택 패턴들(138)이 남아서 비트라인들(146)에 수직적으로 자기정렬된 비트라인 컨택 플러그들을 형성하게 된다. 비트라인 도전층(140, 142)과 비트라인 하드마스크층(144)으로 이루어진 비트라인들(146)은 도 10c의 평면도에 도시된 바와 같이, 워드라인(110)에 실질적으로 수직하는 방향으로 연장되며, 액티브영역들(102)의 중앙부와 교차한다. 즉, 비트라인들(146)은 액티브영역(102)의 제1 불순물영역들의 상부를 통과하게 된다.A photoresist pattern (not shown) is formed on the bitline hardmask layer 144 to define bitlines, and then the bitline hardmask layer is etched using the photoresist pattern as a mask. After the photoresist pattern is stripped, the bit line conductive layer 142, 140 is etched using the patterned bit line hard mask layer 144 as a mask to form the bit lines 146. As shown in FIG. 10A, when the width of the patterned bit line hard mask layer 144 is smaller than the width of the bit line contact hole in the direction AA ', the bit line contact hole The bit line contact patterns 138 are also etched so that bit line contact patterns 138 remain only below the bit line conductive layers 140 and 142 and the bit lines 146 are vertically self- Line contact plugs. The bit lines 146 comprised of the bit line conductive layers 140 and 142 and the bit line hardmask layer 144 extend in a direction substantially perpendicular to the word line 110, And crosses the central portion of the active regions 102. That is, the bit lines 146 pass over the top of the first impurity regions of the active region 102.

상기 비트라인 도전층을 식각하는 공정에서, 비트라인 컨택과 셀 비트라인의 경계부에서 도전층 테일(tail)이 형성되지 않도록, 주 식각 가스로 Cl2, HBr 중의 어느 하나 또는 둘을 사용하고, 부 가스로 O2, N2, Ar, He, CH4, SiCl4 중의 어느 하나 이상, 그리고 펄스드 파워(pulsed power)를 사용하여 식각할 수 있다.In the step of etching the bit line conductive layer, one or both of Cl 2 and HBr may be used as the main etching gas so that a conductive layer tail is not formed at the boundary between the bit line contact and the cell bit line, The gas can be etched using any one or more of O 2 , N 2 , Ar, He, CH 4 , SiCl 4 , and pulsed power.

도 11a 내지 도 11c를 참조하면, 비트라인(146)이 형성된 반도체기판의 상부 전면에 스페이서 절연막을 형성한다. 스페이서 절연막은 예를 들면 질화막을 20 ∼ 400Å의 두께로 증착하여 형성할 수 있다. 증착된 스페이서 절연막에 대해 이방성 식각 또는 에치백을 실시하여 비트라인(146)의 측벽에 비트라인 스페이서(148)를 형성한다. 비트라인 하드마스크층(144)과 비트라인 스페이서(148)는 비트라인 도전층(140, 142)과 후속하여 형성될 스토리지 노드 컨택 사이에 전기적 절연을 제공한다. 즉, 상기 패터닝된 비트라인(146)은 비트라인 하드마스크층(144)과 비트라인 스페이서(148)에 의해 전기적으로 고립될 수 있다.11A to 11C, a spacer insulating film is formed on the entire upper surface of the semiconductor substrate on which the bit line 146 is formed. The spacer insulating film can be formed, for example, by depositing a nitride film to a thickness of 20 to 400 Å. Anisotropic etching or etch-back is performed on the deposited spacer insulating film to form the bit line spacers 148 on the sidewalls of the bit lines 146. The bit line hard mask layer 144 and the bit line spacers 148 provide electrical isolation between the bit line conductive layers 140 and 142 and the storage node contacts to be subsequently formed. That is, the patterned bit line 146 may be electrically isolated by the bit line hard mask layer 144 and the bit line spacers 148.

다음에, 비트라인 도전층, 비트라인 하드마스크층, 비트라인 스페이서로 이루어진 비트라인 구조물을 포함한 반도체기판 상부 전면에 비트라인 구조물 사이를 충분히 채울 때까지 층간절연막을 형성한다. 층간절연막 상부에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 마스크로 층간절연막과, 액티브영역의 제2 불순물영역 표면에 잔류하는 캐핑층 및 하드마스크 패턴을 제거하여 제2 불순물영역을 노출하는 스토리지 노드 컨택홀을 형성한다. 이어서, 포토레지스트 패턴을 제거하고, 스토리지 노드 컨택홀을 채우도록 전면에 도전층을 형성한 후 에치백을 실시하여 스토리지 노드 컨택(150)을 형성한다. 스토리지 노드 컨택(150)은 스페이서(148)에 의해 비트라인 구조물과 격리되면서 비트라인 구조물(146) 사이에 배치되며 액티브영역(102)의 양 단부에 형성된 제2 불순물영역들과 접속된다.Next, an interlayer insulating film is formed until the bit line structure is sufficiently filled on the entire upper surface of the semiconductor substrate including the bit line structure including the bit line conductive layer, the bit line hard mask layer, and the bit line spacer. After forming a photoresist pattern on the interlayer insulating film, the interlayer insulating film and the capping layer and the hard mask pattern remaining on the surface of the second impurity region of the active region are removed using the photoresist pattern as a mask, Thereby forming a node contact hole. Next, the photoresist pattern is removed, a conductive layer is formed on the front surface to fill the storage node contact holes, and etchback is performed to form the storage node contact 150. [ The storage node contacts 150 are disposed between the bit line structures 146 while being isolated from the bit line structures by spacers 148 and are connected to the second impurity regions formed at both ends of the active region 102.

계속해서, 도시되지는 않았지만, 통상의 잘 알려진 방법으로 상기 스토리지 노드 컨택(150)과 전기적으로 접속된 스토리지 전극을 형성하고, 스토리지 전극들 상에 캐패시터 유전체막 및 플레이트 전극을 차례로 형성하여 셀 캐패시터 형성을 완료한다.Subsequently, although not shown, a storage electrode electrically connected to the storage node contact 150 is formed in a well-known and well-known manner, and a capacitor dielectric film and a plate electrode are sequentially formed on the storage electrodes to form a cell capacitor .

한편, 본 실시예에서는 비트라인 컨택홀을 길쭉한 형상으로 만들기 위해 일 방향으로는 질화막-산화막-질화막이 노출되고 다른 일 방향으로는 질화막만 노출되도록 원(circle) 모양의 1차 컨택홀을 형성한 후, 질화막 식각 조건으로 등방성 식각을 실시한 경우를 예를 들었는데, 이는 일 실시예에 불과하며 많은 변형이 가능하다. 예를 들면, 본 발명과는 다르게 질화막에 대해 고선택비를 갖는 산화막 식각 조건으로 등방성 식각을 실시하여 질화막은 식각되지 않고 산화막만 선택적으로 식각되게 하여 다른 일 방향으로 확장된 길쭉한 형상의 비트라인 컨택홀을 형성할 수도 있다. 또는, 1차 컨택홀의 측면으로 노출되는 적층막의 구성을 달리하여, 일 방향으로는 산화막-질화막-산화막이 노출되고 다른 일 방향으로는 산화막이 노출되도록 한 다음, 질화막에 대해 고 선택비를 갖는 산화막 식각 조건으로 등방성 식각을 행하여 일 방향으로 확장된 길쭉한 형상의 컨택홀을 형성할 수도 있다.Meanwhile, in this embodiment, a circle-shaped primary contact hole is formed so that the nitride film-oxide film-nitride film is exposed in one direction and only the nitride film is exposed in the other direction in order to make the bit line contact hole to have an elongated shape Thereafter, the isotropic etching is performed under the nitride film etching conditions. However, this is only an embodiment and many modifications are possible. For example, unlike the present invention, an isotropic etching is performed under an oxide film etching condition having a high selectivity to a nitride film to selectively etch only the oxide film without etching the nitride film, thereby forming an elongated bit line contact Holes may be formed. Alternatively, the oxide film-nitride film-oxide film may be exposed in one direction and the oxide film may be exposed in the other direction by changing the structure of the laminated film exposed to the side surface of the primary contact hole, and then the oxide film having a high selectivity to the nitride film The isotropic etching may be performed under the etching conditions to form elongated contact holes extending in one direction.

이상 설명한 본 발명의 반도체 소자의 제조방법에 따르면, 절연층들에 컨택홀을 형성한 후 절연층들 사이의 식각률의 차이를 이용하여 컨택홀을 확장함으로써 패턴 미세화에 따른 노광 공정의 한계로 인해 마스크 상에서 형성하지 못하는 타원 형상의 비트라인 컨택을 형성할 수 있다. 또한, 확장된 컨택홀을 형성한 후 플라즈마 산화를 실시한 후 산화막 식각액을 사용하여 세정함으로써 액티브영역이 과도하게 식각되는 것을 방지하여 컨택 저항이 증가하는 것을 방지할 수 있다.According to the method of manufacturing a semiconductor device of the present invention described above, since the contact holes are formed in the insulating layers and then the contact holes are expanded by using the difference in etching rate between the insulating layers, It is possible to form an elliptical bit line contact which can not be formed on the bit line contact. In addition, after the extended contact hole is formed, plasma oxidation is performed, and then cleaning is performed using an oxide etchant to prevent the active region from being excessively etched, thereby preventing an increase in contact resistance.

이상에서는 도면 및 실시예를 참조하여 본 발명을 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is evident that many alternatives, modifications and variations will be apparent to those skilled in the art without departing from the spirit and scope of the invention as defined by the appended claims. It will be understood that the invention may be varied and varied without departing from the scope of the invention.

Claims (20)

반도체기판 내에 한정되어 서로 직교하는 제1 및 제2 방향들에 비평행한 액티브영역들;
상기 액티브영역들과 교차하고, 상기 제1 방향으로 연장하여 상기 제2 방향으로 상호 이격되는 워드라인들;
상기 워드라인들의 상부를 가로지르고, 상기 제2 방향으로 연장하여 상기 제1 방향으로 상호 이격되는 비트라인들;
상기 액티브영역들의 중심부들 내에 각각 배치되어 상기 워드라인들과 비중첩하는 제1 불순물영역;
상기 액티브영역들 각각의 양 가장자리들 내에 배치되어 상기 워드라인들과 비중첩하는 제2 불순물영역들; 및
상기 제1 불순물영역들 및 상기 비트라인들 사이에 배치된 비트라인 컨택들을 포함하되,
상기 비트라인 컨택들의 각각은 평면도로부터 보여질 때 상기 제2 방향에 평행한 장축 및 상기 제1 방향에 평행한 단축을 구비하는 길쭉한 형태를 가지며, 상기 비트라인 컨택들의 바닥면은 그 일부가 돌출되어 핀(Fin) 형상을 갖는 비트라인 컨택을 포함하는 반도체 소자.Active regions defined in the semiconductor substrate and not parallel to first and second directions orthogonal to each other;
Word lines intersecting the active areas and extending in the first direction and spaced apart from each other in the second direction;
Bit lines extending across the top of the word lines and extending in the second direction and spaced apart from each other in the first direction;
A first impurity region disposed in the central portions of the active regions and not overlapping with the word lines, respectively;
Second impurity regions disposed in both edges of each of the active regions and non-overlapping with the word lines; And
And bit line contacts disposed between the first impurity regions and the bit lines,
Wherein each of the bit line contacts has an elongated shape having a major axis parallel to the second direction and a minor axis parallel to the first direction when viewed from a plan view, A semiconductor device comprising a bit line contact having a Fin shape. 제1항에 있어서,
상기 비트라인 컨택들의 각각은 서로 마주보는 한 쌍의 제1 측벽들 및 서로 마주보는 한 쌍의 제2 측벽들을 구비하고,
상기 제1 측벽들은 차례로 적층된 제1 및 제2 절연막들과 접촉하고, 상기 제2 측벽들은 상기 제2 절연막과 접촉하며,
상기 제1 절연막 및 제2 절연막은 각각 산화막 및 질화막이거나, 또는 질화막 및 산화막인 반도체 소자.The method according to claim 1,
Each of the bit line contacts having a pair of first sidewalls facing each other and a pair of second sidewalls facing each other,
The first sidewalls contact the first and second insulating films sequentially stacked, the second sidewalls contact the second insulating film,
Wherein the first insulating film and the second insulating film are an oxide film and a nitride film, respectively, or a nitride film and an oxide film. 제1항에 있어서,
상기 비트라인 컨택들의 상기 제1 측벽들 및 상기 제1 및 제2 절연막들 사이의 비트라인 스페이서들을 더 포함하는 반도체 소자.The method according to claim 1,
And bit line spacers between the first sidewalls of the bit line contacts and the first and second insulating films. 제1항에 있어서,
상기 비트라인 컨택은 제2 방향에 평행한 타원(oval) 형태인 반도체 소자.The method according to claim 1,
Wherein the bit line contact is in an oval shape parallel to the second direction. 제1항에 있어서,
상기 비트라인들 사이에 배치되며 상기 액티브영역의 제2 불순물영역과 접속되는 스토리지 노드 컨택을 더 포함하는 반도체 소자.The method according to claim 1,
And a storage node contact disposed between the bit lines and connected to a second impurity region of the active region. 반도체기판에 액티브영역을 형성하는 단계;
상기 반도체기판 상에, 상기 액티브영역에 교차하는 제1 방향으로 연장하는 라인 형상의 제1 절연층 패턴들을 형성하는 단계;
상기 제1 절연층 패턴들 사이를 채우면서 상기 제1 절연층 패턴들을 덮는 제2 절연층을 형성하는 단계;
상기 제2 절연층 및 상기 제1 절연층 패턴들을 패터닝하여 상기 액티브영역의 표면 일부를 노출하는 컨택홀을 형성하되, 상기 컨택홀은 상기 제1 절연층 패턴들 및 상기 제2 절연층을 노출시키는 한 쌍의 마주보는 제1 측벽들 및 상기 제2 절연층만을 노출시키는 한 쌍의 마주보는 제2 측벽들을 포함하도록 형성하는 단계;
상기 제2 절연층을 등방성 식각하여 상기 컨택홀을 제1 방향에 수직한 제2 방향으로 확장시키면서 상기 컨택홀의 바닥으로 액티브영역이 돌출되도록 하는 단계;
노출된 상기 액티브영역의 돌출부에 산화막을 형성하는 단계;
상기 산화막을 제거하는 단계; 및
상기 컨택홀을 채우는 도전성 컨택 플러그를 형성하는 단계를 포함하되,
상기 컨택홀의 상기 제1 측벽들은 상기 제2 방향으로 실질적으로 평행하고, 상기 컨택홀의 제2 측벽들은 상기 제1 방향에 실질적으로 평행하는 반도체 소자의 컨택 형성방법.Forming an active region on a semiconductor substrate;
Forming first insulating layer patterns in a line shape extending in a first direction intersecting the active region on the semiconductor substrate;
Forming a second insulating layer covering the first insulating layer patterns while filling the space between the first insulating layer patterns;
Forming a contact hole exposing a part of a surface of the active region by patterning the second insulating layer and the first insulating layer patterns, wherein the contact hole exposes the first insulating layer patterns and the second insulating layer Forming a pair of opposing first sidewalls and a pair of opposing second sidewalls exposing only the second insulative layer;
Isotropically etching the second insulating layer to expose the contact hole in a second direction perpendicular to the first direction so that the active region protrudes from the bottom of the contact hole;
Forming an oxide film on a protruding portion of the exposed active region;
Removing the oxide film; And
Forming a conductive contact plug to fill the contact hole,
Wherein the first sidewalls of the contact hole are substantially parallel in the second direction and the second sidewalls of the contact hole are substantially parallel to the first direction. 제6항에 있어서,
상기 제1 절연층 패턴과 제2 절연층은 등방성 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성하는 반도체 소자의 컨택 형성방법.The method according to claim 6,
Wherein the first insulating layer pattern and the second insulating layer are formed of a material exhibiting different etching rates for an isotropic etching process. 제6항에 있어서,
상기 컨택홀은,
상기 제1 절연층 패턴들 및 제2 절연층에 대해 실질적으로 동일한 식각률을 나타내는 이방성 식각 공정을 사용하여 상기 제1 절연층 패턴들 및 제2 절연층을 식각하여 형성하는 반도체 소자의 컨택 형성방법.The method according to claim 6,
Wherein:
Wherein the first insulating layer patterns and the second insulating layer are formed by etching the first insulating layer patterns and the second insulating layer using an anisotropic etching process which exhibits substantially the same etching rate as the first insulating layer patterns and the second insulating layer. 제6항에 있어서,
상기 컨택홀을 제2 방향으로 확장하는 단계에서,
상기 제1 절연층 패턴에 대해 높은 선택비를 가지면서 제2 절연층 식각 조건으로 등방성 식각을 실시하는 반도체 소자의 컨택 형성방법.The method according to claim 6,
In the step of extending the contact hole in the second direction,
Wherein the isotropic etching is performed under a second insulating layer etching condition with a high selectivity to the first insulating layer pattern. 제9항에 있어서,
상기 등방성 식각은 플라즈마를 이용한 건식 식각 또는 식각 용액을 이용한 습식 식각으로 진행하는 반도체 소자의 컨택 형성방법.10. The method of claim 9,
Wherein the isotropic etching is performed by dry etching using plasma or wet etching using an etching solution. 제6항에 있어서,
상기 액티브영역의 돌출부에 산화막을 형성하는 단계는 플라즈마를 이용하여 진행하는 반도체 소자의 컨택 형성방법.The method according to claim 6,
Wherein the step of forming the oxide film on the protrusions of the active region proceeds by using a plasma. 제6항에 있어서,
상기 액티브영역의 돌출부에 산화막을 형성하는 단계 전에,
상기 컨택홀의 측벽에 절연막 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 컨택 형성방법.The method according to claim 6,
Before forming the oxide film on the protrusion of the active region,
And forming an insulating film spacer on a sidewall of the contact hole. 반도체기판에 사선으로 배열된 액티브영역들을 형성하는 단계;
상기 반도체기판 상에, 상기 액티브영역의 중앙부를 노출하도록 교차되면서 제1 방향으로 연장하는 라인 형상의 제1 절연층 패턴들의 배열을 형성하는 단계;
상기 제1 절연층 패턴들 사이를 채우면서 상기 제1 절연층 패턴을 덮는 제2 절연층을 형성하는 단계;
상기 제2 절연층 및 제1 절연층 패턴들을 패터닝하여 상기 액티브영역들의 중심부들 각각을 노출시키는 컨택홀들을 형성하되, 상기 컨택홀들 각각은 상기 제1 절연층 패턴들 및 제2 절연층을 노출시키는 한 쌍의 마주보는 제1 측벽들 및 상기 제2 절연층만 노출시키는 한 쌍의 마주보는 제2 측벽들을 포함하도록 형성하는 단계;
상기 제2 절연층을 등방석 식각하여 상기 컨택홀들을 상기 제1 방향에 수직한 제2 방향으로 확장하면서 상기 비트라인 컨택홀의 바닥으로 상기 액티브영역의 중앙부가 돌출되도록 하는 단계;
노출된 상기 액티브영역의 돌출부에 산화막을 형성하는 단계;
상기 산화막을 제거하는 단계;
상기 확장된 컨택홀들을 채우는 비트라인 컨택 패턴들을 형성하는 단계; 및
비트라인 컨택 패턴들이 형성된 반도체기판 상부에, 상기 제2 방향으로 연장되면서 상기 비트라인 컨택 패턴과 접속하는 비트라인을 형성하는 단계를 포함하되,
상기 컨택홀들의 제1 측벽들은 상기 제2 방향에 실질적으로 평행하고, 상기 컨택홀들의 제2 측벽들은 상기 제1 방향에 실질적으로 평행한 반도체 소자의 제조방법.Forming active regions arranged diagonally across the semiconductor substrate;
Forming, on the semiconductor substrate, an array of first insulating layer patterns in a line shape extending in a first direction while being crossed to expose a center portion of the active region;
Forming a second insulating layer covering the first insulating layer pattern while filling the space between the first insulating layer patterns;
The first insulating layer patterns and the first insulating layer patterns are patterned to form contact holes exposing respective central portions of the active regions, wherein each of the contact holes exposes the first insulating layer patterns and the second insulating layer Forming a pair of opposed first sidewalls and a pair of opposed second sidewalls exposing only the second insulative layer;
Etching the second insulating layer by ditch cushion to extend the contact holes in a second direction perpendicular to the first direction so that a central portion of the active region protrudes from the bottom of the bit line contact hole;
Forming an oxide film on a protruding portion of the exposed active region;
Removing the oxide film;
Forming bit line contact patterns to fill the extended contact holes; And
Forming a bit line on the semiconductor substrate on which the bit line contact patterns are formed, the bit line extending in the second direction and connecting with the bit line contact pattern,
Wherein the first sidewalls of the contact holes are substantially parallel to the second direction and the second sidewalls of the contact holes are substantially parallel to the first direction. 제13항에 있어서,
상기 제1 절연층 패턴은 워드라인이 형성되는 영역을 한정하는 마스크 패턴인 것을 특징으로 하는 반도체 소자의 제조방법.14. The method of claim 13,
Wherein the first insulating layer pattern is a mask pattern that defines a region where a word line is formed. 제13항에 있어서,
상기 제1 절연층 패턴과 제2 절연층은 등방성 식각 공정에 대해 서로 다른 식각률을 나타내는 물질로 형성하는 반도체 소자의 제조방법.14. The method of claim 13,
Wherein the first insulating layer pattern and the second insulating layer are formed of a material exhibiting different etching rates for an isotropic etching process. 제13항에 있어서,
상기 컨택홀들은,
상기 제1 절연층 패턴들 및 제2 절연층에 대해 실질적으로 동일한 식각률을 나타내는 이방성 식각 공정을 사용하여 상기 제1 절연층 패턴들 및 제2 절연층을 식각하여 형성하는 반도체 소자의 제조방법.14. The method of claim 13,
Wherein:
Wherein the first insulating layer patterns and the second insulating layer are formed by etching the first insulating layer patterns and the second insulating layer using an anisotropic etching process exhibiting substantially the same etching rate with respect to the first insulating layer patterns and the second insulating layer. 제13항에 있어서,
상기 컨택홀을 제2 방향으로 확장하는 단계에서,
상기 제1 절연층 패턴에 대해 높은 선택비를 가지면서 제2 절연층 식각 조건으로 등방성 식각을 실시하는 반도체 소자의 제조방법.14. The method of claim 13,
In the step of extending the contact hole in the second direction,
Wherein the isotropic etching is performed under a second insulating layer etching condition with a high selectivity to the first insulating layer pattern. 제13항에 있어서,
상기 제1 절연층 패턴은 산화막으로 형성하고,
상기 제2 절연층은 질화막으로 형성하는 반도체 소자의 제조방법.14. The method of claim 13,
Wherein the first insulating layer pattern is formed of an oxide film,
Wherein the second insulating layer is formed of a nitride film. 제13항에 있어서,
상기 컨택 패턴들을 형성하기 전에,
상기 확장된 컨택홀들의 크기(CD) 및 프로파일을 조절하기 위하여 상기 확장된 컨택홀들을 구비하는 기판에 추가 식각 공정을 적용하는 단계를 더 포함하되,
상기 추가 식각 공정은 습식 식각 공정인 반도체 소자의 제조방법.14. The method of claim 13,
Before forming the contact patterns,
Further comprising applying an additional etch process to the substrate having the extended contact holes to adjust the size (CD) and profile of the extended contact holes,
Wherein the additional etch process is a wet etch process. 제13항에 있어서,
상기 비트라인을 형성하는 단계 후,
상기 비트라인에 노출된 상기 컨택 패턴을 식각하여 상기 비트라인에 정렬되는 비트라인 컨택을 형성하는 단계;
상기 비트라인 및 비트라인 컨택의 측벽에 절연막 스페이서를 형성하는 단계; 및
상기 스페이서에 의해 상기 비트라인 및 비트라인 컨택과 격리되며 상기 액티브영역들의 양 단들에 접속되는 스토리지 노드 컨택들을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.14. The method of claim 13,
After forming the bit line,
Etching the contact pattern exposed on the bit line to form a bit line contact aligned with the bit line;
Forming an insulating film spacer on a sidewall of the bit line and the bit line contact; And
And forming storage node contacts that are spaced from the bit line and bit line contacts by the spacer and are connected to both ends of the active areas.
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