KR20140076016A - 쉬프트 레지스터 - Google Patents

Abstract

본 발명은 누설 전류를 방지하여 출력을 향상시킬 수 있는 쉬프트 레지스터에 관한 것으로, 차례로 스캔펄스들을 발생시키는 다수의 스테이지들을 포함하며; 이 다수의 스테이지들 중 어느 하나인 n번째(n은 자연수) 스테이지가, 제 1 클럭펄스에 따라 제어되며, 상기 제 1 클럭펄스를 근거로 n-x번째(x는 n보다 작은 자연수) 스테이지로부터 출력된 n-x번째 스캔펄스를 세트 노드로 공급하기 위한 제 1 스위칭소자; 상기 세트 노드의 전압 및 리세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 이용하여 n번째 스캔펄스 생성하고 이를 출력단자를 통해 출력하는 출력부; 및, 상기 제 1 클럭펄스에 따라 상기 제 1 스위칭소자와 세트 노드간을 연결하고, 그리고 제 2 클럭펄스 및 상기 출력부로부터의 n번째 스캔펄스에 따라 제 1 스위칭소자와 세트 노드간의 연결을 차단하는 제 1 차단제어부를 포함함을 특징으로 한다.

Description

쉬프트 레지스터{SHIFT REGISTER}

본 발명은 쉬프트 레지스터에 관한 것으로, 특히 누설 전류를 차단하여 출력을 안정화시킬 수 있는 쉬프트 레지스터에 대한 것이다.

통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다.

액정패널에는 다수의 게이트 라인들과 다수의 데이터 라인들이 교차하게 배열되고, 그 게이트 라인들과 데이터 라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고, 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 액정패널에 형성된다.

화소전극들 각각은 스위칭소자인 박막트랜지스터(TFT; Thin Film Transistor)의 소스단자 및 드레인단자를 경유하여 상기 데이터 라인에 접속된다. 박막트랜지스터는 게이트 라인을 경유하여 게이트전극에 인가되는 스캔펄스에 의해 턴-온되어, 데이터 라인의 데이터 신호가 상기 화소전압에 충전되도록 한다.

한편, 구동회로는 게이트 라인들을 구동하기 위한 게이트 드라이버와, 데이터 라인들을 구동하기 위한 데이터 드라이버와, 게이트 드라이버와 데이터 드라이버를 제어하기 위한 제어신호를 공급하는 타이밍 콘트롤러와, 액정표시장치에서 사용되는 여러 가지의 구동전압들을 공급하는 전원공급부를 구비한다.

게이트 드라이버는 스캔펄스를 게이트 라인들에 순차적으로 공급하여 액정패널상의 액정셀들을 1라인분씩 순차적으로 구동한다. 여기서, 게이트 드라이버는 상술한 바와 같은 스캔펄스들을 순차적으로 출력할 수 있도록 쉬프트 레지스터를 구비한다.

이러한 쉬프트 레지스터는 다수의 스위칭소자들을 형성된 다수의 스테이지들을 포함한다.

각 스테이지는 세트 노드 및 리세트 노드의 전압 상태를 변경시킴으로써 순차적으로 스캔펄스들을 출력한다. 각 스테이지가 스캔펄스 출력하기 위해서는 각 스테이지의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 상기 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 세트된 스테이지는 이후 공급되는 클럭펄스를 스캔펄스로서 출력하게 되는데, 종래에는 세트 노드에 접속된 스위칭소자들이 완전히 턴-오프되지 않아 이 스테이지의 출력기간에 세트 노드의 전압이 상기 스위칭소자들에 의해 방전되는 문제점이 있었다. 즉, 스위칭소자들이 열화되면 이 스위칭소자의 문턱전압이 쉬프트되어 이 스위칭소자의 게이트-소스전극간 전압이 0로 유지되어도 누설 전류가 발생하게 된다. 이러한 누설 전류는 스테이지가 인에이블 상태일 때 이로부터 출력되는 스캔펄스의 하이상태에서의 전압값을 떨어뜨리게 되어 쉬프트 레지스터의 구동능력을 저감시키게 되고, 이는 결국 화상을 표시하는 표시장치에서의 화질 불량을 야기한다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 현재 스테이지 자신의 출력단자로부터 출력된 하이 상태의 스캔펄스를 이용하여 차단제어 스위칭소자를 역방향으로 바이어스시킴으로써 출력기간에 스위칭소자에 의한 세트 노드로부터의 누설 전류를 방지할 수 있는 쉬프트 레지스터를 제공하는데 그 목적이 있다.

상술된 목적을 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 차례로 스캔펄스들을 발생시키는 다수의 스테이지들을 포함하며; 이 다수의 스테이지들 중 어느 하나인 n번째(n은 자연수) 스테이지가, 제 1 클럭펄스에 따라 제어되며, 상기 제 1 클럭펄스를 근거로 n-x번째(x는 n보다 작은 자연수) 스테이지로부터 출력된 n-x번째 스캔펄스를 세트 노드로 공급하기 위한 제 1 스위칭소자; 상기 세트 노드의 전압 및 리세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 이용하여 n번째 스캔펄스 생성하고 이를 출력단자를 통해 출력하는 출력부; 및, 상기 제 1 클럭펄스에 따라 상기 제 1 스위칭소자와 세트 노드간을 연결하고, 그리고 제 2 클럭펄스 및 상기 출력부로부터의 n번째 스캔펄스에 따라 제 1 스위칭소자와 세트 노드간의 연결을 차단하는 제 1 차단제어부를 포함함을 특징으로 한다.

상기 제 1 차단부는, 상기 제 1 클럭펄스에 따라 제어되며, 상기 제 1 스위칭소자의 일측 전극과 상기 세트 노드 사이에 접속된 제 1 차단 스위칭소자; 상기 제 2 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 일측 전극 사이에 접속된 제 2 차단 스위칭소자를 포함하며; 상기 일측 전극은 제 1 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 한다.

상기 n번째 스테이지는, 상기 세트 노드의 전압의 논리와 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부를 더 포함함을 특징으로 한다.

상기 반전부는, 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 반전 노드 사이에 접속된 제 1 반전 스위칭소자; 상기 세트 노드의 전압에 따라 제어되며, 상기 반전 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자; 상기 반전 노드의 전압에 따라 제어되며, 상기 충전용원라인과 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 한다.

상기 반전부는, 충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및, 상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 한다.

상기 n번째 스테이지는, 상기 리세트 노드로부터의 전압에 따라 제어되며, 방전용전원라인으로부터의 방전용전압을 상기 세트 노드로 공급하기 위한 제 2 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지는, 상기 리세트 노드의 전압에 따라 상기 세트 노드와 제 2 스위칭소자간을 연결하고, 그리고 상기 출력부로부터의 n번째 스캔펄스에 따라 상기 제 2 스위칭소자와 세트 노드간의 연결을 차단하는 제 2 차단제어부를 더 포함함을 특징으로 한다.

상기 제 2 차단부는, 상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 2 스위칭소자의 일측 전극 사이에 접속된 제 3 차단 스위칭소자; 상기 n번째 스캔펄스에 따라 제어되며, 상기 일측 전극과 상기 출력단자 사이에 접속된 제 4 차단 스위칭소자를 포함하며; 상기 일측 전극은 제 2 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 한다.

상기 n번째 스테이지는, n+y번째(y는 자연수) 스테이지로부터의 n+y번째 스캔펄스에 따라 제어되며, 방전용전원라인으로부터의 방전용전압을 상기 세트 노드로 공급하기 위한 제 3 스위칭소자를 더 포함함을 특징으로 한다.

상기 n번째 스테이지는, 상기 제 n+y 스테이지로부터의 제 n+y 스캔펄스에 따라 상기 제 3 스위칭소자와 세트 노드간을 연결하고, 그리고 상기 제 2 클럭펄스 및 상기 출력부로부터의 n번째 스캔펄스에 따라 상기 제 3 스위칭소자와 세트 노드간의 연결을 차단하는 제 3 차단제어부를 더 포함함을 특징으로 한다.

상기 제 3 차단부는, 상기 n+y번째 스테이지로부터의 n+y번째 스캔펄스에 따라 제어되며, 상기 세트 노드와 상기 제 3 스위칭소자의 일측 전극 사이에 접속된 제 5 차단 스위칭소자; 상기 제 2 클럭펄스에 따라 제어되며, 상기 일측 전극과 상기 출력단자 사이에 접속된 제 6 차단 스위칭소자를 포함하며; 상기 일측 전극은 제 3 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 한다.

상기 n번째 스테이지는, 상기 제 2 클럭펄스에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 노드안정화 스위칭소자를 더 포함함을 특징으로 한다.

본 발명에서는 스테이지 자신의 출력단자로부터 출력된 하이 상태의 스캔펄스를 이용하여 차단제어 스위칭소자를 역방향으로 바이어스시킴으로써, 출력기간에 스위칭소자에 의한 세트 노드로부터의 누설전류를 방지할 수 있다.

도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면
도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면
도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면
도 4는 도 3의 제 1 차단제어부의 동작을 설명하기 위한 도면
도 5는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면
도 6은 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면
도 7은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면
도 8은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면
도 9는 반전부의 또 다른 구성을 나타낸 도면
도 10은 본 발명의 스테이지에 대한 또 다른 실시예를 나타낸 도면
도 11은 본 발명의 실시예에 따른 쉬프트 레지스터의 효과를 설명하기 위한 도면

도 1은 본 발명에 따른 쉬프트 레지스터를 나타낸 도면이고, 도 2는 도 1의 각 스테이지에 공급 또는 출력되는 각종 신호들의 타이밍도를 나타낸 도면이다.

본 발명의 실시예에 따른 쉬프트 레지스터는, 도 1에 도시된 바와 같이, 다수의 스테이지들(STn-2 내지 STn+2)을 포함한다. 여기서, 각 스테이지들은 각각의 출력단자(SOT)를 통해 한 프레임기간 동안 한 번의 스캔펄스(SPn-2 내지 SPn+2)를 출력한다.

각 스테이지(STn-2 내지 STn+2)는 스캔펄스를 이용하여 자신에게 접속된 게이트 라인을 구동함과 아울러, 자신으로부터 후단에 위치한 스테이지의 동작을 제어한다. 한편, 스테이지내의 회로 구성에 따라, 각 스테이지는 자신의 전단에 위치한 스테이지의 동작을 더 제어할 수도 있다 (도 1에서의 점선 화살표).

스테이지들은 빠른 번호를 부여를 받은 스테이지부터 차례로 스캔펄스를 출력한다. 즉, 제 1 스테이지(ST1)가 제 1 스캔펄스(SP1)를 출력하고, 이어서 제 2 스테이지(ST2)가 제 2 스캔펄스(SP2)를 출력하고, 다음으로, 제 3 스테이지(ST3)가 제 3 스캔펄스(SP3)를 출력하고, ...., 다음으로 제 a 스테이지가 제 a 스캔펄스 를 출력한다. 여기서, a는 4이상의 자연수이다.

한편, 도면에 도시하지 않았지만, 이 쉬프트 레지스터는 제 a 스테이지를 리셋시키기 위한 스캔펄스 출력하는 제 a+1 스테이지를 더 포함하는 바, 이 제 a+1 스테이지는 게이트 라인에 접속되지 않는 더미 스테이지다. 즉, 이 더미 스테이지로부터의 스캔펄스는 게이트 라인에 공급되지 않는다.

이러한 쉬프트 레지스터는 액정패널에 내장될 수 있다. 즉, 상기 액정패널은 화상을 표시하기 위한 표시부와 이 표시부의 둘러싸는 비표시부를 갖는데, 이러한 쉬프트 레지스터는 비표시부에 내장된다.

이와 같이 구성된 쉬프트 레지스터의 각 스테이지는 충전용전압(VDD) 및 방전용전압(VSS)을 공급받는다. 또한 각 스테이지는 서로 순차적인 위상차를 갖고 순환하는 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 어느 2개를 인가받는다.

한편, 상기 스테이지들 중 제 1 스테이지(ST1)는 스타트 펄스(S1, S2)를 더 공급받는다.

충전용전압(VDD)은 주로 각 스테이지의 노드들을 충전시키는데 사용되며, 방전용전압(VSS)은 주로 각 스테이지의 노드들 및 출력단자(OT)를 방전시키는데 사용된다.

충전용전압(VDD)은 모두 직류 전압으로서 이는 정극성을 나타내며, 방전용전압(VSS)은 부극성을 나타낸다. 한편, 이 방전용전압(VSS)은 접지전압이 될 수 있다.

제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들은 순차적으로 출력되며, 또한 순환하면서 출력된다. 즉, 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된 후, 다시 제 1 클럭펄스(CLK1)부터 제 4 클럭펄스(CLK4)까지 순차적으로 출력된다. 따라서, 상기 제 1 클럭펄스(CLK1)는 상기 제 4 클럭펄스(CLK4)와 제 2 클럭펄스(CLK2) 사이에 해당하는 기간에서 출력된다. 여기서, 상기 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)를 서로 동기시켜 출력할 수도 있다. 이와 같이 상기 제 4 클럭펄스(CLK4)와 스타트 펄스(Vst)가 서로 동기될 때, 상기 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 제 4 클럭펄스(CLK4)가 가장 먼저 출력된다.

제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)는 각 스테이지의 스캔펄스를 생성하거나 또는 세트(또는 리세트) 동작을 수행하는데 사용되는 바, 각 스테이지들은 이들 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)들 중 2개를 공급받고 상대적으로 앞선 위상을 갖는 클럭펄스를 이용하여 세트 노드를 충전시키고(또는 리세트 노드를 충전) 상대적으로 뒤처진 위상을 갖는 클럭펄스를 이용하여 스캔펄스를 생성한다. 예를 들어, 제 4k+1 스테이지는 제 4 클럭펄스(CLK4)를 사용하여 세트 노드를 충전시키고 제 1 클럭펄스(CLK1)를 사용하여 스캔펄스를 출력하며, 제 4k+2 스테이지는 제 1 클럭펄스(CLK1)를 사용하여 세트 노드를 충전시키고 제 2 클럭펄스(CLK2)를 사용하여 스캔펄스를 출력하며, 제 4k+3 스테이지는 제 2 클럭펄스(CLK2)를 사용하여 세트 노드를 충전시키고 제 3 클럭펄스(CLK3)를 사용하여 스캔펄스를 출력하며, 그리고 제 4k+4 스테이지는 제 3 클럭펄스(CLK3)를 사용하여 세트 노드를 충전시키고 제 4 클럭펄스(CLK4)를 사용하여 스캔펄스를 출력한다. 여기서, k는 자연수를 나타낸다.

본 발명에서는 서로 다른 위상차를 갖는 4종의 클럭펄스를 사용하는 예를 나타내었지만, 이 클럭펄스의 종류는 2개 이상이면 몇 개라도 사용할 수 있다.

각 클럭펄스는 한 프레임 기간동안 여러 번 출력되지만, 스타트 펄스(Vst)는 한 프레임 기간동안 단 한번 출력된다. 다시 말하면, 각 클럭펄스(CLK1 내지 CLK4)는 한 프레임 기간동안 주기적으로 여러 번의 액티브 상태(하이 상태)를 나타내지만, 스타트 펄스(Vst)는 한 프레임 기간 동안 단 한 번의 액티브상태를 나타낸다.

각 스테이지가 스캔펄스를 출력하기 위해서는 각 스테이지의 인에이블 동작이 선행되어야 한다. 스테이지가 인에이블된다는 것은, 스테이지가 출력 가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 있는 상태로 세트된다는 것을 의미한다. 이를 위해 각 스테이지는 상대적으로 앞선 위상을 갖는 클럭펄스 및 자신으로부터 전단에 위치한 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 즉, 제 s 스테이지는 클럭펄스 및 이에 동기된 제 s-p 스테이지로부터의 스캔펄스를 공급받아 인에이블된다. 여기서, s는 자연수이고, p는 s보다 작은 자연수이다.

예를 들어, 제 s 스테이지는 제 s-1 스테이지로부터의 캐리펄스에 응답하여 인에이블된다. 단, 가장 상측에 위치한 제 1 스테이지(ST1)의 바로 전단에는 스테이지가 존재하지 않으므로, 상기 제 1 스테이지(ST1)는 클럭펄스 및 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 인에이블된다.

또한, 각 스테이지는 상대적으로 뒤처진 위상을 갖는 클럭펄스에 응답하여 디스에이블된다. 스테이지가 디스에이블된다는 것은, 이 스테이지가 출력이 불가능한 상태, 즉 자신에게 공급되는 클럭펄스를 스캔펄스로서 출력할 수 없는 상태로 리세트된다는 것을 의미한다.

한편, 각 스테이지는 다음단 스테이지로부터의 스캔펄스에 응답하여 디스에이블될 수도 있다. 예를 들어, 제 s 스테이지는 제 s+q 스테이지로부터의 캐리펄스에 응답하여 디스에이블된다. 여기서, q는 자연수로서, 이 q와 p는 서로 동일한 수로 설정될 수 있다. 여기서, q는 2가 될 수 있다.

한편,　상술된 더미 스테이지의 후단에는 스테이지가 존재하지 않으므로, 제 a+1 스테이지는 클럭펄스 또는 타이밍 콘트롤러로부터의 스타트 펄스(Vst)에 응답하여 디스에이블된다.

이와 같이 구성된 쉬프트 레지스터에서 각 스테이지(ST1 내지 STn+1)의 구성을 좀 더 구체적으로 설명하면 다음과 같다.

도 3은 본 발명의 제 1 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 3은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

하나의 제 n 스테이지(STn)는, 도 3에 도시된 바와 같이, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 출력부(OU), 제 1 차단제어부(CU1), 반전부(INV) 및 노드안정화 스위칭소자(nTr)를 포함한다.

제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1)는 제 1 클럭펄스(CLK1)에 따라 제어되며, 제 n-1 스테이지(STn-1)로부터 출력된 제 n-1 스캔펄스(SPn-1)를 세트 노드(Q)로 공급한다. 여기서, 제 n-1 스캔펄스(SPn-1)는 제 1 클럭펄스(CLK1)에 의해 생성된 스캔펄스이다. 이때, 이 제 1 스위칭소자(Tr1)로부터의 제 n-1 스캔펄스(SPn-1)는 제 1 차단제어부(CU1)를 통해 세트 노드(Q)로 인가된다. 이러한 제 1 스위칭소자(Tr1)는 제 1 클럭펄스(CLK1)에 따라 제어되며, 제 n-1 스캔펄스(SPn-1)가 인가되는 제 n-1 스테이지(STn-1)의 출력단자(OT)와 제 1 차단제어부(CU1)의 입력단자(즉, 제 1 노드(n1)) 사이에 접속된다. 이 제 1 스위칭소자(Tr1)는 제 1 클럭펄스(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 n-1 스캔펄스(SPn-1)를 제 1 노드(n1)로 전송한다.

단, 스타트 펄스(Vst)에 의해 세트되는 제 1 스테이지(ST1)에 구비된 제 1 스위칭소자(Tr1)의 게이트전극에는 상술된 스캔펄스 대신에 스타트 펄스(Vst)가 공급된다.

출력부(OU)는 세트 노드(Q)의 전압 및 리세트 노드(Qb)의 전압에 따라 제어되며, 제 2 클럭펄스(CLK2)를 이용하여 제 n 스캔펄스(SPn)를 생성하고 이를 출력단자(OT)를 통해 출력한다. 이러한 출력부(OU)는, 도 1에 도시된 바와 같이, 풀업 스위칭소자(Us) 및 풀다운 스위칭소자(Ds)를 포함한다.

풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 제어되며, 제 2 클럭펄스(CLK2)가 인가되는 클럭전송라인과 출력단자(OT) 사이에 접속된다. 즉, 이 풀업 스위칭소자(Us)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 클럭펄스(CLK2)를 출력단자(OT)로 전송한다.

풀다운 스위칭소자(Ds)는 리세트 노드(Qb)의 전압에 따라 제어되며, 출력단자(OT)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 즉, 이 풀다운 스위칭소자(Ds)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 출력단자(OT)로 전송한다.

제 1 차단제어부(CU1)는 제 1 클럭펄스(CLK1)에 따라 제 1 스위칭소자(Tr1)와 세트 노드(Q)간을 연결하는 반면, 제 2 클럭펄스(CLK2) 및 출력부(OU)로부터의 제 n 스캔펄스(SPn)에 따라 제 1 스위칭소자(Tr1)와 세트 노드(Q)간의 연결을 차단한다. 이를 위해, 이 제 1 차단제어부(CU1)는 제 1 차단제어 스위칭소자(cTr1) 및 제 2 차단제어 스위칭소자(cTr2)를 포함한다.

제 1 차단제어 스위칭소자(cTr1)는 제 1 클럭펄스(CLK1)에 따라 제어되며, 전술된 제 1 스위칭소자(Tr1)의 일측 전극과 세트 노드(Q) 사이에 접속된다. 여기서, 제 1 스위칭소자(Tr1)의 일측 전극은 제 1 노드(n1)로서, 이 제 1 노드(n1)의 전압과 제 n-1 스캔펄스(SPn-1)간의 상대적인 크기에 따라 그 일측 전극은 그 제 1 스위칭소자(Tr1)의 소스전극이 될 수도 있고, 또는 드레인전극이 될 수도 있다. 이러한 제 1 차단제어 스위칭소자(cTr1)는 제 1 클럭펄스(CLK1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 1 노드(n1)로부터의 제 n-1 스캔펄스(SPn-1)를 세트 노드(Q)로 전송한다.

제 2 차단제어 스위칭소자(cTr2)는 제 2 클럭펄스(CLK2)에 따라 제어되며, 출력단자(OT)와 전술된 제 1 스위칭소자(Tr1)의 일측 전극 사이에 접속된다. 이 일측 전극은 제 1 노드(n1)를 의미한다. 이 제 2 차단제어 스위칭소자(cTr2)는 제 2 클럭펄스(CLK2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)의 전압을 제 1 노드(n1)로 전송한다.

반전부(INV)는 세트 노드(Q)의 전압의 논리와 리세트 노드(Qb)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 리세트 노드(Qb)의 전압을 제어한다. 이러한 반전부(INV)는, 도 3에 도시된 바와 같이, 제 1 내지 제 4 반전 스위칭소자(iTr4)들을 포함한다.

제 1 반전 스위칭소자(iTr1)는 충전용전원라인으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인과 반전 노드(in) 사이에 접속된다. 이 제 1 반전 스위칭소자(iTr1)는 정전압인 충전용전압(VDD)에 의해 항상 턴-온된 상태로 유지된다. 이 제 1 반전 스위칭소자(iTr1)는 충전용전압(VDD)에 따라 턴-온되어 그 충전용전압(VDD)을 반전 노드(in)로 전송한다.

제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 제어되며, 반전 노드(in)와 방전용전압(VSS)을 전송하는 방전용전원라인 사이에 접속된다. 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 반전 노드(in)로 전송한다.

제 3 반전 스위칭소자(iTr3)는 반전 노드(in)의 전압에 따라 제어되며, 충전용원라인과 리세트 노드(Qb) 사이에 접속된다. 이 제 3 반전 스위칭소자(iTr3)는 반전 노드(in)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 리세트 노드(Qb)로 전송한다.

제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 방전용전원라인 사이에 접속된다. 이 제 4 반전 스위칭소자(iTr4)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 리세트 노드(Qb)로 전송한다.

노드안정화 스위칭소자(nTr)는 제 2 클럭펄스(CLK2)에 따라 제어되며, 세트 노드(Q)와 출력단자(OT) 사이에 접속된다. 이 노드안정화 스위칭소자(nTr)는 제 2 클럭펄스(CLK2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)의 전압을 세트 노드(Q)로 전송한다.

이하, 도 2 및 도 3을 참조하여 도 3에 도시된 제 n 스테이지(STn)의 동작을 설명하면 다음과 같다.

먼저, 제 1 기간(T1)에서의 제 n 스테이지(STn)의 동작을 설명한다.

1) 제 1 기간( T1 )

이 제 1 기간(T1)에는, 도 2에 도시된 바와 같이, 제 1 클럭펄스(CLK1)와, 그리고 이 제 1 클럭펄스(CLK1)로부터 생성된 제 n-1 스테이지(STn-1)의 제 n-1 스캔펄스(SPn-1)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)가 턴-온된다. 그러면, 이 턴-온된 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)들을 통해, 하이 상태의 제 n-1 스캔펄스(SPn-1)가 세트 노드(Q)로 공급된다. 따라서, 이 세트 노드(Q)가 하이 상태로 충전되고, 이 충전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 반전 스위칭소자(iTr2), 제 4 반전 스위칭소자(iTr4) 및 풀업 스위칭소자(Us)가 모두 턴-온된다.

여기서, 전술된 제 2 반전 스위칭소자(iTr2)가 턴-온됨으로 인해 이를 통하여 방전용전압(VSS)이 반전 노드(in)로 인가된다. 따라서, 이 반전 노드(in)가 로우 상태로 방전되고, 이 방전된 반전 노드(in)에 게이트전극을 통해 접속된 제 3 반전 스위칭소자(iTr3)가 턴-오프된다. 한편, 이 반전 노드(in)로는, 항상 턴-온된 상태의 제 1 반전 스위칭소자(iTr1)를 통하여 충전용전압(VDD)도 동시에 인가되는 바, 이 충전용전압(VDD)을 전송하는 제 1 반전 스위칭소자(iTr1)보다 방전용전압(VSS)을 전송하는 제 2 반전 스위칭소자(iTr2)의 사이즈가 더 크기 때문에 이들 2개의 스위칭소자들이 모두 동시에 턴-온될 경우 이 반전 노드(in)는 최종적으로 방전 상태로 만들어진다.

그리고, 전술된 바와 같이 제 4 반전 스위칭소자(iTr4)가 턴-온됨으로 인해 이를 통하여 방전용전압(VSS)이 리세트 노드(Qb)로 인가된다. 따라서, 이 리세트 노드(Qb)가 로우 상태 방전되고, 이 방전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Ds)가 턴-오프된다.

한편, 이 제 1 기간(T1) 동안 제 2 클럭펄스(CLK2)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 노드안정화 스위칭소자(nTr)는 턴-오프된다.

이와 같이 제 1 기간(T1)에는 제 n 스테이지(STn)의 세트 노드(Q)가 충전되고 리세트 노드(Qb)가 방전됨으로써 이 제 n 스테이지(STn)가 세트 된다.

2) 제 2 기간( T2 )

이 제 2 기간(T2)에는, 도 2에 도시된 바와 같이, 전술된 제 1 클럭펄스(CLK1) 및 제 n-1 스캔펄스(SPn-1)가 모두 로우 상태로 변경되고, 반면 제 2 클럭펄스(CLK2)가 하이 상태가 된다. 이에 따라, 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)가 턴-오프되는 반면, 하이 상태의 제 2 클럭펄스(CLK2)를 공급받는 제 2 차단제어 스위칭소자(cTr2)가 턴-온된다.

여기서, 이미 제 1 기간(T1)에 턴-온 상태였던 풀업 스위칭소자(Us)의 소스전극으로 하이 상태의 제 2 클럭펄스(CLK2)가 인가됨에 따라, 이 풀업 스위칭소자(Us)를 통해 이 하이 상태의 제 2 클럭펄스(CLK2)가 출력단자(OT)로 전송된다. 이 출력단자(OT)에 인가된 제 2 클럭펄스(CLK2)가 바로 제 n 스캔펄스(SPn)로서, 이 하이 상태의 제 n 스캔펄스(SPn)는 전술된 턴-온 상태의 제 2 차단제어 스위칭소자(cTr2)의 소스전극으로 인가된다. 따라서, 이 하이 상태의 제 n 스캔펄스(SPn)는 턴-온된 제 2 차단제어 스위칭소자(cTr2)를 통해 제 1 노드(n1)로 공급된다. 이에 따라 이 제 1 노드(n1)가 하이 상태로 충전된다. 이 제 1 노드(n1)가 하이 상태로 충전됨에 따라 제 1 차단제어 스위칭소자(cTr1)는 완전히 턴-오프된 상태를 유지하는 바, 이에 따라 제 2 기간(T2)에 세트 노드(Q)로부터의 전하 유출이 방지될 수 있다. 이를 도 4을 참조하여 구체적으로 설명하면 다음과 같다.

도 4는 도 3의 제 1 차단제어부(CU1)의 동작을 설명하기 위한 도면이다.

도 4에서의 괄호안에 표기된 ?"는 해당 신호 또는 노드의 전압이 하이 상태임을 의미하며, "L"은 해당 신호 또는 노드의 전압이 로우 상태임을 의미한다.

즉, 제 2 기간(T2)에는, 전술된 바와 같이, 제 n-1 스캔펄스(SPn-1)가 로우 상태이고, 제 1 클럭펄스(CLK1)가 로우 상태이고, 제 2 클럭펄스(CLK2)가 하이 상태이고, 제 n 스캔펄스(SPn)가 하이 상태이고, 세트 노드(Q)의 전압이 하이 상태이고, 그리고 제 1 노드(n1)의 전압이 하이 상태이다. 따라서, 제 1 차단제어 스위칭소자(cTr1)의 게이트전극의 전압이 로우 상태인 반면, 이의 소스전극의 전압 및 드레인전극의 전압이 모두 하이 상태이다. 그러므로, 제 1 차단제어 스위칭소자(cTr1)의 게이트-소스전극간 전압(Vgs)과, 그리고 이의 게이트-드레인간 전압(Vds)이 모두 0보다 작은 값을 갖는다. 예를 들어, 하이 상태에서의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 전압이 모두 10[V]이고, 그리고 로우 상태에서의 제 1 내지 제 4 클럭펄스(CLK1 내지 CLK4)의 전압이 -5[V]이고, 충전용전압(VDD)이 10[V]이고, 그리고 방전용전압(VSS)이 -5[V]라면, 하이 상태의 제 n 스캔펄스(SPn)의 전압은 부트스트랩핑(bootstrapping)에 의해 적어도 10[V]보다는 높은 전압값을 가지게 된다. 그러면, n타입 트랜지스터인 제 1 차단제어 스위칭소자(cTr1)의 게이트-소스간 전압(Vgs) 및 게이트-드레인간 전압(Vgd)은 모두 -15[V]보다 더 작은 부극성의 전압으로 유지됨으로써 이 제 1 차단제어 스위칭소자(cTr1)가 역방향으로 바이어스(bias) 된다. 결국, 제 2 기간(T2)에, 제 1 차단제어 스위칭소자(cTr1)는 완전히 턴-오프된 상태를 유지하게 된다. 따라서, 이 제 2 기간(T2)에 제 1 스위칭소자(Tr1)가 완전히 턴-오프되지 못한다 하더라도, 제 1 차단제어 스위칭소자(cTr1)에 의해 제 1 스위칭소자(Tr1)와 세트 노드(Q)간의 전하 누출 경로가 완전히 차단되므로 제 2 기간(T2)에서 세트 노드(Q)로부터의 전류 누설이 방지되며, 그로 인해 그 제 2 기간(T2)에 세트 노드(Q)가 완전한 플로팅(floating) 상태로 유지될 수 있다. 이 세트 노드(Q)가 완전한 플로팅 상태로 유지됨에 따라, 풀업 스위칭소자(Us)의 소스전극으로 하이 상태의 제 2 클럭펄스(CLK2)가 인가될 때 이의 소스전극과 세트 노드(Q)간의 커플링 현상에 의해 그 세트 노드(Q)의 전압이 부트스트랩핑될 수 있다. 즉, 도 2에 제 2 기간(T2)에 도시된 바와 같이, 세트 노드(Q)의 전압이 부트스트랩핑에 의해 상승된 것을 알 수 있다. 이와 같이 세트 노드(Q)의 전압이 부트스트랩핑됨에 따라 풀업 스위칭소자(Us)가 거의 완전하게 턴-온됨으로써 제 n 스캔펄스(SPn)가 안정적으로 발생될 수 있다.

한편, 이 제 2 기간(T2)에 제 2 클럭펄스(CLK2)가 하이 상태로 되더라도, 노드안정화 스위칭소자(nTr)는 턴-온되지 않는다. 이는 그 제 2 기간(T2)에 세트 노드(Q) 및 출력단자(OT)가 모두 하이 상태로 충전되기 때문이다. 즉, 이 제 2 기간(T2)에 제 2 클럭펄스(CLK2), 세트 노드(Q) 및 출력단자(OT)가 모두 하이 상태의 전압으로 유지되는 바, 특히 세트 노드(Q)의 전압 및 출력단자(OT)의 전압이 제 2 클럭펄스(CLK2)의 하이 상태에서의 전압보다 다소 높기 때문에, 노드안정화 스위칭소자(nTr)의 게이트-소스전극간 전압 및 이의 게이트-드레인전극간 전압이 0보다 낮아지기 때문이다.

이와 같이 본 발명에서는 제 n 스테이지(STn)의 출력기간(즉, 제 2 기간(T2))에, 제 1 차단제어부(CU1)를 통해 제 1 스위칭소자(Tr1)와 세트 노드(Q)간의 전하 누출 경로를 완전히 차단시킴으로써 세트 노드(Q)로부터 누설 전류가 발생되는 것을 원천적으로 방지할 수 있다.

한편, 제 2 기간(T2)에 출력된 제 n 스캔펄스(SPn)는 제 n 게이트 라인 및 제 n+1 스테이지(STn+1)에 구비된 제 1 스위칭소자(Tr1)로 공급되는 바, 이에 따라 제 n+1 스테이지(STn+1)는 이 제 2 기간(T2)에 세트 된다.

3) 제 3 기간( T3 )

이 제 3 기간(T3)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 3 클럭펄스(CLK3)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 이 제 3 기간(T3) 동안에서의 제 n 스테이지(STn)의 세트 노드(Q)의 전압 및 리세트 노드(Qb)의 전압은 전술된 제 2 기간(T2)에서의 상태와 동일하다. 한편, 이 제 3 기간(T3)에는 제 n+1 스테이지(STn+1)로부터 제 n+1 스캔펄스(SPn+1)가 출력된다. 이 제 n+1 스테이지(STn+1) 역시 제 1 차단제어부(CU1)를 포함하고 있으므로, 이 제 3 기간(T3)에 제 n+1 스테이지(STn+1)로부터 안정적으로 제 n+1 스캔펄스(SPn+1)가 출력될 수 있다.

4) 제 4 기간( T4 )

이 제 4 기간(T4)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 4 클럭펄스(CLK4)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 이 제 4 기간(T4) 동안에서의 제 n 스테이지(STn)의 세트 노드(Q)의 전압 및 리세트 노드(Qb)의 전압은 전술된 제 2 기간(T2)에서의 상태와 동일하다. 한편, 이 제 4 기간(T4)에는 제 n+2 스테이지(STn+2)로부터 제 n+2 스캔펄스(SPn+2)가 출력된다. 이 제 n+2 스테이지(STn+2) 역시 제 1 차단제어부(CU1)를 포함하고 있으므로, 이 제 4 기간(T4)에 제 n+2 스테이지(STn+2)로부터 안정적으로 제 n+2 스캔펄스(SPn+2)가 출력될 수 있다.

5) 제 5 기간( T5 )

이 제 5 기간(T5)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 1 클럭펄스(CLK1)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 즉, 이 제 5 기간(T5)에는 전술된 제 1 기간(T1)과 같이 제 1 클럭펄스(CLK1)가 다시 하이 상태로 출력된다. 이에 따라, 제 1 클럭펄스(CLK1)를 공급받는 제 n 스테이지(STn)의 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)가 다시 턴-온된다. 한편, 이 제 5 기간(T5)에는, 이미 제 n 스테이지(STn)가 리세트 상태이므로, 이로부터 출력된 제 n-1 스캔펄스(SPn-1)는 로우 상태(즉, 방전용전압(VSS))로 유지된다. 또한, 이 제 5 기간(T5)에 제 2 클럭펄스(CLK2)가 로우 상태이므로, 이를 게이트전극을 통해 공급받는 제 2 차단제어 스위칭소자(cTr2)는 턴-오프된다. 따라서, 턴-온된 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)들을 통해, 로우 상태의 제 n-1 스캔펄스(SPn-1)가 세트 노드(Q)로 공급된다.

따라서, 이 세트 노드(Q)가 로우 상태로 방전되고, 이 방전된 세트 노드(Q)에 게이트전극을 통해 접속된 제 2 반전 스위칭소자(iTr2), 제 4 반전 스위칭소자(iTr4) 및 풀업 스위칭소자(Us)가 모두 턴-오프된다.

여기서, 전술된 제 2 반전 스위칭소자(iTr2)가 턴-오프됨으로 인해, 항상 턴-온 상태인 제 1 반전 스위칭소자(iTr1)를 경유한 충전용전압(VDD)만이 반전 노드(in)로 공급될 수 있다. 따라서, 이 반전 노드(in)가 하이 상태로 충전되고, 이 충전된 반전 노드(in)에 게이트전극을 통해 접속된 제 3 반전 스위칭소자(iTr3)가 턴-온된다. 그러면, 이 턴-온된 제 3 반전 스위칭소자(iTr3)를 통해, 충전용전압(VDD)이 리세트 노드(Qb)로 인가되어 이 리세트 노드(Qb)가 하이 상태로 충전된다. 이에 따라, 이 충전된 리세트 노드(Qb)에 게이트전극을 통해 접속된 풀다운 스위칭소자(Ds)가 턴-온되는 바, 이 턴-온된 풀다운 스위칭소자(Ds)를 통해 출력단자(OT)로 방전용전압(VSS)이 인가된다.

한편, 이 제 5 기간(T5) 동안 제 2 클럭펄스(CLK2)는 로우 상태이므로, 이를 게이트전극을 통해 공급받는 노드안정화 스위칭소자(nTr)는 턴-오프된다.

이와 같이 제 5 기간(T5)에는 제 n 스테이지(STn)의 세트 노드(Q)가 방전되고 리세트 노드(Qb)가 충전됨으로써 이 제 n 스테이지(STn)가 리세트 된다.

한편, 이러한 제 5 기간(T5)에서의 동작은 제 1 클럭펄스(CLK1)가 하이 상태가 될 때마다 수행된다. 즉, 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)는, 출력기간(즉, 제 2 기간(T2)) 이후부터 하이 상태의 제 1 클럭펄스(CLK1)가 인가될 때마다 주기적으로 그 세트 노드(Q)를 방전용전압(VSS; 제 n-1 스테이지(STn-1)의 출력단자(OT)로부터 제공된 방전용전압(VSS))으로 방전시킨다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STn)에 구비된 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)는 제 5 기간(T5) 외에도, 제 1 클럭펄스(CLK1)가 하이 상태로 유지되는 제 9 기간(T9), 제 13 기간(T13) 및 제 17 기간(T17)에 세트 노드(Q)를 방전시킨다.

6) 제 6 기간( T6 )

이 제 6 기간(T6)에는, 도 2에 도시된 바와 같이, 제 1 내지 제 4 클럭펄스들(CLK1 내지 CLK4) 중 제 2 클럭펄스(CLK2)만이 하이 상태를 가지며, 나머지 클럭펄스들은 로우 상태로 유지된다. 즉, 이 제 6 기간(T6)에는 전술된 제 2 기간(T2)과 같이 제 2 클럭펄스(CLK2)가 다시 하이 상태로 출력된다. 이에 따라, 제 2 클럭펄스(CLK2)를 공급받는 제 n 스테이지(STn)의 제 제 2 차단제어 스위칭소자(cTr2)가 다시 턴-온된다. 한편, 이 제 6 기간(T6)에 제 n 스테이지(STn)의 세트 노드(Q) 및 출력단자(OT)의 전압이 로우 상태이므로, 전술된 하이 상태의 제 2 클럭펄스(CLK2)를 공급받는 노드안정화 스위칭소자(nTr)도 이 제 6 기간(T6)에 턴-온된다. 이에 따라, 이 턴-온된 노드안정화 스위칭소자(nTr)를 통해, 출력단자(OT)의 전압(방전용전압(VSS))이 세트 노드(Q)로 인가됨으로써 이 세트 노드(Q)의 전압이 방전될 수 있다. 이 노드안정화 스위칭소자(nTr)는 제 n 스테이지(STn)의 출력기간(즉, 제 2 기간(T2)) 이후부터 주기적으로 발생되는 하이 상태의 제 2 클럭펄스(CLK2)에 따라 제 n 스테이지(STn)의 세트 노드(Q)를 주기적으로 방전시킴으로써 이 세트 노드(Q)의 전압을 로우 상태로 안정화시킨다. 즉, 하이 상태의 제 2 클럭펄스(CLK2)가 제 n 스테이지(STn)로 공급될 때마다, 전술된 풀업 스위칭소자(Us)에 의한 커플링 현상으로 인해 세트 노드(Q)의 전압이 상승하고 이 상승된 전압이 주기적으로 누적되어 결국에는 풀업 스위칭소자(Us)가 리세트 기간에 턴-온될 수 있는 가능성이 있으므로, 이를 방지하기 위해 노드안정화 스위칭소자(nTr)는 출력기간 이후부터 하이 상태의 제 2 클럭펄스(CLK2)가 인가될 때마다 그 세트 노드(Q)를 방전용전압(VSS)으로 방전시킨다. 이에 따라 풀업 스위칭소자(Us)가 제 n 스테이지(STn)의 출력기간이 아닌 다른 기간에 스캔펄스를 출력하는 문제점을 제거할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 제 n 스테이지(STn)에 구비된 노드안정화 스위칭소자(nTr)는 제 6 기간(T6) 외에도, 제 2 클럭펄스(CLK2)가 하이 상태로 유지되는 제 9 기간(T10) 및 제 13 기간(T14) 에 세트 노드(Q)를 방전시킨다.

다른 스테이지들 역시 전술된 바와 같은 제 n 스테이지(STn)의 동작과 동일한 방식으로 동작한다.

도 5는 본 발명의 제 2 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 5는 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다.

도 5에 도시된 제 2 실시예에 따른 제 n 스테이지(STn)는, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 출력부(OU), 제 1 차단제어부(CU1), 제 2 차단제어부(CU2), 및 반전부(INV)를 포함한다.

여기서, 제 2 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 출력부(OU), 제 1 차단제어부(CU1) 및 반전부(INV)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.

제 n 스테이지(STn)에 구비된 제 2 스위칭소자(Tr2)는 리세트 노드(Qb)의 전압에 따라 제어되며, 방전용전원라인으로부터의 방전용전압(VSS)을 리세트 노드(Qb)로 공급한다. 이때, 이 제 2 스위칭소자(Tr2)로부터의 방전용전압(VSS)은 제 2 차단제어부(CU2)를 통해 리세트 노드(Qb)로 인가된다. 이러한 제 2 스위칭소자(Tr2)는 리세트 노드(Qb)의 전압에 따라 제어되며, 방전용전원라인과 제 2 차단제어부(CU2)의 입력단자(즉, 제 2 노드(n2)) 사이에 접속된다. 이 제 2 스위칭소자(Tr2)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 제 2 노드(n2)로 전송한다.

제 2 차단제어부(CU2)는 리세트 노드(Qb)의 전압에 따라 제 2 스위칭소자(Tr2)와 리세트 노드(Qb)간을 연결하는 반면, 출력부(OU)로부터의 제 n 스캔펄스(SPn)에 따라 제 2 스위칭소자(Tr2)와 리세트 노드(Qb)간의 연결을 차단한다. 이를 위해, 이 제 2 차단제어부(CU2)는 제 3 차단제어 스위칭소자(cTr3) 및 제 4 차단제어 스위칭소자(cTr4)를 포함한다.

제 3 차단제어 스위칭소자(cTr3)는 리세트 노드(Qb)의 전압에 따라 제어되며, 전술된 제 2 스위칭소자(Tr2)의 일측 전극과 리세트 노드(Qb) 사이에 접속된다. 여기서, 제 2 스위칭소자(Tr2)의 일측 전극은 제 2 노드(n2)로서, 이 제 2 노드(n2)의 전압과 방전용전압(VSS)간의 상대적인 크기에 따라 그 일측 전극은 그 제 2 스위칭소자(Tr2)의 소스전극이 될 수도 있고, 또는 드레인전극이 될 수도 있다. 이러한 제 3 차단제어 스위칭소자(cTr3)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 2 노드(n2)로부터의 방전용전압(VSS) 세트 노드(Q)로 전송한다.

제 4 차단제어 스위칭소자(cTr4)는 제 n 스캔펄스(SPn)에 따라 제어되며, 출력단자(OT)와 전술된 제 2 스위칭소자(Tr2)의 일측 전극 사이에 접속된다. 이 일측 전극은 제 2 노드(n2)를 의미한다. 이 제 4 차단제어 스위칭소자(cTr4)는 리세트 노드(Qb)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)의 전압을 제 2 노드(n2)로 전송한다.

이러한 제 2 차단제어부(CU2)는 전술된 제 1 차단제어부(CU1)와 같이 제 n 스테이지(STn)의 출력기간(즉, 제 2 기간(T2))에, 완전하게 턴-오프되지 못할 수도 있는 제 2 스위칭소자(Tr2)로 인해 발생되는 세트 노드(Q)의 전하 유출을 방지한다. 즉, 제 2 기간(T2)에, 제 3 차단제어 스위칭소자(cTr3)의 게이트전극의 전압은 로우 상태로 유지되고, 이의 소스전극의 전압 및 드레인전극의 전압이 모두 하이 상태로 유지된다. 그러므로, n타입 트랜지스터인 제 3 차단제어 스위칭소자(cTr3)의 게이트-소스간 전압(Vgs) 및 게이트-드레인간 전압(Vgd)이 부극성의 전압으로 유지됨으로써 이 제 3 차단제어 스위칭소자(cTr3)가 역방향으로 바이어스 된다. 따라서, 이 제 2 기간(T2)에 제 2 스위칭소자(Tr2)가 완전히 턴-오프되지 못한다 하더라도, 제 3 차단제어 스위칭소자(cTr3)에 의해 제 2 스위칭소자(Tr2)와 세트 노드(Q)간의 전하 누출 경로가 완전히 차단되므로 제 2 기간(T2)에서 세트 노드(Q)로부터의 전류 누설이 방지되며, 그로 인해 그 제 2 기간(T2)에 세트 노드(Q)가 완전한 플로팅(floating) 상태로 유지될 수 있다.

도 6은 본 발명의 제 3 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 6은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다. 이때, 이 제 3 실시예에 따른 제 n 스테이지(STn)는 전술된 클럭펄스 뿐만 아니라 후단 스테이지, 즉 제 n+1 스테이지(STn+1)로부터의 제 n+1 스캔펄스(SPn+1)에 의해서도 리세트 된다.

도 6에 도시된 제 3 실시예에 따른 제 n 스테이지(STn)는, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 출력부(OU), 제 1 차단제어부(CU1), 제 2 차단제어부(CU2), 제 3 차단제어부(CU3) 및 반전부(INV)를 포함한다.

여기서, 제 3 실시예에서의 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 출력부(OU), 제 1 차단제어부(CU1) 및 반전부(INV)는 전술된 제 1 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.

여기서, 제 3 실시예에서의 제 2 스위칭소자(Tr2) 및 제 2 차단제어부(CU2)는 전술된 제 2 실시예에서의 그것들과 동일하므로 이들에 대한 설명은 앞선 제 2 실시예를 참조한다.

제 n 스테이지(STn)에 구비된 제 3 스위칭소자(Tr3)는 제 n+1 스테이지(STn+1)로부터의 제 n+1 스캔펄스(SPn+1)에 따라 제어되며, 방전용전원라인으로부터의 방전용전압(VSS)을 세트 노드(Q)로 공급한다. 이때, 이 제 3 스위칭소자(Tr3)로부터의 방전용전압(VSS)은 제 3 차단제어부(CU3)를 통해 리세트 노드(Qb)로 인가된다. 이러한 제 3 스위칭소자(Tr3)는 제 n+1 스캔펄스에 따라 제어되며, 방전용전원라인과 제 3 차단제어부(CU3)의 입력단자(즉, 제 3 노드(n3)) 사이에 접속된다. 이 제 3 스위칭소자(Tr3)는 제 n+1 스캔펄스(SPn+1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전압(VSS)을 제 3 노드(n3)로 전송한다.

제 3 차단제어부(CU3)는 제 n+1 스테이지(STn+1)로부터의 제 n+1 스캔펄스(SPn+1)의 전압에 따라 제 3 스위칭소자(Tr3)와 세트 노드(Q)간을 연결하는 반면, 제 2 클럭펄스(CLK2) 및 출력부(OU)로부터의 제 n 스캔펄스(SPn)에 따라 제 3 스위칭소자(Tr3)와 세트 노드(Q)간의 연결을 차단한다. 이를 위해, 이 제 3 차단제어부(CU3)는 제 5 차단제어 스위칭소자(cTr5) 및 제 6 차단제어 스위칭소자(cTr6)를 포함한다.

제 5 차단제어 스위칭소자(cTr5)는 제 n+1 스테이지(STn+1)로부터의 제 n+1 스캔펄스(SPn+1)에 따라 제어되며, 전술된 제 3 스위칭소자(Tr3)의 일측 전극과 세트 노드(Q) 사이에 접속된다. 여기서, 제 3 스위칭소자(Tr3)의 일측 전극은 제 3 노드(n3)로서, 이 제 3 노드(n3)의 전압과 방전용전압(VSS)간의 상대적인 크기에 따라 그 일측 전극은 그 제 3 스위칭소자(Tr3)의 소스전극이 될 수도 있고, 또는 드레인전극이 될 수도 있다. 이러한 제 5 차단제어 스위칭소자(cTr5)는 제 n+1 스캔펄스에 따라 턴-온 또는 턴-오프되며, 턴-온시 제 3 노드(n3)로부터의 방전용전압(VSS) 세트 노드(Q)로 전송한다.

제 6 차단제어 스위칭소자(cTr6)는 제 2 클럭펄스(CLK2)에 따라 제어되며, 출력단자(OT)와 전술된 제 3 스위칭소자(Tr3)의 일측 전극 사이에 접속된다. 이 일측 전극은 제 3 노드(n3)를 의미한다. 이 제 6 차단제어 스위칭소자(cTr6)는 제 2 클럭펄스(CLK2)에 따라 턴-온 또는 턴-오프되며, 턴-온시 출력단자(OT)의 전압을 제 3 노드(n3)로 전송한다.

이러한 제 3 차단제어부(CU3)는 전술된 제 1 차단제어부(CU1)와 같이 제 n 스테이지(STn)의 출력기간(즉, 제 2 기간(T2))에, 완전하게 턴-오프되지 못할 수도 있는 제 3 스위칭소자(Tr3)로 인해 발생되는 세트 노드(Q)의 전하 유출을 방지한다. 즉, 제 2 기간(T2)에, 제 5 차단제어 스위칭소자(cTr5)의 게이트전극의 전압은 로우 상태로 유지되고, 이의 소스전극의 전압 및 드레인전극의 전압이 모두 하이 상태로 유지된다. 그러므로, n타입 트랜지스터인 제 5 차단제어 스위칭소자(cTr5)의 게이트-소스간 전압(Vgs) 및 게이트-드레인간 전압(Vgd)이 부극성의 전압으로 유지됨으로써 이 제 5 차단제어 스위칭소자(cTr5)가 역방향으로 바이어스 된다. 따라서, 이 제 2 기간(T2)에 제 3 스위칭소자(Tr3)가 완전히 턴-오프되지 못한다 하더라도, 제 5 차단제어 스위칭소자(cTr5)에 의해 제 3 스위칭소자(Tr3)와 세트 노드(Q)간의 전하 누출 경로가 완전히 차단되므로 제 2 기간(T2)에서 세트 노드(Q)로부터의 전류 누설이 방지되며, 그로 인해 그 제 2 기간(T2)에 세트 노드(Q)가 완전한 플로팅(floating) 상태로 유지될 수 있다.

도 7은 본 발명의 제 4 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 7은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다. 이때, 이 제 4 실시예에 따른 제 n 스테이지(STn)는 전술된 클럭펄스 뿐만 아니라 후단 스테이지, 즉 제 n+1 스테이지(STn+1)로부터의 제 n+1 스캔펄스(SPn+1)에 의해서도 리세트 된다.

도 7에 도시된 제 4 실시예에 따른 제 n 스테이지(STn)는, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 출력부(OU), 제 1 차단제어부(CU1), 제 2 차단제어부(CU2), 제 3 차단제어부(CU3) 및 반전부(INV)를 포함한다.

여기서, 제 4 실시예의 구성은 실상 제 3 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)로 인가되는 제 1 클럭펄스(CLK1)가 제 n-1 스캔펄스(SPn-1)로 변경되었다. 즉, 제 1 스위칭소자(Tr1) 및 제 1 차단제어 스위칭소자(cTr1)의 게이트전극으로, 도 7에 도시된 바와 같이, 제 1 클럭펄스(CLK1) 대신 제 n-1 스테이지(STn-1)로부터의 제 n-1 스캔펄스(SPn-1)가 인가될 수도 있다.

도 8은 본 발명의 제 5 실시예에 따른 스테이지의 구성을 나타낸 도면으로서, 이 도 8은 도 1에서의 어느 하나의 스테이지의 구성을 나타낸 도면이다. 이때, 이 제 8 실시예에 따른 제 n 스테이지(STn)는 전술된 클럭펄스 뿐만 아니라 후단 스테이지, 즉 제 n+1 스테이지(STn+1)로부터의 제 n+1 스캔펄스(SPn+1)에 의해서도 리세트 된다.

도 8에 도시된 제 5 실시예에 따른 제 n 스테이지(STn)는, 세트 노드(Q), 리세트 노드(Qb), 제 1 스위칭소자(Tr1), 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3), 출력부(OU), 제 1 차단제어부(CU1), 제 2 차단제어부(CU2), 제 3 차단제어부(CU3) 및 반전부(INV)를 포함한다.

여기서, 제 5 실시예의 구성은 실상 제 3 실시예와 동일하며, 단지 제 1 스위칭소자(Tr1)로 인가되는 제 n-1 스캔펄스(SPn-1)가 충전용전압(VDD)으로 변경되었다. 즉, 제 1 스위칭소자(Tr1)의 소스전극으로, 도 8에 도시된 바와 같이, 제 n-1 스테이지(STn-1)로부터의 제 n-1 스캔펄스(SPn-1) 대신 충전용전압(VDD)이 인가될 수도 있다.

도 9는 반전부(INV)의 또 다른 구성을 나타낸 도면이다.

전술된 모든 실시예(도 3, 도 5 내지 도 8)에서의 반전부(INV)는, 도 9에 도시된 반전부(INV)의 구성으로 대체될 수도 있다.

즉, 제 n 스테이지(STn)에 구비된 반전부(INV), 도 9에 도시된 바와 같이, 제 1 반전 스위칭소자(iTr1) 및 제 2 반전 스위칭소자(iTr2)를 포함할 수 있다.

제 1 반전 스위칭소자(iTr1)는 충전용전원라인으로부터의 충전용전압(VDD)에 따라 제어되며, 충전용전원라인과 리세트 노드(Qb) 사이에 접속된다. 즉, 이 제 1 반전 스위칭소자(iTr1)는 충전용전압(VDD)에 따라 턴-온 또는 턴-오프되며, 턴-온시 충전용전압(VDD)을 리세트 노드(Qb)로 전송한다.

제 2 반전 스위칭소자(iTr2)는, 세트 노드(Q)의 전압에 따라 제어되며, 리세트 노드(Qb)와 방전용전원라인 사이에 접속된다. 즉, 이 제 2 반전 스위칭소자(iTr2)는 세트 노드(Q)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전원라인으로부터의 방전용전압(VSS)을 리세트 노드(Qb)로 전송한다.

여기서, 제 1 반전 스위칭소자(iTr1)와 제 2 반전 스위칭소자(iTr2)가 함께 턴-온 상태일 때 리세트 노드(Qb)가 방전 상태로 될 수 있도록, 제 2 반전 스위칭소자(iTr2)의 사이즈(예를 들어 채널폭)가 제 1 반전 스위칭소자(iTr1)의 사이즈보다 더 크게 형성된다.

한편, 본 발명에서의 제 1 차단제어부(CU1), 제 2 차단제어부(CU2) 및 제 3 차단제어부(CU3)는 리세트 노드(Qb) 및 풀다운 스위칭소자(Ds)가 2개 이상 구비된 스테이지에도 적용될 수 있다. 이를 도 10을 참조하여 구체적으로 설명한다.

도 10은 본 발명의 스테이지에 대한 또 다른 실시예를 나타낸 도면이다.

제 n 스테이지(STn)는, 도 10에 도시된 바와 같이, 세트 노드(Q), 제 1 리세트 노드(Qb1), 제 2 리세트 노드(Qb2), 제 1 내지 제 4 스위칭소자(Tr1 내지 Tr4), 풀업 스위칭소자(Us), 제 1 풀다운 스위칭소자(Ds1), 제 2 풀다운 스위칭소자(Ds2), 제 1 반전부(INV), 제 2 반전부(INV) 및 제 1 차단제어부(CU1)를 포함한다.

여기서, 제 1 스위칭소자(Tr1), 풀업 스위칭소자(Us) 및 제 1 차단제어부(CU1)는 전술된 제 1 실시예에서의 그것들과 동일하므로, 이들에 대한 설명은 앞선 제 1 실시예를 참조한다.

제 2 스위칭소자(Tr2)는 n+1번째 스테이지(STn+1)로부터의 제 n+1 스캔펄스(SPn+1)에 따라 제어되며, 세트 노드(Q)와 방전용전원라인 사이에 접속된다. 즉, 이 제 2 스위칭소자(Tr2)는 제 n+1 스캔펄스(SPn+1)에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전원라인으로부터의 방전용전압(VSS)을 세트 노드(Q)로 전송한다.

제 3 스위칭소자(Tr3)는 제 1 리세트 노드(Qb1)의 전압에 따라 제어되며, 세트 노드(Q)와 방전용전원라인 사이에 접속된다. 즉, 이 제 3 스위칭소자(Tr3)는 제 1 리세트 노드(Qb1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전원라인으로부터의 방전용전압(VSS)을 세트 노드(Q)로 전송한다.

제 4 스위칭소자(Tr4)는 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 세트 노드(Q)와 방전용전원라인 사이에 접속된다. 즉, 이 제 4 스위칭소자(Tr4)는 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전원라인으로부터의 방전용전압(VSS)을 세트 노드(Q)로 전송한다.

제 1 반전부(INV)는 세트 노드(Q)의 전압의 논리와 제 1 리세트 노드(Qb1)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 1 리세트 노드(Qb1)의 전압을 제어한다. 구체적으로, 제 1 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 1 리세트 노드(Qb1)로 방전용전압(VSS)을 인가하여 이 제 1 리세트 노드(Qb1)를 방전시킨다. 반면, 이 제 1 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 1 리세트 노드(Qb1)로 제 1 교류형전압(AC1)을 인가한다.

제 2 반전부(INV)는 세트 노드(Q)의 전압의 논리와 제 2 리세트 노드(Qb2)의 전압의 논리가 상반되도록, 세트 노드(Q)의 전압에 따라 제 2 리세트 노드(Qb2)의 전압을 제어한다. 구체적으로, 제 2 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 하이 상태일 때, 제 2 리세트 노드(Qb2)로 방전용전압(VSS)을 인가하여 이 제 2 리세트 노드(Qb2)를 방전시킨다. 반면, 제 2 반전부(INV)는, 세트 노드(Q)의 전압이 논리적으로 로우 상태일 때, 제 2 리세트 노드(Qb2)로 제 2 교류형전압(AC2)을 인가한다.

여기서, 제 1 교류형전압(AC1) 및 제 2 교류형전압(AC2)은 f 프레임 단위(f는 자연수)로 충전용전압(VDD)과 및 방전용전압(VSS)을 번갈아 갖는 교류신호이다. 그리고, 제 1 교류형전압(AC1)은 제 2 교류형전압(AC2)에 대하여 180도 반전된 형태의 신호이다. 따라서, 어느 특정 프레임 기간 동안 제 1 교류형전압(AC1)이 충전용전압(VDD)으로 유지되면, 그 때 제 2 교류형전압(AC2)은 방전용전압(VSS)으로 유지된다.

제 1 풀다운 스위칭소자(Ds1)는 제 1 리세트 노드(Qb1)의 전압에 따라 제어되며, 출력단자(OT)와 방전용전원라인 사이에 접속된다. 즉, 이 제 1 풀다운 스위칭소자(Ds1)는 제 1 리세트 노드(Qb1)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전원라인으로부터의 방전용전압(VSS)을 출력단자(OT)로 전송한다.

제 2 풀다운 스위칭소자(Ds2)는 제 2 리세트 노드(Qb2)의 전압에 따라 제어되며, 출력단자(OT)와 방전용전원라인 사이에 접속된다. 즉, 이 제 2 풀다운 스위칭소자(Ds2)는 제 2 리세트 노드(Qb2)의 전압에 따라 턴-온 또는 턴-오프되며, 턴-온시 방전용전원라인으로부터의 방전용전압(VSS)을 출력단자(OT)로 전송한다.

이와 같이 도 10에 도시된 스테이지의 제 1 스위칭소자(Tr1)에는 제 1 차단제어부(CU1)가 연결되었는 바, 이 외에도 도 10의 제 2 스위칭소자(Tr2), 제 3 스위칭소자(Tr3) 및 제 4 스위칭소자(Tr4)에도 전술된 차단제어부가 연결될 수 있다.

한편, 제 1 실시예에 따른 제 n 스테이지(STn)에서 노드안정화 스위칭소자(nTr)는 제거되어도 무방하며, 또한 다른 모든 나머지 실시예에에 따른 제 n 스테이지(STn)에는 전술된 노드안정화 스위칭소자(nTr)가 더 포함될 수도 있다.

한편, 본 발명에서의 차단제어부는 n타입뿐만 아니라 p타입의 스위칭소자들 또는 인핸스먼트-모드(enhancement-mode)의 스위칭소자들로 구성된 쉬프트 레지스터에도 적용될 수 있다.

또한, 본 발명에서의 쉬프트 레지스터는 액정표시장치뿐만 아니라 플라즈마 표시장치, 유기발광다이오드 표시장치 등의 각종 표시장치에도 적용될 수 있다.

도 11은 본 발명의 실시예에 따른 쉬프트 레지스터의 효과를 설명하기 위한 도면이다.

도 11에 도시된 본 발명의 실시예에 따른 쉬프트 레지스터에 따르면, 세트 노드(Q)의 전압(V_Q)이 일정 기간 동안 상승된 상태로 유지된 후 정상적인 타이밍에 하강함을 알 수 있다. 이는 상술된 바와 같이 세트 노드(Q)에 접속된 차단제어 스위칭소자의 게이트-소스전극간 전압이 부극성으로 유지되어 완전히 턴-오프 상태를 유지하기 때문이다. 한편, 부호 V_SP는 스캔펄스의 전압을 의미하며, V_Qb는 리세트 노드(Qb)의 전압을 의미한다.

이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

SP#: 제 # 스캔펄스 ST#: 제 # 스테이지
Tr#: 제 # 스위칭소자 INV: 반전부
VDD: 충전용전압 VSS: 방전용전압
Q: 세트 노드 Qb: 리세트 노드
nTr: 노드안정화 스위칭소자 OT: 출력단자
Us: 풀업 스위칭소자 Ds: 풀다운 스위칭소자
OU: 출력부 CLK#: 제 # 클럭펄스
n#: 제 # 노드 CU#: 제 # 차단제어부
cTr#: 제 # 차단제어 스위칭소자 in: 반전 노드

Claims (12)

1. 차례로 스캔펄스들을 발생시키는 다수의 스테이지들을 포함하며;
   이 다수의 스테이지들 중 어느 하나인 n번째(n은 자연수) 스테이지가,
   제 1 클럭펄스에 따라 제어되며, 상기 제 1 클럭펄스를 근거로 n-x번째(x는 n보다 작은 자연수) 스테이지로부터 출력된 n-x번째 스캔펄스를 세트 노드로 공급하기 위한 제 1 스위칭소자;
   상기 세트 노드의 전압 및 리세트 노드의 전압에 따라 제어되며, 제 2 클럭펄스를 이용하여 n번째 스캔펄스 생성하고 이를 출력단자를 통해 출력하는 출력부; 및,
   상기 제 1 클럭펄스에 따라 상기 제 1 스위칭소자와 세트 노드간을 연결하고, 그리고 제 2 클럭펄스 및 상기 출력부로부터의 n번째 스캔펄스에 따라 제 1 스위칭소자와 세트 노드간의 연결을 차단하는 제 1 차단제어부를 포함함을 특징으로 하는 쉬프트 레지스터.
2. 제 1 항에 있어서,
   상기 제 1 차단부는,
   상기 제 1 클럭펄스에 따라 제어되며, 상기 제 1 스위칭소자의 일측 전극과 상기 세트 노드 사이에 접속된 제 1 차단 스위칭소자;
   상기 제 2 클럭펄스에 따라 제어되며, 상기 출력단자와 상기 일측 전극 사이에 접속된 제 2 차단 스위칭소자를 포함하며;
   상기 일측 전극은 제 1 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 하는 쉬프트 레지스터.
3. 제 1 항에 있어서,
   상기 n번째 스테이지는,
   상기 세트 노드의 전압의 논리와 리세트 노드의 전압의 논리가 상반되도록, 상기 세트 노드의 전압에 따라 리세트 노드의 전압을 제어하는 반전부를 더 포함함을 특징으로 하는 쉬프트 레지스터.
4. 제 3 항에 있어서,
   상기 반전부는,
   충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 반전 노드 사이에 접속된 제 1 반전 스위칭소자;
   상기 세트 노드의 전압에 따라 제어되며, 상기 반전 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자;
   상기 반전 노드의 전압에 따라 제어되며, 상기 충전용원라인과 리세트 노드 사이에 접속된 제 3 반전 스위칭소자; 및,
   상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 상기 방전용전원라인 사이에 접속된 제 4 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
5. 제 3 항에 있어서,
   상기 반전부는,
   충전용전원라인으로부터의 충전용전압에 따라 제어되며, 상기 충전용전원라인과 상기 리세트 노드 사이에 접속된 제 1 반전 스위칭소자; 및,
   상기 세트 노드의 전압에 따라 제어되며, 상기 리세트 노드와 방전용전압을 전송하는 방전용전원라인 사이에 접속된 제 2 반전 스위칭소자를 포함함을 특징으로 하는 쉬프트 레지스터.
6. 제 1 항에 있어서,
   상기 n번째 스테이지는,
   상기 리세트 노드로부터의 전압에 따라 제어되며, 방전용전원라인으로부터의 방전용전압을 상기 세트 노드로 공급하기 위한 제 2 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
7. 제 6 항에 있어서,
   상기 n번째 스테이지는,
   상기 리세트 노드의 전압에 따라 상기 세트 노드와 제 2 스위칭소자간을 연결하고, 그리고 상기 출력부로부터의 n번째 스캔펄스에 따라 상기 제 2 스위칭소자와 세트 노드간의 연결을 차단하는 제 2 차단제어부를 더 포함함을 특징으로 하는 쉬프트 레지스터.
8. 제 7 항에 있어서,
   상기 제 2 차단부는,
   상기 리세트 노드의 전압에 따라 제어되며, 상기 세트 노드와 상기 제 2 스위칭소자의 일측 전극 사이에 접속된 제 3 차단 스위칭소자;
   상기 n번째 스캔펄스에 따라 제어되며, 상기 일측 전극과 상기 출력단자 사이에 접속된 제 4 차단 스위칭소자를 포함하며;
   상기 일측 전극은 제 2 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 하는 쉬프트 레지스터.
9. 제 1 항에 있어서,
   상기 n번째 스테이지는,
   n+y번째(y는 자연수) 스테이지로부터의 n+y번째 스캔펄스에 따라 제어되며, 방전용전원라인으로부터의 방전용전압을 상기 세트 노드로 공급하기 위한 제 3 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.
10. 제 9 항에 있어서,
    상기 n번째 스테이지는,
    상기 제 n+y 스테이지로부터의 제 n+y 스캔펄스에 따라 상기 제 3 스위칭소자와 세트 노드간을 연결하고, 그리고 상기 제 2 클럭펄스 및 상기 출력부로부터의 n번째 스캔펄스에 따라 상기 제 3 스위칭소자와 세트 노드간의 연결을 차단하는 제 3 차단제어부를 더 포함함을 특징으로 하는 쉬프트 레지스터.
11. 제 10 항에 있어서,
    상기 제 3 차단부는,
    상기 n+y번째 스테이지로부터의 n+y번째 스캔펄스에 따라 제어되며, 상기 세트 노드와 상기 제 3 스위칭소자의 일측 전극 사이에 접속된 제 5 차단 스위칭소자;
    상기 제 2 클럭펄스에 따라 제어되며, 상기 일측 전극과 상기 출력단자 사이에 접속된 제 6 차단 스위칭소자를 포함하며;
    상기 일측 전극은 제 3 스위칭소자의 소스전극 및 드레인전극 중 하나인 것을 특징으로 하는 쉬프트 레지스터.
12. 제 1 항에 있어서,
    상기 n번째 스테이지는,
    상기 제 2 클럭펄스에 따라 제어되며, 상기 세트 노드와 출력단자 사이에 접속된 노드안정화 스위칭소자를 더 포함함을 특징으로 하는 쉬프트 레지스터.

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