KR20140067878A

KR20140067878A - 메모리 장치 및 이를 갖는 메모리 시스템

Info

Publication number: KR20140067878A
Application number: KR1020130026769A
Authority: KR
Inventors: 서승영; 박철우
Original assignee: 삼성전자주식회사
Priority date: 2012-11-27
Filing date: 2013-03-13
Publication date: 2014-06-05
Also published as: KR20140067875A; KR20140067879A; KR101799439B1; KR102048217B1; KR102076067B1

Abstract

메모리 장치는 셀 어레이 및 스토리지 유닛을 포함한다. 셀 어레이는 기입 커맨드에 응답하여 어드레스에 데이터를 수신한다. 스토리지 유닛은 기입 커맨드에 응답하여 어드레스 및 데이터를 수신하고, 재 기입 커맨드에 응답하여 데이터를 셀 어레이의 어드레스에 출력한다. 이에 따라, 메모리 장치의 신뢰성을 향상시킬 수 있다.

Description

메모리 장치 및 이를 갖는 메모리 시스템 {MEMORY DEVICES AND MEMORY SYSTEMS HAVING THE SAME}

본 발명은 메모리 분야에 관한 것으로, 보다 상세하게는 메모리 장치 및 메모리 시스템에 관한 것이다.

DRAM(Dynamic Random Access Memory)과 같은 메모리 장치의 제조 공정이 점점 스케일링-다운되면서 상기 DRAM의 기입 회복 시간(tWR)에 관한 사양을 만족시키기가 점점 어려워지고 있다.

스케일링-다운이 향후에도 계속되는 경우, DRAM 셀의 스토리지 커패시터와 액세스 트랜지스터 사이를 연결하는 컨택 저항의 값이 증가하게 되고, 상기 액세스 트랜지스터의 온-전류(On-current)도 감소하게 된다. 따라서, 비트라인으로부터 스토리지 셀까지의 전체 저항이 점점 증가하게 되어 주어진 기입 회복 시간(tWR) 동안에 스토리지 셀을 완전히 충전시키기가 점점 더 어려워진다.

또한, 스토리지 커패시턴스 또한 비트라인 커패시턴스에 비하여 점점 더 감소하게 되어, 차지 공유 전압의 레벨이 낮아지므로 센싱 마진이 감소하게 된다. 따라서, 기입 회복 시간(tWR)에 의한 메모리 셀의 페일(fail)이 점점 더 증가하게 되는 문제점이 있다. 결과적으로 상기 메모리 장치의 신뢰성이 감소하는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기입 회복 시간의 스펙을 지키면서 메모리 장치의 신뢰성을 증가시킬 수 있는 메모리 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 장치는 셀 어레이 및 스토리지 유닛을 포함한다. 상기 셀 어레이는 기입 커맨드에 응답하여 어드레스에 데이터를 수신한다. 상기 스토리지 유닛은 상기 기입 커맨드에 응답하여 상기 어드레스 및 상기 데이터를 수신하고, 재 기입 커맨드에 응답하여 상기 데이터를 상기 셀 어레이의 상기 어드레스에 출력한다.

본 발명의 일 실시예에 있어서, 상기 메모리 장치는 상기 스토리지 유닛에 기입된 데이터의 저장 시간이 상기 셀 어레이의 기입 회복 시간(tWR) 미만인 경우 상기 저장 시간이 상기 기입 회복 시간(tWR) 미만인 데이터를 위반 데이터로 판단하고, 상기 위반 데이터의 개수를 카운트하는 위반 판단 유닛을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 위반 판단 유닛은 상기 위반 데이터의 개수가 스레스홀드 값 이상인 경우에 주의 신호(ALERT)를 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 스레스홀드 값은 상기 스토리지 유닛의 크기와 동일할 수 있다.

본 발명의 일 실시예에 있어서, 상기 스토리지 유닛은 상기 위반 데이터를 모두 상기 셀 어레이에 재 기입할 수 있다.

본 발명의 일 실시예에 있어서, 상기 스토리지 유닛은 상기 위반 데이터 중 일부 데이터를 상기 셀 어레이에 재 기입할 수 있다.

본 발명의 일 실시예에 있어서, 상기 메모리 장치는 상기 위반 데이터의 어드레스에 대한 독출 커맨드를 수신하면, 상기 스토리지 유닛에 저장된 데이터를 출력할 수 있다. 상기 메모리 장치는 상기 위반 데이터가 아닌 어드레스에 대한 독출 커맨드를 수신하면, 상기 셀 어레이에 저장된 데이터를 출력할 수 있다.

본 발명의 일 실시예에 있어서, 상기 스토리지 유닛의 크기는 상기 셀 어레이의 크기보다 작을 수 있다.

본 발명의 일 실시예에 있어서, 상기 스토리지 유닛의 크기는 상기 셀 어레이의 기입 회복 시간(tWR)에서 상기 기입 커맨드의 최소 주기로 나눈 값보다 작은 최대 정수일 수 있다.

본 발명의 일 실시예에 있어서, 상기 스토리지 유닛의 데이터 기록 속도는 상기 셀 어레이의 데이터 기록 속도보다 빠를 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 메모리 시스템은 메모리 장치 및 메모리 컨트롤러를 포함한다. 상기 메모리 장치는 기입 커맨드에 응답하여 어드레스에 데이터를 수신하는 셀 어레이 및 상기 기입 커맨드에 응답하여 상기 어드레스 및 상기 데이터를 수신하고, 재 기입 커맨드에 응답하여 상기 데이터를 상기 셀 어레이의 상기 어드레스에 출력하는 스토리지 유닛을 포함한다. 상기 메모리 컨트롤러는 상기 메모리 장치에 상기 기입 커맨드, 상기 재 기입 커맨드를 출력하고, 상기 어드레스 및 상기 데이터를 상기 셀 어레이 및 상기 스토리지 유닛에 제공한다.

본 발명의 일 실시예에 있어서, 상기 메모리 시스템은 상기 스토리지 유닛에 기입된 데이터의 저장 시간이 상기 셀 어레이의 기입 회복 시간(tWR) 미만인 경우 상기 저장 시간이 상기 기입 회복 시간(tWR) 미만인 데이터를 위반 데이터로 판단하고, 상기 위반 데이터의 개수를 카운트하는 위반 판단 유닛을 더 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 메모리 장치는 상기 위반 판단 유닛을 포함할 수 있다.

본 발명의 일 실시예에 있어서, 상기 메모리 컨트롤러는 상기 위반 판단 유닛을 포함할 수 있다.

본 발명의 실시예들에 따른 메모리 장치는 데이터를 기입하는 셀 어레이 및 스토리지 유닛을 포함한다. 상기 스토리지 유닛은 상기 기입 회복 시간(tWR)을 위반하는 데이터와 그 어드레스를 저장한다. 상기 기입 회복 시간(tWR)을 위반하는 어드레스에 대한 독출 커맨드가 오면 상기 셀 어레이로부터 데이터를 독출하지 않고, 상기 스토리지 유닛으로부터 데이터를 독출한다. 따라서, 상기 메모리 장치의 셀 어레이가 상기 기입 회복 시간(tWR)의 사양을 만족하지 못하더라도 상기 메모리 장치는 정확한 데이터를 출력할 수 있다. 따라서, 상기 메모리 장치의 신뢰성을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 도 1의 메모리 장치를 나타내는 상세 블록도이다.
도 3은 위반 판단 유닛의 동작을 나타내는 타이밍도이다.
도 4는 본 발명의 다른 실시예에 따른 위반 판단 유닛의 동작을 나타내는 타이밍도이다.
도 5는 도 1의 메모리 장치의 독출 커맨드에 대한 동작을 나타내는 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 메모리 모듈이 모바일 시스템에 응용된 예를 나타내는 도면이다.
도 9는 본 발명의 실시예들에 따른 메모리 모듈이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함한다.

상기 메모리 컨트롤러(100)는 상기 메모리 장치(200)의 동작을 제어한다. 상기 메모리 컨트롤러(100)는 커맨드 신호(CMD)를 생성하여 상기 메모리 장치(200)에 출력한다. 예를 들어, 상기 커맨드 신호(CMD)는 기입 커맨드, 독출 커맨드, 프리차지 커맨드, 재 기입 커맨드 등을 포함한다.

상기 메모리 컨트롤러(100)는 어드레스(ADDR)와 데이터(DATA)를 상기 메모리 장치(200)에 출력한다. 상기 어드레스(ADDR)는 상기 데이터(DATA)가 저장되는 셀 어레이(220) 내의 주소를 의미한다. 상기 어드레스(ADDR)는 뱅크 어드레스, 로우 어드레스 및 컬럼 어드레스를 포함할 수 있다.

실시예에 따라, 상기 메모리 장치(200)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등과 같은 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 일 수 있다.

상기 메모리 장치(200)는 셀 어레이(220), 스토리지 유닛(240) 및 위반 판단 유닛(260)을 포함한다.

상기 셀 어레이(220)는 제1 방향으로 연장되는 복수의 워드 라인 및 상기 제1 방향과 교차하는 제2 방향으로 복수의 비트 라인을 포함한다. 상기 셀 어레이(220)는 상기 워드 라인 및 상기 비트 라인과 연결되는 복수의 셀들을 포함한다.

상기 셀은 상기 워드 라인 및 상기 비트 라인에 연결되는 스위칭 소자 및 상기 스위칭 소자에 연결되는 스토리지 커패시터를 포함한다. 예를 들어, 상기 스위칭 소자는 액세스 트랜지스터일 수 있다. 구체적으로, 상기 워드 라인은 상기 액세스 트랜지스터의 게이트 전극에 연결될 수 있다. 상기 비트 라인은 상기 액세스 트랜지스터의 소스 전극에 연결될 수 있다. 상기 액세스 트랜지스터의 드레인 전극은 상기 스토리지 커패시터의 제1 전극에 연결될 수 있다.

상기 셀 어레이(220)는 상기 메모리 컨트롤러(100)로부터 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 수신한다. 상기 셀 어레이(220)는 상기 어드레스(ADDR)에 상기 데이터(DATA)를 저장한다. 도시하지 않았으나, 상기 메모리 장치(200)는 상기 셀 어레이(220)에 인접하여 뱅크 어드레스를 분석하는 뱅크 디코더, 로우 어드레스를 분석하는 로우 디코더 및 컬럼 어드레스를 분석하는 컬럼 디코더를 더 포함할 수 있다.

상기 스토리지 유닛(240)은 상기 메모리 컨트롤러(100)로부터 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 수신한다. 상기 스토리지 유닛(240)은 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 저장한다. 예를 들어, 상기 스토리지 유닛(240)은 기입 버퍼일 수 있다.

상기 스토리지 유닛(240)은 상기 셀 어레이(220)의 기입 회복 시간(tWR)을 위반하는 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 저장한다. 기입 커맨드에 따라 기입할 데이터가 메모리 셀에 충분히 기입되기 전에 프리차지 커맨드에 의해 워드 라인이 디스에이블 될 수 있다. 이 경우, 상기 기입할 데이터는 기입 회복 시간(tWR)을 위반하는 위반 데이터가 된다.

상기 위반 판단 유닛(260)은 상기 스토리지 유닛(240)에 기입된 데이터가 상기 셀 어레이(220)의 상기 기입 회복 시간(tWR) 이내에 있는 경우 상기 기입 회복 시간(tWR) 이내에 있는 데이터를 위반 데이터로 판단한다.

상기 위반 판단 유닛(260)은 상기 위반 데이터의 개수를 카운트할 수 있다. 상기 위반 판단 유닛(260)은 상기 위반 데이터의 개수가 스레스홀드 값 이상인 경우에 주의 신호(ALERT)를 출력할 수 있다.

상기 메모리 장치의 구성 및 동작에 대해서는 도 2를 참조하여 상세히 후술한다.

상기 메모리 컨트롤러(100)와 상기 메모리 장치(200)는 각각 대응하는 커맨드 핀, 어드레스 핀, 및 데이터 핀을 통하여 서로 연결될 수 있다. 커맨드 핀들은 커맨드 전송선을 통하여 커맨드 신호(CMD)를 전송하고, 어드레스 핀들은 어드레스 전송선을 통하여 어드레스(ADDR)를 전송하고, 데이터 핀들은 데이터 전송선을 통하여 데이터(DATA)를 교환할 수 있다. 상기 메모리 컨트롤러(100)와 상기 메모리 장치(200)는 주의 신호(ALERT)를 전송하기 위한 별도의 핀 및 전송선을 더 포함할 수 있다.

도 2는 도 1의 메모리 장치를 나타내는 상세 블록도이다.

도 1 및 도 2를 참조하면, 상기 메모리 장치는 상기 셀 어레이(220), 상기 스토리지 유닛(240) 및 상기 위반 판단 유닛(260)을 포함한다. 상기 메모리 장치는 현재 시간을 나타내는 카운터를 더 포함할 수 있다.

상기 셀 어레이(220)는 기입 커맨드에 응답하여 상기 메모리 컨트롤러(100)로부터 상기 어드레스(ADDR)에 상기 데이터(DATA)를 수신한다. 상기 셀 어레이(220)는 독출 커맨드에 응답하여 상기 어드레스(ADDR)에 저장된 상기 데이터(DATA)를 상기 메모리 컨트롤러(100)로 출력한다.

상기 스토리지 유닛(240)은 기입 커맨드에 응답하여 상기 메모리 컨트롤러(100)로부터 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 수신한다. 상기 스토리지 유닛(240)은 상기 카운터로부터 상기 데이터(DATA)의 저장 시점(CO)을 더 수신할 수 있다. 상기 스토리지 유닛(240)은 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 저장한다. 상기 스토리지 유닛(240)은 상기 데이터(DATA)의 저장 시점(CO)을 저장할 수 있다. 상기 스토리지 유닛(240)은 재 기입 신호에 응답하여 상기 데이터(DATA)를 상기 셀 어레이(220)의 상기 어드레스(ADDR)에 출력한다. 상기 스토리지 유닛(240)은 상기 데이터(DATA)의 저장 시점(CO)을 상기 위반 판단 유닛(260)에 출력할 수 있다.

상기 스토리지 유닛(240)은 독출 커맨드에 응답하여 상기 어드레스(ADDR)에 대응하는 상기 데이터(DATA)를 상기 메모리 컨트롤러(100)로 출력할 수 있다.

상기 스토리지 유닛(240)의 재 기입 커맨드에 따른 동작은 도 3을 참조하여 상세히 설명한다.

상기 스토리지 유닛(240)의 독출 커맨드에 따른 동작은 도 5를 참조하여 상세히 설명한다.

상기 스토리지 유닛(240)의 크기는 상기 셀 어레이(220)의 크기보다 작다. 예를 들어, 상기 스토리지 유닛(240)의 크기는 상기 셀 어레이(220)의 기입 회복 시간(tWR)에서 상기 기입 커맨드의 최소 주기로 나눈 값보다 작은 최대 정수로 결정될 수 있다.

예를 들어, 상기 셀 어레이(220)의 기입 회복 시간(tWR)이 50ns이고, 상기 메모리 장치(200)의 스펙에 따른 기입 커맨드의 최소 반복 주기가 6ns라고 하면, 상기 기입 회복 시간(tWR)에서 상기 기입 커맨드의 최소 주기로 나눈 값은 8.3333이고, 상기 스토리지 유닛(240)의 크기는 8일 수 있다. 연속적으로 기입 커맨드가 반복된다고 할 때, 현재 시간으로부터 인접한 8개의 기입 커맨드에 대응하는 데이터들은 모두 기입 회복 시간(tWR)을 위반하는 위반 데이터가 되고, 현재 시간으로부터 9번째 기입 커맨드에 대응하는 데이터는 정상 데이터가 된다. 따라서, 상기 스토리지 유닛(240)의 크기를 8로 정하는 것이 적합할 수 있다.

이와는 달리, 상기 스토리지 유닛(240)의 크기는 상기 셀 어레이(220)의 기입 회복 시간(tWR)에서 상기 기입 커맨드의 최소 주기로 나눈 값보다 작을 수 있다. 상기 셀 어레이(220)의 기입 회복 시간(tWR)이 50ns이고, 상기 메모리 장치(200)의 스펙에 따른 기입 커맨드의 최소 반복 주기가 6ns인 예에서, 상기 기입 커맨드가 연속적으로 반복되는 경우가 많지 않음을 고려할 때, 상기 스토리지 유닛(240)의 크기는 8보다 작은 정수로 설정될 수 있다.

상기 스토리지 유닛(240)의 데이터 기록 속도는 상기 셀 어레이(220)의 데이터 기록 속도보다 빠르다. 상기 스토리지 유닛(240)의 데이터 기록 속도는 상기 셀 어레이(220)의 기입 회복 시간(tWR)보다 빠르다. 상기 스토리지 유닛(240)의 데이터 기록 속도가 상기 셀 어레이(220)에 비해 상대적으로 빠르므로, 상기 스토리지 유닛(240)을 이용하여 상기 셀 어레이(220)의 write latency를 보상할 수 있다.

상기 위반 판단 유닛(260)은 상기 스토리지 유닛(240)에 기입된 데이터(DATA)의 기입 회복 시간(tWR)의 위반 여부를 판단한다.

예를 들어, 상기 스토리지 유닛(240)에 기입된 데이터(DATA)의 저장 시간이 상기 셀 어레이(220)의 기입 회복 시간(tWR) 미만인 경우 상기 위반 판단 유닛(260)은 상기 저장 시간이 상기 기입 회복 시간(tWR) 미만인 데이터를 위반 데이터로 판단한다.

상기 스토리지 유닛(240)에 데이터(DATA)가 기입된 때로부터 상기 셀 어레이(220)의 기입 회복 시간(tWR)이 지나지 않은 경우, 상기 데이터(DATA)는 상기 셀 어레이(220)에 완전히 충전된 상태라고 볼 수 없다. 따라서, 상기 저장 시간이 상기 셀 어레이(220)의 기입 회복 시간(tWR) 미만인 상기 스토리지 유닛(240)에 기입된 데이터(DATA)는 위반 데이터가 된다.

반면, 상기 스토리지 유닛(240)에 데이터(DATA)가 기입된 때로부터 상기 셀 어레이(220)의 기입 회복 시간(tWR)을 지난 경우, 상기 데이터(DATA)는 상기 셀 어레이(220)에 완전히 충전된 상태라고 할 수 있다. 따라서, 상기 저장 시간이 상기 셀 어레이(220)의 기입 회복 시간(tWR) 이상인 상기 스토리지 유닛(240)에 기입된 데이터(DATA)는 위반 데이터가 아니다.

예를 들어, 상기 셀 어레이(220)의 기입 회복 시간(tWR)이 50ns라고 할 때, 상기 스토리지 유닛(240)에 기입된 데이터(DATA)의 저장 시간이 50ns 미만인 경우에는 상기 데이터(DATA)는 아직 상기 셀 어레이(220)에 완전히 충전된 상태라고 볼 수 없으므로, 위반 데이터에 해당한다. 반면, 상기 스토리지 유닛(240)에 기입된 데이터(DATA)의 저장 시간이 50ns 이상인 경우에는 상기 데이터(DATA)는 상기 셀 어레이(220)에 완전히 충전된 상태라고 볼 수 있으므로, 위반 데이터에 해당하지 않는다.

상기 위반 판단 유닛(260)은 상기 스토리지 유닛(240)으로부터 수신한 상기 데이터(DATA)가 상기 스토리지 유닛(240)에 기입된 저장 시점(CO) 및 상기 카운터로 수신한 현재 시간을 이용하여 상기 데이터(DATA)의 저장 시간을 판단할 수 있다. 현재 시간을 기준으로 상기 데이터(DATA)의 저장 시점(CO)이 상기 기입 회복 시간(tWR) 미만인 데이터는 위반 데이터에 해당하고, 현재 시간을 기준으로 상기 데이터(DATA)의 저장 시점(CO)이 상기 기입 회복 시간(tWR) 이상인 데이터는 위반 데이터가 아닌 것으로 판단될 수 있다.

예를 들어, 상기 위반 판단 유닛(260)은 매 클럭마다 상기 위반 데이터를 판단할 수 있다. 이와는 달리, 상기 위반 판단 유닛(260)은 수개의 클럭에 대응하여 상기 위반 데이터를 판단할 수 있다.

상기 위반 판단 유닛(260)은 상기 위반 데이터의 개수를 카운트한다. 상기 위반 판단 유닛(260)은 상기 위반 데이터의 개수가 스레스홀드 값 이상인 경우에 상기 메모리 컨트롤러(100)로 주의 신호(ALERT)를 출력할 수 있다.

예를 들어, 상기 스레스홀드 값은 상기 스토리지 유닛(240)의 크기와 동일할 수 있다. 즉, 상기 위반 판단 유닛(260)은 상기 스토리지 유닛(240)이 모두 찼을 때, 상기 메모리 컨트롤러(100)로 주의 신호(ALERT)를 출력할 수 있다.

상기 위반 판단 유닛(260)은 플래그(FL)를 이용하여 상기 스토리지 유닛(260)에 저장된 데이터(DATA)가 위반 데이터인지 여부를 관리할 수 있다.

예를 들어, 상기 위반 데이터로 판단되는 데이터(DATA)는 1의 플래그(FL)를 갖고, 상기 위반 데이터가 아닌 것으로 판단되는 데이터(DATA)는 0의 플래그(FL)를 가질 수 있다.

상기 위반 데이터 판단 시점에서, 상기 데이터(DATA)의 저장 시간이 상기 기입 회복 시간(tWR) 이상이 되는 경우, 상기 데이터(DATA)의 플래그(FL)가 1에서 0으로 바뀐다.

새로운 데이터(DATA)가 상기 스토리지 유닛(260)에 입력될 때, 상기 플래그(FL)가 0인 데이터의 저장 공간에 상기 새로운 데이터(DATA)를 덮어씌운다. 반면, 상기 플래그(FL)가 1인 데이터의 저장 공간에는 상기 새로운 데이터(DATA)를 덮어씌우지 않는다.

상기 위반 판단 유닛(260)은 상기 위반 데이터의 개수를 카운트할 때, 상기 데이터(DATA)의 플래그(FL)가 1인 데이터의 개수를 카운트할 수 있다.

도 3은 도 2의 위반 판단 유닛의 동작을 나타내는 타이밍도이다.

도 1 내지 도 3을 참조하면, 최초 기입 커맨드(WR0), 제1 기입 커맨드(WR1), 제2 기입 커맨드(WR2), , 제N 기입 커맨드(WRN)가 상기 메모리 컨트롤러(100)로부터 상기 메모리 장치(200)로 연속적으로 입력된다. 이후 상기 메모리 컨트롤러(100)로부터 상기 메모리 장치(200)로 프리차지 커맨드(Pre)가 입력된다.

상기 프리차지 커맨드(Pre)가 입력된 시점에서 볼 때, 상기 최초 기입 커맨드(WR0)에 의해 상기 스토리지 유닛(240)에 저장된 데이터는 상기 기입 회복 시간(tWR)보다 긴 저장 시간을 갖는다. 따라서, 상기 최초 기입 커맨드(WR0)에 의해 상기 스토리지 유닛(240)에 저장된 데이터는 위반 데이터가 아니다.

반면, 상기 프리차지 커맨드(Pre)가 입력된 시점에서 볼 때, 상기 제1 내지 제N 기입 커맨드(WR1 내지 WRN)에 의해 상기 스토리지 유닛(240)에 저장된 데이터는 상기 기입 회복 시간(tWR)보다 짧은 저장 시간을 갖는다. 따라서, 상기 제1 내지 제N 기입 커맨드(WR1 내지 WRN)에 의해 상기 스토리지 유닛(240)에 저장된 데이터는 위반 데이터에 해당한다.

상기 위반 데이터의 스레스홀드 값이 N이라고 가정하면, 상기 프리차지 커맨드(Pre)가 입력된 시점에서 상기 주의 신호(ALERT)가 상기 메모리 장치(200)로부터 상기 메모리 컨트롤러(100)로 출력된다.

상기 메모리 컨트롤러(100)는 상기 주의 신호(ALERT)에 응답하여 상기 재 기입 커맨드(REWRITE)를 상기 메모리 장치(200)로 출력한다.

상기 스토리지 유닛(240)은 상기 재 기입 신호에 응답하여 상기 스토리지 유닛(240)에 저장된 상기 데이터(DATA)를 상기 스토리지 유닛(240)에 저장된 상기 어드레스(ADDR)를 기초로 상기 셀 어레이(220)의 상기 어드레스에 출력한다.

본 실시예에서, 상기 스토리지 유닛(240)은 상기 위반 데이터를 모두 상기 셀 어레이(220)에 재 기입할 수 있다.

예를 들어, 상기 메모리 컨트롤러(100)는 상기 위반 데이터의 스레스홀드 값에 해당하는 N개의 재 기입 커맨드를 상기 메모리 장치(200)로 출력할 수 있다. 이에 따라, 상기 스토리지 유닛(240)은 제1 내지 제N 기입 커맨드(WR1 내지 WRN)에 의해 상기 스토리지 유닛(240)에 저장된 데이터를 제1 내지 제N 재 기입 커맨드(REWR1 내지 REWRN)에 응답하여 상기 셀 어레이(220)로 재 기입한다.

도 4는 본 발명의 다른 실시예에 따른 위반 판단 유닛의 동작을 나타내는 타이밍도이다.

본 실시예에 따른 위반 판단 유닛의 동작은 상기 위반 데이터의 스레스홀드 값이 N일 때, 상기 주의 신호(ALERT)에 응답하여 K개의 재 기입 커맨드를 수신하는 것을 제외하면, 도 3의 위반 판단 유닛의 동작과 실질적으로 동일하므로 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 1, 도 2 및 도 4를 참조하면, 상기 프리차지 커맨드(Pre)가 입력된 시점에서 볼 때, 상기 제1 내지 제N 기입 커맨드(WR1 내지 WRN)에 의해 상기 스토리지 유닛(240)에 저장된 데이터는 상기 기입 회복 시간(tWR)보다 짧은 저장 시간을 갖는다. 따라서, 상기 제1 내지 제N 기입 커맨드(WR1 내지 WRN)에 의해 상기 스토리지 유닛(240)에 저장된 데이터는 위반 데이터에 해당한다.

본 실시예에서, 상기 스토리지 유닛(240)은 상기 위반 데이터 중 일부 데이터를 상기 셀 어레이(220)에 재 기입할 수 있다.

예를 들어, 상기 메모리 컨트롤러(100)는 상기 위반 데이터의 스레스홀드 값에 해당하는 N보다 작은 K개의 재 기입 커맨드를 상기 메모리 장치(200)로 출력할 수 있다. 이에 따라, 상기 스토리지 유닛(240)은 상기 제1 내지 제K 기입 커맨드(WR1 내지 WRK)에 의해 상기 스토리지 유닛(240)에 저장된 데이터를 제1 내지 제K 재 기입 커맨드(REWR1 내지 REWRK)에 응답하여 상기 셀 어레이(220)로 재 기입한다.

이에 따라, 재 기입 동작에 의해 기입 및 독출 동작이 중지되는 시간을 줄여, 상기 메모리 장치의 성능을 상대적으로 향상시킬 수 있다.

상기한 바와 달리, 상기 스토리지 유닛(240)은 상기 프리차지 커맨드(Pre)로부터 가까운 K개의 기입 커맨드(WRN 내지 WR(N-K+1)에 의해 상기 스토리지 유닛(240)에 저장된 데이터를 제1 내지 제K 재 기입 커맨드(REWR1 내지 REWRK)에 응답하여 상기 셀 어레이(220)로 재 기입할 수 있다.

도 5는 도 1의 메모리 장치(200)의 독출 커맨드에 대한 동작을 나타내는 타이밍도이다.

도 1 내지 도 3 및 도 5를 참조하면, 상기 메모리 장치(200)가 독출 커맨드를 수신하면, 상기 독출 커맨드의 어드레스(ADDR)가 상기 스토리지 유닛(240)의 상기 위반 데이터에 대응하는지를 판단한다.

상기 독출 커맨드의 어드레스(ADDR)가 상기 위반 데이터에 해당하는 경우, 상기 스토리지 유닛(240)에 저장된 데이터가 상기 메모리 컨트롤러(100)로 출력된다. 반면, 상기 독출 커맨드의 어드레스(ADDR)가 상기 위반 데이터에 해당하지 않는 경우, 상기 셀 어레이(220)에 저장된 데이터가 상기 메모리 컨트롤러(100)로 출력된다.

상기 위반 데이터는 상기 셀 어레이(220)에 정상적으로 데이터가 충전되지 않은 것을 의미하므로, 상기 셀 어레이(220)로부터 데이터를 독출할 경우, 부정확한 데이터가 독출되어 상기 메모리 장치(200)의 신뢰성이 감소된다.

상기 위반 데이터의 어드레스에 대한 독출 커맨드가 수신되면, 상기 셀 어레이(220)보다 저장 속도가 빠른 보조 기억 공간인 상기 스토리지 유닛(240)의 정확한 데이터가 독출될 수 있다. 따라서, 상기 메모리 장치(200)의 신뢰성을 향상시킬 수 있다.

도 5에서, 제1 독출 커맨드(RD1)는 상기 위반 데이터의 어드레스(ADDR)를 가리킨다고 할 때, 상기 스토리지 유닛(240)에 저장된 데이터가 출력된다.

본 실시예에 따르면, 상기 스토리지 유닛(240)은 상기 기입 회복 시간(tWR)을 위반하는 데이터와 그 어드레스를 저장한다. 상기 기입 회복 시간(tWR)을 위반하는 어드레스에 대한 독출 커맨드가 오면 상기 셀 어레이(220)로부터 데이터를 독출하지 않고, 상기 스토리지 유닛(240)으로부터 데이터를 독출한다. 따라서, 상기 메모리 장치(200)의 셀 어레이(220)가 상기 기입 회복 시간(tWR)의 사양을 만족하지 못하더라도 상기 메모리 장치(200)는 정확한 데이터를 출력할 수 있다. 따라서, 상기 메모리 장치의 신뢰성을 향상시킬 수 있다.

도 6은 본 발명의 다른 실시예에 따른 메모리 시스템을 나타내는 블록도이다.

본 실시예에 따른 메모리 시스템은 상기 위반 판단 유닛이 상기 메모리 컨트롤러에 포함되는 것을 제외하면, 도 1 내지 도 5의 메모리 시스템과 실질적으로 동일하므로 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략한다.

도 6을 참조하면, 상기 메모리 시스템은 메모리 컨트롤러(300) 및 메모리 장치(400)를 포함한다.

상기 메모리 컨트롤러(300)는 상기 메모리 장치(400)의 동작을 제어한다. 상기 메모리 컨트롤러(300)는 커맨드 신호(CMD)를 생성하여 상기 메모리 장치(400)에 출력한다.

상기 메모리 컨트롤러(300)는 어드레스(ADDR)와 데이터(DATA)를 상기 메모리 장치(400)에 출력한다. 상기 어드레스(ADDR)는 상기 데이터(DATA)가 저장되는 셀 어레이(420) 내의 주소를 의미한다.

상기 메모리 장치(400)는 셀 어레이(420) 및 스토리지 유닛(440)을 포함한다.

상기 셀 어레이(420)는 상기 메모리 컨트롤러(300)로부터 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 수신한다. 상기 셀 어레이(420)는 상기 어드레스(ADDR)에 상기 데이터(DATA)를 저장한다.

상기 스토리지 유닛(440)은 상기 메모리 컨트롤러(300)로부터 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 수신한다. 상기 스토리지 유닛(440)은 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 저장한다.

상기 스토리지 유닛(440)은 상기 셀 어레이(420)의 기입 회복 시간(tWR)을 위반하는 상기 어드레스(ADDR) 및 상기 데이터(DATA)를 저장한다.

본 실시예에서, 위반 판단 유닛(320)은 상기 메모리 컨트롤러(300)에 포함된다. 상기 위반 판단 유닛(320)은 상기 스토리지 유닛(440)에 기입된 데이터가 상기 셀 어레이(420)의 상기 기입 회복 시간(tWR) 이내에 있는 경우 상기 기입 회복 시간(tWR) 이내에 있는 데이터를 위반 데이터로 판단한다.

상기 위반 판단 유닛(320)은 상기 위반 데이터의 개수를 카운트할 수 있다. 상기 위반 판단 유닛(320)은 상기 위반 데이터의 개수가 스레스홀드 값 이상인 경우에 상기 메모리 컨트롤러(300)는 재 기입 커맨드를 상기 메모리 장치(400)에 출력한다.

도 7은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 모듈을 나타내는 블록도이다.

도 7을 참조하면, 메모리 모듈(700)은 복수의 메모리 장치들(720)을 포함할 수 있다. 실시예에 따라, 메모리 모듈(700)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line Memory Module), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line Memory Module) 또는 다른 메모리 모듈일 수 있다.

메모리 모듈(700)은 메모리 컨트롤러로부터 복수의 신호선들을 통하여 커맨드, 어드레스, 및 데이터를 수신하고, 상기 커맨드, 어드레스, 및 데이터를 버퍼링하여 메모리 장치들(720)에 제공하는 버퍼(710)를 더 포함할 수 있다.

버퍼(710)와 메모리 장치들(720) 사이의 데이터 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(710)와 메모리 장치들(720) 사이의 커맨드/어드레스 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다. 버퍼(710)가 상기 커맨드, 어드레스, 및 데이터를 모두 버퍼링하므로, 상기 메모리 컨트롤러는 버퍼(710)의 로드만을 구동함으로써 메모리 모듈(700)과 인터페이스 할 수 있다. 이에 따라, 메모리 모듈(700)은 보다 많은 수의 메모리 장치들(720) 및 메모리 랭크들을 포함할 수 있고, 메모리 시스템은 보다 많은 수의 메모리 모듈들(700)을 포함할 수 있다.

메모리 장치(720)는 복수의 리프레시 인터벌에 해당하는 모니터링 구간 이후에 리프레시될 예정인 페이지에 상응하는 리프레시 후보 어드레스를 미리 생성하고, 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 액티브 명령이 수행되는지 여부를 모니터링하고, 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 상기 액티브 명령이 한번 이상 수행된 경우 상기 리프레시 후보 어드레스에 상응하는 페이지를 리프레시하지 않고 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 상기 액티브 명령이 한번도 수행되지 않은 경우에 한해 상기 리프레시 후보 어드레스에 상응하는 페이지를 리프레시할 수 있다. 따라서 메모리 장치(720)는 리프레시가 필요한 페이지들에 대해서만 선별적으로 리프레시 동작을 수행함으로써 리프레시 동작 수행에 따른 소비전력을 감소시킬 수 있다. 메모리 장치(720)는 도 1 또는 도 6에 도시된 메모리 장치(200 또는 400)로 구현될 수 있다. 도 1 또는 도 6의 메모리 장치(200 또는 400)의 구성 및 동작에 대해서는 도 1 내지 6을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(720)에 대한 상세한 설명은 생략한다.

도 8은 본 발명의 실시예들에 따른 메모리 시스템이 모바일 시스템에 응용된 예를 나타내는 도면이다.

도 8을 참조하면, 모바일 시스템(800)은 어플리케이션 프로세서(810), 통신(Connectivity)부(820), 사용자 인터페이스(830), 비휘발성 메모리 장치(NVM)(840), 휘발성 메모리 장치(VM)(850) 및 파워 서플라이(860)를 포함한다. 실시예에 따라, 모바일 시스템(800)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(810)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(810)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(820)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(820)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(820)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

휘발성 메모리 장치(850)는 어플리케이션 프로세서(810)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 휘발성 메모리 장치(850)는 복수의 리프레시 인터벌에 해당하는 모니터링 구간 이후에 리프레시될 예정인 페이지에 상응하는 리프레시 후보 어드레스를 미리 생성하고, 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 액티브 명령이 수행되는지 여부를 모니터링하고, 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 상기 액티브 명령이 한번 이상 수행된 경우 상기 리프레시 후보 어드레스에 상응하는 페이지를 리프레시하지 않고 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 상기 액티브 명령이 한번도 수행되지 않은 경우에 한해 상기 리프레시 후보 어드레스에 상응하는 페이지를 리프레시할 수 있다. 따라서 휘발성 메모리 장치(850)는 리프레시가 필요한 페이지들에 대해서만 선별적으로 리프레시 동작을 수행함으로써 리프레시 동작 수행에 따른 소비전력을 감소시킬 수 있다. 휘발성 메모리 장치(850)는 도 1 또는 도 6에 도시된 메모리 장치(200 또는 400)로 구현될 수 있다. 도 1 또는 도 6의 메모리 장치(200 또는 400)의 구성 및 동작에 대해서는 도 1 내지 6을 참조하여 상세히 설명하였으므로, 여기서는 휘발성 메모리 장치(850)에 대한 상세한 설명은 생략한다.

비휘발성 메모리 장치(840)는 모바일 시스템(800)을 부팅하기 위한 부트 이미지를 저장할 수 있다. 예를 들어, 비휘발성 메모리 장치(840)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.

사용자 인터페이스(830)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(860)는 모바일 시스템(800)의 동작 전압을 공급할 수 있다.

또한, 실시예에 따라, 모바일 시스템(800)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(800) 또는 모바일 시스템(800)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 9는 본 발명의 실시예들에 따른 메모리 시스템이 컴퓨팅 시스템에 응용된 예를 나타내는 도면이다.

도 9를 참조하면, 컴퓨팅 시스템(900)은 프로세서(910), 입출력 허브(IOH)(920), 입출력 컨트롤러 허브(ICH)(930), 적어도 하나의 메모리 모듈(940) 및 그래픽 카드(950)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(900)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(910)는 특정 계산들 또는 태스크들을 실행하는 특정 소프트웨어를 실행하는 것과 같이 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(910)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(910)는 하나의 프로세서 코어를 포함하거나, 복수의 프로세서 코어들을 포함할 수 있다. 예를 들어, 프로세서(910)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 9에는 하나의 프로세서(910)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 프로세서들을 포함할 수 있다.

프로세서(910)는 메모리 모듈(940)의 동작을 제어하는 메모리 컨트롤러(911)를 포함할 수 있다. 프로세서(910)에 포함된 메모리 컨트롤러(911)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(911)와 메모리 모듈(940) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(940)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(911)는 입출력 허브(920) 내에 위치할 수 있다. 메모리 컨트롤러(911)를 포함하는 입출력 허브(920)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(940)은 메모리 컨트롤러(911)로부터 제공된 데이터를 저장하는 복수의 메모리 장치들(MEM)(941)을 포함할 수 있다. 메모리 장치(941)는 복수의 리프레시 인터벌에 해당하는 모니터링 구간 이후에 리프레시될 예정인 페이지에 상응하는 리프레시 후보 어드레스를 미리 생성하고, 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 액티브 명령이 수행되는지 여부를 모니터링하고, 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 상기 액티브 명령이 한번 이상 수행된 경우 상기 리프레시 후보 어드레스에 상응하는 페이지를 리프레시하지 않고 상기 모니터링 구간 동안 상기 리프레시 후보 어드레스에 대해 상기 액티브 명령이 한번도 수행되지 않은 경우에 한해 상기 리프레시 후보 어드레스에 상응하는 페이지를 리프레시할 수 있다. 따라서 메모리 장치(941)는 리프레시가 필요한 페이지들에 대해서만 선별적으로 리프레시 동작을 수행함으로써 리프레시 동작 수행에 따른 소비전력을 감소시킬 수 있다. 메모리 장치(941)는 도 1 또는 도 6에 도시된 메모리 장치(200 또는 400)로 구현될 수 있다. 도 1 또는 도 6의 메모리 장치(200 또는 400)의 구성 및 동작에 대해서는 도 1 내지 6을 참조하여 상세히 설명하였으므로, 여기서는 메모리 장치(941)에 대한 상세한 설명은 생략한다.

입출력 허브(920)는 그래픽 카드(950)와 같은 장치들과 프로세서(910) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(920)는 다양한 방식의 인터페이스를 통하여 프로세서(910)에 연결될 수 있다. 예를 들어, 입출력 허브(920)와 프로세서(910)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 입출력 허브(920)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(920)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다. 도 9에는 하나의 입출력 허브(920)를 포함하는 컴퓨팅 시스템(900)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(900)은 복수의 입출력 허브들을 포함할 수 있다.

그래픽 카드(950)는 AGP 또는 PCIe를 통하여 입출력 허브(920)와 연결될 수 있다. 그래픽 카드(950)는 영상을 표시하기 위한 디스플레이 장치를 제어할 수 있다. 그래픽 카드(950)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 메모리 장치를 포함할 수 있다. 실시예에 따라, 그래픽 카드(950)는 입출력 허브(920) 외부에 위치할 수도 있고 입출력 허브(920)의 내부에 위치할 수도 있다. 입출력 허브(920)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(920)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(930)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(930)는 내부 버스를 통하여 입출력 허브(920)와 연결될 수 있다. 예를 들어, 입출력 허브(920)와 입출력 컨트롤러 허브(930)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(930)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(930)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930)는 각각 분리된 칩셋들 또는 집적 회로들로 구현될 수도 있고, 프로세서(910), 입출력 허브(920) 및 입출력 컨트롤러 허브(930) 중에서 둘 이상의 구성요소들이 하나의 칩셋으로 구현될 수도 있다.

본 발명은 메모리 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

기입 커맨드에 응답하여 어드레스에 데이터를 수신하는 셀 어레이; 및
상기 기입 커맨드에 응답하여 상기 어드레스 및 상기 데이터를 수신하고, 재 기입 커맨드에 응답하여 상기 데이터를 상기 셀 어레이의 상기 어드레스에 출력하는 스토리지 유닛; 및
상기 스토리지 유닛에 기입된 데이터의 저장 시간이 상기 셀 어레이의 기입 회복 시간(tWR) 미만인 경우 상기 저장 시간이 상기 기입 회복 시간(tWR) 미만인 데이터를 위반 데이터로 판단하고, 상기 위반 데이터의 개수를 카운트하는 위반 판단 유닛을 포함하는 메모리 장치.
제1항에 있어서, 상기 위반 판단 유닛은 상기 위반 데이터의 개수가 스레스홀드 값 이상인 경우에 주의 신호(ALERT)를 출력하는 것을 특징으로 하는 메모리 장치.
제2항에 있어서, 상기 스레스홀드 값은 상기 스토리지 유닛의 크기와 동일한 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 스토리지 유닛은 상기 위반 데이터를 모두 상기 셀 어레이에 재 기입하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 스토리지 유닛은 상기 위반 데이터 중 일부 데이터를 상기 셀 어레이에 재 기입하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 위반 데이터의 어드레스에 대한 독출 커맨드를 수신하면, 상기 스토리지 유닛에 저장된 데이터를 출력하고,
상기 위반 데이터가 아닌 어드레스에 대한 독출 커맨드를 수신하면, 상기 셀 어레이에 저장된 데이터를 출력하는 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 스토리지 유닛의 크기는 상기 셀 어레이의 크기보다 작은 것을 특징으로 하는 메모리 장치.
제7항에 있어서, 상기 스토리지 유닛의 크기는 상기 셀 어레이의 상기 기입 회복 시간(tWR)에서 상기 기입 커맨드의 최소 주기로 나눈 값보다 작은 최대 정수인 것을 특징으로 하는 메모리 장치.
제1항에 있어서, 상기 스토리지 유닛의 데이터 기록 속도는 상기 셀 어레이의 데이터 기록 속도보다 빠른 것을 특징으로 하는 메모리 장치.
기입 커맨드에 응답하여 어드레스에 데이터를 수신하는 셀 어레이 및 상기 기입 커맨드에 응답하여 상기 어드레스 및 상기 데이터를 수신하고, 재 기입 커맨드에 응답하여 상기 데이터를 상기 셀 어레이의 상기 어드레스에 출력하는 스토리지 유닛을 포함하는 메모리 장치; 및
상기 메모리 장치에 상기 기입 커맨드, 상기 재 기입 커맨드를 출력하고, 상기 어드레스 및 상기 데이터를 상기 셀 어레이 및 상기 스토리지 유닛에 제공하는 메모리 컨트롤러; 및
상기 스토리지 유닛에 기입된 데이터의 저장 시간이 상기 셀 어레이의 기입 회복 시간(tWR) 미만인 경우 상기 저장 시간이 상기 기입 회복 시간(tWR) 미만인 데이터를 위반 데이터로 판단하고, 상기 위반 데이터의 개수를 카운트하는 위반 판단 유닛을 포함하는 메모리 시스템.