KR20140062259A - Array substrate for liquid crystal display device - Google Patents

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Abstract

The present invention comprises a substrate, a plurality of first directional gate wirings and a plurality of second directional data wirings, a thin film transistor and a pixel electrode, N-data link wirings, a data pad, and a first conductive pattern. The first directional gate wirings and the second directional data wirings are formed on a display area of the substrate and define a pixel area. The thin film transistor and the pixel electrode are formed per the pixel area. The N-data link wirings (N is an even natural number) are formed on a non-display area of the substrate and are connected to one end of the data wirings. The data pad is connected to the data link wirings. The first conductive pattern is overlapped with a K^th data link wiring to a (N-(K-1))^th data link wiring. The overlap area of the first conductive pattern get wider from the K^th data link wiring to an L^th data link wiring. The overlap area of the first conductive pattern get narrower from a (N-(L-1))^th data link wiring to the (N-(K-1)) data link wiring. K and L satisfy 1<K<L<=N/2.

Description

액정표시장치용 어레이 기판{array substrate for liquid crystal display device}[0001] The present invention relates to an array substrate for a liquid crystal display,

본 발명은 액정표시장치에 관한 것으로, 더욱 상세하게는 균일한 화질을 제공할 수 있는 액정표시장치용 어레이 기판에 관한 것이다.
The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display capable of providing a uniform image quality.

액정표시장치(liquid crystal display (LCD) device)는 두 기판과 두 기판 사이에 형성된 액정층을 포함하며, 액정층의 액정분자 배열을 조절함으로써 빛을 투과시켜 영상을 표시한다. A liquid crystal display (LCD) device includes a liquid crystal layer formed between two substrates and two substrates, and displays an image by transmitting light by adjusting the arrangement of liquid crystal molecules in the liquid crystal layer.

일반적으로, 액정표시장치는 매트릭스 형태로 배열된 다수의 화소를 포함하며, 각 화소는 박막트랜지스터와 화소전극 및 공통전극을 포함한다. 각 화소의 화소전극 및 공통전극에 전압을 각각 인가함으로써, 화소전극 및 공통전극 사이에 전기장이 생성되고, 생성된 전기장에 의하여 액정층의 액정분자가 재배열됨으로써, 액정층의 투과율이 변화된다. 따라서, 액정표시장치의 화소전극 및 공통전극에 인가되는 전압을 제어함으로써, 영상신호에 대응되는 값을 갖도록 각 화소의 액정층의 투과율을 조절할 수 있으며, 그 결과 액정표시장치는 영상을 표시한다.
In general, a liquid crystal display device includes a plurality of pixels arranged in a matrix, and each pixel includes a thin film transistor, a pixel electrode, and a common electrode. By applying voltages to the pixel electrodes and the common electrode of each pixel, an electric field is generated between the pixel electrode and the common electrode, and the liquid crystal molecules of the liquid crystal layer are rearranged by the generated electric field, thereby changing the transmittance of the liquid crystal layer. Therefore, by controlling the voltages applied to the pixel electrodes and the common electrode of the liquid crystal display device, the transmittance of the liquid crystal layer of each pixel can be adjusted so as to have a value corresponding to the video signal, and as a result, the liquid crystal display device displays an image.

이하, 첨부한 도면을 참조하여 종래에 따른 액정표시장치에 대해 설명한다.Hereinafter, a conventional liquid crystal display device will be described with reference to the accompanying drawings.

도 1은 종래에 따른 액정표시장치용 어레이 기판을 도시한 평면도이다.1 is a plan view showing a conventional array substrate for a liquid crystal display device.

도 1에 도시한 바와 같이, 종래에 따른 액정표시장치용 어레이 기판(10)은 화상을 구현하는 표시 영역(AA)과 표시 영역(AA) 가장자리의 비표시 영역(NAA)으로 구분된다.As shown in Fig. 1, a conventional array substrate 10 for a liquid crystal display is divided into a display area AA for realizing an image and a non-display area NAA for the edge of the display area AA.

기판(10) 상의 표시 영역(AA)에는 일 방향으로 스캔 신호를 인가 받는 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과, 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)에 수직 교차하여 다수의 화소 영역(P)을 정의하며 데이터 신호를 인가 받는 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)이 매트릭스 형태로 배치된다.First to m-th gate lines GL1 to GLm receiving scan signals in one direction and first to m-th gate lines GL1 to GLm vertically intersecting the display area AA on the substrate 10, And the first to the n-th data lines DL1 to DLn receiving the data signal are arranged in a matrix form.

제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 각 교차지점에는 박막트랜지스터(T)가 구성되고, 상기 박막트랜지스터(T)와 접촉된 화소 전극(80)은 화소 영역(P)에 일대일 대응하여 구성된다.A thin film transistor T is formed at each intersection of the first to m-th gate lines GL1 to GLm and the first to the n-th data lines DL1 to DLn, (80) correspond to the pixel region (P) in a one-to-one correspondence.

한편, 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)은 비표시 영역(NAA)에 위치하는 제 1 내지 제 m 게이트 링크 배선(GLL1 내지 GLLm) 및 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)을 통해 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)에 각각 접속된다.On the other hand, the first to m-th gate lines GL1 to GLm and the first to the n-th data lines DL1 to DLn are connected to the first to m-th gate link lines GLL1 to GLLm located in the non- And the first to the m-th gate pads GP1 to GPm and the first to the n-th data pads DP1 to DPn through the first to the n-th data link lines DLL1 to DLLn, respectively.

이때, 상기 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)는 각각의 일부를 노출하는 제 1 내지 제 m 게이트 패드 콘택홀(미도시) 및 제 1 내지 제 n 데이터 패드 콘택홀(미도시)을 통해 화소 전극(80)과 동일층 상에 동일 물질로 이루어진 제 1 내지 제 m 게이트 패드 전극(미도시) 및 제 1 내지 제 n 데이터 패드 전극(미도시)에 각각 대응하여 접촉된다.The first to mth gate pads GP1 to GPm and the first to the nth data pads DP1 to DPn may include first through m-th gate pad contact holes (not shown) First to m-th gate pad electrodes (not shown) and first to n-th data pad electrodes (not shown) made of the same material on the same layer as the pixel electrode 80 through first to n-th data pad contact holes (Not shown).

이러한 제 1 내지 제 m 게이트 패드 전극(미도시)과 제 1 내지 제 n 데이터 패드 전극(미도시)은 탭(Tape Automated Bonding: TAB) 실장 공정을 통해 기판(10)의 일측에 부착되는 게이트 및 데이터 구동 회로부(미도시)와 연결되어, 제 1 내지 제 m 게이트 패드 전극(미도시)과 제 1 내지 제 n 데이터 패드 전극(미도시)은 게이트 및 데이터 구동 회로부(미도시)로부터의 스캔 및 데이터 신호를 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)으로 각각 인가하는 역할을 한다.The first to m-th gate pad electrodes (not shown) and the first to n-th data pad electrodes (not shown) are connected to one side of the substrate 10 through a TAB (Tape Automated Bonding) The first to m-th gate pad electrodes (not shown) and first to n-th data pad electrodes (not shown) are connected to a data driving circuit (not shown) And applies a data signal to the first to m-th gate lines GL1 to GLm and the first to the n-th data lines DL1 to DLn, respectively.

그런데, 제 1 내지 제 n 데이터 패드(DP1 내지 DPn) 사이의 간격과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn) 사이의 간격이 달라 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이가 서로 다르게 된다. However, the interval between the first to nth data pads DP1 to DPn and the interval between the first to nth data wirings DL1 to DLn are different, and the lengths of the first to nth data link wirings DLL1 to DLLn .

따라서, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)은 서로 다른 저항을 가지게 된다. Therefore, the first to nth data link wirings DLL1 to DLLn have different resistances.

도 2는 종래의 액정표시장치의 데이터 링크 배선의 저항을 도시한 그래프이다. 2 is a graph showing resistance of a data link wiring of a conventional liquid crystal display device.

도 2에 도시한 바와 같이, 데이터 링크 배선의 저항은 바깥쪽에서 중앙으로 갈수록 작아지는데, 길이가 긴 바깥쪽의 데이터 링크 배선의 저항은 약 1037Ω으로 최대값을 가지며, 길이가 짧은 중앙의 데이터 링크 배선의 저항은 약 193Ω으로 최소값을 가진다. 따라서, 데이터 링크 배선은 약 844Ω의 저항 편차를 가진다.As shown in FIG. 2, the resistance of the data link wiring becomes smaller as the distance from the outside to the center increases. The resistance of the data link wiring with the longer length is about 1037? Has a minimum value of about 193 OMEGA. Therefore, the data link wiring has a resistance variation of about 844 [Omega].

이러한 저항 편차로 인해, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn) 및 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)을 통해 전달되는 데이터 신호가 균일하게 전달되지 못하여 화질이 저하되는 문제가 있다. Due to such a resistance variation, a problem that the data signals transmitted through the first to the n-th data link lines DLL1 to DLLn and the first to the n-th data lines DL1 to DLn are not uniformly transmitted, have.

특히, 액정 패널이 대형화 및 고해상도화 될수록 데이터 링크 배선의 수가 증가하여, 바깥쪽의 데이터 링크 배선의 길이는 더욱 길어지고 중앙의 데이터 링크 배선과의 저항 차이는 더 증가하게 되어, 액정의 미충전 문제를 유발하고 있다.Particularly, as the liquid crystal panel becomes larger and higher in resolution, the number of data link wiring increases, the length of the data link wiring outside becomes longer, and the resistance difference with the central data link wiring further increases, .

이를 해결하기 위해, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 폭을 조절하거나 지그재그 구조를 적용하여 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이를 조절함으로써 저항을 균일하게 하려는 시도가 이루어져 왔다. In order to solve this problem, by adjusting the widths of the first to nth data link interconnections DLL1 to DLLn or adjusting the lengths of the first to nth data link interconnections DLL1 to DLLn by applying a zigzag structure, Have been made.

그러나, 이러한 방법은 저항의 편차를 감소하는데 한계가 있으며, 제품의 베젤(bezel) 영역이 되는 비표시 영역(NAA)의 면적을 줄이는데 제약이 된다.
However, this method has a limitation in reducing the variation of the resistance and is restricted in reducing the area of the non-display area (NAA) which becomes the bezel area of the product.

본 발명은, 저항 편차를 보상하여 균일한 화질을 제공할 수 있는 액정표시장치용 어레이 기판을 제공하는데 그 목적이 있다.An object of the present invention is to provide an array substrate for a liquid crystal display capable of compensating a resistance variation to provide a uniform image quality.

또한, 본 발명은, 베젤 영역을 줄일 수 있는 액정표시장치용 어레이 기판을 제공하는데 다른 목적이 있다.
It is another object of the present invention to provide an array substrate for a liquid crystal display capable of reducing a bezel area.

상기의 목적을 달성하기 위하여, 본 발명은, 기판과; 상기 기판 상의 표시 영역에 형성되고 교차하여 화소 영역을 정의하는 제1방향의 다수의 게이트 배선 및 제2방향의 다수의 데이터 배선과;상기 화소 영역마다 형성된 박막 트랜지스터 및 화소 전극과; 상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 일단에 각각 연결되는 n개의 데이터 링크 배선과(n은 짝수인 자연수); 상기 데이터 링크 배선과 연결되는 데이터 패드와; 제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선과 중첩하는 제 1 도전패턴을 포함하고, 상기 제 1 도전패턴은 상기 제 k 데이터 링크 배선에서 제 l 데이터 링크 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(l-1)) 데이터 링크 배선에서 상기 제 (n-(k-1)) 데이터 링크 배선으로 갈수록 중첩 면적이 감소하며, k와 l은 1<k<l≤n/2의 관계를 만족하는 액정표시장치용 어레이 기판을 제공한다.According to an aspect of the present invention, there is provided a plasma display panel comprising: a substrate; A plurality of gate wirings in a first direction and a plurality of data wirings in a second direction formed in the display region on the substrate and defining a pixel region to intersect with each other; N data link wirings (n is an even number natural number) formed in the non-display area on the substrate and connected to one ends of the data wirings, respectively; A data pad connected to the data link wiring; (K-1) -th data link wiring and the (k-1) -th data link wiring, wherein the first conductive pattern is formed so as to extend from the k-th data link wiring to the first data link wiring The overlap area is increased and the overlap area decreases from the (n- (l-1)) data link wiring toward the (n- (k-1)) data link wiring, lt; / = n / 2. The present invention also provides an array substrate for a liquid crystal display.

상기 제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선은 적어도 하나의 꺾임부를 포함하며, 상기 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 상기 꺾임부의 개수는 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 상기 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 상기 꺾임부의 개수는 감소한다.Wherein the kth data link wiring to the (n- (k-1)) data link wiring includes at least one turn portion, and the kth data link wiring (DLLk) / (K-1)) data link wiring (DLL (n / 2 + 1)) to the (n- (DLL (n- (k-1))), the number of the bent portions decreases.

본 발명의 어레이 기판은 상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 타단에 각각 연결되는 n개의 데이터 더미 배선과; 상기 데이터 더미 배선과 연결되는 데이터 더미 소자와; 제 p 데이터 더미 배선 내지 제 (n-(p-1)) 데이터 더미 배선과 중첩하는 제 2 도전패턴을 더 포함하고, 상기 제 2 도전패턴은 상기 제 p 데이터 더미 배선에서 제 q 데이터 더미 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(q-1)) 데이터 더미 배선에서 상기 제 (n-(p-1)) 데이터 더미 배선으로 갈수록 중첩 면적이 감소하며, p와 q는 1<p<q≤n/2의 관계를 만족한다.An array substrate of the present invention includes n data dummy wirings formed in a non-display region on the substrate and connected to the other ends of the data wirings, respectively; A data dummy element connected to the data dummy wiring; Further comprising a second conductive pattern overlapping the (p- (p- 1)) -th data dummy wiring and the second conductive pattern, wherein the second conductive pattern is connected from the p-th data dummy wiring to the q-th data dummy wiring The overlap area increases and the overlap area decreases from the (n- (q-1)) data dummy wiring toward the (n- (p-1)) data dummy wiring, and p and q satisfy 1 <p < q? n / 2.

상기 제 1 및 제 2 도전패턴은 이등변 삼각형 모양을 가진다.The first and second conductive patterns have an isosceles triangle shape.

또는, 상기 제 1 및 제 2 도전패턴은 등각 사다리꼴 모양을 가진다.Alternatively, the first and second conductive patterns have an isosceles trapezoidal shape.

상기 제 1 및 제 2 도전패턴은 상기 화소 전극과 동일층 상에 동일 물질로 형성된다.The first and second conductive patterns are formed of the same material on the same layer as the pixel electrode.

본 발명의 어레이 기판은 상기 화소 전극과 중첩하며 상기 화소 영역에 위치하는 다수의 제1개구부를 가지는 공통 전극을 더 포함하고, 상기 제 1 및 제 2 도전패턴은 상기 공통 전극과 동일층 상에 동일 물질로 형성된다.The array substrate of the present invention further includes a common electrode overlapping with the pixel electrode and having a plurality of first openings located in the pixel region, wherein the first and second conductive patterns are formed on the same layer Lt; / RTI &gt;

상기 데이터 더미 소자는 두 전극이 단락된 박막 트랜지스터이다.
The data dummy element is a thin film transistor in which two electrodes are short-circuited.

본 발명에 따른 액정표시장치용 어레이 기판에서는, 데이터 배선의 일단에 연결되는 데이터 링크 배선과 중첩 면적이 다른 제 1 도전 패턴을 형성하여 커패시턴스 편차를 유도하여, 데이터 링크 배선의 길이 차에 의해 발생하는 저항 편차를 커패시턴스 편차로 보상함으로써, 시정수를 균일하게 하여, 균일한 화질을 구현할 수 있다. In the array substrate for a liquid crystal display according to the present invention, a first conductive pattern having a different overlap area from a data link wiring connected to one end of a data wiring is formed to induce a capacitance deviation, By compensating the resistance variation by the capacitance deviation, the time constant is made uniform, and a uniform image quality can be realized.

또한, 데이터 배선의 타단에 연결되는 데이터 더미 배선과 중첩 면적이 다른 제 2 도전 패턴을 형성하여 시정수를 균일하게 함으로써, 데이터 링크 배선의 길이 및 제 1 도전 패턴의 면적을 줄일 수 있으므로, 베젤 영역을 감소시킬 수 있다. Since the length of the data link wiring and the area of the first conductive pattern can be reduced by forming a second conductive pattern having a different overlap area from the data dummy wiring connected to the other end of the data wiring and making the time constant uniform, Can be reduced.

또한, 제 1 및 제 2 도전 패턴에 의해, 데이터 링크 배선의 꺾임부 구조를 단순화하여 설계시 발생할 수 있는 불량을 방지할 수 있으며, 데이터 링크 배선의 최소 선폭(critical dimension)의 조절이 자유롭다.
Also, the first and second conductive patterns can simplify the folded structure of the data link wiring to prevent defects that may occur in designing, and to control the critical dimension of the data link wiring.

도 1은 종래에 따른 액정표시장치용 어레이 기판을 도시한 평면도이다.
도 2는 종래의 액정표시장치의 데이터 링크 배선의 저항을 도시한 그래프이다.
도 3은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판을 개략적으로 도시한 도면이다.
도 4는 도 3의 A1영역을 확대한 도면이다.
도 5는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 데이터 배선부의 저항 및 커패시턴스를 도시한 그래프이다.
도 6은 본 발명의 다른 실시예에 따른 액정표시장치용 어레이 기판의 하나의 화소 영역에 대한 단면도이다.1 is a plan view showing a conventional array substrate for a liquid crystal display device.
2 is a graph showing resistance of a data link wiring of a conventional liquid crystal display device.
3 is a view schematically showing an array substrate for a liquid crystal display according to an embodiment of the present invention.
4 is an enlarged view of the area A1 in Fig.
5 is a graph showing a resistance and a capacitance of a data wiring portion of an array substrate for a liquid crystal display according to an embodiment of the present invention.
6 is a cross-sectional view of one pixel region of an array substrate for a liquid crystal display according to another embodiment of the present invention.

이하, 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 3은 본 발명의 실시예에 따른 액정표시장치용 어레이 기판을 개략적으로 도시한 도면이고, 도 4는 도 3의 A1영역을 확대한 도면이다. FIG. 3 is a view schematically showing an array substrate for a liquid crystal display according to an embodiment of the present invention, and FIG. 4 is an enlarged view of the area A1 in FIG.

도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 액정표시장치용 어레이 기판은 화상을 구현하는 표시 영역(AA)과 표시 영역(AA) 가장자리의 비표시 영역(NAA)이 정의된 기판(110)을 포함한다.3, the array substrate for a liquid crystal display according to the embodiment of the present invention includes a display region AA for realizing an image and a substrate (non-display region) NAA for defining the edge of the display region AA 110).

기판(110) 상의 표시 영역(AA)에는, 제 1 방향으로 연장되고 스캔 신호를 인가 받는 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과, 제 2 방향으로 연장되고 데이터 신호를 인가 받는 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)이 형성된다. 여기서, m과 n은 짝수인 자연수이다. 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)은 교차하여 다수의 화소 영역(P)을 정의한다.The display area AA on the substrate 110 includes first to m-th gate lines GL1 to GLm extending in a first direction and applied with a scan signal, first and second gate lines GL1 to GLm extending in a second direction, Th to n &lt; th &gt; data lines DL1 to DLn are formed. Here, m and n are natural numbers that are even numbers. The first to m-th gate lines GL1 to GLm and the first to m-th gate lines GL1 to GLm intersect to define a plurality of pixel regions P.

각 화소 영역(P)에는 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)과 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 각 교차지점에 위치하는 박막트랜지스터(T)와, 박막트랜지스터(T)에 연결되는 화소 전극(130)이 형성된다. A thin film transistor T positioned at each intersection of first through m-th gate lines GL1 through GLm and first through n-th data lines DL1 through DLn is provided in each pixel region P, The pixel electrode 130 is formed.

한편, 비표시 영역(NAA)에는 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 m 게이트 링크 배선(GLL1 내지 GLLm), 그리고 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)와 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)이 형성된다. 제 1 내지 제 m 게이트 링크 배선(GLL1 내지 GLLm)은 제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 m 게이트 배선(GL1 내지 GLm)의 일단을 연결하고, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)은 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)와 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 일단을 연결한다. On the other hand, first through m-th gate pads GP1 through GPm, first through m-th gate link lines GLL1 through GLLm, and first through n-th data pads DP1 through DPn are formed in the non- First to nth data link wirings (DLL1 to DLLn) are formed. The first to mth gate link lines GLL1 to GLLm connect the first to the m-th gate pads GP1 to GPm and one ends of the first to m-th gate lines GL1 to GLm, The data link wirings DLL1 to DLLn connect the first to the n-th data pads DP1 to DPn with one ends of the first to nth data wirings DL1 to DLn.

제 1 내지 제 m 게이트 패드(GP1 내지 GPm)와 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)는 각각 제 1 내지 제 m 게이트 패드 전극(미도시) 및 제 1 내지 제 n 데이터 패드 전극(미도시)과 연결될 수 있으며, 제 1 내지 제 m 게이트 패드 전극은 게이트 구동 IC와 접속되고 제 1 내지 제 n 데이터 패드 전극은 데이터 구동 IC와 접속된다. The first to m-th gate pads GP1 to GPm and the first to the n-th data pads DP1 to DPn are connected to first to m-th gate pad electrodes (not shown) The first to m-th gate pad electrodes are connected to the gate driving IC, and the first to the n-th data pad electrodes are connected to the data driving IC.

본 발명에서는 하나의 구동 IC가 연결되는 구조에 대하여 설명하였으나, 이에 한정되지 않으며, m개의 게이트 패드 또는 n개의 데이터 패드에 접속된 구동 IC가 다수 개 연결되는 구조일 수도 있다. The present invention is not limited to this, but may be a structure in which a plurality of driving ICs connected to m gate pads or n data pads are connected.

또한, 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 타단에 대응하는 비표시 영역(NAA)에는 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)의 타단과 연결된 제 1 내지 제 n 데이터 더미 배선(DDL1 내지 DDLn)가 형성되어 있으며, 제 1 내지 제 n 데이터 더미 배선(DDL1 내지 DDLn) 각각에는 데이터 더미 소자(150)가 연결된다. The non-display area NAA corresponding to the other ends of the first to the n-th data lines DL1 to DLn is connected to the first to the n-th data dummy lines DL1 to DLn connected to the other ends of the first to n- And data dummy devices 150 are connected to the first to nth data dummy wirings DDL1 to DDLn, respectively.

여기서, 데이터 더미 소자(150)는 제 1 내지 제 n 데이터 패드(DP1 내지 DPn)로부터 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)을 통해 제 1 내지 제 n 데이터 배선(DL1 내지 DLn)에 인가된 데이터 신호가 빠져나가도록 하기 위한 것으로, 두 전극을 포함하는 커패시터 또는 세 전극을 포함하고 두 전극이 단락되어 커패시터의 역할을 하는 박막 트랜지스터일 수 있다. Here, the data dummy element 150 is connected to the first to the n-th data lines DL1 to DLn from the first to the n-th data pads DP1 to DPn through the first to the nth data link lines DLL1 to DLLn, And may be a thin film transistor including a capacitor including two electrodes or three electrodes including two electrodes and short-circuited to serve as a capacitor.

한편, 비표시 영역(NAA)에는 제 1 및 제 2 도전 패턴(192, 194)이 더 형성된다. 제 1 도전 패턴(192)은 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))과 중첩하고, 제 2 도전 패턴(194)은 제 p 내지 제 (n-(p-1)) 데이터 더미 배선(DDLp 내지 DDL(n-(p-1)))과 중첩한다. 여기서, k와 p는 1보다 크고 n/2보다 작으며, k와 p는 같거나 다를 수 있다. On the other hand, first and second conductive patterns 192 and 194 are further formed in the non-display area NAA. The first conductive pattern 192 overlaps the kth through (n- (k-1)) data link interconnections DLLk through DLL (n- (k-1) (P-1) th data dummy wirings DDLp to DDL (n- (p-1)). Where k and p are greater than 1 and less than n / 2, and k and p may be the same or different.

제 1 도전 패턴(192)은 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 제 2 방향의 길이가 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 제 2 방향의 길이가 감소하는 형태를 가지며, 도시한 바와 같이, 이등변 삼각형 모양을 가질 수 있다. The length of the first conductive pattern 192 increases in the second direction from the kth data link wiring DLLk to the n / 2 data link wiring DLL (n / 2), and the length of the (n / 2 + The length in the second direction decreases from the data link wiring (DLL (n / 2 + 1)) to the (n- (k-1) Shape, and may have an isosceles triangle shape as shown.

따라서, 제 1 도전 패턴(192)과 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))의 중첩 면적은 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 감소한다. Therefore, the overlapping area of the first conductive pattern 192 and the k-th to (n- (k-1)) data link wirings (DLLk to DLL 2) from the (n / 2 + 1) data link wiring DLL (n / 2 + 1) to the n / 2 data link wiring (DLL (k-1)) data link wiring (DLL (n- (k-1))).

한편, 도 4에 도시한 바와 같이, 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))은 적어도 하나 이상의 꺾임부를 포함하여 지그재그(zigzag) 모양을 가질 수 있다. 이때, 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 꺾임부의 개수는 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 꺾임부의 개수는 감소한다. As shown in FIG. 4, the k-th to (n- (k-1)) -th data link lines DLLk to DLL (n- (k-1)) include at least one bent portion, zigzag) shape. At this time, the number of bent portions increases from the kth data link wiring DLLk to the n / 2 data link wiring DLL (n / 2), and the number of the (n / 2 + 1) / (K-1)) to the (n- (k-1)) data link wiring (DLL (n- (k-1)).

또한, 제 2 도전 패턴(194)은 제 p 데이터 더미 배선(DDLp)으로부터 제 n/2 데이터 더미 배선(DDL(n/2))으로 갈수록 제 2 방향의 길이가 증가하고, 제 (n/2+1) 데이터 더미 배선(DDL(n/2+1))으로부터 제 (n-(p-1)) 데이터 더미 배선(DDL(n-(p-1)))으로 갈수록 제 2 방향의 길이가 감소하는 형태를 가지며, 도시한 바와 같이, 이등변 삼각형 모양을 가질 수 있다. The length of the second conductive pattern 194 in the second direction increases from the p-th data dummy wiring DDLp to the n / 2-data dummy wiring DDL (n / 2) 1) data dummy wiring DDL (n- (p-1)) from the data dummy wiring DDL (n / 2 + 1) And may have an isosceles triangle shape as shown.

따라서, 제 2 도전 패턴(192)과 제 p 내지 제 (n-(p-1)) 데이터 더미 배선(DDLp 내지 DDL(n-(p-1)))의 중첩 면적은 제 p 데이터 더미 배선(DDLp)으로부터 제 n/2 데이터 더미 배선(DDL(n/2))으로 갈수록 증가하고, 제 (n/2+1) 데이터 더미 배선(DDL(n/2+1))으로부터 제 (n-(p-1)) 데이터 더미 배선(DDL(n-(p-1)))으로 갈수록 감소한다. Therefore, the overlapping area of the second conductive pattern 192 and the p-th to (n- (p-1) th data dummy wirings DDLp to DDL (n- (p-1) 2) from the (n / 2 + 1) -th data dummy wirings DDL (n / 2 + 1) to the n / 2 data dummy wirings DDL (p-1)) data dummy wiring DDL (n- (p-1)).

여기서, 제 2 도전 패턴(194)은 제 1 도전 패턴(192)보다 밑변의 길이가 길고, 높이는 같거나 작을 수 있다. Here, the second conductive pattern 194 may have a longer base length than the first conductive pattern 192 and a height equal to or less than that of the first conductive pattern 192.

앞서 실시예에서는 제 1 및 제 2 도전 패턴(192, 194)이 이등변 삼각형인 경우에 대하여 설명하였으나, 제 1 및 제 2 도전 패턴(192, 194)은 평행하지 않은 두 변의 길이가 같은 등각사다리꼴 모양일 수 있다. 이 경우, 제 1 도전 패턴(192)은 제 l 내지 제 (n-(l-1)) 데이터 링크 배선(DLLl 내지 DLL(n-(l-1)))과 중첩하는 제 2 방향의 길이가 동일하고, 제 2 도전 패턴(194)은 제 q 내지 제 (n-(q-1)) 데이터 e더미 배선(DDLq 내지 DDL(n-(q-1)))과 중첩하는 제 2 방향의 길이가 동일하다. 여기서, l은 k 보다 크고 n/2 보다 작거나 같으며, q는 p 보다 크고 n/2 보다 작거나 같다. Although the first and second conductive patterns 192 and 194 are isosceles triangles in the above embodiment, the first and second conductive patterns 192 and 194 are formed in the shape of an equiangular trapezoid Lt; / RTI &gt; In this case, the first conductive pattern 192 has a length in the second direction overlapping the first to (n- (l-1)) data link wirings DLLl to DLL (n- And the second conductive pattern 194 has a length in the second direction overlapping the q-th to (n- (q-1)) data e dummy wirings DDLq to DDL Are the same. Where l is greater than k and less than or equal to n / 2, and q is greater than p and less than or equal to n / 2.

제 1 및 제 2 도전 패턴(192, 194)은 화소 전극(130)과 동일층 상에 동일 물질로 형성되며, 인듐-틴-옥사이드(indium tin oxide)나 인듐-징크-옥사이드(indium zinc oxide)와 같은 투명 도전물질로 형성될 수 있다. The first and second conductive patterns 192 and 194 are formed of the same material on the same layer as the pixel electrode 130 and are formed of indium tin oxide or indium zinc oxide, And the like.

도 5는 본 발명의 실시예에 따른 액정표시장치용 어레이 기판의 데이터 배선부의 저항 및 커패시턴스를 도시한 그래프이다.5 is a graph showing a resistance and a capacitance of a data wiring portion of an array substrate for a liquid crystal display according to an embodiment of the present invention.

도 5에 도시한 바와 같이, 바깥쪽에서 중앙으로 갈수록 저항이 작아지는 반면, 바깥쪽에서 중앙으로 갈수록 커패시턴스는 커진다. As shown in FIG. 5, the resistance decreases from the outside toward the center, while the capacitance increases from the outside toward the center.

이와 같이, 본 발명의 실시예에서는 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)과 중첩 면적이 다른 제 1 도전 패턴(192)을 형성하여 커패시턴스 편차를 유도한다. 따라서, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이 차에 의해 발생하는 저항 편차를 커패시턴스 편차로 보상함으로써, 저항과 커패시턴스의 곱으로 표현되는 시정수(time constant)를 균일하게 하여, 균일한 화질을 구현할 수 있다. As described above, in the embodiment of the present invention, the first conductive pattern 192 having a different overlapping area with the first through the n-th data link interconnections DLL1 through DLLn is formed to induce the capacitance deviation. Therefore, by compensating the resistance deviation caused by the length difference of the first to nth data link wirings (DLL1 to DLLn) by the capacitance deviation, the time constant expressed by the product of the resistance and the capacitance is made uniform, A uniform image quality can be realized.

또한, 제 1 내지 제 n 데이터 더미 배선(DDL1 내지 DDLn)과 중첩 면적이 다른 제 2 도전 패턴(194)을 형성하여 시정수를 균일하게 함으로써, 제 1 내지 제 n 데이터 링크 배선(DLL1 내지 DLLn)의 길이 및 제 1 도전 패턴(192)의 면적을 줄일 수 있으므로, 상단 비표시 영역(NAA)의 면적을 줄여 베젤 영역을 감소시킬 수 있다. The first to the n-th data dummy lines DDL1 to DDLn are formed by forming the second conductive patterns 194 having different overlapping areas so as to make the time constant uniform, And the area of the first conductive pattern 192 can be reduced. Thus, the area of the upper non-display area NAA can be reduced to reduce the bezel area.

또한, 이러한 제 1 및 제 2 도전 패턴(194)에 의해, 제 k 내지 제 (n-(k-1)) 데이터 링크 배선(DLLk 내지 DLL(n-(k-1)))의 꺾임부 구조를 단순화하여 설계시 발생할 수 있는 불량을 방지할 수 있다. The first and second conductive patterns 194 are formed so as to extend from the k-th (n- (k-1)) data link wiring (DLLk to DLL It is possible to prevent defects that may occur in designing.

한편, 앞선 실시예에서는 기판(110) 상에 화소 전극(130)만 형성된 구조에 대하여 설명하였으나, 공통 전극을 화소 전극과 동일 기판 상에 형성할 수도 있으며, 이러한 경우, 제 1및 제 2 도전 패턴(192, 194)은 공통 전극과 동일층 상에 동일 물질로 형성할 수도 있다. Although the structure in which the pixel electrode 130 is formed on the substrate 110 is described in the above embodiment, the common electrode may be formed on the same substrate as the pixel electrode. In this case, (192, 194) may be formed of the same material on the same layer as the common electrode.

도 6은 본 발명의 다른 실시예에 따른 액정표시장치용 어레이 기판의 하나의 화소 영역에 대한 단면도이다. 본 발명의 다른 실시예에 따른 액정표시장치용 어레이 기판은 프린지 필드 스위칭 모드에 관한 것으로, 비표시 영역의 구조는 앞선 실시예와 동일하다. 6 is a cross-sectional view of one pixel region of an array substrate for a liquid crystal display according to another embodiment of the present invention. The array substrate for a liquid crystal display according to another embodiment of the present invention is related to a fringe field switching mode, and the structure of the non-display region is the same as that of the previous embodiment.

도 6에 도시한 바와 같이, 기판(201) 상에 게이트 전극(208)이 형성된다. 한편, 게이트 전극(208)과 연결되어 제1방향으로 연장된 게이트 배선(도시하지 않음)이 기판(201) 상에 더 형성되며, 게이트 전극(208)은 게이트 배선의 일부일 수 있다. 게이트 배선 및 게이트 전극(208)은 알루미늄이나 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 구리, 크롬 등의 금속 물질로 형성된다. As shown in FIG. 6, a gate electrode 208 is formed on a substrate 201. Meanwhile, a gate wiring (not shown) connected to the gate electrode 208 and extending in the first direction is further formed on the substrate 201, and the gate electrode 208 may be a part of the gate wiring. The gate wiring and the gate electrode 208 are formed of a metal material such as aluminum, aluminum alloy, molybdenum, molybdenum alloy, copper, chromium, or the like.

게이트 배선 및 게이트 전극(208) 상부에는 게이트 절연막(215)이 형성되어 있다. 게이트 절연막(215)은 실리콘 질화물(SiNx)이나 실리콘 산화물(SiO2)로 이루어질 수 있다. A gate insulating film 215 is formed on the gate wiring and the gate electrode 208. A gate insulating film 215 may be formed of silicon nitride (SiNx) or silicon oxide (SiO 2).

게이트 전극(208) 상부의 게이트 절연막(215) 위에는 순수 비정질 실리콘으로 이루어진 액티브층(220)이 형성되어 있으며, 액티브층(220) 위에는 불순물이 도핑된 실리콘으로 이루어진 오믹콘택층(222)이 형성되어 있다. 오믹콘택층(222)은 분리된 두 개의 패턴을 포함한다. 액티브층(220)과 오믹콘택층(222)은 반도체층이라 일컬어질 수 있다. An active layer 220 made of pure amorphous silicon is formed on the gate insulating layer 215 on the gate electrode 208. An ohmic contact layer 222 made of silicon doped with impurities is formed on the active layer 220 have. The ohmic contact layer 222 includes two separated patterns. The active layer 220 and the ohmic contact layer 222 may be referred to as a semiconductor layer.

오믹콘택층(222) 위에는 소스 전극(233)과 드레인 전극(236)이 형성되어 있다. 소스 및 드레인 전극(233, 236)은 게이트 전극(208)과 중첩하며, 게이트 전극(208) 위에서 서로 이격되어 있다. 소스 및 드레인 전극(233, 236)은 알루미늄이나 알루미늄 합금, 몰리브덴, 몰리브덴 합금, 구리, 크롬 등의 금속 물질로 형성될 수 있다.On the ohmic contact layer 222, a source electrode 233 and a drain electrode 236 are formed. The source and drain electrodes 233 and 236 overlap the gate electrode 208 and are spaced apart from each other on the gate electrode 208. The source and drain electrodes 233 and 236 may be formed of a metal material such as aluminum, aluminum alloy, molybdenum, molybdenum alloy, copper, or chromium.

게이트 전극(208)과 액티브층(220), 오믹콘택층(222), 그리고 소스 및 드레인 전극(233, 236)은 박막 트랜지스터를 이룬다. 소스 및 드레인 전극(233, 236) 사이의 액티브층(220)은 박막 트랜지스터의 채널이 된다. The gate electrode 208 and the active layer 220, the ohmic contact layer 222, and the source and drain electrodes 233 and 236 form a thin film transistor. The active layer 220 between the source and drain electrodes 233 and 236 becomes a channel of the thin film transistor.

또한, 소스 전극(233)과 연결되고, 제1방향과 교차하는 제2방향을 따라 연장된 데이터 배선(도시하지 않음)이 더 형성되어 있으며, 데이터 배선은 게이트 배선과 교차하여 화소 영역을 정의한다. 데이터 배선 하부에는 반도체 패턴이 더 형성될 수 있다. 즉, 액티브층(220)과 오믹콘택층(222), 소스 및 드레인 전극(233, 236), 그리고 데이터 배선은 동일 사진식각 공정을 통해 형성될 수 있는데, 이 경우 데이터 배선 하부에는 액티브층(220)에 연결된 순수 비정질 실리콘 패턴과, 오믹콘택층(222)의 일측에 연결된 불순불 비정질 실리콘 패턴이 순차적으로 형성될 수 있으며, 순수 비정질 실리콘 패턴과 불순물 비정질 실리콘 패턴은 반도체 패턴을 이룬다.Further, a data line (not shown) connected to the source electrode 233 and extending in a second direction intersecting the first direction is further formed, and the data line crosses the gate line to define a pixel region . A semiconductor pattern may be further formed under the data line. That is, the active layer 220, the ohmic contact layer 222, the source and drain electrodes 233 and 236, and the data line may be formed through the same photolithography process. In this case, the active layer 220 And an impurity-doped amorphous silicon pattern connected to one side of the ohmic contact layer 222 may be sequentially formed, and the pure amorphous silicon pattern and the impurity amorphous silicon pattern form a semiconductor pattern.

한편, 화소 영역에는 판 형태의 화소 전극(255)이 형성되어 있다. 화소 전극(255)은 실질적으로 화소 영역에 대응하는 면적을 가지며, 사각형 모양일 수 있다. 화소 전극(255)은 게이트 절연막(215) 및 드레인 전극(236) 상부에 위치한다. 따라서, 화소 전극(255)의 드레인 전극(136)의 상면 및 측면과 접촉한다. 즉, 화소 전극(255)은 드레인 전극(236) 바로 위에 형성되어, 콘택홀 없이 드레인 전극(236)과 접촉한다. 그러나, 소스 및 드레인 전극(233, 236) 상부에, 드레인 전극(236)을 부분적으로 노출하는 콘택홀을 갖는 절연막을 형성하고, 절연막 상부에 화소 전극(255)을 형성하여, 화소 전극(255)은 콘택홀을 통해 드레인 전극(236)과 접촉할 수도 있다.On the other hand, a plate-shaped pixel electrode 255 is formed in the pixel region. The pixel electrode 255 has an area substantially corresponding to the pixel region, and may have a rectangular shape. The pixel electrode 255 is located above the gate insulating film 215 and the drain electrode 236. Therefore, the upper surface and the side surface of the drain electrode 136 of the pixel electrode 255 are in contact with each other. That is, the pixel electrode 255 is formed directly on the drain electrode 236, and contacts the drain electrode 236 without a contact hole. An insulating film having a contact hole partially exposing the drain electrode 236 is formed on the source and drain electrodes 233 and 236 and a pixel electrode 255 is formed on the insulating film to form the pixel electrode 255, May be in contact with the drain electrode 236 through the contact hole.

소스 및 드레인 전극(233, 236)과 화소 전극(255) 상부에는 절연물질로 형성된 보호층(260)이 형성되어 있다. 도시하지 않았지만, 보호층(260)은 데이터 배선도 덮고 있다. A protective layer 260 formed of an insulating material is formed on the source and drain electrodes 233 and 236 and the pixel electrode 255. Although not shown, the protective layer 260 covers the data wiring.

이어, 보호층(260) 상부에는 공통 전극(270)이 형성되어 있다. 공통 전극(270)은 화소 전극(255)과 중첩하며, 인접한 화소 영역까지 연장되어, 다수의 화소 영역을 포함하는 표시 영역 전면에 형성된다. 여기서, 화소 전극(255)과 공통 전극(270)은 투명도전물질로 형성될 수 있다. Next, a common electrode 270 is formed on the protective layer 260. The common electrode 270 overlaps the pixel electrode 255 and extends to the adjacent pixel region and is formed on the entire surface of the display region including a plurality of pixel regions. Here, the pixel electrode 255 and the common electrode 270 may be formed of a transparent conductive material.

공통 전극(270)은 화소 영역에 다수의 제1 개구부(op1)를 가지며, 박막 트랜지스터 상부에 제2 개구부(op2)를 가진다. 다수의 개구부(op1)는 데이터 배선에 평행한 방향을 따라 연장된다. The common electrode 270 has a plurality of first openings op1 in the pixel region and a second opening op2 on the thin film transistor. The plurality of openings op1 extend along a direction parallel to the data lines.

이와 같이, 공통 전극(270)을 화소 전극(255)과 동일 기판(201) 상에 형성하고, 공통 전극(270)과 화소 전극(255) 사이의 전기장에 의해 액정 분자의 배열을 조절함으로써, 보다 넓은 시야각을 제공할 수 있다. Thus, by arranging the common electrode 270 on the same substrate 201 as the pixel electrode 255 and adjusting the arrangement of the liquid crystal molecules by the electric field between the common electrode 270 and the pixel electrode 255, A wide viewing angle can be provided.

이러한 본 발명의 다른 실시예에 따른 어레이 기판에서는 제 1및 제 2 도전 패턴(도 3의 192, 194)을 공통 전극(270)과 동일층 상에 동일 물질로 형성한다.
In the array substrate according to another embodiment of the present invention, the first and second conductive patterns (192 and 194 in FIG. 3) are formed on the same layer and the same material as the common electrode 270.

본 발명은 상기 실시예로 한정되지 않고, 본 발명의 취지를 벗어나지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.
The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the present invention.

110: 기판 GL1~GLm: 게이트 배선
DL1~DLn: 데이터 배선 T: 박막 트랜지스터
130: 화소 전극 P: 화소 영역
GLL1~GLLm: 게이트 링크 배선 DLL1~DLLn: 데이터 링크 배선
GP1~GPm: 게이트 패드 DP1~DPn: 데이터 패드
DDL1~DDLn: 데이터 더미 배선 150: 데이터 더미 소자
192: 제 1 도전 패턴 194: 제 2 도전 패턴
AA: 표시 영역 NAA: 비표시 영역110: substrates GL1 to GLm: gate wiring
DL1 to DLn: data line T: thin film transistor
130: pixel electrode P: pixel region
GLL1 to GLLm: Gate link wiring DLL1 to DLLn: Data link wiring
GP1 to GPm: Gate pad DP1 to DPn: Data pad
DDL1 to DDLn: Data dummy wiring 150: Data dummy element
192: first conductive pattern 194: second conductive pattern
AA: display area NAA: non-display area

Claims (8)

기판과;
상기 기판 상의 표시 영역에 형성되고 교차하여 화소 영역을 정의하는 제1방향의 다수의 게이트 배선 및 제2방향의 다수의 데이터 배선과;
상기 화소 영역마다 형성된 박막 트랜지스터 및 화소 전극과;
상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 일단에 각각 연결되는 n개의 데이터 링크 배선과(n은 짝수인 자연수);
상기 데이터 링크 배선과 연결되는 데이터 패드와;
제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선과 중첩하는 제 1 도전패턴
을 포함하고,
상기 제 1 도전패턴은 상기 제 k 데이터 링크 배선에서 제 l 데이터 링크 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(l-1)) 데이터 링크 배선에서 상기 제 (n-(k-1)) 데이터 링크 배선으로 갈수록 중첩 면적이 감소하며, k와 l은 1<k<l≤n/2의 관계를 만족하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
Claims [1]
A plurality of gate wirings in a first direction and a plurality of data wirings in a second direction which are formed in the display region on the substrate and intersect to define a pixel region;
A thin film transistor and a pixel electrode formed in each pixel region;
N data link wirings (n is an even number natural number) formed in the non-display area on the substrate and connected to one ends of the data wirings, respectively;
A data pad connected to the data link wiring;
(K-1) th data link wiring and the (k-1)
/ RTI &gt;
Wherein the first conductive pattern has an overlap area increasing from the k-th data link wiring to the first data link wiring, and the (n - (k-1) ) &Lt; / RTI &gt; wherein the overlap area decreases with increasing distance to the data link wiring, and k and l satisfy the relationship 1 &lt;
제 1 항에 있어서,
상기 제 k 데이터 링크 배선 내지 제 (n-(k-1)) 데이터 링크 배선은 적어도 하나의 꺾임부를 포함하며, 상기 제 k 데이터 링크 배선(DLLk)으로부터 제 n/2 데이터 링크 배선(DLL(n/2))으로 갈수록 상기 꺾임부의 개수는 증가하고, 제 (n/2+1) 데이터 링크 배선(DLL(n/2+1))으로부터 상기 제 (n-(k-1)) 데이터 링크 배선(DLL(n-(k-1)))으로 갈수록 상기 꺾임부의 개수는 감소하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
The method according to claim 1,
Wherein the kth data link wiring to the (n- (k-1)) data link wiring includes at least one turn portion, and the kth data link wiring (DLLk) / (K-1)) data link wiring (DLL (n / 2 + 1)) to the (n- (DLL (n- (k-1))), the number of the bent portions decreases.
제 1 항에 있어서,
상기 기판 상의 비표시 영역에 형성되고 상기 데이터 배선의 타단에 각각 연결되는 n개의 데이터 더미 배선과;
상기 데이터 더미 배선과 연결되는 데이터 더미 소자와;
제 p 데이터 더미 배선 내지 제 (n-(p-1)) 데이터 더미 배선과 중첩하는 제 2 도전패턴
을 더 포함하고,
상기 제 2 도전패턴은 상기 제 p 데이터 더미 배선에서 제 q 데이터 더미 배선으로 갈수록 중첩 면적이 증가하고, 제 (n-(q-1)) 데이터 더미 배선에서 상기 제 (n-(p-1)) 데이터 더미 배선으로 갈수록 중첩 면적이 감소하며, p와 q는 1<p<q≤n/2의 관계를 만족하는 것을 특징으로 하는 액정표시장치용 어레이 기판.
The method according to claim 1,
N data dummy wirings formed in the non-display region on the substrate and connected to the other ends of the data wirings, respectively;
A data dummy element connected to the data dummy wiring;
(P < - &gt;) data dummy wiring overlapping the p &lt; th &gt;
Further comprising:
(P-1) -th data dummy wiring in the (n - (q-1)) -th data dummy wiring, the second conductive pattern increases in area from the pth data dummy wiring toward the qth data dummy wiring, ) &Lt; / = p &lt; / = n / 2.
제 3 항에 있어서,
상기 제 1 및 제 2 도전패턴은 이등변 삼각형 모양을 가지는 액정표시장치용 어레이 기판.
The method of claim 3,
Wherein the first and second conductive patterns have an isosceles triangle shape.
제 3 항에 있어서,
상기 제 1 및 제 2 도전패턴은 등각 사다리꼴 모양을 가지는 액정표시장치용 어레이 기판.
The method of claim 3,
Wherein the first and second conductive patterns have an isosceles trapezoidal shape.
제 3 항에 있어서,
상기 제 1 및 제 2 도전패턴은 상기 화소 전극과 동일층 상에 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
The method of claim 3,
Wherein the first and second conductive patterns are formed of the same material on the same layer as the pixel electrode.
제 3 항에 있어서,
상기 화소 전극과 중첩하며 상기 화소 영역에 위치하는 다수의 제1개구부를 가지는 공통 전극을 더 포함하고, 상기 제 1 및 제 2 도전패턴은 상기 공통 전극과 동일층 상에 동일 물질로 형성되는 것을 특징으로 하는 액정표시장치용 어레이 기판.
The method of claim 3,
And a common electrode having a plurality of first openings overlapping the pixel electrode and located in the pixel region, wherein the first and second conductive patterns are formed of the same material on the same layer as the common electrode And a plurality of pixel electrodes formed on the substrate.
제 3 항에 있어서,
상기 데이터 더미 소자는 두 전극이 단락된 박막 트랜지스터인 것을 특징으로 하는 액정표시장치용 어레이 기판.The method of claim 3,
Wherein the data dummy element is a thin film transistor in which two electrodes are short-circuited.
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