KR20140059693A - 설정정보 저장회로 및 이를 포함하는 집적회로 - Google Patents

설정정보 저장회로 및 이를 포함하는 집적회로 Download PDF

Info

Publication number
KR20140059693A
KR20140059693A KR1020130023860A KR20130023860A KR20140059693A KR 20140059693 A KR20140059693 A KR 20140059693A KR 1020130023860 A KR1020130023860 A KR 1020130023860A KR 20130023860 A KR20130023860 A KR 20130023860A KR 20140059693 A KR20140059693 A KR 20140059693A
Authority
KR
South Korea
Prior art keywords
signal
setting
selection code
decoders
receiving
Prior art date
Application number
KR1020130023860A
Other languages
English (en)
Inventor
김관언
윤현수
황정태
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Publication of KR20140059693A publication Critical patent/KR20140059693A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)

Abstract

설정정보 저장회로는, 선택코드와 제1셋팅 신호를 입력받아 다수의 제1입력 활성화 신호를 생성하는 다수의 제1디코더; 상기 다수의 제1디코더 각각에 대응되고, 자신에 대응하는 제1디코더에서 생성된 제1입력 활성화 신호가 활성화되면 설정데이터를 입력받아 저장하는 다수의 제1레지스터 셋; 상기 선택코드와 제2셋팅 신호를 입력받아 다수의 제2입력 활성화 신호를 생성하는 다수의 제2디코더; 및 상기 다수의 제2디코더 각각에 대응괴고, 자신에 대응하는 제2디코더에서 생성된 제2입력 활성화 신호가 활성화되면 상기 설정데이터를 입력받아 저장하는 다수의 제2레지스터 셋을 포함한다.

Description

설정정보 저장회로 및 이를 포함하는 집적회로{SETTING INFORMATION STORING CIRCUIT AND INTEGRATED CIRCUIT INCLUDING THE SAME}
본 발명은 집적회로에 관한 것으로, 집적회로 내부의 각종 설정을 위한 설정정보를 저장하는 설정정보 저장회로에 관한 것이다.
집적회로 칩에 제조되고 난 이후에 정상적인 동작을 위해서는 다양한 설정을 필요로 한다. 예를 들어, 집적회로 칩 내부에서 사용되는 전압들의 레벨에 대한 설정, 집적회로 칩 내부에 구비된 지연회로의 지연값에 대한 설정 등이 올바르게 수행되어야 집적회로 칩이 최적의 환경에서 동작할 수 있다. 또한, 집적회로 칩의 테스트시에는 테스트에 필요한 다양한 환경을 설정하고, 테스트를 수행한다. 이와 같이, 대부분의 집적회로 칩들은 칩 내부에 동작 모드, 전압의 레벨, 지연값 등의 설정을 위한 다양한 설정회로들을 구비한다.
도 1은 종래의 집적회로 칩 내부에 구비된 설정회로를 도시한 도면이다.
도 1을 참조하면, 집적회로 칩은, 선택코드 전달버스(101), 설정데이터 전달버스(102), 셋팅 신호 전달라인(103), 리셋 신호 전달라인(104), 다수의 디코더(110_0~110_N), 다수의 레지스터 셋(120_0~120_N), 다수의 내부회로(130_0~130_N)를 포함한다.
선택코드 전달버스(101)는 집적회로 칩 외부로부터 입력된 선택코드(SEL<0:A>)를 전달하기 위한 버스(bus)이다. 선택코드(SEL<0:A>)는 집적회로 칩 외부로부터 입력된 설정데이터(DATA<0:B>)가 다수의 레지스터 셋(120_0~120_N) 중 어느 레지스터 셋에 저장되어야 할지를 지정하기 위한 코드이다. 설정데이터 전달버스(102)는 집적회로 칩 외부로부터 입력된 설정데이터(DATA<0:B>)를 전달하기 위한 버스이다. 설정데이터(DATA<0:B>)는 선택코드(SEL<0:A>)에 의해 선택된 레지스터 셋에 저장될 설정 데이터이다. 셋팅 신호 전달라인(103)은 집적회로 칩 외부로부터 입력된 셋팅 신호(SET)를 전달한다. 또한, 리셋 신호 전달라인(104)은 집적회로 칩 외부로부터 입력된 리셋 신호(RST)를 전달한다. 셋팅 신호(SET)는 선택코드(SEL<0:A>)에 의해 선택된 레지스터 셋에 설정데이터가 입력되기 시작하는 시점을 지정하는 타이밍(timing) 정보를 가지는 신호이며, 리셋 신호(RST)는 선택코드(SEL<0:A>)에 의해 선택된 레지스터 셋에 설정데이터(DATA<0:B>)가 입력되는 것을 종료하는 시점을 지정하는 타이밍 정보를 가지는 신호이다.
디코더들(110_0~110_N)은 선택코드(SEL<0:A>), 셋팅 신호(SET) 및 리셋 신호(RST)를 입력받아 입력 활성화 신호(EN_0~EN_N)를 생성한다. 디코더들(110_0~110_N)은 선택코드(SEL<0:A>)가 자신에 대응하는 값을 가지면 셋팅 신호(SET)의 활성화에 응답해 입력 활성화 신호(EN_0~EN_N)를 활성화하고 리셋 신호(RST)의 활성화에 응답해 입력 활성화 신호(EN_0~EN_N)를 비활성화한다. 예들 들어, 디코더들(110_0~110_N)이 8개이고(즉, N=7이고) 선택코드(SEL<0:A>)가 3비트(즉, A=2)라면, 선택코드(SEL<0:2>)가 '000'의 값을 가지는 경우에는 디코더(110_0)가 셋팅 신호(SET)의 활성화에 응답해 입력 활성화 신호(EN_0)를 활성화하고 리셋 신호(RST)의 활성화에 응답해 입력 활성화 신호(EN_0)를 비활성화한다. 또한, 선택코드(SEL<0:2>)가 '010'의 값을 갖는 경우에는 디코더(110_2)가 셋팅 신호(SET)의 활성화에 응답해 입력 활성화 신호(EN_2)를 활성화하고 리셋 신호(RST)의 활성화에 응답해 입력 활성화 신호(EN_2)를 비활성화한다.
레지스터 셋들(120_0~120_N)은 자신에 대응하는 입력 활성화 신호(EN_0~EN_N)가 활성화되어 있는 동안에, 설정데이터 전달버스(102)에 실린 설정데이터(DATA<0:B)를 입력받아 저장한다. 예를 들어, 입력 활성화 신호(EN_1)가 활성화된 동안에는 설정데이터 전달버스(102)에 실린 설정데이터(DATA<0:B>)가 레지스터 셋(120_1)에 저장되고, 입력 활성화 신호(EN_3)가 활성화된 동안에는 설정데이터 전달버스(102)에 실린 설정데이터(DATA<0:B>)가 레지스터 셋(120_3)에 저장된다.
내부회로들(130_0~130_N)은 자신에 대응하는 레지스터 셋에 저장된 설정데이터를 이용하여 자신들의 동작에 필요한 설정을 한다. 예를 들어, 내부회로(130_0)가 집적회로 칩의 동작 모드를 설정하는 회로인 경우에 레지스터 셋(120_0)에 저장된 설정데이터를 이용해 집적회로 칩의 동작 모드를 A모드 또는 B모드로 설정할 수 있다. 또한, 내부회로(130_1)가 집적회로 칩 내부에서 사용되는 내부전압(internal voltage)을 생성하는 회로인 경우에, 내부회로(130_1)는 레지스터 셋(120_1)에 저장된 설정데이터를 이용해 내부전압의 레벨을 설정할 수 있다. 또한, 내부회로(130_2)가 특정 신호를 지연시키는 지연회로라면 내부회로(130_2)는 레지스터 셋(120_2)에 저장된 설정데이터를 이용해 지연값을 설정할 수 있다.
위에서 살펴본 집적회로 칩에서 사용하는 설정 방식은, 선택코드(SEL<0:A>)에 의해 설정 아이템을 선택하고, 선택된 설정 아이템에 설정정보(DATA<0:B>)를 입력하는 방식으로 이루어진다. 따라서, 선택코드(SEL<0:A>)의 비트 수에 따라 설정 가능한 아이템의 개수가 달라진다. 이러한 설정 방식에서 설정 가능한 아이템의 개수를 늘리기 위해서는 선택코드(SEL<0:A>)의 비트 수를 증가시켜야 하는데, 선택코드(SEL<0:A>)의 비트 수 증가는 선택코드 전달버스(101)의 면적 증가 및 디코더들(110_0~110_N)의 설계변경 등을 반드시 필요로 한다는 문제점이 있다. 특히, 이미 JEDEC, IEEE 등의 표준안에 의해 선택코드(SEL<0:A>)의 비트 수가 정해져 있는 집적회로 칩의 경우에는 선택코드(SEL<0:A>)의 비트 수를 증가시키는 것은 표준안을 위배하게 된다는 문제점이 있다. 따라서, 선택코드(SEL<0:A>)의 비트 수를 증가시키지 않고 디코더(110_0~110_N)의 설계변경 없이 설정 가능한 아이템의 개수를 늘리는 것이 가능한 기술이 요구된다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 선택코드의 비트수를 늘리거나 디코더의 구성을 변경하지 않으면서도 설정 아이템의 개수를 늘리는 것이 가능한 기술을 제공하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 설정정보 저장회로는, 선택코드와 제1셋팅 신호를 입력받아 다수의 제1입력 활성화 신호를 생성하는 다수의 제1디코더; 상기 다수의 제1디코더 각각에 대응되고, 자신에 대응하는 제1디코더에서 생성된 제1입력 활성화 신호가 활성화되면 설정데이터를 입력받아 저장하는 다수의 제1레지스터 셋; 상기 선택코드와 제2셋팅 신호를 입력받아 다수의 제2입력 활성화 신호를 생성하는 다수의 제2디코더; 및 상기 다수의 제2디코더 각각에 대응괴고, 자신에 대응하는 제2디코더에서 생성된 제2입력 활성화 신호가 활성화되면 상기 설정데이터를 입력받아 저장하는 다수의 제2레지스터 셋을 포함한다.
또한, 본 발명의 일실시예에 따른 집적회로는, 선택코드를 전달하기 위한 선택코드 전달버스; 설정데이터를 전달하기 위한 설정데이터 전달버스; 제1셋팅 신호를 전달하기 위한 제1라인; 제2셋팅 신호를 전달하기 위한 제2라인; 상기 선택코드 전달버스로 전달되는 상기 선택코드와 상기 제1라인으로 전달되는 제1셋팅 신호를 입력받아 다수의 제1입력 활성화 신호를 생성하는 다수의 제1디코더; 상기 다수의 제1디코더 각각에 대응되고, 자신에 대응하는 제1디코더에서 생성된 제1입력 활성화 신호가 활성화되면 상기 설정데이터 전달버스로 전달되는 상기 설정데이터를 입력받아 저장하는 다수의 제1레지스터 셋; 상기 선택코드 전달버스로 전달되는 상기 선택코드와 상기 제2라인으로 전달되는 제2셋팅 신호를 입력받아 다수의 제2입력 활성화 신호를 생성하는 다수의 제2디코더; 및 상기 다수의 제2디코더 각각에 대응되고, 자신에 대응하는 제2디코더에서 생성된 제2입력 활성화 신호가 활성화되면 상기 설정데이터 전달버스로 전달되는 상기 설정데이터를 입력받아 저장하는 다수의 제2레지스터 셋을 포함한다.
본 발명에 따르면, 셋팅 신호의 개수를 늘리는 것에 의해 설정 가능한 아이템의 개수를 늘린다. 따라서, 선택코드의 비트수 및 디코더의 구성을 변경할 필요가 없으며, 이는 회로의 면적증가 및 설계변경에 따른 문제점을 감소시킨다.
도 1은 종래의 집적회로 칩 내부에 구비된 설정회로를 도시한 도면.
도 2는 본 발명의 일실시예에 따른 설정정보 저장회로를 포함하는 집적회로의 구성도.
도 3은 도 2의 제1디코더(210_1)의 일실시예 구성도.
도 4는 도 2의 제1레지스터 셋(230_1)의 일실시예 구성도.
도 5는 본 발명의 다른 실시예에 따른 설정정보 저장회로를 포함하는 집적회로의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 설정정보 저장회로를 포함하는 집적회로의 구성도이다.
도 2를 참조하면, 집적회로는, 수신회로(200), 선택코드 전달버스(201), 설정데이터 전달버스(202), 제1셋팅 신호 전달라인(203), 제2셋팅 신호 전달라인(204), 리셋 신호 전달라인(205), 다수의 제1디코더(210_0~210_N), 다수의 제2디코더(220_0~220_N), 다수의 제1레지스터 셋(230_0~230_N), 다수의 제2레지스터 셋(240_0~240_N), 다수의 제1내부회로(250_0~250_N) 및 다수의 제2내부회로(260_0~260_N)를 포함한다.
수신회로(200)는 집적회로 칩 외부로부터 입력되는 선택코드(SEL<0:A>), 설정데이터(DATA<0:B>), 제1셋팅 신호(SET1), 제2셋팅 신호(SET2), 리셋 신호(RST)를 수신한다.
선택코드 전달버스(201)는 집적회로 칩 외부로부터 입력된 선택코드(SEL<0:A>)를 전달하기 위한 버스(bus)이다. 선택코드(SEL<0:A>)는 집적회로 칩 외부로부터 입력된 설정데이터(DATA<0:B>)가 레지스터 셋들(220_0~220_N, 230_0~230_N) 중 어느 레지스터 셋에 저장되어야 할지를 지정하기 위한 코드이다. 선택코드(SEK<0:A>)는 집적회로 내부의 모든 디코더들(210_0~210_N, 220_0~220_N)에서 공통적으로 사용되므로, 선택코드 전달버스(201)는 모든 디코더들(210_0~210_N, 220_0~220_N)에 연결된다.
설정데이터 전달버스(202)는 집적회로 칩 외부로부터 입력된 설정데이터(DATA<0:B>)를 전달하기 위한 버스이다. 설정데이터(DATA<0:B>)는 선택코드(SEL<0:A>)와 셋팅 신호(SET1, SET2)에 의해 선택된 레지스터 셋에 저장된다. 집적회로 내부의 모든 레지스터 셋들(230_0~230_N, 240_0~240_N)은 설정데이터 전달버스(202)를 통해 설정데이터(DATA<0:B>)를 입력받아 저장하므로, 설정데이터 전달버스(202)는 모든 레지스터 셋들(230_0~230_N, 240_0~240_N)에 연결된다.
제1셋팅 신호 전달라인(203)은 집적회로 칩 외부로부터 입력된 제1셋팅 신호(SET1)를 제1디코더들(210_0~210_N)에서 사용되는 셋팅 신호로 전달하기 위한 라인이다. 제1셋팅 신호(SET)는 제1디코더들(210_0~210_N)에서만 사용되고 제2디코더들(220_0~220_N)에서는 사용되지 않으므로, 제1셋팅 신호 전달라인(203)은 제1디코더들(210_0~210_N)에만 연결된다. 제2셋팅 신호 전달라인(204)은 집적회로 칩 외부로부터 입력된 제2셋팅 신호(SET2)를 제2디코더들(220_0~220_N)에서 사용하는 셋팅 신호로 전달하기 위한 라인이다. 제2셋팅 신호 전달라인(204)은 제2디코더들(220_0~220_N)에만 연결된다. 리셋신호 전달라인(205)은 집적회로 칩 외부로부터 입력된 리셋신호(RST)를 제1디코더들(210_0~210_N)과 제2디코더들(220_0~220_N)로 전달한다. 리셋신호 전달라인(205)은 집적회로 내부의 모든 디코더들(210_0~210_N, 220_0~220_N)에 연결된다.
다수의 제1디코더(210_0~210_N)는 선택코드(SEL<0:A>), 제1셋팅 신호(SET1) 및 리셋신호(RST)를 입력받아 제1입력 활성화 신호(EN1_0~EN1_N)를 생성한다. 제1디코더들(210_0~210_N)은 선택코드(SEL<0:A>)가 자신에 대응하는 값을 가지면 제1셋팅 신호(SET1)의 활성화에 응답해 제1입력 활성화 신호(EN1_0~EN1_N)를 활성화하고, 리셋신호(RST)의 활성화에 응답해 제1입력 활성화 신호(EN1_0~EN1_N)를 비활성화한다. 예들 들어, 제1디코더들(210_0~210_N)이 8개이고(즉, N=7이고) 선택코드(SEL<0:A>)가 3비트(즉, A=2)라면, 선택코드(SEL<0:2>)가 '000'의 값을 가지는 경우에는 디코더(210_0)가 제1셋팅 신호(SET1)의 활성화에 응답해 제1입력 활성화 신호(EN1_0)를 활성화하고 리셋 신호(RST)의 활성화에 응답해 제1입력 활성화 신호(EN1_0)를 비활성화한다. 또한, 선택코드(SEL<0:2>)가 '010'의 값을 갖는 경우에는 제1디코더(210_2)가 제1셋팅 신호(SET1)의 활성화에 응답해 제1입력 활성화 신호(EN1_2)를 활성화하고 리셋 신호(RST)의 활성화에 응답해 제1입력 활성화 신호(EN1_2)를 비활성화한다.
다수의 제1레지스터 셋(230_0~230_N)은 자신에 대응하는 제1입력 활성화 신호(EN1_0~EN1_N)가 활성화되어 있는 동안에, 설정데이터 전달버스(202)에 실린 설정데이터(DATA<0:B>)를 입력받아 저장한다. 예를 들어, 제1입력 활성화 신호(EN1_1)가 활성화되어 있는 동안에는 설정데이터 전달버스(202)에 실린 설정데이터(DATA<0:B>)가 제1레지스터 셋(230_1)에 저장되고, 제1입력 활성화 신호(EN1_3)가 활성화되어 있는 동안에는 설정데이터 전달버스(202)에 실린 설정데이터(DATA<0:B>)가 제1레지스터 셋(230_3)에 저장된다.
다수의 제2디코더(220_0~220_N)는 선택코드(SEL<0:A>), 제2셋팅 신호(SET2) 및 리셋신호(RST)를 입력받아 제2입력 활성화 신호(EN2_0~EN2_N)를 생성한다. 제2디코더들(220_0~220_N)은 선택코드(SEL<0:A>)가 자신에 대응하는 값을 가지면 제2셋팅 신호(SET2)의 활성화에 응답해 제2입력 활성화 신호(EN2_0~EN2_N)를 활성화하고, 리셋신호(RST)의 활성화에 응답해 제2입력 활성화 신호(EN2_0~EN2_N)를 비활성화한다. 예들 들어, 제2디코더들(220_0~220_N)이 8개이고(즉, N=7이고) 선택코드(SEL<0:A>)가 3비트(즉, A=2)라면, 선택코드(SEL<0:2>)가 '000'의 값을 가지는 경우에는 디코더(210_0)가 제2셋팅 신호(SET2)의 활성화에 응답해 제2입력 활성화 신호(EN2_0)를 활성화하고 리셋 신호(RST)의 활성화에 응답해 제2입력 활성화 신호(EN2_0)를 비활성화한다. 또한, 선택코드(SEL<0:2>)가 '010'의 값을 갖는 경우에는 제2디코더(220_2)가 제2셋팅 신호(SET2)의 활성화에 응답해 제2입력 활성화 신호(EN2_2)를 활성화하고 리셋 신호(RST)의 활성화에 응답해 제2입력 활성화 신호(EN2_2)를 비활성화한다.
다수의 제2레지스터 셋(240_0~240_N)은 자신에 대응하는 제2입력 활성화 신호(EN2_0~EN2_N)가 활성화되어 있는 동안에, 설정데이터 전달버스(202)에 실린 설정데이터(DATA<0:B>)를 입력받아 저장한다. 예를 들어, 제2입력 활성화 신호(EN2_1)가 활성화되어 있는 동안에는 설정데이터 전달버스(202)에 실린 설정데이터(DATA<0:B>)가 제2레지스터 셋(240_1)에 저장되고, 제2입력 활성화 신호(EN2_3)가 활성화되어 있는 동안에는 설정데이터 전달버스(202)에 실린 설정데이터(DATA<0:B>)가 제2레지스터 셋(240_3)에 저장된다.
제1내부회로들(250_0~250_N)과 제2내부회로들(260_0~260_N)은 자신에 대응하는 레지스터 셋(230_0~230_N, 240_0~240_N)에 저장된 설정데이터를 이용하여 자신들의 동작에 필요한 설정을 한다. 예를 들어, 예를 들어, 내부회로(250_0)가 집적회로 칩의 동작 모드를 설정하는 회로인 경우에 레지스터 셋(230_0)에 저장된 설정데이터를 이용해 집적회로 칩의 동작 모드를 A모드 또는 B모드로 설정할 수 있다. 또한, 내부회로(260_1)가 집적회로 칩 내부에서 사용되는 내부전압(internal voltage)을 생성하는 회로인 경우에, 내부회로(260_1)는 레지스터 셋(240_1)에 저장된 설정데이터를 이용해 내부전압의 레벨을 설정할 수 있다. 또한, 내부회로(250_2)가 특정 신호를 지연시키는 지연회로라면 내부회로(250_2)는 레지스터 셋(230_2)에 저장된 설정데이터를 이용해 지연값을 설정할 수 있다.
본 발명에 따르면, 선택코드(SEL<0:A>)의 비트수를 늘리지 않고 셋팅 신호들(SET1, SET2)의 개수를 늘리는 것에 의해 집적회로에서 설정 가능한 아이템의 개수, 즉 레지스터 셋들(230_0~230_N, 240_0~240_N)의 개수,를 늘리는 것이 가능해진다. 제1셋팅 신호(SET1)는 제1디코더들(210_0~210_N)로만 전달되고 제2셋팅 신호(SET2)는 제2디코더들(220_0~220_N)로만 전달되므로 늘어난 셋팅신호들(SET1, SET2)의 개수에 의해 셋팅신호들(SET1, SET2)을 전달하는데 필요한 라인들(202, 203)의 면적이 늘어나지는 않는다. 또한, 선택코드(SEL<0:A>)의 비트수는 종래와 동일하게 작은 비트수로 유지하는 것이 가능해지므로 디코더들(210_0~210_N, 220_0~220_N)의 설계변경 및 디코딩할 신호의 비트수 증가로 인한 개개의 디코더의 면적 증가를 방지할 수 있다.
도 3은 도 2의 제1디코더(210_1)의 일실시예 구성도이다. 도 3에서는 선택코드(SEL<0:5>)의 비트수가 6비트이고, 제1디코더(210_1)에 대응하는 선택코드(SEL<0:5>)의 값은 '000001'인 경우를 예시하여 제1디코더(210_1)를 도시했다.
도 3을 참조하면, 제1디코더(210_1)는 활성화 제어부(310)와 SR 래치(320)를 포함한다.
활성화 제어부(310)는 선택코드(SEL<0:5>)의 값이 '000001'이고 제1셋팅 신호(SET1)가 '1'로 활성화되면 활성화 제어신호(CONTROL)를 '0'으로 활성화한다. 활성화 제어부(310)는 도면에 도시된 바와 같이, 인버터(311), 노아게이트들(312, 313) 및 낸드게이트(314)를 포함해 구성될 수 있다.
SR 래치(320)는 활성화 제어신호(CONTROL)가 '0'으로 활성화되면 제1입력 활성화 신호(EN1_1)를 '1'로 활성화하고, 리셋 신호(RST)가 '1'로 활성화되면(즉, 인버터(321)의 출력신호가 '0'이 되면) 제1입력 활성화 신호(EN1_1)를 '0'으로 비활성화한다.
제1디코더(210_1) 이외의 제1디코더들(210_0, 210_2~210_N)은 도 3에 도시된 제1디코더(210_1)와 유사하게 구성될 수 있다. 제1디코더들(210_0, 210_2~210_N)은 각각에 대응하는 선택코드(SEL<0:5>)의 값에 따라 노아 게이트들(312, 313)로 전단의 인버터의 개수 및 위치만 변경되게 설계되면 된다. 또한, 제2디코더들(220_0~220_N)은 제1셋팅 신호(SET1) 대신에 제2셋팅 신호(SET2)를 입력받는다는 점을 제외하면 제1디코더들(210_0~210_N)과 동일하게 설계될 수 있다.
도 4는 도 2의 제1레지스터 셋(230_1)의 일실시예 구성도이다.
도 4를 참조하면, 제1레지스터 셋(230_1)은 설정데이터(DATA<0:B>)의 비트수(B+1)와 동일한 개수의 패스게이트들(410_0~410_B)과 래치들(420_0~420_B)을 포함한다.
패스게이트들(410_0~410_B)은 제1입력 활성화 신호(EN1_1)가 '1'로 활성화되면 턴온되고, 패스게이트들(410_0~410_B)이 턴온되면 래치들(420_0~420_B)은 설정데이터 전달버스(202)에 실린 설정데이터(DATA<0:B>)를 입력받아 저장한다.
제1레지스터 셋들(230_0, 230_2~230_N)과 제2레지스터 셋들(240_0~240_N)도 자신에 대응하는 입력 활성화 신호들(EN1_0, EN1_2~EN1_N, EN2_0~EN2_N)을 입력받는다는 점을 제외하면 도 4의 제1레지스터 셋(230_1)과 동일하게 구성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 설정정보 저장회로를 포함하는 집적회로의 구성도이다.
도 5의 실시예에서는 도 4의 실시예에서 인코딩 회로(510)가 더 포함된다. 집적회로의 설정을 위한 코드 및 신호들은 도 4의 실시예와 같이 집적회로의 외부로부터 직접 입력될 수도 있지만, 수신회로(200)를 통해 외부로부터 입력되는 신호들(INPUTS)을 인코딩해 내부적으로 생성될 수도 있다. 인코딩 회로(510)는 집적회로 외부로부터 입력되는 신호들(INPUTS)을 이용하여 집적회로의 설정을 위한 코드 및 신호들(SEL<0:A>, DATA<0:B>, SET1, SET2, RST)을 생성한다. 즉, 인코딩 회로(510)는 외부로부터 입력되는 신호(INPUTS)의 포맷을 변경하여 코드 및 신호들(SEL<0:A>, DATA<0:B>, SET1, SET2, RST)을 생성할 수 있다. 예를 들어, DRAM과 같은 메모리 장치에서는 메모리 장치의 설정을 위한 신호들이 커맨드 채널(command channel)과 어드레스 채널(address channel)을 통해 입력되고, 커맨드 채널과 어드레스 채널을 통해 입력된 신호들을 이용하여 메모리 장치 내부의 설정을 위한 코드 및 신호들(SEL<0:A>, DATA<0:B>, SET1, SET2, RST)을 생성한다.
또 다른 실시예(미도시)에서는, 집적회로 내부의 이-퓨즈 어레이(e-fuse array) 회로, 플래쉬(flash) 메모리 등과 같은 비휘발성 메모리가 포함되고, 비휘발성 메모리에 저장된 정보를 이용하여 집적회로의 설정을 위한 코드 및 신호들(SEL<0:A>, DATA<0:B>, SET1, SET2, RST)이 생성될 수도 있다.
즉, 집적회로의 설정을 위한 코드 및 신호들(SEL<0:A>, DATA<0:B>, SET1, SET2, RST)은 외부로부터 직접 입력되거나(예, 도 4), 외부로부터 입력된 신호를 이용하여 집적회로 내부적으로 생성되거나(예, 도 5), 집적회로 내부적으로 저장된 정보를 이용하여 집적회로 내부적으로 생성될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
200: 수신회로 201: 선택코드 전달버스
202: 설정데이터 전달버스 203: 제1셋팅 신호 전달라인
204: 제2셋팅 신호 전달라인 205: 리셋 신호 전달라인
210_0~210_N: 다수의 제1디코더 220_0~220_N: 다수의 제2디코더
230_0~230_N: 다수의 제1레지스터 셋
240_0~240_N: 다수의 제2레지스터 셋
250_0~250_N: 다수의 제1내부회로 260_0~260_N: 다수의 제2내부회로

Claims (10)

  1. 선택코드와 제1셋팅 신호를 입력받아 다수의 제1입력 활성화 신호를 생성하는 다수의 제1디코더;
    상기 다수의 제1디코더 각각에 대응되고, 자신에 대응하는 제1디코더에서 생성된 제1입력 활성화 신호가 활성화되면 설정데이터를 입력받아 저장하는 다수의 제1레지스터 셋;
    상기 선택코드와 제2셋팅 신호를 입력받아 다수의 제2입력 활성화 신호를 생성하는 다수의 제2디코더; 및
    상기 다수의 제2디코더 각각에 대응괴고, 자신에 대응하는 제2디코더에서 생성된 제2입력 활성화 신호가 활성화되면 상기 설정데이터를 입력받아 저장하는 다수의 제2레지스터 셋
    을 포함하는 설정정보 저장회로.
  2. 제 1항에 있어서,
    상기 다수의 제1디코더 각각은
    상기 선택코드가 자신에 대응하는 값을 가지고 상기 제1셋팅 신호가 활성화되면 자신에 대응하는 제1입력 활성화 신호를 활성화하고, 리셋 신호가 활성화되면 상기 자신에 대응하는 제1입력 활성화 신호를 비활성화하는
    설정정보 저장회로.
  3. 제 2항에 있어서,
    상기 다수의 제1레지스터 셋 각각은
    자신에 대응하는 제1입력 활성화 신호의 활성화시에 상기 선택코드를 구성하는 신호들을 입력받아 저장하는 다수의 레지스터를 포함하는
    설정정보 저장회로.
  4. 제 1항에 있어서,
    상기 다수의 제1디코더 각각은
    상기 선택코드와 상기 제1입력 활성화 신호를 입력받아 활성화 제어신호를 생성하는 활성화 제어부; 및
    상기 활성화 제어신호에 응답하여 자신에 대응하는 제1입력 활성화 신호를 활성화하고, 리셋 신호에 응답하여 상기 자신에 대응하는 제1입력 활성화 신호를 비활성화하는 SR 래치를 포함하는
    설정정보 저장회로.
  5. 선택코드를 전달하기 위한 선택코드 전달버스;
    설정데이터를 전달하기 위한 설정데이터 전달버스;
    제1셋팅 신호를 전달하기 위한 제1라인;
    제2셋팅 신호를 전달하기 위한 제2라인;
    상기 선택코드 전달버스로 전달되는 상기 선택코드와 상기 제1라인으로 전달되는 제1셋팅 신호를 입력받아 다수의 제1입력 활성화 신호를 생성하는 다수의 제1디코더;
    상기 다수의 제1디코더 각각에 대응되고, 자신에 대응하는 제1디코더에서 생성된 제1입력 활성화 신호가 활성화되면 상기 설정데이터 전달버스로 전달되는 상기 설정데이터를 입력받아 저장하는 다수의 제1레지스터 셋;
    상기 선택코드 전달버스로 전달되는 상기 선택코드와 상기 제2라인으로 전달되는 제2셋팅 신호를 입력받아 다수의 제2입력 활성화 신호를 생성하는 다수의 제2디코더; 및
    상기 다수의 제2디코더 각각에 대응되고, 자신에 대응하는 제2디코더에서 생성된 제2입력 활성화 신호가 활성화되면 상기 설정데이터 전달버스로 전달되는 상기 설정데이터를 입력받아 저장하는 다수의 제2레지스터 셋
    을 포함하는 집적회로.
  6. 제 5항에 있어서,
    상기 집적회로는
    상기 집적회로 외부로부터 상기 선택코드, 상기 설정데이터, 상기 제1셋팅 신호 및 상기 제2셋팅 신호를 입력받기 위한 수신회로
    를 더 포함하는 집적회로.
  7. 제 5항에 있어서,
    상기 집적회로는
    상기 집적회로 외부로부터 다수의 신호들을 수신하는 수신회로; 및
    상기 수신회로를 통해 수신된 상기 다수의 신호들을 이용해 상기 선택코드, 상기 설정데이터, 상기 제1셋팅 신호 및 상기 제2셋팅 신호를 생성하는 인코딩 회로
    를 더 포함하는 집적회로.
  8. 제 5항에 있어서,
    상기 집적회로는 리셋 신호를 전달하기 위한 제3라인을 더 포함하고,
    상기 다수의 제1디코더 각각은
    상기 선택코드가 자신에 대응하는 값을 가지고 상기 제1셋팅 신호가 활성화되면 자신에 대응하는 제1입력 활성화 신호를 활성화하고, 상기 제3라인을 통해 전달된 상기 리셋 신호가 활성화되면 상기 자신에 대응하는 제1입력 활성화 신호를 비활성화하는
    집적회로.
  9. 제 8항에 있어서,
    상기 다수의 제1레지스터 셋 각각은
    자신에 대응하는 제1입력 활성화 신호의 활성화시에 상기 선택코드를 구성하는 신호들을 입력받아 저장하는 다수의 레지스터를 포함하는
    집적회로.
  10. 제 5항에 있어서,
    상기 다수의 제1디코더 각각은
    상기 선택코드와 상기 제1입력 활성화 신호를 입력받아 활성화 제어신호를 생성하는 활성화 제어부; 및
    상기 활성화 제어신호에 응답하여 자신에 대응하는 제1입력 활성화 신호를 활성화하고, 리셋 신호에 응답하여 상기 자신에 대응하는 제1입력 활성화 신호를 비활성화하는 SR 래치를 포함하는
    집적회로.
KR1020130023860A 2012-11-08 2013-03-06 설정정보 저장회로 및 이를 포함하는 집적회로 KR20140059693A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/672,493 US9053776B2 (en) 2012-11-08 2012-11-08 Setting information storage circuit and integrated circuit chip including the same
US13/672,493 2012-11-08

Publications (1)

Publication Number Publication Date
KR20140059693A true KR20140059693A (ko) 2014-05-16

Family

ID=50622242

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130023860A KR20140059693A (ko) 2012-11-08 2013-03-06 설정정보 저장회로 및 이를 포함하는 집적회로

Country Status (2)

Country Link
US (1) US9053776B2 (ko)
KR (1) KR20140059693A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170069510A (ko) * 2015-12-11 2017-06-21 에스케이하이닉스 주식회사 테스트 모드 설정회로 및 이를 포함하는 반도체 장치

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5043945A (en) * 1989-09-05 1991-08-27 Motorola, Inc. Memory with improved bit line and write data line equalization
KR100540483B1 (ko) * 2003-06-30 2006-01-11 주식회사 하이닉스반도체 데이터 억세스 위치에 관계없이 연속적인 버스트 모드로 데이터를 억세스할 수 있는 반도체 메모리 장치 및 그의 구동방법
JP2007294014A (ja) * 2006-04-25 2007-11-08 Toshiba Microelectronics Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170069510A (ko) * 2015-12-11 2017-06-21 에스케이하이닉스 주식회사 테스트 모드 설정회로 및 이를 포함하는 반도체 장치

Also Published As

Publication number Publication date
US20140126319A1 (en) 2014-05-08
US9053776B2 (en) 2015-06-09

Similar Documents

Publication Publication Date Title
US9792968B2 (en) Self-timed reset pulse generator and memory device with self-timed reset pulse generator
US9412468B2 (en) Semiconductor devices and semiconductor systems for conducting a training operation
US9922690B2 (en) Semiconductor devices having initialization circuits and semiconductor systems including the same
US20180025757A1 (en) Method and apparatus for serial data output in memory device
CN107527658B (zh) 半导体装置
US8947132B2 (en) Semiconductor device and semiconductor system including the same
US8680841B2 (en) Reference voltage generation circuitary for semiconductor apparatus and method for checking a reference voltage
US10192593B2 (en) Reception circuit for reducing current and electronic apparatus including the same
KR101132797B1 (ko) 모듈제어회로를 포함하는 반도체모듈 및 반도체모듈의 제어방법
US9479151B2 (en) Apparatuses and methods for controlling delay circuits during an idle state to reduce degradation of an electrical characteristic
US7439774B2 (en) Multiplexing circuit for decreasing output delay time of output signal
KR20140059693A (ko) 설정정보 저장회로 및 이를 포함하는 집적회로
US9412434B1 (en) Semiconductor device and semiconductor system for performing an initialization operation
US9274170B2 (en) Semiconductor device
CN112037829A (zh) 使能信号生成电路及使用其的半导体装置
US20050104625A1 (en) Data input/output buffer and semiconductor memory device using the same
US20080170451A1 (en) Method and circuit for setting test mode of semiconductor memory device
US20160372178A1 (en) Semiconductor devices and semiconductor systems including the same
KR20140029089A (ko) 반도체 장치 및 메모리 장치
US8897048B2 (en) Semiconductor memory device and programming method thereof
US9984764B2 (en) Semiconductor memory apparatus
US8031533B2 (en) Input circuit of semiconductor memory apparatus and controlling method thereof
US7990801B2 (en) Internal write/read pulse generating circuit of a semiconductor memory apparatus
US8406067B2 (en) Semiconductor memory device
US9300325B2 (en) Error detection circuit and data processing apparatus using the same

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid