KR20140039048A - 플라즈마 에칭을 갖는 하이브리드 갈바닉 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 - Google Patents

플라즈마 에칭을 갖는 하이브리드 갈바닉 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱 Download PDF

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사라브지트 싱
매드하바 라오 얄라만칠리
브래드 이튼
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Abstract

반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 복수의 집적 회로들을 갖는다. 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함한다. 상기 마스크는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 상기 마스크를 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하여, 갭들을 갖는 패터닝된 마스크를 제공한다. 패터닝은 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 이후, 패터닝된 마스크 내의 갭들을 통해서 반도체 웨이퍼가 에칭되어, 집적 회로들을 싱귤레이트(singulate)한다.

Description

플라즈마 에칭을 갖는 하이브리드 갈바닉 레이저 스크라이빙 프로세스를 이용한 웨이퍼 다이싱{WAFER DICING USING HYBRID GALVANIC LASER SCRIBING PROCESS WITH PLASMA ETCH}
본 발명의 실시예들은 반도체 프로세싱 분야에 관한 것이고 그리고, 특히, 반도체 웨이퍼들을 다이싱하는 방법들에 관한 것이며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다.
반도체 웨이퍼 프로세싱에서, 집적 회로들은 실리콘 또는 다른 반도체 재료로 이루어진 웨이퍼(또한 기판이라고도 지칭됨) 상에 형성된다. 일반적으로, 반도체성, 전도성 또는 절연성의 다양한 재료들의 층들이 집적 회로들을 형성하기 위해 이용된다. 이러한 재료들은, 집적 회로들을 형성하기 위해 다양한 주지의(well-known) 프로세스들을 이용하여 도핑되고, 증착되고 그리고 에칭된다. 각각의 웨이퍼를 프로세싱하여, 다이스(dice)로서 공지된, 집적 회로들을 포함하는 많은 수의 개별적인 영역들을 형성한다.
집적 회로 형성 프로세스 이후에, 웨이퍼는, 패키징을 위해 또는 보다 큰 회로들 내에서의 패키징되지 않은(unpackaged) 형태의 사용을 위해 개별적인 다이(die)를 서로로부터 분리하기 위해 "다이싱된다(diced)". 웨이퍼 다이싱을 위해 이용되는 2개의 주요 기술들은 스크라이빙(scribing) 및 쏘잉(sawing)이다. 스크라이빙을 이용하게 되면, 다이아몬드 선단형 스크라이브(diamond tipped scribe)가, 미리-형성된 스크라이브 라인들을 따라 웨이퍼 표면을 가로질러서 이동된다. 이러한 스크라이브 라인들은 다이스 사이의 공간들을 따라서 연장한다. 이러한 공간들은 일반적으로 "스트리트(street)들"로서 지칭된다. 다이아몬드 스크라이브는 스트리트들을 따라서 웨이퍼 표면 내에 얕은 스크래치(scratch)들을 형성한다. 예를 들어 롤러를 이용하여 압력을 인가하게 되면, 웨이퍼는 스크라이브 라인들을 따라서 분리된다. 웨이퍼 내의 파괴(breaks)는 웨이퍼 기판의 결정 격자 구조를 따른다. 스크라이빙은 두께가 약 10 mils(천분의 1인치) 또는 그 미만인 웨이퍼들에 대해서 이용될 수 있다. 보다 두꺼운 웨이퍼들에 대해서는, 쏘잉이 다이싱을 위한 현재의 바람직한 방법이다.
쏘잉을 이용하게 되면, 높은 분당 회전수들로 회전하는 다이아몬드 선단형 톱(saw)이 웨이퍼 표면과 접촉하고 그리고 스트리트들을 따라서 웨이퍼를 쏘잉한다. 웨이퍼는 필름 프레임에 걸쳐서 연신된(stretched) 접착 필름(adhesive film)과 같은 지지 부재 상에 장착되며, 그리고 톱은 수직 및 수평 스트리트들 모두에 대해서 반복적으로 적용된다. 스크라이빙 또는 쏘잉의 하나의 문제는, 다이스의 절단된 엣지들을 따라서 칩(chip)들 및 가우지(gouge)들이 형성될 수 있다는 것이다. 또한, 균열(crack)들이 형성될 수 있고, 다이스의 엣지들로부터 기판 내로 전파(propagate)될 수 있고 그리고 집적 회로를 불능이 되게 할 수 있다. 칩핑(chipping) 및 균열은 특히 스크라이빙에 대해 문제가 되는데, 왜냐하면 정사각형 또는 직사각형 다이의 단지 하나의 측부(side) 만이 결정 구조의 <110> 방향으로 스크라이빙될 수 있기 때문이다. 결과적으로, 다이의 다른 측부의 클리빙(cleaving)은 들쭉날쭉한(jagged) 분리 라인을 초래한다. 칩핑 및 균열 때문에, 집적 회로들에 대한 손상을 방지하기 위해서는 웨이퍼 상의 다이스 사이에 부가적인 간격이 요구되고, 예를 들어, 칩들 및 균열들은 실제 집적 회로들로부터 거리를 두고 유지된다. 간격 요건들의 결과로서, 표준 크기의 웨이퍼 상에 많은 다이스가 형성될 수 없으며 그리고, 그렇지 않으면 회로망(circuitry)을 위해 사용될 수 있는 웨이퍼 부지(real estate)가 낭비된다. 톱의 이용은 반도체 웨이퍼 상의 부지의 낭비를 악화시킨다. 톱의 블레이드(blade)는 두께가 대략 15 미크론이다. 따라서, 톱에 의해 만들어진 컷팅 주위의 균열 및 다른 손상이 집적 회로들을 손상시키지 않도록 보장하기 위해, 각각의 다이스의 회로망이 300 내지 500 미크론 만큼 종종 분리되어야 한다. 또한, 컷팅 후에, 쏘잉 프로세스로부터 초래된 입자들 및 다른 오염물질들을 제거하기 위해, 각각의 다이는 실질적인(substantial) 세정을 필요로 한다.
플라즈마 다이싱이 또한 이용되어 왔지만, 또한 한계들을 가질 수 있다. 예를 들어, 플라즈마 다이싱의 실시를 방해하는 하나의 한계는 비용일 수 있다. 레지스트를 패터닝하기 위한 표준 리소그래피 동작은 실시 비용을 터무니없이 높일 수 있다. 플라즈마 다이싱의 실시를 아마도 방해할 수 있는 다른 한계는, 스트리트들을 따라서 다이싱함에 있어서 일반적으로 만나게 되는(encountered) 금속들(예를 들어, 구리)의 플라즈마 프로세싱이 생산 문제들 또는 처리량(throughput) 한계들을 생성할 수 있다는 것이다.
본 발명의 실시예들은 반도체 웨이퍼들을 다이싱하는 방법들을 포함하고, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다.
일 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 이후, 상기 마스크를 갈바닉 레이저 스크라이빙 프로세스(galvanic laser scribing process)로 패터닝하여, 갭들을 갖는 패터닝된 마스크를 제공함으로써, 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 이후, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼가 에칭되어, 집적 회로들을 싱귤레이트(singulate)한다.
다른 실시예에서, 반도체 웨이퍼를 다이싱하기 위한 시스템은 팩토리 인터페이스(factory interface)를 포함한다. 레이저 스크라이브 장치가 팩토리 인터페이스와 커플링되며, 그리고 이동가능한(moveable) 레이저 빔(laser beam) 또는 스폿(spot)을 갖는 레이저, 이동가능한 스테이지, 및 하나 또는 둘 이상의 갈바닉 미러(galvanic mirror)들을 포함한다. 플라즈마 에칭 챔버가 또한 팩토리 인터페이스와 커플링된다.
다른 실시예에서, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 실리콘 기판 위에 폴리머 층을 형성하는 단계를 포함한다. 폴리머 층은 실리콘 기판 상에 배치된 집적 회로들을 커버 및 보호한다. 집적 회로들은 저(low) K 재료의 층 및 구리의 층 위에 배치된 실리콘 이산화물의 층으로 이루어진다. 폴리머 층, 실리콘 이산화물의 층, 저 K 재료의 층, 및 구리의 층은 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝되어, 집적 회로들 사이의 실리콘 기판의 영역들을 노출시킨다. 이후, 실리콘 기판이 갭들을 통해 에칭되어, 집적 회로들을 싱귤레이트한다.
도 1은 본 발명의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도이다.
도 2a는 본 발명의 일 실시예에 따른, 도 1의 흐름도의 동작(102)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 2b는 본 발명의 일 실시예에 따른, 도 1의 흐름도의 동작(104)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 2c는 본 발명의 일 실시예에 따른, 도 1의 흐름도의 동작(106)에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도를 도시한다.
도 3은 본 발명의 일 실시예에 따른, 수직 축을 따라 동시에 수행되는 갈보 스캔(Galvo scan)들과 함께, 하나의 축을 따라서 이동되는 스테이지를 포함하는 갈바닉 레이저 스크라이빙 프로세스를 도시한다.
도 4a 및 4b는 본 발명의 일 실시예에 따른, 동시에 함께(therewith) 수행되는 갈보 스캔들의 축과 동일한 축을 따라서 이동되는 스테이지를 포함하는 갈바닉 레이저 스크라이빙 프로세스를 도시한다.
도 5는 본 발명의 일 실시예에 따른, 보다 긴 펄스 폭들에 대비한(versus) 펨토초(femtosecond) 범위의 레이저 펄스 폭을 이용하는 것의 효과들을 도시한다.
도 6은 본 발명의 일 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역에서 이용될 수 있는 재료들의 스택(stack)의 횡단면도를 도시한다.
도 7a-7d는 본 발명의 일 실시예에 따른, 반도체 웨이퍼를 다이싱하는 방법에서의 다양한 동작들의 횡단면도들을 도시한다.
도 8은 본 발명의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃(tool layout)의 블록도를 도시한다.
도 9는 본 발명의 일 실시예에 따른, 예시적인 컴퓨터 시스템의 블록도를 도시한다.
반도체 웨이퍼들을 다이싱하는 방법들이 설명되며, 각각의 웨이퍼는 복수의 집적 회로들을 상부에 갖는다. 하기의 설명에서, 본 발명의 실시예들의 완전한 이해를 제공하기 위해, 갈바닉 레이저 스크라이빙 접근법들 및 플라즈마 에칭 조건들 및 재료 체계들(regimes)과 같은 많은 구체적인 상세사항들이 기술된다. 본 발명의 실시예들이 이러한 구체적인 상세사항들이 없이도 실행될 수 있다는 것이 당업자에게 명백할 것이다. 다른 경우들에서, 본 발명의 실시예들을 불필요하게 모호하게 하지 않도록, 집적 회로 제조와 같은, 주지의 양상들에 대해서는 상세하게 설명하지 않는다. 또한, 도면들에 도시된 다양한 실시예들은 설명적인 표현들이며 그리고 반드시 규모(scale)대로 그려진 것이 아님을 이해해야 한다.
초기 레이저 스크라이브 및 후속 플라즈마 에칭을 포함하는 하이브리드 웨이퍼 또는 기판 다이싱 프로세스가 다이 싱귤레이션을 위해 실시될 수 있다. 레이저 스크라이브 프로세스를 이용하여, 마스크 층, 유기 및 무기 유전체 층들, 및 디바이스 층들을 깨끗하게 제거할 수 있다. 이후, 웨이퍼 또는 기판의 노출 시에, 또는 웨이퍼 또는 기판의 부분적인 에칭 시에, 레이저 에칭 프로세스가 종료될 수 있다. 이후, 다이싱 프로세스의 플라즈마 에칭 부분을 사용하여, 벌크(bulk) 단결정 실리콘을 통해서와 같이, 웨이퍼 또는 기판의 벌크를 통해서 에칭하여, 다이 또는 칩 싱귤레이션 또는 다이싱을 산출할 수 있다.
높은 펄스 반복 주파수(pulse repetition frequency; PRF) 레이저(예를 들어, 전형적으로 500kHz 내지 몇 MHz의 범위)와 고속 모션(high speed motion)(예를 들어, 1-2 미터/초)의 조합을 이용하여, 싱귤레이션 프로세스의 레이저 스크라이빙 부분 동안 높은 처리량을 보장할 수 있다. 하지만, 적절한 스폿 중첩(spot overlap)을 갖는 연속적인 스크라이브 라인이 레이저 스크라이빙 동작의 일부로서 형성될 필요가 있을 수 있다. 레이저 스크라이빙 프로세스 동안 웨이퍼 또는 기판의 이동(movement)을 위해서만 스테이지 모션(stage motion)을 이용하는 것이 가능하기는 하지만, 가능한 단점은, 특히 더 큰 웨이퍼들 또는 기판들에 대해, 그러한 선형 스테이지에 대한 큰 풋프린트(foot print) 및 높은 비용이다. 본 명세서에서 설명되는 하나 또는 둘 이상의 실시예들에 따르면, 선형 X-Y 스테이지 및 갈바닉 모션(galvanic motion)(갈보, Galvo) 세트는 레이저 스크라이빙 동작을 위해 동기화된다.
따라서, 본 발명의 일 양상에서는, 갈바닉 레이저 스크라이빙 프로세스와 플라즈마 에칭 프로세스의 조합을 이용하여, 반도체 웨이퍼를 싱귤레이트된 집적 회로들로 다이싱할 수 있다. 도 1은 본 발명의 일 실시예에 따른, 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법에서의 동작들을 나타내는 흐름도(100)이다. 도 2a-2c는 본 발명의 일 실시예에 따른, 흐름도(100)의 동작들에 상응하는, 반도체 웨이퍼를 다이싱하는 방법을 수행하는 동안의 복수의 집적 회로들을 포함하는 반도체 웨이퍼의 횡단면도들을 도시한다.
흐름도(100)의 동작(102), 및 상응하는 도 2a을 참조하면, 마스크(202)가 반도체 웨이퍼 또는 기판(204) 위에 형성된다. 마스크(202)는 반도체 웨이퍼(204)의 표면 상에 형성된 집적 회로들(206)을 커버하고 보호하는 층으로 이루어진다. 마스크(202)는 또한 각각의 집적 회로들(206) 사이에 형성된 개재하는(intervening) 스트리트들(207)을 커버한다.
본 발명의 일 실시예에 따르면, 마스크(202)를 형성하는 것은, 제한되는 것은 아니지만, 포토-레지스트 층 또는 I-라인 패터닝 층과 같은 층을 형성하는 것을 포함한다. 예를 들어, 포토-레지스트 층과 같은 폴리머 층은, 그렇지 않으면 리소그래피 프로세스에서 이용하기에 적합한 재료로 이루어질 수 있다. 일 실시예에서, 포토-레지스트 층은, 제한되는 것은 아니지만, 248 나노미터(nm) 레지스트, 193 nm 레지스트, 157 nm 레지스트, 극자외선(extreme ultra-violet; EUV) 레지스트, 또는 다이아조나프토퀴논 감광제(diazonaphthoquinone sensitizer)를 갖는 페놀 수지 매트릭스(phenolic resin matrix)와 같은 포지티브(positive) 포토-레지스트 재료로 이루어진다. 다른 실시예에서, 포토-레지스트 층은, 제한되는 것은 아니지만, 폴리-시스-이소프렌(poly-cis-isoprene) 및 폴리-비닐-신나메이트(poly-vinyl-cinnamate)와 같은 네거티브(negative) 포토-레지스트 재료로 이루어진다.
일 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 제조 프로세스를 견디기에 적합하고 그리고 반도체 프로세싱 층들이 상부에 적절하게 배치될 수 있는 재료로 이루어진다. 예를 들어, 일 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 제한되는 것은 아니지만, 결정(crystalline) 실리콘, 게르마늄, 또는 실리콘/게르마늄과 같은, Ⅳ 족-기반의 재료로 이루어진다. 구체적인 실시예에서, 반도체 웨이퍼(204)를 제공하는 것은 단결정(monocrystalline) 실리콘 기판을 제공하는 것을 포함한다. 특정 실시예에서, 단결정 실리콘 기판은 불순물 원자들로 도핑된다. 다른 실시예에서, 반도체 웨이퍼 또는 기판(204)은, 예를 들어, 발광 다이오드(LED)들의 제조에 이용되는 Ⅲ-Ⅴ 재료 기판과 같은, Ⅲ-Ⅴ 재료로 이루어진다.
일 실시예에서, 반도체 웨이퍼 또는 기판(204) 내에 또는 그 상부에, 집적 회로들(206)의 일부로서, 반도체 디바이스들의 어레이가 배치된다. 그러한 반도체 디바이스들의 예들에는, 제한되는 것은 아니지만, 실리콘 기판 내에 제조되고 그리고 유전체 층 내에 인케이싱되는(encased) 메모리 디바이스들 또는 상보형 금속-산화물-반도체(CMOS) 트랜지스터들이 포함된다. 복수의 금속 배선(interconnect)들이 상기 디바이스들 또는 트랜지스터들 위에, 그리고 주위의 유전체 층들 내에 형성될 수 있으며, 그리고 집적 회로들(206)을 형성하기 위해 디바이스들 또는 트랜지스터들을 전기적으로 커플링하는 데에 이용될 수 있다. 스트리트들(207)을 구성하는 재료들은, 집적 회로들(206)을 형성하는 데에 이용되는 재료들과 유사하거나 동일할 수 있다. 예를 들어, 스트리트들(207)은 유전체 재료들, 반도체 재료들, 및 메탈라이제이션(metallization)의 층들로 이루어질 수 있다. 일 실시예에서, 스트리트들(207) 중 하나 또는 둘 이상은 집적 회로들(206)의 실제 디바이스들과 유사한 테스트 디바이스들을 포함한다.
흐름도(100)의 동작(104), 및 상응하는 도 2b를 참조하면, 마스크(202)가 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들(210)을 갖는 패터닝된 마스크(208)를 제공함으로써, 집적 회로들(206) 사이의 반도체 웨이퍼 또는 기판(204)의 영역들을 노출시킨다. 따라서, 집적 회로들(206) 사이에 처음에(originally) 형성된 스트리트들(207)의 재료를 제거하기 위해, 레이저 스크라이빙 프로세스가 이용된다. 본 발명의 일 실시예에 따르면, 갈바닉 레이저 스크라이빙 프로세스에 의해 마스크(202)를 패터닝하는 것은, 도 2b에 도시된 바와 같이, 집적 회로들(206) 사이의 반도체 웨이퍼(204)의 영역들 내로 부분적으로 트렌치들(212)을 형성하는 것을 포함한다. 일 실시예에서, 갈보 모션 이동(galvo motion movement)에 대한 언급은 레이저 빔 또는 스폿의 이동을 지칭하는 것이고 그리고 실제의 전체 레이저 장치 자체의 이동을 지칭하는 것이 아니라는 것을 이해해야 한다. 그러한 실시예들에서, "레이저"는 빔 또는 스폿이 이동되는 동안 유휴상태(idle)로 유지되는 레이저 박스(laser box)를 지칭한다.
일 실시예에서, 선형 X-Y 스테이지 및 갈바닉 모션(갈보, Galvo) 세트는 레이저 스크라이빙 동작을 위해 동기화된다. 예를 들어, 일 실시예에서, 적은(low) 진동 및 매끄러운 모션(motion)을 보장하기 위해 X-Y 스테이지는 비교적 낮은 속도(예를 들어, 전형적으로 몇백 밀리미터/초)로 이동하는 한편, 갈바닉 모션은 높은 위치 정확도를 가지면서 비교적 높은 속도(예를 들어, 초당 몇 미터)로 동시에 수행된다. 구체적인 실시예에서, 이러한 방식으로, 대략적으로 600 밀리미터/초 내지 2 미터/초 범위의 전체(평균) 스크라이빙 속도가 달성된다.
다이 밀도 및 스택 구조들에 의존하여, 동기화된 스테이지 및 갈보 모션(Galvo motion)은 다양한 접근법들로 수행될 수 있다. 예를 들어, 일 실시예에서, 스테이지가 하나의 축을 따라 이동하는 동안, 갈보(Galvo)는 수직 방향을 따라 동시에 스캔한다. 다른 실시예에서, 스테이지 이동 및 갈보 스캔(Galvo scan)들은 동일한 축을 따라서 동시에 수행된다. 또 다른 실시예에서, 싱귤레이션이 진행되고 있는 전체 웨이퍼 또는 기판은, 요구되는 포지셔닝 정확도(positioning accuracy)의 갈보 스캔 필드(Galvo scan field) 크기를 기초로, 몇 개의 블록들로서 미리 정의된다(predefined). 갈보는 2개의 축들을 따라서 순차적으로 스캔 필드에 걸쳐서 스캔한다. 이후, 갈보 스캔을 다음 스캔 필드로 이동시키기 위해, 스테이지는 또한 2개의 축들을 따라서 이동한다.
일 실시예에서, 패터닝된 마스크(208)를 제공하기 위해 갈바닉 레이저 스크라이빙 프로세스를 이용하여, 엄격한(tight) 처리량 및 포지셔닝 정확도 목표들은 상당히 더 작은 머신 풋프린트 상에서 달성될 수 있다. 또한, 일 실시예에서, 갈바닉 레이저 스크라이빙 프로세스를 이용하는 것은, 양호한 프로세스 품질을 위해 적절한 펄스 중첩을 갖는 대략 10 MHz 주파수까지의 레이저의 이용을 가능하게 한다. 이를 행함에 있어서, 레이저 삭마(laser ablation) 프로세스는 보다 높은(high) 처리량까지 스케일링될(scaled) 수 있는데, 만일 그렇지 않으면 이러한 보다 높은 처리량은 너무 많은 열 축적(heat accumulation) 및 결함 형성을 발생시킬 수 있는 매우 큰 펄스 중첩을 야기할 수 있다.
일 예에서, 도 3은 본 발명의 일 실시예에 따른, 수직 축을 따라 동시에 수행되는 갈보 스캔들과 함께, 하나의 축을 따라서 이동되는 스테이지를 포함하는 갈바닉 레이저 스크라이빙 프로세스를 도시한다. 도 3을 참조하면, 웨이퍼 또는 기판(300)은, 동기화된 스테이지 이동(302) 및 갈보 스캔(304)을 포함하는 레이저 삭마 프로세스를 받는다. 일 실시예에서, 도 3에 도시된 바와 같이, 스테이지 이동은 X 방향을 따르는 한편, 갈보 스캔(304)은 Y 방향을 따라서 스크라이브한다. 도시된 검은색 서브스크라이브(subscribe)들을 참조하면, 웨이퍼 또는 기판(300)을 운반하는 스테이지가 X 방향을 따라서 이동하여, 웨이퍼 또는 기판(300)의 하나의 단부로부터 다른 단부까지 Y 방향을 따른 복수의 서브스크라이브들의 형성을 가능하게 한다. 복수의 서브스크라이브들을 형성하기 위해, 갈보는 Y 방향을 따라서 스캔한다. 도시된 백색 서브스크라이브들을 참조하면, 웨이퍼 또는 기판(300)의 다른 단부에 도달할 때, (예를 들어, 스크라이브드(scribed) 라인 스티칭(stitching) 중첩을 고려하여) 대략적으로 검은색 서브스크라이브들의 길이 만큼 스테이지가 Y 방향으로 스텝핑된다(stepped). 그런 다음, 갈보 스캔을 이용하여, 도시된 백색 서브스크라이브들을 형성한다. 스테이지가 X 축을 따라(하지만, 반대 방향으로) 이동하여, Y 방향을 따라 새로운 스크라이브들을 생성한다. 전체 웨이퍼 또는 기판(300)이 스크라이브될 때까지, 반복(iteration)들이 수행된다.
다른 예에서, 도 4a 및 4b는 본 발명의 실시예에 따른, 동시에 함께(therewith) 수행되는 갈보 스캔들의 축과 동일한 축을 따라서 이동되는 스테이지를 포함하는 갈바닉 레이저 스크라이빙 프로세스를 도시한다. 도 4a를 참조하면, 웨이퍼 또는 기판(400)은, 동기화된 스테이지 이동(402) 및 갈보 스캔(404)을 포함하는 레이저 삭마 프로세스를 받는다. 일 실시예에서, 도 4a에 도시된 바와 같이, 스테이지 이동은 X 방향을 따르고, 갈보 스캔(404) 또한 X 방향을 따라서 스크라이브한다. 도시된 검은색 서브스크라이브들을 참조하면, 웨이퍼 또는 기판(400)을 운반하는 스테이지는 X 방향을 따라서 이동하여, 웨이퍼 또는 기판(400)의 하나의 단부에서 X 방향을 따른 갈보 스캔에 의해 복수의 서브스크라이브들을 형성할 수 있게 한다. 도시된 백색 서브스크라이브들을 참조하면, 제 1 스캔이 완료될 때, (예를 들어, 스크라이브드 라인 스티칭 중첩을 고려하여) 대략적으로 검은색 서브스크라이브들의 길이 만큼 스테이지가 스텝핑된다. 그런 다음, 갈보 스캔을 이용하여, 도시된 백색 서브스크라이브들을 형성한다. 전체 웨이퍼 또는 기판(400)이 스크라이브될 때까지, 반복들이 수행된다. 도 4b는, 제 1 반복 단계(i)가 수행된 다음에 제 2 반복 단계(i+1)가 이어지는, 동일-축 타입의 스캔 및 스테이지 동기화의 특정 실시예를 도시한다.
일부 실시예들에서, 싱귤레이션이 진행되고 있는 기판 또는 웨이퍼의 특정의 길이방향(longitudinal) 위치에서 단일 스캐너로 복수의 라인들의 부분들을 형성하는 것이 바람직하다. 기판 또는 웨이퍼가 스크라이빙 디바이스를 통해서 길이방향으로(longitudinally) 이동할 수 있기 때문에, 일 실시예에서, 각각의 스캐너 디바이스의 활성 구역(active area) 내에서 위도방향 라인(latitudinal line)들의 부분들 또는 세그먼트들을 형성하기 위해, 스캐너 디바이스들은 각각의 빔을 측방향으로 지향시킨다. 일 실시예에서, 각각의 스크라이브 라인은 실제로 일련의 중첩하는 스크라이브 점(dot)들로 형성되며, 각각의 점은 기판 또는 웨이퍼 상의 특정 위치로 지향되는 레이저의 펄스에 의해 형성된다. 연속적인 라인들을 형성하기 위해, 점들은, 예를 들어 구역 마다(by area) 약 25% 만큼, 충분히 중첩될 수 있다. 이렇게 되면, 갭들을 방지하기 위해, 각각의 활성 구역으로부터의 부분들이 또한 중첩되어야 한다. 개별적인 활성 구역들에 의해 형성되는 점들 사이의 중첩 영역들은 구불구불한 접근법(serpentine approach)에서 각각의 스캔 부분의 시작을 나타낼 수 있다. 그러한 예에서, x개의 영역들이 존재하는 경우, 만약 x개의 스캐너 디바이스들이 존재한다면, 패턴은 디바이스를 통한 기판 또는 웨이퍼의 단일 패스(single pass)에 의해 형성될 수 있는데, 왜냐하면 각각의 스캐닝 디바이스가 x개의 중첩하는 부분들 중에서 하나를 형성할 수 있고, 그리고 그에 따라, 연속적인 라인들이 단일 패스로 형성될 수 있기 때문이다. 하지만, 만약 영역들의 수를 형성하기 위해 필요한 것 보다 더 적은 스캐닝 디바이스들(예를 들어, 하나의 스캐닝 디바이스)이 존재한다면, 또는 각각의 스캐닝 디바이스가 이러한 세그먼트들 중 하나를 스크라이브할 수 없도록 활성 구역들이 존재한다면, 기판은 디바이스를 통해 복수의 패스들을 행해야만 할 수도 있다.
일 실시예에서, 각각의 스캐닝 디바이스는 기판 또는 웨이퍼의 복수의 길이방향 위치들 각각에서의 패턴에 따라 스캔한다. 디바이스를 통한 기판 또는 웨이퍼의 제 1 길이방향 패스에서 스크라이브 라인들의 각각의 세그먼트를 형성하기 위해, 패턴들은 길이 방향을 따라서 위도방향 영역(latitudinal region)을 위해 이용된다. 그런 다음, 각각의 라인의 제 2 세그먼트가 기판 또는 웨이퍼의 반대의 길이방향 패스에서 패턴을 이용하여 형성된다. 일 실시예에서, 패턴은, 기판 또는 웨이퍼의 주어진 길이방향 위치에 대해 스캐닝 디바이스에 의해 복수의 라인 세그먼트들이 형성될 수 있게 허용하는 구불구불한 패턴이다. 일 예에서, 기판 또는 웨이퍼가 제 1 길이 방향으로 디바이스를 통해 이동함에 따라, 패턴들은 제 1 스캐너에 의해 만들어진다. 그러한 동일한 스캐너는, 기판 또는 웨이퍼가 반대의 길이 방향으로 역으로 지향될 때 등등의 패턴을 이용하여, 기판 또는 웨이퍼 상에 순차적인(sequential) 라인들을 형성할 수 있다.
예를 들어, 기판 또는 웨이퍼가 반대의 길이 방향으로 이동할 때 스크라이빙이 일어나지 않으면, 스크라이빙은 동일한 방향으로 동일한 패턴을 이용하여 형성될 수 있다는 것을 이해해야 한다. 또한, 특정 실시예들은 패스들 사이에서 기판 또는 웨이퍼를 측방향으로 이동시킬 수 있는 한편, 다른 실시예들은 스캐너들, 레이저들, 광학 엘리먼트들, 또는 다른 컴포넌트들을 기판 또는 웨이퍼에 대해서 측방향으로 이동시킬 수 있다. 그러한 패턴은 하나 또는 복수의 스캐닝 디바이스들과 함께 이용될 수 있다.
많은 실시예들에서, 위도방향 이동이 라인 세그먼트들의 세트에 대해 발생되고, 이어서 기판 또는 웨이퍼가 길이방향으로 이동되고, 이어서 다른 세트를 형성하기 위해 다른 길이방향 이동이 발생되며, 기타 등등으로 이어진다. 많은 실시예들에서, 기판 또는 웨이퍼는 일정한 레이트(rate)로 길이방향으로 이동하고, 그에 따라 백 앤 포스(back and forth)의 위도방향 이동은 위도방향 패스들 사이에서 상이한 스크라이빙 패턴들을 요구한다. 이러한 실시예들은 패턴들의 교번(alternating)을 초래할 수 있다.
하지만, 특정 구역들에 대한 스크라이빙은 위도방향 모션 동안 발생할 수 있기 때문에, 이러한 모션을 고려하는 패턴이 이용될 수 있다. 만약 부분을 스크라이빙할 때 모든 것(everything)이 고정되어 있다면(stationary), 실질적으로 직사각형의 패턴이 각각의 위치에서 이용될 수 있다. 하지만, 특정 실시예들에서, 이러한 접근법은 정지(stopping) 및 시작(strating) 등으로 인한 에러들을 최소화하기 때문에, 모션은 비교적 연속적이다. 시스템이 측방향으로 이동할 때, 단순한 직사각형 패턴 접근법은 실질적으로 균일하게-이격된 그리고 중첩하는 라인 부분들을 초래하지 않을 수도 있다.
이에 따라, 이러한 위도방향 이동을 고려한 스캔 패턴들이 이용될 수 있다. 예를 들어, 구불구불한 패턴에 대해, 만약 위도방향 스캐닝 동안 길이방향 이동이 없도록 기판 또는 웨이퍼에 대해서 스캐닝 디바이스가 위치된다면, 스캐닝 디바이스는, 패턴의 제 2 라인 세그먼트를 시작할 때 제 1 라인 세그먼트의 스크라이빙 이후에 위도방향 위치가 변경되었다는 사실을 고려해야할 것이다. 그러한 하나의 실시예에서, 각각의 패턴은, 제 2 라인 세그먼트 (및 각각의 후속 라인 세그먼트)를 측방향으로 오프셋시킴으로써, 이러한 사실을 고려한다. 오프셋은, 위도방향 이동의 속도에 의해 결정되고 그리고 이러한 속도로 교정(calibrate)될 수 있다. 위도방향 모션은 스캐닝 디바이스, 레이저 디바이스, 기판 또는 웨이퍼, 또는 이들의 조합의 이동에 기인할 수 있다. 위도방향 모션이 반대 방향으로 이루어질 때, 패턴들은 반대 방향에서의 위도방향 모션을 고려해야만 할 수 있고, 그에 따라 반대 방향에서의 라인 세그먼트들 사이의 오프셋을 가질 수 있다.
구불구불한 패턴들이 스캔 이동의 양을 최소화할 수 있고, 일부 실시예들에서는, 처리량을 약간 개선할 수도 있지만, 다른 실시예들은 항상 동일한 위도 방향으로 스캔하는 패턴들을 이용한다. 예를 들어, 패턴은, 예를 들어 제 1 방향으로, 스캐너들의 측방향 이동을 보상할 수 있다. 하지만, 그러한 예에서, 스캔 패턴들은 이러한 측방향 이동을 위해 좌측으로부터 우측으로 이동할 수 있으며, 그에 따라, 여기에서 래스터 패턴(raster pattern)으로서 지칭되는 것을 생성할 수 있다. 스크라이브 라인들 사이에서 스캐너의 더 많은(more) 모션이 요구될 수도 있지만, 스크라이빙은 측방향 모션의 주어진 방향에 대해 동일한 방향으로 이루어지며, 이에 따라 스캔 패턴들에서의 차이들이 계산되지 않아도 된다. 예를 들어, 구불구불한 패턴에서, 제 1 라인은 스캐너의 모션과 동일한 제 1 방향에 있을 수 있으며, 따라서 패턴의 간격은 제 1 거리일 것이다. 다음 라인에 대해, 만약 라인의 형성이 스캐너의 이동 방향에 대해서 반대 방향으로 진행된다면, 스캐너에 대한 기판의 상이한 방향 (및 상대 속도의 변화)를 고려하는 상이한 패턴 간격이 계산될 필요가 있을 수 있다. 그러한 계산들 및 교정들을 피하기 위해, 스캐너들의 모션의 방향으로(또는 반대로) 스크라이브 라인들을 형성하는 래스터 패턴이 이용될 수 있다.
또한, 일 실시예에서, 각각의 스캐닝 디바이스에 대한 활성 구역 또는 스캔 필드는 스캐닝 동안 이동하기 때문에, 스크라이브되는 패턴은 스캔 필드의 전체 크기 보다 작으며, 그리고 모션의 속도에 의해 부분적으로 결정될 수 있다. 스캔 필드(scan field)가 기판 또는 웨이퍼에 대해서 우측으로 이동하기 때문에, 스크라이브되는 마지막 라인 세그먼트는 스캔 필드의 후단(trailing) 엣지 근처에서 시작될 것이다. 제 1 패턴이 스크라이브될 때, 스캔 필드의 위치는 다음 패턴으로 시작하기 위한 위치에 있게 된다. 연속적인 라인들을 보장하기 위해, 일 실시예에서, 각각의 패턴의 라인 세그먼트들의 단부는 임의의 근처의 라인 세그먼트들 중의 라인 세그먼트들과 중첩되어야 한다. 일 실시예에서, 통상적으로, 스크라이브 마크들 또는 스크라이브 점들 사이의 중첩은 대략적으로 약 25% 이다. 하지만, 스폿들 사이의 포지셔닝 에러들을 고려하기 위해 그리고 연속적인 라인을 형성할 수 있도록 다양한 라인 세그먼트들의 스티칭을 보장하기 위해, 라인들의 단부들에서, 중첩은 더 클 수 있는데, 예를 들어 대략적으로 약 50% 일 수 있다.
예시적인 실시예에서, 스캔 필드는 구불구불한 패턴의 하나의 단부에서 시작되며, 그리고 해당 스크라이빙 위치에서 해당 스캐닝 디바이스에 대한 라인들의 단부에 도달할 때까지, 교번적인 패턴들(예를 들어, A, B, A, B, 등)을 이용하여 우측으로 측방향으로 이동한다. 라인들의 단부에서, 기판 또는 웨이퍼는 스캐닝 디바이스를 다음 스크라이빙 위치까지 전진(advance)시키기 위해, 길이방향으로 이동되며, 그리고 위도방향 이동이 반대 방향에서 발생한다. 이러한 방향에서, 이러한 스크라이브 위치에서 이러한 방향으로 스캔 라인들의 단부에 도달할 때까지, 반대의(opposing) 패턴들(예를 들어, C, D, C, D, 등)이 이용된다. 알 수 있는 바와 같이, 각각의 스캔 위치는 스크라이브되는 다수의 라인 세그먼트들, 및 보다 긴 라인 세그먼트들을 형성하기 위해 함께 스티치되는 다수의 패턴들을 초래한다. 당업자에게 자명한 적절한 수가 이용될 수 있다. 스크라이브 구역의 단부에 도달할 때까지, 백 앤 포스(back and forth) 패터닝이 계속된다.
일 실시예에서, 레이저 펄스들의 트레인(train)이 흐름도(100)의 동작(104)과 관련하여 이용될 수 있다. 삭마되는 층들의 복잡성에 의존하여, 단일 펄스들의 트레인은 삭마 성능을 위한 최적의 에너지를 제공하지 않을 수 있다. 하지만, 단일 펄스 지속시간에 더 큰 강도(intensity)를 전달하는 것은 결함 생성을 이끌 수 있다. 대신에, 일 실시예에서, 다중-펄스 버스트(burst)들의 트레인이 삭마를 위해 이용된다.
갈바닉 레이저 스크라이빙을 이용하는 것에 대해서도 마찬가지로(even with), 싱귤레이션 프로세스가 진행되고 있는 층들의 복합(complex) 스택의 삭마 성능을 더욱 최적화하기 위해, (예를 들어, 피코초-기반의 레이저 또는 나노초-기반의 레이저에 대비하여) 펨토초-기반의 레이저가 이용될 수 있다. 따라서, 일 실시예에서, 레이저 스크라이빙 프로세스에 의해 마스크(206)를 패터닝하는 것은, 펨토초 범위의 펄스 폭을 갖는 레이저를 이용하는 것을 포함한다. 구체적으로, 가시 스펙트럼 더하기(plus) 자외선(UV) 및 적외선(IR) 범위들의 파장(다 합쳐서(totaling) 광대역 광학적 스펙트럼)을 갖는 레이저를 이용하여, 펨토초-기반의 레이저 즉, 대략적으로 펨토초(10-15 초)의 펄스 폭을 갖는 레이저를 제공할 수 있다. 일 실시예에서, 삭마는 파장 의존적이 아니거나 또는 본질적으로 파장 의존적이 아니며, 그에 따라 복합(complex) 필름들, 예를 들어 마스크(202)의 필름들, 스트리트들(207), 및 가능하게는, 반도체 웨이퍼 또는 기판(204)의 일부에 대해 적합하다.
도 5는 본 발명의 일 실시예에 따른, 보다 긴 펄스 폭들에 대비하여(versus) 펨토초 범위의 레이저 펄스 폭을 이용하는 것의 효과들을 도시한다. 도 5를 참조하면, 펨토초 범위의 레이저 펄스 폭을 이용함으로써, 보다 긴 펄스 폭들(예를 들어, 비아(500B)의 피코초 프로세싱에 의한 손상(502B) 및 비아(500A)의 나노초 프로세싱에 의한 상당한 손상(502A))과 대비하여, 열 손상 문제들이 완화되거나 제거된다(예를 들어, 비아(500C)의 펨토초 프로세싱에 의한 손상(502C)은 최소이거나 없다(minimal to no)). 비아(500C) 형성 동안의 손상의 제거 또는 완화는, 도 5에 도시된 바와 같이, (나노초-기반의 레이저 삭마에 대해 보여지는) 열 평형 또는 (피코초-기반의 레이저 삭마에 대해 보여지는) 낮은 에너지 재결합(recoupling)이 없는 것(lack)에 기인할 수 있다.
펄스 폭과 같은 레이저 파라미터들의 선택이, 깨끗한(clean) 레이저 스크라이브 컷(laser scribe cut)들을 달성하기 위해 칩핑, 마이크로균열(microcrack)들 및 박리(delamination)를 최소화하는 성공적인 레이저 스크라이빙 및 다이싱 프로세스를 개발하는 데에 있어서 중요할 수 있다. 레이저 스크라이브 컷이 깨끗할수록, 최종의 다이 싱귤레이션을 위해 수행될 수 있는 에칭 프로세스가 보다 원활해진다(smoother). 반도체 디바이스 웨이퍼들에서는, 전형적으로, 상이한 재료 타입들(예를 들어, 전도체들, 절연체들, 반도체들) 및 두께들의 많은 기능 층들이 상부에 배치된다. 그러한 재료들은, 제한되는 것은 아니지만, 폴리머들과 같은 유기 재료들, 금속들, 또는 실리콘 이산화물 및 실리콘 질화물과 같은 무기 유전체들을 포함할 수 있다.
웨이퍼 또는 기판 상에 배치된 개별적인 집적 회로들 사이의 스트리트는 집적 회로들 자체와 유사한 또는 동일한 층들을 포함할 수 있다. 예를 들어, 도 6은 본 발명의 일 실시예에 따른, 반도체 웨이퍼 또는 기판의 스트리트 영역에서 이용될 수 있는 재료들의 스택의 횡단면도를 도시한다.
도 6을 참조하면, 스트리트 영역(600)은, 도시된 상대적인 두께들을 갖는, 실리콘 기판의 상단부 부분(top portion)(602), 제 1 실리콘 이산화물 층(604), 제 1 에칭 중지 층(606), (예를 들어, 실리콘 이산화물에 대해 4.0의 유전 상수 보다 작은 유전 상수를 갖는) 제 1 저 K 유전체 층(608), 제 2 에칭 중지 층(610), 제 2 저 K 유전체 층(612), 제 3 에칭 중지 층(614), USG(undoped silica glass) 층(616), 제 2 실리콘 이산화물 층(618), 및 포토-레지스트의 층(620)을 포함한다. 구리 메탈라이제이션(622)이 제 1 및 제 3 에칭 중지 층들(606 및 614) 사이에 그리고 제 2 에칭 중지 층(610)을 통해서 배치된다. 구체적인 실시예에서, 제 1, 제 2, 및 제 3 에칭 중지 층들(606, 610, 및 614)은 실리콘 질화물로 이루어지는 한편, 저 K 유전체 층들(608 및 612)은 탄소-도핑된 실리콘 산화물 재료로 이루어진다.
통상적인 레이저 조사(irradiation)(예를 들어, 나노초-기반의 또는 피코초-기반의 레이저 조사) 하에서, 스트리트(600)의 재료들은 광학적 흡수 및 삭마 메커니즘들의 측면에서 매우 상이하게 작용한다(behave). 예를 들어, 실리콘 이산화물과 같은 유전체 층들은 정상 조건들 하에서 상업적으로 이용가능한 모든 레이저 파장들에 대해 본질적으로 투명하다. 대조적으로, 금속들, 유기물(organic)들(예를 들어, 저 K 재료들) 및 실리콘은, 특히 나노초-기반의 또는 피코초-기반의 레이저 조사에 응답하여, 광자들을 매우 용이하게 결합시킬 수 있다. 일 실시예에서, 갈바닉 레이저 스크라이빙 프로세스는, 저 K 재료의 층 및 구리의 층을 삭마하기에 앞서서 실리콘 이산화물의 층을 삭마함으로써 펨토초-기반의 레이저 스크라이빙 프로세스에 의해, 실리콘 이산화물의 층, 저 K 재료의 층, 및 구리의 층을 패터닝하는 데에 이용된다.
본 발명의 일 실시예에 따르면, 적합한 펨토초-기반의 레이저 프로세스들은, 다양한 재료들에서 비선형적인 상호작용들을 일반적으로 일으키는 높은 피크 강도(방사조도(irradiance))를 특징으로 한다. 그러한 하나의 실시예에서, 펨토초 레이저 소스들은, 비록 100 펨토초 내지 400 펨토초 범위가 바람직하기는 하지만, 대략적으로 10 펨토초 내지 500 펨토초 범위의 펄스 폭을 갖는다. 일 실시예에서, 펨토초 레이저 소스들은, 비록 540 나노미터 내지 250 나노미터 범위가 바람직하기는 하지만, 대략적으로 1570 나노미터 내지 200 나노미터 범위의 파장을 갖는다. 일 실시예에서, 레이저 및 상응하는 광학 시스템은, 비록 대략적으로 5 미크론 내지 10 미크론 범위가 바람직하기는 하지만, 대략적으로 3 미크론 내지 15 미크론 범위의 작업 표면(work surface)에서 초점(focal spot)을 제공한다.
작업 표면에서의 공간적인 빔 프로파일은 단일 모드(가우시안(Gaussian))일 수 있거나, 또는 성형된(shaped) 톱-햇 프로파일(top-hat profile)을 가질 수 있다. 일 실시예에서, 레이저 소스는, 비록 대략적으로 1 μJ 내지 5 μJ 범위가 바람직하기는 하지만, 대략적으로 0.5 μJ 내지 100 μJ 범위의 펄스 에너지를 작업 표면에 전달한다. 일 실시예에서, 레이저 스크라이빙 프로세스는, 비록 대략적으로 500 mm/sec 내지 2 m/sec의 범위가 바람직하기는 하지만, 대략적으로 약 300 mm/sec 내지 5 m/sec 범위의 속도로 워크피스(work piece) 표면을 따라서 작동한다(run).
스크라이빙 프로세스는 단지 단일 패스로 또는 다중 패스들로 작동할 수 있지만, 일 실시예에서는, 바람직하게는 1-2 패스들로 작동할 수 있다. 일 실시예에서, 워크피스 내의 스크라이빙 깊이는 대략적으로 5 미크론 내지 50 미크론 범위의 깊이, 바람직하게는 대략적으로 10 미크론 내지 20 미크론 범위의 깊이이다. 일 실시예에서, 발생되는 레이저 빔의 커프 폭(kerf width; 절단 폭)은, 비록 실리콘 웨이퍼 스크라이빙/다이싱에서는 디바이스/실리콘 인터페이스에서 측정되는 대략적으로 6 미크론 내지 10 미크론의 범위가 바람직하기는 하지만, 대략적으로 2 미크론 내지 15 미크론 범위이다.
무기 유전체들(예를 들어, 실리콘 이산화물)의 이온화(ionization)를 달성하기 위해 그리고 무기 유전체들의 직접적인 삭마 이전에 하부층(underlayer) 손상에 의해 야기되는 박리 및 칩핑을 최소화하기 위해 충분히 높은 레이저 강도를 제공하는 것과 같은, 이득들 및 장점들을 갖는 레이저 파라미터들이 선택될 수 있다. 또한, 파라미터들은, 정밀하게 제어되는 삭마 폭(예를 들어, 커프 폭) 및 깊이를 이용하여 산업적인 적용예들에 대해 의미있는(meaningful) 프로세스 처리량을 제공하도록 선택될 수 있다. 상기 설명한 바와 같이, 피코초-기반의 그리고 나노초-기반의 레이저 삭마 프로세스들과 비교하여, 펨토초-기반의 레이저가 그러한 장점들을 제공하는 데에 있어서 훨씬 더 적합하다.
하지만, 심지어 펨토초-기반의 레이저 삭마의 스펙트럼 내에서도, 특정 파장들이 다른 파장들 보다 더 양호한 성능을 제공할 수 있다. 예를 들어, 일 실시예에서, UV 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반의 레이저 프로세스가, IR 범위 내의 또는 그에 보다 근접한 파장을 갖는 펨토초-기반의 레이저 프로세스 보다 더 깨끗한 삭마 프로세스를 제공한다. 그러한 구체적인 실시예에서, 반도체 웨이퍼 또는 기판 스크라이빙에 적합한 펨토초-기반의 레이저 프로세스는 대략적으로 540 나노미터와 같은 또는 그 미만의 파장을 갖는 레이저를 기초로 한다. 그러한 특정 실시예에서, 대략적으로 540 나노미터와 같은 또는 그 미만의 파장을 갖는 레이저의 대략적으로 400 펨토초와 같은 또는 그 미만의 펄스들이 이용된다. 하지만, 대안적인 실시예에서는, 이중 레이저 파장들(예를 들어, IR 레이저와 UV 레이저의 조합)이 이용된다.
흐름도(100)의 동작(106), 및 상응하는 도 2c를 참조하면, 집적 회로들(206)을 싱귤레이트하기 위해, 패터닝된 마스크(208) 내의 갭들(210)을 통해서 반도체 웨이퍼(204)를 에칭한다. 본 발명의 일 실시예에 따르면, 반도체 웨이퍼(204)를 에칭하는 것은, 도 2c에 도시된 바와 같이, 갈바닉 레이저 스크라이빙 프로세스로 처음에 형성된 트렌치들(212)을 에칭함으로써, 반도체 웨이퍼(204)를 완전히 통해서 최종적으로 에칭하는 것을 포함한다.
일 실시예에서, 반도체 웨이퍼(204)를 에칭하는 것은 플라즈마 에칭 프로세스를 이용하는 것을 포함한다. 일 실시예에서, 실리콘-관통 비아(through-silicon via) 타입 에칭 프로세스가 이용된다. 예를 들어, 구체적인 실시예에서, 반도체 웨이퍼(204)의 재료의 에칭 레이트는 분당 25 미크론 보다 크다. 초고밀도(ultra-high-density) 플라즈마 소스가 다이 싱귤레이션 프로세스의 플라즈마 에칭 부분을 위해 이용될 수 있다. 그러한 플라즈마 에칭 프로세스를 수행하기에 적합한 프로세스 챔버의 예로는, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure pct00001
SilviaTM Etch 시스템이 있다. Applied Centura
Figure pct00002
SilviaTM Etch 시스템은 용량성 및 유도성 RF 결합을 조합하는데, 이는 자기성 증강(magnetic enhancement)에 의해 제공되는 개선들을 갖는 것과 마찬가지로, 용량성 결합 만을 가지고 가능했던 것 보다 이온 밀도 및 이온 에너지의 훨씬 더 독립적인 제어를 제공한다. 이러한 조합은 이온 밀도를 이온 에너지로부터 효과적으로 디커플링(decoupling)할 수 있게 하며, 그에 따라, 매우 낮은 압력들에서도, 높은, 잠재적으로 불리한(damaging) DC 바이어스 레벨들 없이 비교적 높은 밀도의 플라즈마들을 달성할 수 있게 한다. 이는 예외적으로 넓은 프로세스 윈도우(window)를 초래한다. 하지만, 실리콘을 에칭할 수 있는 임의의 플라즈마 에칭 챔버가 이용될 수 있다. 예시적인 실시예에서, 깊은(deep) 실리콘 에칭을 이용하여, 본질적으로 정밀한 프로파일 제어 및 실질적으로 스캘럽이 없는(scallop-free) 측벽들을 유지하면서, 통상적인 실리콘 에칭 레이트들의 대략 40% 보다 큰 에칭 레이트로 단결정 실리콘 기판 또는 웨이퍼(404)를 에칭한다. 구체적인 실시예에서, 실리콘-관통 비아 타입 에칭 프로세스가 이용된다. 에칭 프로세스는 반응 가스(reactive gas)로부터 발생되는 플라즈마를 기초하며, 상기 반응 가스는 일반적으로 불소-기반의 가스, 예를 들어 SF6, C4F8, CHF3, XeF2, 또는 비교적 빠른 에칭 레이트로 실리콘을 에칭할 수 있는 임의의 다른 반응물 가스(reactant gas)이다. 일 실시예에서, 도 2c에 도시된 바와 같이, 싱귤레이션 프로세스 이후 마스크 층(208)이 제거된다.
따라서, 흐름도(100) 및 도 2a-2c를 다시 참조하면, 마스크 층을 통해서, (메탈라이제이션을 포함하는) 웨이퍼 스트리트들을 통해서, 그리고 실리콘 기판 내로 부분적으로 삭마하기 위해, 갈바닉 레이저 스크라이빙 프로세스를 이용하여 초기 삭마에 의해 웨이퍼 다이싱이 수행될 수 있다. 그런 다음, 후속하는 실리콘 관통의(through-silocon) 깊은 플라즈마 에칭에 의해, 다이 싱귤레이션이 완료될 수 있다. 본 발명의 일 실시예에 따르면, 다이싱을 위한 재료들 스택의 구체적인 예가 도 7a-7d와 관련하여 하기에서 설명된다.
도 7a를 참조하면, 하이브리드 레이저 삭마 및 플라즈마 에칭 다이싱을 위한 재료들 스택은 마스크 층(702), 디바이스 층(704), 및 기판(706)을 포함한다. 마스크 층, 디바이스 층, 및 기판은, 백킹 테이프(backing tape)(710)에 부착되는 다이 부착 필름(die attach film)(708) 위에 배치된다. 일 실시예에서, 마스크 층(702)은, 마스크(202)와 관련하여 상기 설명된 포토-레지스트 층들과 같은 포토-레지스트 층이다. 디바이스 층(704)은 하나 또는 둘 이상의 금속 층들(예를 들어, 구리 층들) 위에 배치된 무기 유전체 층(예를 들어, 실리콘 이산화물) 및 하나 또는 둘 이상의 저 K 유전체 층들(예를 들어, 탄소-도핑된 산화물 층들)을 포함한다. 디바이스 층(704)은 또한 집적 회로들 사이에 배열된 스트리트들을 포함하고, 이러한 스트리트들은 집적 회로들과 동일한 또는 유사한 층들을 포함한다. 기판(706)은 벌크(bulk) 단결정 실리콘 기판이다.
일 실시예에서, 벌크 단결정 실리콘 기판(706)은, 다이 부착 필름(708)에 부착되기 전에, 후면측(backside)으로부터 박형화된다(thinned). 이러한 박형화는 후면측 그라인드 프로세스(backside grind process)에 의해 수행될 수 있다. 일 실시예에서, 벌크 단결정 실리콘 기판(706)은 대략 50 -100 미크론 범위의 두께로 박형화된다. 일 실시예에서, 이러한 박형화는 레이저 삭마 및 플라즈마 에칭 다이싱 프로세스에 이전에 수행된다는 것을 주목하는 것이 중요하다. 일 실시예에서, 포토-레지스트 층(702)은 대략 5 미크론의 두께를 가지며, 그리고 디바이스 층(704)은 대략 2-3 미크론 범위의 두께를 갖는다. 일 실시예에서, 다이 부착 필름(708)(또는 박형화된 또는 얇은 웨이퍼 또는 기판을 백킹 테이프(710)에 본딩할 수 있는 임의의 적합한 대체물(substitute))은 대략 20 미크론의 두께를 갖는다.
도 7b를 참조하면, 마스크(702), 디바이스 층(704) 및 기판(706)의 일부가 갈바닉 레이저 스크라이빙 프로세스(712)에 의해 패터닝되어, 기판(706) 내에 트렌치들(714)을 형성한다. 도 7c를 참조하면, 실리콘-관통의 깊은 플라즈마 에칭 프로세스(716)를 이용하여, 트렌치(714)를 다이 부착 필름(708)까지 아래로 연장함으로써, 다이 부착 필름(708)의 상단부 부분을 노출시키고 그리고 실리콘 기판(706)을 싱귤레이트한다. 디바이스 층(704)은, 실리콘-관통의 깊은 플라즈마 에칭 프로세스(716) 동안, 포토-레지스트 층(702)에 의해 보호된다.
도 7d를 참조하면, 싱귤레이션 프로세스는 다이 부착 필름(708)을 패터닝하여, 백킹 테이프(710)의 상단부 부분을 노출시키고 그리고 다이 부착 필름(708)을 싱귤레이트하는 것을 더 포함할 수 있다. 일 실시예에서, 다이 부착 필름은 레이저 프로세스에 의해 또는 에칭 프로세스에 의해 싱귤레이트된다. 추가적인 실시예들은, 이후, 백킹 테이프(710)로부터 기판(706)의 싱귤레이트된 부분들을 (예를 들어, 개별적인 집적 회로들로서) 제거하는 것을 더 포함할 수 있다. 일 실시예에서, 싱귤레이트된 다이 부착 필름(708)은 기판(706)의 싱귤레이트된 부분들의 후면측들 상에서 유지된다. 다른 실시예들은 디바이스 층(704)으로부터 마스킹 포토-레지스트 층(702)을 제거하는 것을 포함할 수 있다. 대안적인 실시예에서, 기판(706)이 대략 50 미크론 보다 더 얇은 경우, 부가적인 플라즈마 프로세스를 이용하지 않으면서, 레이저 삭마 프로세스(712)를 이용하여 기판(706)을 완전히 싱귤레이트한다.
다이 부착 필름(708)을 싱귤레이트한 이후, 일 실시예에서, 마스킹 포토-레지스트 층(702)이 디바이스 층(704)으로부터 제거된다. 일 실시예에서, 싱귤레이트된 집적 회로들은 패키징을 위해 백킹 테이프(710)로부터 제거된다. 그러한 하나의 실시예에서, 패터닝된 다이 부착 필름(708)은 각각의 집적 회로의 후면측 상에 유지되고 그리고 최종 패키징에 포함된다. 하지만, 다른 실시예에서, 패터닝된 다이 부착 필름(708)은 싱귤레이션 프로세스 동안 또는 그 후에 제거된다.
단일 프로세스 툴이, 갈바닉 레이저 삭마 및 플라즈마 에칭 싱귤레이션 프로세스를 이용하여 하이브리드 레이저 트레인(hybrid laser train)으로 많은 또는 모든 동작들을 수행하도록 구성될 수 있다. 예를 들어, 도 8은 본 발명의 일 실시예에 따른, 웨이퍼들 또는 기판들의 레이저 및 플라즈마 다이싱을 위한 툴 레이아웃의 블록도를 도시한다.
도 8을 참조하면, 프로세스 툴(800)은 팩토리 인터페이스(FI)(802)를 포함하며, 이러한 팩토리 인터페이스(FI)(802)에는 복수의 로드 록들(load locks)(804)이 커플링되어 있다. 클러스터 툴(806)이 팩토리 인터페이스(802)와 커플링된다. 클러스터 툴(806)은 플라즈마 에칭 챔버(808)와 같은 하나 또는 둘 이상의 플라즈마 에칭 챔버들을 포함한다. 레이저 스크라이브 장치(810)가 또한 팩토리 인터페이스(802)에 커플링된다. 프로세스 툴(800)의 전체적인 풋프린트는, 일 실시예에서, 도 8에 도시된 바와 같이, 대략 3500 밀리미터(3.5 미터) × 대략 3800 밀리미터(3.8 미터) 일 수 있다.
일 실시예에서, 레이저 스크라이브 장치(810)는 갈바닉 레이저 스크라이빙 프로세스를 수행하도록 구성된 레이저 장치를 하우징한다. 레이저는, 상기 설명한 레이저 삭마 프로세스들과 같은, 하이브리드 레이저 및 에칭 싱귤레이션 프로세스의 레이저 삭마 부분을 수행하기에 적합하다. 일 실시예에서, 이동가능한 스테이지가 또한 레이저 스크라이브 장치(810)에 포함되고, 상기 이동가능한 스테이지는 웨이퍼 또는 기판(또는 그 캐리어)을 레이저에 대해서 이동시키도록 구성된다. 구체적인 실시예에서, 상기 설명한 바와 같이, 레이저가 또한 이동가능하다. 레이저 스크라이브 장치(810)의 전체적인 풋프린트는, 일 실시예에서, 도 8에 도시된 바와 같이, 대략 2240 밀리미터 × 대략 1270 밀리미터일 수 있다.
일 실시예에서, 레이저 스크라이브 장치(810)는 레이저 전력 및 빔 크기를 정교하게(finely) 조정하기 위해 각각의 빔 경로를 따라 배치된 전력-감쇠 개구(power-attenuation aperture)를 포함한다. 일 실시예에서, 감쇠 엘리먼트가 빔 부분을 감쇠시키기 위해 각각의 빔 경로를 따라서 배치되어, 그 부분 내의 펄스들의 강도 또는 세기를 조정한다. 일 실시예에서, 셔터(shutter)가 각각의 빔 경로를 따라서 배치되어, 빔 부분의 각각의 펄스의 형상을 제어한다. 일 실시예에서, 자동-포커싱 엘리먼트가 각각의 빔 경로를 따라서 배치되어, 빔 부분을 하나 또는 둘 이상의 스캐닝 미러들 상에 포커싱한다. 하나 또는 둘 이상의 스캐닝 미러들이 하나 또는 둘 이상의 축들을 중심으로 작동될 수 있고, 예를 들어, 하나 또는 둘 이상의 갈바닉 스캐닝 미러들이 x-축 및 y-축을 중심으로 작동되어, 레이저 출력의 2-차원적인 스캐닝을 제공할 수 있다. 일 실시예에서, 하나 또는 둘 이상의 스캐닝 미러들은 스캔 헤드에 대향되는(opposed) 개별적인 갈바닉 스캐닝 미러들이다. 이후, 스캔된 빔 부분들(이는 단지 하나일 수 있다)의 각각은 포커스 광학 조립체를 통과할 수 있으며, 일 실시예에서, 상기 포커스 광학 조립체는 텔레센트릭 렌즈(telecentric lens)를 포함한다. 일 실시예에서, 갈바닉 레이저 스크라이빙 프로세스를 이용하는 것은, 양호한 프로세스 품질을 위해 적절한 펄스 중첩을 갖는 대략 10 MHz 주파수까지의 레이저의 이용을 가능하게 한다.
일 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(808)은, 복수의 집적 회로들을 싱귤레이트하기 위해, 패터닝된 마스크 내의 갭들을 통해서 웨이퍼 또는 기판을 에칭하도록 구성된다. 그러한 하나의 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(808)은 깊은 실리콘 에칭 프로세스를 수행하도록 구성된다. 구체적인 실시예에서, 하나 또는 둘 이상의 플라즈마 에칭 챔버들(808)은, 미국 캘리포니아 서니베일에 소재하는 Applied Materials로부터 입수할 수 있는 Applied Centura
Figure pct00003
SilviaTM Etch 시스템이다. 이러한 에칭 챔버는, 단결정 실리콘 기판들 또는 웨이퍼들 상에 또는 그 내부에 하우징되는 싱귤레이트된 집적 회로들을 생성하기 위하여 이용되는 깊은 실리콘 에칭을 위해 구체적으로 설계될 수 있다. 일 실시예에서, 고밀도 플라즈마 소스가 플라즈마 에칭 챔버(808) 내에 포함되어, 높은 실리콘 에칭 레이트들을 촉진한다. 일 실시예에서, 하나 초과의 에칭 챔버가 프로세스 툴(800)의 클러스터 툴(806) 부분 내에 포함되어, 싱귤레이션 또는 다이싱 프로세스의 높은 제조 처리량을 가능하게 한다.
팩토리 인터페이스(802)는 레이저 스크라이브 장치(810)를 갖는 외부 제조 설비와 클러스터 툴(806) 사이의 인터페이스에 대한 적합한 대기 포트(atmospheric port)일 수 있다. 팩토리 인터페이스(802)는, 저장 유닛들(예를 들어, 전면 개방형 통합 포드(front opening unified pod)들)로부터 클러스터 툴(806) 또는 레이저 스크라이브 장치(810)로 또는 양자 모두로 웨이퍼들(또는 그 캐리어들)을 이송하기 위한 아암들 또는 블레이드들을 갖는 로봇들을 포함할 수 있다.
클러스터 툴(806)은 싱귤레이션 방법의 기능들을 수행하기에 적합한 다른 챔버들을 포함할 수 있다. 예를 들어, 일 실시예에서, 부가적인 에칭 챔버 대신에, 증착 챔버(812)가 포함된다. 증착 챔버(812)는, 웨이퍼 또는 기판의 레이저 스크라이빙에 앞서서, 웨이퍼 또는 기판의 디바이스 층 상에서의 또는 디바이스 층 보다 위에서의 마스크 증착을 위해 구성될 수 있다. 그러한 하나의 실시예에서, 증착 챔버(812)는 포토-레지스트 층을 증착하기에 적합하다. 다른 실시예에서, 부가적인 에칭 챔버 대신에, 습식/건식 스테이션(814)이 포함된다. 습식/건식 스테이션은, 기판 또는 웨이퍼의 레이저 스크라이브 및 플라즈마 에칭 싱귤레이션 프로세스에 후속하여, 잔류물들 및 파편(fragment)들을 세정하거나 마스크를 제거하기에 적합할 수 있다. 일 실시예에서, 계측 스테이션(metrology station)이 또한 프로세스 툴(800)의 컴포넌트로서 포함된다.
본 발명의 실시예들은, 본 발명의 실시예들에 따른 프로세스를 수행하도록 컴퓨터 시스템(또는 다른 전자 디바이스들)을 프로그래밍하는 데에 이용될 수 있는, 명령어들이 그 위에 저장되어 있는 머신-판독가능한 매체를 포함할 수 있는, 컴퓨터 프로그램 제품, 또는 소프트웨어로서 제공될 수 있다. 일 실시예에서, 컴퓨터 시스템은 도 8과 관련하여 설명된 프로세스 툴(800)과 커플링된다. 머신-판독가능한 매체는 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 전달하기 위한 임의의 메커니즘을 포함한다. 예를 들어, 머신-판독가능한(예를 들어, 컴퓨터-판독가능한) 매체는, 머신(예를 들어, 컴퓨터) 판독가능한 저장 매체(예를 들어, 판독 전용 메모리("ROM"), 랜덤 액세스 메모리("RAM"), 자기 디스크 저장 매체들, 광학 저장 매체들, 플래시 메모리 디바이스들, 등), 머신(예를 들어, 컴퓨터) 판독가능한 전송 매체(전기적, 광학적, 음향적 또는 다른 형태의 전파되는 신호들(예를 들어, 적외선 신호들, 디지털 신호들, 등)) 등을 포함한다.
도 9는 컴퓨터 시스템(900)의 예시적인 형태의 머신의 개략적인 표현을 도시하며, 상기 머신 내에서, 머신으로 하여금 본 명세서에서 설명된 방법론(methodology)들 중 임의의 하나 또는 둘 이상을 수행하게 하기 위한 명령들의 세트가 실행될 수 있다. 대안적인 실시예들에서, 머신은 근거리 통신망(LAN), 인트라넷, 엑스트라넷, 또는 인터넷으로 다른 머신들에 연결(예를 들어, 네트워킹(networked))될 수 있다. 머신은 클라이언트-서버 네트워크 환경의 서버 또는 클라이언트 머신으로서, 또는 피어-투-피어(peer-to-peer)(또는 분산형) 네트워크 환경의 피어 머신으로서 동작할 수 있다. 머신은 개인용 컴퓨터(PC), 타블렛 PC, 셋탑 박스(STB), 개인용 휴대 정보 단말기(PDA), 셀룰러 전화기, 웹 어플라이언스(web appliance), 서버, 네트워크 라우터, 스위치 또는 브리지, 또는 해당 머신에 의해서 취해질 액션(action)들을 명시하는 명령들의 세트를 (순차적으로 또는 다른 방식으로) 실행할 수 있는 임의의 머신일 수 있다. 추가적으로, 단지 하나의 머신 만이 예시되지만, "머신"이라는 용어는 또한 본 명세서에서 설명된 방법론들 중 임의의 하나 또는 둘 이상을 수행하기 위해 개별적으로 또는 공동으로 명령들의 세트(또는 복수의 세트들)를 실행하는 머신들(예를 들어, 컴퓨터들)의 임의의 집합을 포함하는 것으로 받아들여져야 한다.
예시적인 컴퓨터 시스템(900)은, 버스(930)를 통해 서로 통신하는, 프로세서(902), 메인 메모리(904)(예를 들어, 판독 전용 메모리(ROM), 플래시 메모리, 동적 랜덤 액세스 메모리(DRAM) 예를 들어, 동기식 DRAM(SDRAM), 또는 램버스 DRAM(RDRAM) 등), 정적 메모리(906)(예를 들어, 플래시 메모리, 정적 랜덤 액세스 메모리(SRAM) 등), 및 보조 메모리(secondary memory)(918)(예를 들어, 데이터 저장 디바이스)를 포함한다.
프로세서(902)는 마이크로프로세서, 중앙 처리 장치 등과 같은 하나 또는 둘 이상의 범용 프로세싱 디바이스들을 나타낸다. 보다 구체적으로, 프로세서(902)는 복합 명령 세트 컴퓨팅(CISC) 마이크로프로세서, 축소 명령 세트 컴퓨팅(RISC) 마이크로프로세서, 매우 긴 명령어(VLIW) 마이크로프로세서, 다른 명령 세트들을 구현하는 프로세서, 또는 명령 세트들의 조합을 구현하는 프로세서들일 수 있다. 프로세서(902)는 또한 주문형 집적 회로(ASIC), 필드 프로그래머블 게이트 어레이(FPGA), 디지털 신호 프로세서(DSP), 네트워크 프로세서 등과 같은 하나 또는 둘 이상의 특수 목적 프로세싱 디바이스들일 수 있다. 프로세서(902)는 본 명세서에서 설명되는 동작들을 수행하기 위한 프로세싱 로직(826)을 실행하도록 구성된다.
컴퓨터 시스템(900)은 네트워크 인터페이스 디바이스(908)를 더 포함할 수 있다. 컴퓨터 시스템(900)은 또한 비디오 디스플레이 유닛(910)(예를 들어, 액정 디스플레이(LCD), 발광 다이오드 디스플레이(LED), 또는 음극선관(CRT)), 영숫자(alphanumeric) 입력 디바이스(912)(예를 들어, 키보드), 커서 제어 디바이스(914)(예를 들어, 마우스) 및 신호 생성 디바이스(916)(예를 들어, 스피커)를 포함할 수 있다.
보조 메모리(918)는, 본 명세서에서 설명된 방법론들 또는 기능들 중 임의의 하나 또는 둘 이상을 구현하는 명령들(예를 들어, 소프트웨어(922))의 하나 또는 둘 이상의 세트들이 저장되어 있는 머신-액세스가능한 저장 매체(또는, 보다 구체적으로는, 컴퓨터-판독가능한 저장 매체)(931)를 포함할 수 있다. 소프트웨어(922)는 또한, 컴퓨터 시스템(900)에 의한 소프트웨어의 실행 동안에 프로세서(902) 내에서 및/또는 메인 메모리(904) 내에서 완전히 또는 적어도 부분적으로 상주할 수 있고, 메인 메모리(904) 및 프로세서(902)는 머신-판독가능한 저장 매체들을 또한 구성한다. 소프트웨어(922)는 또한, 네트워크 인터페이스 디바이스(908)에 의해 네트워크(920)를 통해 송신 또는 수신될 수 있다.
머신-액세스가능한 저장 매체(931)가 예시적인 실시예에서 단일 매체인 것으로 도시되어 있지만, "머신-판독가능한 저장 매체"라는 용어는 명령들의 하나 또는 둘 이상의 세트들을 저장하는 단일 매체 또는 복수의 매체들(예를 들어, 중앙식 또는 분산식 데이터베이스, 및/또는 연관 캐쉬들(associated caches) 및 서버들)을 포함하는 것으로 받아들여져야 한다. "머신-판독가능한 저장 매체"라는 용어는 또한, 머신에 의한 실행을 위한 명령들의 세트를 저장 또는 인코딩할 수 있고, 그리고 머신으로 하여금 본 발명의 방법론들 중 임의의 하나 또는 둘 이상을 수행하게 하는 임의의 매체를 포함하는 것으로 받아들여져야 한다. 그에 따라, "머신-판독가능한 저장 매체"라는 용어는, 제한되는 것은 아니지만, 고상 메모리들 및, 광학 및 자기 매체들을 포함하는 것으로 받아들여져야 한다.
본 발명의 일 실시예에 따르면, 머신-액세스가능한 저장 매체는 그 위에 저장되어 있는 명령들을 가지며, 이러한 명령들은 데이터 프로세싱 시스템으로 하여금 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법을 수행하게 한다. 이러한 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 이후, 상기 마스크가 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝되어, 갭들을 갖는 패터닝된 마스크를 제공한다. 반도체 웨이퍼의 영역들은 집적 회로들 사이에서 노출된다. 이후, 패터닝된 마스크 내의 갭들을 통해 반도체 웨이퍼가 에칭되어, 집적 회로들을 싱귤레이트한다.
이와 같이, 반도체 웨이퍼들을 다이싱하는 방법들이 개시되었으며, 각각의 웨이퍼는 복수의 집적 회로들을 갖는다. 본 발명의 일 실시예에 따르면, 복수의 집적 회로들을 갖는 반도체 웨이퍼를 다이싱하는 방법은 반도체 웨이퍼 위에 마스크를 형성하는 단계를 포함하고, 상기 마스크는 집적 회로들을 커버하고 보호하는 층으로 이루어진다. 방법은 또한, 갭들을 갖는 패터닝된 마스크를 제공하기 위해, 상기 마스크를 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계를 포함하며, 그에 따라 집적 회로들 사이의 반도체 웨이퍼의 영역들을 노출시킨다. 방법은 또한, 패터닝된 마스크 내의 갭들을 통해서 반도체 웨이퍼를 에칭하여, 집적 회로들을 싱귤레이트하는 단계를 포함한다. 일 실시예에서, 상기 마스크를 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계는 스테이지 및 레이저를 동시에 이동시키는 단계를 포함하고, 상기 스테이지는 반도체 웨이퍼를 지지한다. 일 실시예에서, 여기에서는, 상기 마스크를 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계가 스테이지 및 레이저를 반복적으로(iteratively) 이동시키는 단계를 포함하고, 상기 스테이지는 반도체 웨이퍼를 지지한다.

Claims (15)

  1. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱(dicing)하는 방법으로서,
    상기 반도체 웨이퍼 위에 마스크를 형성하는 단계 ― 상기 마스크는 상기 집적 회로들을 커버하고 보호하는 층을 포함함 ―;
    갭(gap)들을 갖는 패터닝된 마스크를 제공하여 상기 집적 회로들 사이의 상기 반도체 웨이퍼의 영역들을 노출시키기 위해, 상기 마스크를 갈바닉 레이저 스크라이빙 프로세스(galvanic laser scribing process)에 의해 패터닝하는 단계; 및
    상기 집적 회로들을 싱귤레이트(singulate)하기 위해, 상기 패터닝된 마스크 내의 상기 갭들을 통해서 상기 반도체 웨이퍼를 에칭하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  2. 제 1 항에 있어서,
    상기 마스크를 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계는,
    스테이지 및 레이저 빔 또는 스폿(spot)을 동시에 이동시키는 단계 ― 상기 스테이지는 상기 반도체 웨이퍼를 지지함 ― 를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  3. 제 2 항에 있어서,
    상기 스테이지 및 레이저 빔 또는 스폿을 동시에 이동시키는 단계는,
    제 1 축을 따라서 상기 스테이지를 이동시키는 단계 및 제 2의 수직 축을 따라서 이동하는 상기 레이저 빔 또는 스폿에 의해 레이저 삭마(laser ablating)하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  4. 제 2 항에 있어서,
    상기 스테이지 및 레이저 빔 또는 스폿을 동시에 이동시키는 단계는,
    축을 따라서 상기 스테이지를 이동시키는 단계 및 상기 축을 따라서 이동하는 상기 레이저 빔 또는 스폿에 의해 레이저 삭마하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  5. 제 2 항에 있어서,
    상기 스테이지 및 레이저 빔 또는 스폿을 동시에 이동시키는 단계는,
    상기 스테이지를 이동시키는 단계 및, 대략 600 밀리미터/초 내지 2 미터/초의 범위의 평균 스크라이빙 속도로 상기 축을 따라서 레이저 삭마하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  6. 제 1 항에 있어서,
    상기 마스크를 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계는,
    스테이지 및 레이저 빔 또는 스폿을 반복적으로(iteratively) 이동시키는 단계 ― 상기 스테이지는 상기 반도체 웨이퍼를 지지함 ― 를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  7. 제 6 항에 있어서,
    상기 스테이지 및 레이저 빔 또는 스폿을 반복적으로 이동시키는 단계는,
    스크라이빙 영역을 복수의 블록들로서 미리 정의하는 단계(predefining), 상기 블록들 중 제 1 블록 내에서 2개의 축들을 따라 이동하는 상기 레이저 빔 또는 스폿에 의해 레이저 삭마하는 단계, 및 이후, 상기 블록들 중 제 2 블록으로 상기 스테이지를 이동시키는 단계, 및 이후, 상기 블록들 중 상기 제 2 블록 내에서 2개의 축들을 따라서 이동하는 상기 레이저 빔 또는 스폿에 의해 레이저 삭마하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  8. 제 1 항에 있어서,
    상기 마스크를 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계는,
    펨토초-기반의 레이저(femtosecond-based laser)를 이용하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  9. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하기 위한 시스템으로서,
    팩토리(factory) 인터페이스;
    상기 팩토리 인터페이스와 커플링되며, 그리고 이동가능한(moveable) 레이저 빔 또는 스폿을 갖는 레이저, 이동가능한 스테이지, 및 하나 또는 둘 이상의 갈바닉 미러(galvanic mirror)들을 포함하는 레이저 스크라이브 장치(laser scribe apparatus); 및
    상기 팩토리 인터페이스와 커플링된 플라즈마 에칭 챔버를 포함하는,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  10. 제 9 항에 있어서,
    상기 이동가능한 레이저 빔 또는 스폿은 대략 10 MHz 주파수 레이저인,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  11. 제 9 항에 있어서,
    상기 이동가능한 레이저 빔 또는 스폿은 펨토초-펄스형(femtosecond-pulsed) 레이저 빔 또는 스폿인,
    반도체 웨이퍼를 다이싱하기 위한 시스템.
  12. 복수의 집적 회로들을 포함하는 반도체 웨이퍼를 다이싱하는 방법으로서,
    실리콘 기판 위에 폴리머 층을 형성하는 단계 ― 상기 폴리머 층은 상기 실리콘 기판 상에 배치된 집적 회로들을 커버 및 보호하고, 상기 집적 회로들은 저(low) K 재료의 층 및 구리의 층 위에 배치된 실리콘 이산화물의 층을 포함함 ―;
    상기 집적 회로들 사이의 상기 실리콘 기판의 영역들을 노출시키기 위해, 상기 폴리머 층, 상기 실리콘 이산화물의 층, 상기 저 K 재료의 층, 및 상기 구리의 층을 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계; 및
    상기 집적 회로들을 싱귤레이트하기 위해, 갭들을 통해서 상기 실리콘 기판을 에칭하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  13. 제 12 항에 있어서,
    상기 폴리머 층, 상기 실리콘 이산화물의 층, 상기 저 K 재료의 층, 및 상기 구리의 층을 갈바닉 레이저 스크라이빙 프로세스에 의해 패터닝하는 단계는,
    스테이지 및 레이저 빔 또는 스폿을 동시에 이동시키는 단계 ― 상기 스테이지는 상기 실리콘 기판을 지지함 ― 를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  14. 제 13 항에 있어서,
    상기 스테이지 및 레이저 빔 또는 스폿을 동시에 이동시키는 단계는,
    제 1 축을 따라서 상기 스테이지를 이동시키는 단계 및 제 2의 수직 축을 따라서 이동하는 상기 레이저로 레이저 삭마하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
  15. 제 13 항에 있어서,
    상기 스테이지 및 레이저 빔 또는 스폿을 동시에 이동시키는 단계는,
    축을 따라서 상기 스테이지를 이동시키는 단계 및 상기 축을 따라서 이동하는 상기 레이저 빔 또는 스폿에 의해 레이저 삭마하는 단계를 포함하는,
    반도체 웨이퍼를 다이싱하는 방법.
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