KR20140036447A - Semiconductor device and method of manufacturing the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 54
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 206
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000000034 method Methods 0.000 claims description 58
- 239000010408 film Substances 0.000 claims description 54
- 150000004767 nitrides Chemical class 0.000 claims description 22
- 239000010409 thin film Substances 0.000 claims description 13
- 238000005121 nitriding Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 157
- 229910052751 metal Inorganic materials 0.000 description 29
- 239000002184 metal Substances 0.000 description 29
- 230000004888 barrier function Effects 0.000 description 23
- 229910021332 silicide Inorganic materials 0.000 description 20
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 18
- 239000000463 material Substances 0.000 description 14
- 239000011229 interlayer Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 238000002955 isolation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 239000004020 conductor Substances 0.000 description 6
- 239000011810 insulating material Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 230000002776 aggregation Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- -1 hafnium oxide nitride Chemical class 0.000 description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 3
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 229910001928 zirconium oxide Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 238000004220 aggregation Methods 0.000 description 2
- VKJLWXGJGDEGSO-UHFFFAOYSA-N barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Ba+2] VKJLWXGJGDEGSO-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium(II) oxide Chemical compound [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 206010010144 Completed suicide Diseases 0.000 description 1
- 229910003855 HfAlO Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910020654 PbScTaO Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 229910006501 ZrSiO Inorganic materials 0.000 description 1
- XWCMFHPRATWWFO-UHFFFAOYSA-N [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] Chemical compound [O-2].[Ta+5].[Sc+3].[O-2].[O-2].[O-2] XWCMFHPRATWWFO-UHFFFAOYSA-N 0.000 description 1
- ILCYGSITMBHYNK-UHFFFAOYSA-N [Si]=O.[Hf] Chemical compound [Si]=O.[Hf] ILCYGSITMBHYNK-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- JMOHEPRYPIIZQU-UHFFFAOYSA-N oxygen(2-);tantalum(2+) Chemical compound [O-2].[Ta+2] JMOHEPRYPIIZQU-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- CZXRMHUWVGPWRM-UHFFFAOYSA-N strontium;barium(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Sr+2].[Ba+2] CZXRMHUWVGPWRM-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
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- H10B12/01—Manufacture or treatment
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- H10B12/03—Making the capacitor or connections thereto
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- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
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- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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Abstract
Description
본 발명의 기술적 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 상호 인접한 복수의 도전 패턴들을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다. TECHNICAL FIELD The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device having a plurality of conductive patterns adjacent to each other and a method of manufacturing the same.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서 복수의 배선 라인과 이들 사이에 개재되는 복수의 콘택 플러그와의 사이의 이격 거리가 점차 감소되고, 이로 인해 상호 인접한 도전 패턴들간의 로드 커패시턴스 (load capacitance)가 증가되어 동작 속도 또는 리프레시 특성에 악영향을 미친다. 따라서, 이와 같은 문제를 해결할 수 있는 구조를 가지는 반도체 소자가 필요하다. As the degree of integration of semiconductor devices increases, the design rules for the components of the semiconductor devices decrease. In highly scaled semiconductor devices, the separation distance between a plurality of wiring lines and a plurality of contact plugs interposed therebetween gradually decreases, thereby increasing load capacitance between adjacent conductive patterns. This adversely affects the operating speed or the refresh characteristics. Therefore, there is a need for a semiconductor device having a structure capable of solving such a problem.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고집적화에 의해 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자를 제공하는 것이다. An object of the present invention is to provide a semiconductor device having a structure capable of minimizing load capacitance between a plurality of conductive patterns in a semiconductor device having a unit cell size miniaturized by high integration.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화할 수 있는 구조를 가지는 반도체 소자의 제조 방법을 제공하는 것이다. According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device having a structure capable of minimizing a load capacitance between a plurality of conductive patterns in a semiconductor device having a miniaturized unit cell size.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판과, 상기 복수의 활성 영역 위에 형성되고 제1 측벽 및 제2 측벽을 가지는 도전 패턴과, 상기 복수의 활성 영역 위에서 제1 에어 스페이서 (air spacer)를 사이에 두고 상기 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인과, 상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인을 포함하고, 상기 도전 패턴을 중심으로 하여 상기 제1 에어 스페이서 및 상기 제2 에어 스페이서는 상호 비대칭 형상을 가진다. According to an aspect of the inventive concept, a semiconductor device may include a substrate having a plurality of active regions, a conductive pattern formed on the plurality of active regions and having first and second sidewalls, and a plurality of active regions. A first conductive line facing the first sidewall and extending in a first direction with a first air spacer interposed therebetween, and a second air spacer interposed therebetween with a second air spacer over the plurality of active regions; And a second conductive line facing and extending in the first direction, wherein the first air spacer and the second air spacer have an asymmetric shape with respect to the conductive pattern.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자는 기판상에서 제1 방향으로 연장된 복수의 도전 라인과, 제1 에어 스페이서 및 제2 에어 스페이서를 사이에 두고 상기 복수의 도전 라인과 이격되어 있는 복수의 콘택 플러그를 포함하고, 상기 제1 에어 스페이서 및 제2 에어 스페이서는 상기 복수의 콘택 플러그를 사이에 두고 상호 비대칭 형상을 가진다. According to another aspect of the inventive concept, a semiconductor device may include a plurality of conductive lines extending in a first direction on a substrate, and spaced apart from the plurality of conductive lines with a first air spacer and a second air spacer interposed therebetween. A plurality of contact plugs, wherein the first air spacer and the second air spacer has a mutually asymmetric shape with the plurality of contact plugs in between.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 소자의 제조 방법에서는 기판상에 제1 공간을 사이에 두고 제1 방향으로 연장되는 한 쌍의 도전 라인을 형성한다. 상기 한 쌍의 도전 라인의 측벽 위에 절연 라이너를 형성한다. 상기 한 쌍의 도전 라인의 측벽 위에서 상기 절연 라이너 위에 희생 스페이서를 형성한다. 상기 제1 공간 내에서 상기 제1 방향을 따라 일렬로 배열되는 복수의 콘택 플러그와, 상기 복수의 콘택 플러그를 각각 이격시키는 복수의 절연 패턴을 형성한다. 상기 희생 스페이서를 제거하여 상기 복수의 콘택 플러그의 양 측벽에 배치되는 한 쌍의 에어 스페이서를 형성한다. 상기 한 쌍의 도전 라인과 상기 복수의 콘택 플러그와의 사이에 상호 비대칭 형상을 가지는 제1 에어 스페이서 및 제2 에어 스페이서가 형성되도록 상기 한 쌍의 에어 스페이서 중 일부 영역에서 상기 절연 라이너 및 복수의 절연 패턴의 적어도 일부를 제거한다. In the method of manufacturing a semiconductor device according to an aspect of the inventive concept, a pair of conductive lines extending in a first direction with a first space therebetween are formed on a substrate. An insulating liner is formed on the sidewalls of the pair of conductive lines. A sacrificial spacer is formed over the insulating liner on sidewalls of the pair of conductive lines. A plurality of contact plugs arranged in a line along the first direction and a plurality of insulating patterns spaced apart from the plurality of contact plugs are formed in the first space. The sacrificial spacers are removed to form a pair of air spacers disposed on both sidewalls of the plurality of contact plugs. The insulating liner and the plurality of insulating layers are disposed in a portion of the pair of air spacers such that a first air spacer and a second air spacer having mutually asymmetric shapes are formed between the pair of conductive lines and the plurality of contact plugs. Remove at least part of the pattern.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 소자의 제조 방법에서는 기판상에 서로 이격된 복수의 도전 라인을 형성한다. 상기 복수의 도전 라인 각각의 측벽 위에 절연 라이너를 형성한다. 상기 복수의 도전 라인 각각의 측벽 위에서 상기 절연 라이너 위에 제1 희생층을 형성한다. 상기 복수의 도전 라인 각각의 측벽 위에서 상기 제1 희생층 위에 제2 희생층을 형성한다. 상기 복수의 도전 라인 각각의 사이에서 상기 제2 희생층 위에 상기 복수의 도전 라인과 평행하게 연장되는 절연 라인을 형성한다. 상기 절연 라인을 일부 제거하여 복수의 콘택홀을 형성한다. 상기 제2 희생층 중 상기 복수의 콘택홀을 통해 노출되는 부분을 제거한다. 상기 복수의 콘택홀 내에 복수의 콘택 플러그를 형성한다. 상기 제1 희생층을 제거하여 상기 복수의 도전 라인과 상기 복수의 콘택 플러그와의 사이에 복수의 에어 스페이서를 형성한다. 상기 복수의 콘택 플러그 각각의 양측에서 상호 비대칭 형상을 가지는 제1 에어 스페이서 및 제2 에어 스페이서가 형성되도록 상기 복수의 에어 스페이서 중 적어도 일부 영역에서 상기 절연 라이너 및 상기 제2 희생층 중 적어도 일부를 제거한다. In the semiconductor device manufacturing method according to another embodiment of the inventive concept, a plurality of conductive lines spaced apart from each other are formed on a substrate. An insulating liner is formed on sidewalls of each of the plurality of conductive lines. A first sacrificial layer is formed on the insulating liner on sidewalls of each of the plurality of conductive lines. A second sacrificial layer is formed on the first sacrificial layer on sidewalls of each of the plurality of conductive lines. An insulating line extending in parallel with the plurality of conductive lines is formed on the second sacrificial layer between each of the plurality of conductive lines. A portion of the insulating line is removed to form a plurality of contact holes. A portion of the second sacrificial layer exposed through the plurality of contact holes is removed. A plurality of contact plugs are formed in the plurality of contact holes. The first sacrificial layer is removed to form a plurality of air spacers between the plurality of conductive lines and the plurality of contact plugs. At least a portion of the insulating liner and the second sacrificial layer may be removed from at least a portion of the plurality of air spacers such that a first air spacer and a second air spacer having mutually asymmetric shapes are formed at both sides of each of the plurality of contact plugs. do.
본 발명의 기술적 사상에 의한 반도체 소자는 복수의 비트 라인과 복수의 콘택 플러그와의 사이에 복수의 에어 스페이서가 형성되어 있다. 특히, 상기 에어 스페이서는 복수의 비트 라인 적층 구조의 길이 방향을 따라 연장되며, 복수의 콘택 플러그를 중심으로 그 양측에서 에어 스페이서의 형상이 상호 비대칭이다. 상기 복수의 에어 스페이서는 그 길이 방향을 따라 가변적인 폭을 가질 수 있다. 고도로 스케일링된 고집적 반도체 소자 내부의 제한된 공간 내에서 상기 복수의 비트 라인과 복수의 콘택 플러그와의 사이에 형성되는 에어 스페이서의 폭을 최대화함으로써, 복수의 비트 라인 및 복수의 콘택 플러그 각각의 사이에서의 비유전율 (relative permitivity)이 감소되어, 서로 인접한 도전 라인들간의 커패시턴스를 감소시킬 수 있다. 이와 같은 구조를 가지는 본 발명의 기술적 사상에 의한 반도체 소자는 빠른 신호 전달 속도 및 동작 속도를 제공할 수 있으며, 미세화된 단위 셀 사이즈를 가지는 반도체 소자에서 복수의 도전 패턴들 사이의 로드 커패시턴스를 최소화함으로써, 리프레쉬 특성을 향상시킬 수 있다. In the semiconductor device according to the inventive concept, a plurality of air spacers are formed between a plurality of bit lines and a plurality of contact plugs. In particular, the air spacers extend along the length direction of the plurality of bit line stacked structures, and the shape of the air spacers is asymmetric with respect to both sides of the plurality of contact plugs. The plurality of air spacers may have a variable width along a length direction thereof. By maximizing the width of the air spacer formed between the plurality of bit lines and the plurality of contact plugs within the limited space inside the highly scaled highly integrated semiconductor device, the plurality of bit lines and the plurality of contact plugs The relative permitivity can be reduced, thereby reducing capacitance between adjacent conductive lines. The semiconductor device according to the inventive concept of the present invention having the above structure can provide a high signal transfer speed and an operating speed, and by minimizing load capacitance between a plurality of conductive patterns in a semiconductor device having a refined unit cell size. The refresh characteristics can be improved.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2a는 도 1의 반도체 소자의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다.
도 2b는 반도체 소자의 요부 평면도로서, 도 2a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다.
도 3a 내지 도 14d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 20d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 21a 내지 도 21k는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 22a 내지 도 22e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도들이다.
도 34는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다. 1 is a schematic layout of a semiconductor device according to example embodiments of the inventive concept.
FIG. 2A is a cross-sectional view illustrating essential parts of the semiconductor device of FIG. 1, and illustrates a partial configuration of a portion corresponding to a cross section taken along line AA ′ in FIG. 1.
FIG. 2B is a plan view of a principal part of the semiconductor device, showing a part of a planar structure along the line B-B 'in FIG. 2A.
3A to 14D are cross-sectional views illustrating a method of fabricating a semiconductor device according to embodiments of the present invention.
15A through 20D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with example embodiments of the inventive concept, according to a process sequence.
21A to 21K are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with example embodiments of the inventive concept, according to a process sequence.
22A to 22E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with other embodiments of the inventive concept, in a process sequence.
34 is a system including a semiconductor device according to the inventive concept.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals are used for the same elements in the drawings, and redundant description thereof will be omitted.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Embodiments of the present invention will now be described more fully hereinafter with reference to the accompanying drawings, in which exemplary embodiments of the invention are shown. These embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art. The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.Although the terms first, second, etc. are used herein to describe various elements, regions, layers, regions and / or elements, these elements, components, regions, layers, regions and / It should not be limited by. These terms do not imply any particular order, top, bottom, or top row, and are used only to distinguish one member, region, region, or element from another member, region, region, or element. Thus, a first member, region, region, or element described below may refer to a second member, region, region, or element without departing from the teachings of the present invention. For example, without departing from the scope of the present invention, the first component may be referred to as a second component, and similarly, the second component may also be referred to as a first component.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.Unless otherwise defined, all terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the inventive concept belongs, including technical terms and scientific terms. In addition, commonly used, predefined terms are to be interpreted as having a meaning consistent with what they mean in the context of the relevant art, and unless otherwise expressly defined, have an overly formal meaning It will be understood that it will not be interpreted.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.If certain embodiments are otherwise feasible, the particular process sequence may be performed differently from the sequence described. For example, two processes that are described in succession may be performed substantially concurrently, or may be performed in the reverse order to that described.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. In the accompanying drawings, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions shown herein, but should include variations in shape resulting from, for example, manufacturing processes.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(100)의 개략적인 레이아웃이다. 도 3a에 예시한 레이아웃은 예를 들면 반도체 메모리 소자에서 6F2의 단위 셀 사이즈를 가지는 메모리 셀에 적용 가능하다. 여기서, F는 최소 리소그래피 피쳐 사이즈 (minimum lithographic feature size)를 나타낸다. 1 is a schematic layout of a
도 1을 참조하면, 반도체 소자(100)는 복수의 활성 영역(AC)을 포함한다. 상기 복수의 활성 영역(AC)을 가로질러 복수의 워드 라인(WL)이 제1 방향 (도 1에서 X 방향)을 따라 상호 평행하게 연장되어 있다. 상기 복수의 워드 라인(WL)은 서로 등간격으로 배치될 수 있다. 상기 복수의 워드 라인(WL) 위에는 복수의 비트 라인(BL)이 상기 제1 방향과 직교하는 제2 방향 (도 1에서 Y 방향)을 따라 상호 평행하게 연장되어 있다. Referring to FIG. 1, a
상기 복수의 비트 라인(BL)은 복수의 다이렉트 콘택(DC)을 통해 상기 복수의 활성 영역(AC)에 연결되어 있다. The plurality of bit lines BL are connected to the plurality of active regions AC through a plurality of direct contacts DC.
일부 실시예들에서, 복수의 비트 라인(BL)은 각각 3F의 피치(pitch)를 가지고 서로 평행하게 배치될 수 있다. 복수의 워드 라인(WL)은 각각 2F의 피치를 가지고 서로 평행하게 배치될 수 있다. In some embodiments, the plurality of bit lines BL may be arranged in parallel with each other with a pitch of 3F. The plurality of word lines WL may be arranged parallel to each other with a pitch of 2F each.
복수의 비트 라인(BL) 중 상호 인접한 2 개의 비트 라인(BL) 사이에는 복수의 콘택 플러그(CP)가 상기 제1 방향 및 제2 방향을 따라 일렬로 배열되어 있다. 일부 실시예들에서, 상기 복수의 콘택 플러그(CP)는 제2 방향을 따라 등간격으로 배치될 수 있다. 상기 복수의 콘택 플러그(CP)는 커패시터의 스토리지 전극(ST)을 활성 영역(AC)에 전기적으로 연결시키기 위한 베리드 콘택 (buried contact)을 구성할 수 있다. A plurality of contact plugs (CP) are arranged in a line in the first direction and the second direction between two adjacent bit lines (BL) of the plurality of bit lines (BL). In some embodiments, the plurality of contact plugs CP may be disposed at equal intervals along the second direction. The plurality of contact plugs CP may constitute a buried contact for electrically connecting the storage electrode ST of the capacitor to the active region AC.
도 2a는 도 1의 반도체 소자(100)의 요부(要部) 단면도로서, 도 1의 A - A' 선 단면에 대응하는 부분의 일부 구성을 도시한 단면도이다. FIG. 2A is a cross-sectional view illustrating essential parts of the
도 2b는 반도체 소자(100)의 요부 평면도로서, 도 2a의 B - B' 선을 따르는 평면 구성 중 일부를 보여주는 도면이다. FIG. 2B is a plan view of the main part of the
도 2a 및 도 2b를 참조하면, 복수의 비트 라인 적층 구조(10) 중 서로 이웃하는 2 개의 비트 라인 적층 구조(10) 사이에 복수의 콘택 플러그(CP)가 개재되어 있다. 상기 복수의 비트 라인 적층 구조(10)는 각각 비트 라인(BL)과, 상기 비트 라인(BL)을 덮고 있는 절연 캡핑 라인(12)을 포함한다. 도 2b에 예시한 바와 같이, 서로 이웃하는 2 개의 비트 라인(BL) 사이에서 복수의 콘택 플러그(CP)가 비트 라인(BL)의 연장 방향을 따라 일렬로 배열되어 있다. 복수의 콘택 플러그(CP)는 서로 등간격으로 배치될 수 있다. 서로 이웃하는 2 개의 비트 라인(BL) 사이에서 복수의 콘택 플러그(CP) 사이에는 복수의 매립 절연 패턴(30)이 개재되어 있다. Referring to FIGS. 2A and 2B, a plurality of contact plugs CP are interposed between two adjacent bit
상기 콘택 플러그(CP)의 양측에는 각각 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2)가 형성되어 있다. 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2)는 상기 콘택 플러그(CP)를 중심으로 하여 그 양측에서 비대칭 구조를 가진다. A first air spacer AS1 and a second air spacer AS2 are formed on both sides of the contact plug CP. The first air spacer AS1 and the second air spacer AS2 have an asymmetrical structure at both sides of the contact plug CP.
상기 복수의 콘택 플러그(CP) 및 상기 복수의 매립 절연 패턴(30)은 비트 라인(BL)의 연장 방향 (도 2b에서 Y 방향)에 수직인 방향 (도 2b에서 X 방향)에서 서로 다른 폭을 가질 수 있다. 도 2b에는 복수의 콘택 플러그(CP)의 폭이 복수의 매립 절연 패턴(30)의 폭보다 더 큰 경우의 구성이 예시되어 있다. 그러나, 이에 한정되는 것은 아니다. 본 발명의 기술적 사상에 의하면, 복수의 콘택 플러그(CP)의 폭은 복수의 매립 절연 패턴(30)의 폭과 같거나 더 작을 수도 있다. The plurality of contact plugs CP and the plurality of buried
상기 복수의 콘택 플러그(CP)를 중심으로 하여 그 양측에서 상기 제1 에어 스페이서(AS1)의 제1 폭(W1)과 제2 에어 스페이서(AS2)의 제2 폭(W2)이 서로 다를 수 있다. 도 2a 및 도 2b에 예시한 바와 같이, 상기 제1 폭(W1)이 상기 제2 폭(W2)보다 더 작을 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제1 폭(W1)이 상기 제2 폭(W2)과 같거나 더 클 수 있다. The first width W1 of the first air spacer AS1 and the second width W2 of the second air spacer AS2 may be different from each other with respect to the plurality of contact plugs CP . As illustrated in FIGS. 2A and 2B, the first width W1 may be smaller than the second width W2. However, the present invention is not limited thereto. In some other embodiments, the first width W1 may be equal to or greater than the second width W2.
상기 복수의 매립 절연 패턴(30)을 중심으로 하여 그 양측에서 상기 제1 에어 스페이서(AS1)의 제3 폭(W3)과 제2 에어 스페이서(AS2)의 제4 폭(W4)이 서로 다를 수 있다. 도 2b에 예시한 바와 같이, 상기 제3 폭(W3)이 상기 제4 폭(W4)보다 더 작을 수 있다. 그러나, 이에 한정되는 것은 아니다. 다른 일부 실시예들에서, 상기 제3 폭(W3)이 상기 제4 폭(W4)과 같거나 더 클 수 있다.The third width W3 of the first air spacer AS1 and the fourth width W4 of the second air spacer AS2 may be different from each other on both sides of the plurality of buried
상기 비트 라인(BL)의 일 측벽은 제1 절연막(22)으로 덮여 있다. 상기 콘택 플러그(CP)의 일 측벽은 제2 절연막(24)으로 덮여 있다. 상기 콘택 플러그(CP)의 제1 측벽(S1)과, 상기 제1 측벽(S1)에 대면하는 비트 라인(BL)과의 사이에 형성된 제1 에어 스페이서(AS1) 내벽에는 상기 제1 절연막(22) 및 제2 절연막(24)이 노출되어 있다. 도 2a 및 도 2b에 예시한 바와 같이, 상기 제1 절연막(22)의 두께(D1)는 제2 절연막(24)의 두께(D2)보다 더 크다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 제1 절연막(22)의 두께(D1)는 제2 절연막(24)의 두께(D2)와 같거나 더 작을 수도 있다. One sidewall of the bit line BL is covered with a first insulating
상기 비트 라인(BL)의 다른 측벽은 제3 절연막(26)으로 덮여 있다. 상기 콘택 플러그(CP)의 제1 측벽(S1) 반대측인 제2 측벽(S2)과, 상기 제2 측벽(S2)에 대면하는 비트 라인(BL)과의 사이에 형성된 제2 에어 스페이서(AS2) 내벽에는 상기 제3 절연막(26)과 상기 콘택 플러그(CP)의 측벽과, 상기 매립 절연 패턴(30)의 측벽이 노출되어 있다. The other sidewall of the bit line BL is covered with a third insulating
일부 실시예들에서, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 적어도 하나는 상기 비트 라인(BL)의 연장 방향을 따라 가변적인 폭을 가질 수 있다. 다른 일부 실시예들에서, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 어느 하나는 그 길이 방향 (도 2b의 Y 방향)을 따라 일정한 폭을 가지고, 다른 하나는 그 길이 방향을 따라 가변적인 폭을 가질 수 있다. In some embodiments, at least one of the first air spacer AS1 and the second air spacer AS2 may have a variable width along the extending direction of the bit line BL. In some other embodiments, one of the first air spacer AS1 and the second air spacer AS2 has a constant width along its length direction (Y direction in FIG. 2B), and the other one thereof It can have a variable width along.
도 2b에 예시한 구성에서, 비트 라인(BL)의 연장 방향 (도 2b에서 Y 방향)을 따라 일렬로 배열되는 일련의 콘택 플러그(CP)들을 중심으로, 상기 제1 측벽(S1)에 대면하는 제1 에어 스페이서(AS1)와 제2 측벽(S2)에 대면하는 제2 에어 스페이서(AS2)는 비트 라인(BL)의 연장 방향을 따라 가변적인 폭을 가진다. 그러나, 본 발명의 기술적 사상은 도 2a 및 도 2b에 예시된 바에 한정되는 것은 아니며, 상기 제1 에어 스페이서(AS1) 및 제2 에어 스페이서(AS2) 중 어느 하나는 상기 비트 라인(BL)의 연장 방향을 따라 균일한 폭으로 연장되도록 형성될 수도 있다. In the configuration illustrated in FIG. 2B, the first side wall S1 faces the first sidewall S1 about a series of contact plugs CP arranged in a line along the extending direction of the bit line BL (the Y direction in FIG. 2B). The second air spacer AS2 facing the first air spacer AS1 and the second sidewall S2 has a variable width in the extending direction of the bit line BL. However, the technical spirit of the present invention is not limited to that illustrated in FIGS. 2A and 2B, and any one of the first air spacer AS1 and the second air spacer AS2 may be formed as an extension of the bit line BL May be formed to extend in a uniform width along the direction.
상기 제1 절연막(22), 제2 절연막(24), 및 제3 절연막(26)은 각각 1 종류의 물질로 이루어지는 단일막, 또는 서로 다른 2 종류의 물질로 이루어지는 다중막으로 구성될 수 있다. 일부 실시예들에서, 제1 절연막(22), 제2 절연막(24), 및 제3 절연막(26) 중 적어도 하나는 그 길이 방향을 따라 단속적(斷續的)으로 연장될 수 있다. The first insulating
도 3a 내지 도 14d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(200) (도 14a 내지 도 14d 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 3A through 14D are cross-sectional views illustrating a method of manufacturing a semiconductor device 200 (see FIGS. 14A through 14D) according to example embodiments of the inventive concepts.
상기 반도체 소자(200)는 도 1에 예시한 레이아웃을 가질 수 있다. 도 3a, 도 4a, ..., 및 도 14a는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 3b, 도 4b, ..., 및 도 14b는 각각 도 1의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 3a 내지 도 14d에 있어서, 도 1, 도 2a 및 도 2b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다. The
도 3a 및 도 3b를 참조하면, 기판(110)에 소자 분리용 트렌치(112)를 형성하고, 상기 소자 분리용 트렌치(112) 내에 소자분리 영역(114)을 형성한다. 상기 소자분리 영역(114)에 의해 기판(110)에 복수의 활성 영역(116)이 정의된다. 상기 복수의 활성 영역(116)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 가질 수 있다. 3A and 3B, an
상기 기판(110)은 Si (silicon), 예를 들면 결정질 Si, 다결정질 Si, 또는 비정질 Si을 포함할 수 있다. 다른 일부 실시예들에서, 상기 기판(310)은 Ge (germanium), 또는 SiGe (silicon germanium), SiC (silicon carbide), GaAs (gallium arsenide), InAs (indium arsenide), 또는 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. The
상기 소자분리 영역(114)은 제1 절연막(114A) 및 제2 절연막(114B)을 포함한다. 상기 제1 절연막(114A) 및 제2 절연막(114B)은 서로 다른 물질로 이루어질 수 있다. 예를 들면, 상기 제1 절연막(114A)은 산화막으로 이루어지고, 상기 제2 절연막(114B)은 질화막으로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 따르면, 상기 소자분리 영역(114)의 구성은 상술한 바에 한정되는 것은 아니다. 예를 들면, 상기 소자분리 영역(114)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 3 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수도 있다. The
상기 기판(110)에 복수의 워드 라인 트렌치(118)를 형성한다. 상기 복수의 워드 라인 트렌치(118)는 상호 평행하게 연장되며, 각각 복수의 활성 영역(116)을 가로지르는 라인 형상을 가질 수 있다. A plurality of
도 3b에 예시된 바와 같이, 저면에 단차가 형성된 상기 복수의 워드 라인 트렌치(118)를 형성하기 위하여, 소자분리 영역(114) 및 기판(110)을 각각 별도의 식각 공정으로 식각하여, 소자분리 영역(114)의 식각 깊이와 기판(110)의 식각 깊이가 서로 다르게 되도록 할 수 있다. 3B, the
상기 복수의 워드 라인 트렌치(118)가 형성된 결과물을 세정한 후, 상기 복수의 워드 라인 트렌치(118)의 내부에 복수의 게이트 유전막(120), 복수의 워드 라인(122), 및 복수의 매몰 절연막(124)을 차례로 형성한다. A plurality of
일부 실시예들에서, 상기 워드 라인(122)을 형성한 후, 상기 워드 라인(122)의 양측에서 상기 기판(110)에 불순물 이온을 주입하여 복수의 활성 영역(116)의 상면에 소스/드레인 영역(도시 생략)을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(122)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다. In some embodiments, after forming the word lines 122, impurity ions are implanted into the
상기 복수의 워드 라인(122) 각각의 상면(122T)은 기판(110)의 상면(110T)보다 낮은 레벨에 위치된다. 상기 복수의 워드 라인(122)의 저면은 요철 형상을 가지며, 복수의 활성 영역(116)에는 새들 핀 구조의 트랜지스터 (saddle FINFET)가 형성된다. 일부 실시예들에서, 상기 복수의 워드 라인(122)은 Ti, TiN, Ta, TaN, W, WN, TiSiN, 또는 WSiN 중에서 선택되는 적어도 하나의 물질로 이루어진다. The
상기 게이트 유전막(120)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 (high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다. 예를 들면, 상기 게이트 유전막(120)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 유전막(120)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란타늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 게이트 유전막(120)은 HfO2, Al2O3, HfAlO3, Ta2O3, 또는 TiO2 로 이루어질 수 있다. The
상기 복수의 매몰 절연막(124)의 상면(124T)은 기판(110)의 상면(110T)과 대략 동일 레벨에 위치된다. 상기 매몰 절연막(124)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 이들의 조합으로 이루어질 수 있다. The
상기 기판(110)상에 층간절연막 패턴(130)을 형성한다. 상기 층간절연막 패턴(130)은 약 200 ∼ 400 Å의 두께를 가지도록 형성될 수 있다. 상기 층간절연막 패턴(130)은 실리콘 산화물을 포함할 수 있다. 예를 들면, 상기 층간절연막 패턴(130)은 TEOS (tetraethylorthosilicate), HDP (high density plasma), 또는 BPSG (boro-phospho silicate glass)로 이루어질 수 있다. An interlayer insulating
상기 층간절연막 패턴(130)은 복수의 활성 영역(116) 중 복수의 소스 영역(116S)을 노출시키는 복수의 개구(130H)를 포함할 수 있다. The interlayer insulating
그 후, 층간절연막 패턴(130)에 형성된 복수의 개구(130H) 내에 도전 물질을 채워 상기 활성 영역(116)의 소스 영역(116S)에 전기적으로 연결 가능한 복수의 다이렉트 콘택(132)을 형성한다. Thereafter, a plurality of
상기 층간절연막 패턴(130) 및 복수의 다이렉트 콘택(132) 위에서 상호 평행하게 연장되는 복수의 비트 라인 적층 구조(140)를 형성한다. 상기 복수의 비트 라인 적층 구조(140)는 복수의 비트 라인(142)과, 상기 복수의 비트 라인(142)의 상면을 덮는 복수의 절연 캡핑 라인(144)을 포함한다. 상기 복수의 비트 라인(142)은 상기 복수의 다이렉트 콘택(132)과 전기적으로 연결될 수 있다. A plurality of bit
일부 실시예들에서, 상기 복수의 비트 라인(142)은 불순물이 도핑된 반도체, 금속, 금속 질화물, 또는 금속 실리사이드 중에서 선택되는 적어도 하나의 물질로 이루어진다. 예를 들면, 상기 복수의 비트 라인(142)은 도핑된 폴리실리콘, 텅스텐 질화물, 및 텅스텐이 순차적으로 적층된 적층 구조를 가질 수 있다. In some embodiments, the plurality of
일부 실시예들에서, 상기 복수의 절연 캡핑 라인(144)은 실리콘 질화막으로 이루어진다. 상기 복수의 절연 캡핑 라인(144)의 두께는 상기 복수의 비트 라인(142)의 두께보다 더 클 수 있다. In some embodiments, the plurality of insulating capping
일부 실시예들에서, 복수의 비트 라인 적층 구조(140)를 형성하기 위하여, 먼저 상기 층간절연막 패턴(130) 위에 비트 라인 형성용 도전층과, 상기 도전층을 덮는 절연층을 형성한다. 상기 절연층의 두께는 상기 비트 라인 형성용 도전층의 두께보다 더 클 수 있다. 상기 절연층을 패터닝하여 상기 복수의 절연 캡핑 라인(144)을 형성한 후, 상기 복수의 절연 캡핑 라인(144)을 식각 마스크로 이용하여 상기 비트 라인 형성용 도전층을 식각하여, 상기 복수의 비트 라인(142)을 형성한다. 일부 실시예들에서, 상기 비트 라인 형성용 도전층을 식각할 때 과도 식각에 의해 층간절연막 패턴(130)의 일부를 식각하여, 상기 층간절연막 패턴(130)의 상면에 단차부가 형성될 수 있다. In some embodiments, in order to form a plurality of bit
일부 실시예들에서, 상기 비트 라인 형성용 도전층은 다중층으로 이루어질 수 있다. 예를 들면, 상기 비트 라인 형성용 도전층은 제1 금속 실리사이드막, 도전성 배리어막, 제2 금속 실리사이드막, 및 금속 또는 금속 질화물로 이루어지는 전극층이 차례로 적층된 다중층 구조를 가질 수 있다. In some embodiments, the conductive layer for bit line formation may be composed of multiple layers. For example, the bit line formation conductive layer may have a multilayer structure in which a first metal silicide film, a conductive barrier film, a second metal silicide film, and an electrode layer composed of a metal or a metal nitride are sequentially stacked.
상기 복수의 비트 라인 적층 구조(140) 각각의 사이에는 라인 형상의 공간(146)이 남는다. A line-shaped
도 4a 및 도 4b를 참조하면, 복수의 비트 라인 적층 구조(140)의 노출된 상면 및 측벽과, 상기 층간절연막 패턴(130)의 노출 표면을 덮는 절연 라이너(148)를 형성한다. 일부 실시예들에서, 상기 절연 라이너(148)는 후속 공정에서 식각 저지막으로 사용될 수 있다. 상기 절연 라이너(148)는 상기 복수의 비트 라인 적층 구조(140)를 보호하기 위한 보호막으로 사용될 수 있다. 일부 실시예들에서, 상기 절연 라이너(148)는 실리콘 질화막으로 이루어진다. 일부 실시예들에서, 상기 절연 라이너(148)는 후속 공정에서 확대된 에어 스페이서(AS12) (도 13a 내지 도 13d)를 형성하기 위한 희생층으로 사용될 수 있다. 상기 절연 라이너(148)는 약 30 ∼ 80 Å의 두께를 가지도록 형성될 수 있다. 4A and 4B, an insulating
도 5a 및 도 5b를 참조하면, 상기 절연 라이너(148)가 형성된 결과물상에 제1 희생층을 증착한 후, 상기 절연 라이너(148)를 식각 저지막으로 이용하여 상기 제1 희생층을 에치백하여, 상기 복수의 비트 라인 적층 구조(140)의 양 측벽 위에서 상기 절연 라이너(148)를 덮는 복수의 희생 스페이서(150)를 형성한다. 일부 실시예들에서, 상기 복수의 희생 스페이서(150)는 실리콘 산화물 또는 실리콘 게르마늄 화합물 (SiGe compounds), 또는 폴리머로 이루어진다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 상기 복수의 희생 스페이서(150)는 상기 절연 라이너(148)에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 희생 스페이서(150)는 절연 물질 또는 도전 물질로 이루어질 수 있다. 5A and 5B, after depositing a first sacrificial layer on a resultant on which the insulating
도 6a 및 도 6b를 참조하면, 상기 공간(146) 내부에서 상기 복수의 희생 스페이서(150)를 덮는 제2 희생층(152)을 형성한다. 6A and 6B, a second
상기 제2 희생층(152)은 상기 절연 라이너(148) 및 복수의 희생 스페이서(150)를 균일한 두께로 덮도록 형성될 수 있다. 상기 제2 희생층(152)은 상기 복수의 희생 스페이서(150)와는 다른 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 희생층(152)은 산화막, 질화막, 또는 실리콘 산화질화막으로 이루어질 수 있다. 상기 제2 희생층(152)은 약 20 ∼ 100 Å의 두께를 가지도록 형성될 수 있다. The second
도 7a 및 도 7b를 참조하면, 상기 공간(146) 내에 절연 라인(154)을 형성한다. 7A and 7B, an insulating
일부 실시예들에서, 상기 절연 라인(154)을 형성하기 위하여, 상기 제2 희생층(152)이 형성된 결과물상에 상기 공간(146)을 채우도록 절연막을 형성한 후, 에치백 (etchback) 또는 CMP (chemical mechanical polishing) 공정을 이용하여, 상기 복수의 절연 캡핑 라인(144)의 상면이 노출될 때까지 상기 절연막을 에치백하여 상기 공간(146) 내에 상기 절연 라인(154)이 남도록 할 수 있다. 상기 절연 라인(154)은 질화막으로 이루어질 수 있다. In some embodiments, to form the insulating
도 8a 및 도 8b를 참조하면, 상기 복수의 희생 스페이서(150)를 그 상면으로부터 소정 깊이 만큼 식각하여, 상기 복수의 희생 스페이서(150) 보다 낮아진 높이를 가지는 복수의 희생 스페이서 패턴(150A)을 형성한다. 8A and 8B, the plurality of
상기 복수의 희생 스페이서 패턴(150A)의 상면은 복수의 비트 라인(142)의 상면보다 더 높은 레벨에 위치되어 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다. 예를 들면, 상기 복수의 희생 스페이서 패턴(150A)의 상면은 복수의 비트 라인(142)의 상면과 동일한 레벨, 또는 더 낮은 레벨에 위치될 수도 있다. Top surfaces of the plurality of
상기 복수의 희생 스페이서(150)를 소정 깊이 만큼 식각하여 복수의 희생 스페이서 패턴(150A)을 형성하기 위하여 건식 식각 공정 또는 습식 식각 공정을 이용할 수 있다. A dry etching process or a wet etching process may be used to form the plurality of
그 후, 상기 기판(110)상에 서포트 물질층을 형성한 후, 에치백 또는 CMP 공정을 이용하여, 상기 절연 라인(154)의 상면이 노출될 때까지 상기 서포트 물질층을 일부 제거하여, 상기 복수의 희생 스페이서 패턴(150A)을 덮는 복수의 서포트층(156)을 형성한다.Thereafter, after forming the support material layer on the
상기 복수의 서포트층(156)은 각각 비트 라인 적층 구조(140)의 길이 방향 (도 1의 Y 방향에 대응하는 방향)을 따라 연장되는 라인 형상을 갖는다. 일부 실시예들에서, 상기 복수의 서포트층(156)은 절연 물질로 이루어질 수 있다. 예를 들면, 상기 복수의 서포트층(156)은 SiN, SiCN, SiOC, SiON, SiOCN, TiO, TaO, TaTiO, TaSiO 및 AlO 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. The plurality of support layers 156 may each have a line shape extending along the length direction (the direction corresponding to the Y direction in FIG. 1) of the bit
도 9a 및 도 9b를 참조하면, 상기 복수의 절연 라인(154)이 형성된 결과물상에 소정 형상의 마스크 패턴(도시 생략)을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 복수의 절연 라인(154)을 일부 제거하여 복수의 콘택홀(154H)을 한정하는 복수의 절연 패턴(154A)을 형성한다. 그 후, 상기 마스크 패턴을 제거한다. 9A and 9B, after a mask pattern (not shown) having a predetermined shape is formed on a resultant product on which the plurality of insulating
상기 복수의 콘택홀(154H)을 통해 노출되는 제2 희생층(152), 그 하부의 절연 라이너(148), 층간절연막 패턴(130) 및 기판(110)의 일부를 차례로 식각하여, 상기 복수의 콘택홀(154H) 각각의 저면에서 기판(110)을 노출시킨다. The second
상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(158)을 형성한다. 예를 들면, 상기 금속 실리사이드층(158)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층(158)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. The
일부 실시예들에서, 상기 금속 실리사이드층(158)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속층을 퇴적한 후, 제1 RTS (rapid thermal silicidation) 공정을 행한다. 상기 제1 RTS 공정은 약 450 ∼ 550 ℃의 온도하에서 행할 수 있다. 상기 제1 RTS 공정에서 Si 원자와 반응하지 않은 금속층을 제거한 후, 상기 제1 RTS 공정시보다 더 높은 온도, 예를 들면 약 800 ∼ 950 ℃의 온도하에서 제2 RTS 공정을 행하여, 상기 금속 실리사이드층(158)을 형성한다. 상기 금속층으로서 Co 층을 형성한 경우, 코발트 실리사이드층이 형성된다.In some embodiments, the following processes may be performed to form the
도 10a 및 도 10b를 참조하면, 상기 복수의 콘택홀(154H) 내에 도전 물질을 채워 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다. 10A and 10B, a plurality of contact plugs 160 are formed by filling conductive materials in the plurality of
상기 복수의 콘택 플러그(160)는 각각 상기 복수의 콘택홀(154H)의 내벽을 덮는 배리어막(162)과, 상기 배리어막(162) 위에서 상기 콘택홀(154H)의 내부를 채우는 도전성 플러그(164)를 포함한다. Each of the plurality of contact plugs 160 may include a
일부 실시예들에서, 상기 복수의 콘택 플러그(160) 및 패드 도전층(168)을 형성하기 위하여 다음의 공정들을 수행할 수 있다. 먼저, 상기 복수의 콘택홀(154H)이 형성된 결과물을 세정한 후, 상기 결과물 전면에 상기 복수의 콘택홀(154H)의 내벽을 덮는 배리어막(162)을 형성할 수 있다. 그 후, 상기 배리어막(162) 위에 상기 복수의 콘택홀(154H) 각각의 내부를 채우기에 충분한 두께의 제1 도전층을 형성한 후, 상기 배리어막(162)이 노출될 때까지 상기 제1 도전층을 에치백 또는 연마하여 상기 복수의 콘택홀(154H) 내에 상기 복수의 도전성 플러그(164)를 형성할 수 있다. 그 후, 상기 복수의 도전성 플러그(164) 위에 제2 도전층을 형성한 후 상기 제2 도전층의 상면을 평탄화하여 상기 패드 도전층(168)을 형성할 수 있다. In some embodiments, the following processes may be performed to form the plurality of contact plugs 160 and the pad
일부 실시예들에서, 상기 배리어막(162)은 Ti/TiN 적층 구조로 이루어질 수 있다. 상기 복수의 콘택 플러그(160)는 도핑된 폴리실리콘, 금속, 금속 실리사이드, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 상기 패드 도전층(168)은 금속, 금속 질화물, 또는 이들의 조합으로 이루어질 수 있다. 예들 들면, 상기 복수의 콘택 플러그(160) 및 상기 패드 도전층(168) 중 적어도 하나는 텅스텐을 포함할 수 있다. In some embodiments, the
도 11a 및 도 11b를 참조하면, 상기 패드 도전층(168) 위에 마스크 패턴(170)을 형성한 후, 상기 마스크 패턴(170)을 식각 마스크로 이용하여 상기 패드 도전층(168) 및 배리어막(162)을 식각하여, 상기 복수의 콘택 플러그(160)에 각각 연결되는 복수의 랜딩 패드(168A)를 형성하고, 상기 복수의 랜딩 패드(168A)를 통해 노출되는 절연 캡핑 라인(144)의 일부와, 상기 복수의 콘택 플러그(160)의 일부와, 이들 사이에 개재되어 있는 절연 라이너(148), 제2 희생층(152), 및 서포트층(156) 각각의 일부를 제거하여, 상기 복수의 희생 스페이서 패턴(150A)을 노출시키는 복수의 상부 공간(172)을 형성한다. 11A and 11B, after the
일부 실시예들에서, 상기 복수의 마스크 패턴(170)은, 도 1에 예시한 복수의 콘택 플러그(CP)와 유사하게, 각각 분리되어 있는 아일랜드 형상을 가질 수 있다. 상기 복수의 상기 마스크 패턴(170)은 실리콘 질화막으로 이루어질 수 있다. In some embodiments, the plurality of
도 12a 및 도 12b를 참조하면, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS11)를 형성한다. 상기 복수의 희생 스페이서 패턴(150A)을 제거하기 위하여 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다. 12A and 12B, the plurality of
도 12c는 도 12a에서 사각형(AFTER SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 12d는 도 12a에서 사각형(AFTER SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다. FIG. 12C is an enlarged cross-sectional view of a portion indicated by a rectangle AFTER SP in FIG. 12A. FIG. 12D is an enlarged plan view of a part of a planar configuration of a portion indicated by a rectangle AFTER SP in FIG. 12A.
도 12a 내지 도 12d를 참조하면, 상기 복수의 에어 스페이서(AS11)에서 상기 절연 라이너(148) 및 제2 희생층(152)이 노출된다. 상기 복수의 에어 스페이서(AS11)는 상기 워드 라인(122)의 연장 방향을 따라 제1 폭(W11)을 가진다. 12A through 12D, the insulating
도 13a 및 도 13b를 참조하면, 상기 복수의 에어 스페이서(AS11)에서 노출되는 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거하여 상기 복수의 에어 스페이서(AS11)의 폭을 확장시킴으로써 복수의 확대된 에어 스페이서(AS12)를 형성한다. 13A and 13B, a portion of each of the insulating
도 13c는 도 13a에서 사각형(AFTER X_SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 13d는 도 13a에서 사각형(AFTER X_SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다. FIG. 13C is an enlarged cross-sectional view of a portion indicated by a rectangle AFTER X_SP in FIG. 13A. FIG. 13D is an enlarged plan view of a part of a planar configuration of a portion indicated by a rectangle AFTER X_SP in FIG. 13A.
도 13a 내지 도 13d를 참조하면, 상기 복수의 확대된 에어 스페이서(AS12)에서 상기 절연 라이너(148) 및 제2 희생층(152)이 노출된다. 13A to 13D, the insulating
상기 복수의 확대된 에어 스페이서(AS12)는 상기 워드 라인(122)의 연장 방향을 따라 상기 제1 폭(W11)보다 더 큰 제2 폭(W12)을 가진다. The plurality of enlarged air spacers AS12 have a second width W12 that is larger than the first width W11 in the extending direction of the
상기 복수의 확대된 에어 스페이서(AS12)를 형성하기 위하여, 습식 식각 공정 또는 건식 식각 공정을 이용하여 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거할 수 있다. In order to form the plurality of enlarged air spacers AS12, a portion of each of the insulating
도 14a 및 도 14b를 참조하면, 상기 마스크 패턴(170)을 제거한 후, 기판(110)상에 절연 물질을 퇴적하여, 상기 상부 공간(172) 내부를 채우는 캡핑막(190)을 형성한다. 14A and 14B, after removing the
상기 상부 절연막(190)을 형성하는 동안 상기 상부 공간(172)으로부터 상기 확대된 에어 스페이서(AS12) 내부에 절연 물질이 퇴적될 수 있다. 그 결과, 상기 확대된 에어 스페이서(AS12) 중 상기 복수의 랜딩 패드(168A)로 덮이는 부분을 제외한 영역에서 상기 확대된 에어 스페이서(AS12)의 내벽에 상기 캡핑막(190)과 동일한 물질로 이루어지는 캡핑 라이너(190L)가 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 캡핑 라이너(190L)가 반드시 형성되는 것은 아니다. 예를 들면, 상기 확대된 에어 스페이서(AS12)의 내벽 중 일부 영역은 상기 캡핑 라이너(190L)에 의해 덮이지 않을 수도 있다. 또는, 상기 확대된 에어 스페이서(AS12) 내에는 상기 캡핑 라이너(190L)가 형성되지 않을 수도 있다. During the formation of the upper insulating
도 14c는 도 14a에서 사각형(AFTER CAPPING)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 14d는 도 14a에서 사각형(AFTER CAPPING)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다. FIG. 14C is an enlarged cross-sectional view of a portion indicated by a square (AFTER CAPPING) in FIG. 14A. FIG. FIG. 14D is an enlarged plan view showing a partial planar configuration of a portion indicated by a square (AFTER CAPPING) in FIG. 14A. FIG.
도 14a 내지 도 14d를 참조하면, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에서 비대칭 구조의 에어 스페이서가 형성된다. 즉, 상기 콘택 플러그(160)의 제1 측벽(S11) (도 14c 및 도 14d 참조)과 상기 제1 측벽(S11)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS12)의 내벽에 캡핑 라이너(190L)가 형성되어, 상기 확대된 에어 스페이서(AS12)는 상기 제2 폭(W12)보다 작은 제3 폭(W13)으로 감소된다. 상기 콘택 플러그(160)의 제1 측벽(S11) 반대측인 제2 측벽(S12) (도 14c 및 도 14d 참조)과 상기 제2 측벽(S12)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS12)가 상기 랜딩 패드(168A)에 의해 덮여 있기 때문에 상기 확대된 에어 스페이서(AS12)의 내벽에 캡핑 라이너(190L)가 형성되지 않는다. 따라서, 상기 제2 측벽(S12)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS12)가 제2 폭(W12)으로 유지된다. 상기 설명한 바와 같이, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에 각각 서로 다른 크기의 제3 폭(W13) 및 제2 폭(W12)을 가지는 비대칭 구조의 에어 스페이서를 가지는 반도체 소자(200)가 형성된다. 14A to 14D, an air spacer having an asymmetrical structure is formed on both sides of one
또한, 본 예에서, 상기 복수의 확대된 에어 스페이서(AS12)는 비트 라인(142)과 평행하게 연장되고, 상기 복수의 확대된 에어 스페이서(AS12) 중 적어도 하나는 그 길이 방향을 따라 가변적인 폭을 가진다. 보다 구체적으로 설명하면, 도 14d에 예시한 바와 같이, 비트 라인(142)의 연장 방향을 따라 일렬로 배열되는 일련의 콘택 플러그(160)를 중심으로, 상기 제1 측벽(S11)에 대면하는 확대된 에어 스페이서(AS12)는 그 길이 방향을 따라 균일한 폭을 가질 수 있다. 반면, 상기 일련의 콘택 플러그(160)의 제2 측벽(S12)에 대면하는 확대된 에어 스페이서(AS12)는, 절연 라인(142)을 덮는 제2 희생층(152) 위에 단속적(斷續的)으로 형성된 캡핑 라이너(190L)로 인해, 그 길이 방향을 따라 가변적인 폭을 가질 수 있다. 즉, 콘택 플러그(160)와 비트 라인(142)과의 사이에서는 워드 라인(122)의 연장 방향을 따라 제2 폭(W12)을 가지고, 절연 패턴(154A)과 비트 라인(142)과의 사이에서는 상기 제2 폭(W12)보다 작은 제4 폭(W14)을 가질 수 있다. Also, in the present example, the plurality of enlarged air spacers AS12 extend in parallel with the
그 후, 상기 캡핑막(190)을 관통하여 상기 복수의 콘택 플러그(160)에 전기적으로 연결 가능한 복수의 커패시터(도시 생략)를 형성할 수 있다. 상기 복수의 비트 라인(142) 및 복수의 콘택 플러그(160)는 도 1에 예시한 복수의 비트 라인(BL) 및 복수의 콘택 플러그(CP)를 구성할 수 있다. Thereafter, a plurality of capacitors (not shown) may be formed through the
도 15a 내지 도 20d는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(300) (도 20a 내지 도 20d 참조)의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 15A to 20D are cross-sectional views illustrating a manufacturing method of a semiconductor device 300 (see FIGS. 20A to 20D) according to example embodiments of the inventive concept.
상기 반도체 소자(300)는 도 1에 예시한 레이아웃을 가질 수 있다. 도 15a, 도 16a, ..., 및 도 20a는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 15b, 도 16b, ..., 및 도 20b는 각각 도 1의 C - C' 선 단면에 대응하는 부분의 단면도이다. 도 15a 내지 도 20d에 있어서, 도 1 내지 도 14d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다. The
도 15a 및 도 15b를 참조하면, 도 3a 내지 도 9b를 참조하여 설명한 바와 같은 방법으로 저면에서 기판(110)을 노출시키는 복수의 콘택홀(154H)을 형성하는 공정까지 행한 후, 상기 복수의 콘택홀(154H)의 측벽에서 노출되는 제2 희생층(152)을 제거하여, 상기 복수의 콘택홀(154H)의 측벽에서 희생 스페이서 패턴(150A) 및 서포트층(156)을 노출시킨다. Referring to FIGS. 15A and 15B, after the process of forming the plurality of
그 후, 도 9a 및 도 9b를 참조하여 설명한 바와 같은 방법으로, 상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(158)을 형성한다. Thereafter, the
도 16a 및 도 16b를 참조하면, 도 10a 및 도 10b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 콘택홀(154H) 내에 도전 물질을 채워 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다. 16A and 16B, a plurality of contact plugs 160 may be formed by filling a conductive material in the plurality of
상기 복수의 콘택 플러그(160)는 각각 상기 복수의 콘택홀(154H)의 내벽을 덮는 배리어막(162)과, 상기 배리어막(162) 위에서 상기 콘택홀(154H)의 내부를 채우는 도전성 플러그(164)를 포함한다. 상기 배리어막(162)은 상기 복수의 콘택홀(154H)의 측벽에서 노출되어 있는 희생 스페이서 패턴(150A) 및 서포트층(156)에 접하여 형성된다. Each of the plurality of contact plugs 160 may include a
도 17a 및 도 17b를 참조하면, 도 11a 및 도 11b를 참조하여 설명한 바와 유사한 방법으로, 상기 패드 도전층(168) 위에 마스크 패턴(170)을 형성하고, 상기 마스크 패턴(170)을 식각 마스크로 이용하여, 상기 복수의 희생 스페이서 패턴(150A)을 노출시키는 복수의 상부 공간(172)을 형성한다. 17A and 17B, a
도 18a 및 도 18b를 참조하면, 도 12a 및 도 12b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS21)를 형성한다. 18A and 18B, a plurality of
도 18c는 도 18a에서 사각형(AFTER SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 18d는 도 18a에서 사각형(AFTER SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다. FIG. 18C is an enlarged cross-sectional view of a portion indicated by a rectangle AFTER SP in FIG. 18A. FIG. 18D is an enlarged plan view of a part of a planar configuration of a portion indicated by a rectangle AFTER SP in FIG. 18A.
도 18a 내지 도 18d를 참조하면, 상기 복수의 에어 스페이서(AS21)에서 상기 절연 라이너(148)와, 콘택 플러그(160)의 배리어막(162)이 노출된다. 상기 복수의 에어 스페이서(AS21)는 상기 워드 라인(122)의 연장 방향을 따라 제1 폭(W21)을 가진다. 18A to 18D, the insulating
도 19a 및 도 19b를 참조하면, 도 13a 및 도 13b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 에어 스페이서(AS21)에서 노출되는 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거하여 상기 복수의 에어 스페이서(AS21)의 폭을 확장시킴으로써 복수의 확대된 에어 스페이서(AS22)를 형성한다. 19A and 19B, in a similar manner as described with reference to FIGS. 13A and 13B, each of the insulating
도 19c는 도 19a에서 사각형(AFTER X_SP)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 19d는 도 19a에서 사각형(AFTER X_SP)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다. FIG. 19C is an enlarged cross-sectional view of a portion indicated by a rectangle AFTER X_SP in FIG. 19A. FIG. 19D is an enlarged plan view of a part of a planar configuration of a portion indicated by a rectangle AFTER X_SP in FIG. 19A.
도 19a 내지 도 19d를 참조하면, 상기 복수의 확대된 에어 스페이서(AS22)에서 폭이 감소된 절연 라이너(148)와, 폭이 감소된 제2 희생층(152)과, 복수의 콘택 플러그(160)의 배리어막(162)이 노출된다. 19A to 19D, the width of the
본 예에서, 상기 복수의 확대된 에어 스페이서(AS22)는 상기 비트 라인(142)의 연장 방향과 평행하게 연장되며, 그 길이 방향을 따라 가변적인 폭을 가진다. 보다 구체적으로 설명하면, 상기 복수의 콘택 플러그(160)의 양측에서는 상기 콘택 플러그(160)과 상기 비트 라인(142)과의 사이에서 상기 복수의 확대된 에어 스페이서(AS22)가 상기 워드 라인(122)의 연장 방향을 따라 상기 제1 폭(W21) (도 18d 참조)보다 더 큰 제2 폭(W22)을 가진다. 그리고, 절연 패턴(154A)의 양측에서는 상기 절연 패턴(154A)과 상기 비트 라인(142)과의 사이에서 상기 복수의 확대된 에어 스페이서(AS22)가 상기 워드 라인(122)의 연장 방향을 따라 상기 제2 폭(W22)보다 더 큰 제3 폭(W23)을 가진다. In this example, the plurality of enlarged air spacers AS22 extend in parallel with the extending direction of the
상기 복수의 확대된 에어 스페이서(AS22)를 형성하기 위하여, 습식 식각 공정 또는 건식 식각 공정을 이용하여 상기 절연 라이너(148) 및 제2 희생층(152) 각각의 일부를 상기 상부 공간(172)을 통해 제거할 수 있다. In order to form the plurality of enlarged air spacers AS22, a portion of each of the insulating
도 20a 및 도 20b를 참조하면, 마스크 패턴(170)을 제거한 후, 도 14a 및 도 14b를 참조하여 설명한 바와 유사한 방법으로, 기판(110)상에 절연 물질을 퇴적하여, 상기 상부 공간(172) 내부를 채우는 캡핑막(190)을 형성한다. 20A and 20B, after removing the
상기 상부 절연막(190)을 형성하는 동안 상기 상부 공간(172)으로부터 상기 확대된 에어 스페이서(AS22) 내부에 절연 물질이 퇴적될 수 있다. 그 결과, 상기 확대된 에어 스페이서(AS22) 중 상기 복수의 랜딩 패드(168A)로 덮이는 부분을 제외한 영역에서 상기 확대된 에어 스페이서(AS22)의 내벽에 상기 캡핑막(190)과 동일한 물질로 이루어지는 캡핑 라이너(190L)가 형성될 수 있다. 본 실시예에서는 상기 확대된 에어 스페이서(AS22)의 내부에서 노출되는 절연 라이너(148)의 표면, 제2 희생층(152)의 표면, 및 복수의 콘택 플러그(160)의 배리어막(162)의 표면에 각각 캡핑 라이너(190L)가 형성될 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 캡핑 라이너(190L)가 반드시 형성되는 것은 아니다. 예를 들면, 상기 확대된 에어 스페이서(AS22)의 내벽 중 일부 영역은 상기 캡핑 라이너(190L)에 의해 덮이지 않을 수도 있다. 또는, 상기 확대된 에어 스페이서(AS22) 내에는 상기 캡핑 라이너(190L)가 형성되지 않을 수도 있다. While the upper insulating
도 20c는 도 20a에서 사각형(AFTER CAPPING)으로 표시된 부분을 확대하여 도시한 단면도이다. 도 20d는 도 20a에서 사각형(AFTER CAPPING)으로 표시된 부분의 일부 평면 구성을 확대하여 도시한 평면도이다. FIG. 20C is an enlarged cross-sectional view of a portion indicated by a rectangle (AFTER CAPPING) in FIG. 20A. FIG. 20D is an enlarged plan view of a part of a planar configuration of a portion indicated by a rectangle (AFTER CAPPING) in FIG. 20A.
도 20a 내지 도 20d를 참조하면, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에서 비대칭 구조의 에어 스페이서가 형성된다. 즉, 상기 콘택 플러그(160)의 제1 측벽(S21) (도 20c 및 도 20d 참조)과 상기 제1 측벽(S21)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS22)의 내벽에 캡핑 라이너(190L)가 형성되어, 상기 확대된 에어 스페이서(AS22)는 상기 제2 폭(W22)보다 작은 제4 폭(W24)으로 감소된다. 상기 콘택 플러그(160)의 제1 측벽(S21) 반대측인 제2 측벽(S22) (도 14c 및 도 14d 참조)과 상기 제2 측벽(S22)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS22)가 상기 랜딩 패드(168A)에 의해 덮여 있기 때문에 상기 확대된 에어 스페이서(AS22)의 내벽에 캡핑 라이너(190L)가 형성되지 않는다. 따라서, 상기 복수의 콘택 플러그(160)의 제2 측벽(S22)과, 상기 제2 측벽(S22)에 대면하는 비트 라인(142)과의 사이에서는 상기 확대된 에어 스페이서(AS22)가 제2 폭(W22)으로 유지된다. 상기 설명한 바와 같이, 1 개의 콘택 플러그(160)를 중심으로 하여 그 양측에 각각 서로 다른 크기의 제4 폭(W24) 및 제2 폭(W22)을 가지는 비대칭 구조의 에어 스페이서를 가지는 반도체 소자(300)가 형성된다. 20A to 20D, an air spacer having an asymmetrical structure is formed on both sides of one
반면, 상기 절연 패턴(154A)의 양측에서는 상기 확대된 에어 스페이서(AS22)의 폭이 상기 절연 패턴(154A)의 양측에 각각 형성된 상기 캡핑 라이너(190L)로 인해 대략 동일 또는 유사하게 될 수 있다. On the other hand, on both sides of the insulating
또한, 본 예에서, 상기 복수의 확대된 에어 스페이서(AS22)는 상기 비트 라인(142)과 평행한 길이 방향을 따라 가변적인 폭을 가진다. 보다 구체적으로 설명하면, 도 20d에 예시한 바와 같이, 비트 라인(142)의 연장 방향을 따라 일렬로 배열되는 일련의 콘택 플러그(160)를 중심으로, 상기 제1 측벽(S21)에 대면하는 확대된 에어 스페이서(AS22)는 상기 콘택 플러그(160)와 상기 비트 라인(142)과의 사이에서는 상기 워드 라인(122)의 연장 방향을 따라 상기 제4 폭(W24)을 가지고, 상기 절연 패턴(154A)과 상기 비트 라인(142)과의 사이에서는 상기 워드 라인(122)의 연장 방향을 따라 상기 제4 폭(W22)보다 더 큰 제5 폭(W25)을 가진다. 또한, 도 20d에 예시한 바와 같이, 비트 라인(142)의 연장 방향을 따라 일렬로 배열되는 일련의 콘택 플러그(160)를 중심으로, 상기 제2 측벽(S22)에 대면하는 확대된 에어 스페이서(AS22)는 상기 콘택 플러그(160)와 상기 비트 라인(142)과의 사이에서는 상기 워드 라인(122)의 연장 방향을 따라 상기 제6 폭(W26)을 가지고, 상기 절연 패턴(154A)과 상기 비트 라인(142)과의 사이에서는 절연 라인(142)을 덮는 제2 희생층(152) 위에 단속적(斷續的)으로 형성된 캡핑 라이너(190L)로 인해, 상기 워드 라인(122)의 연장 방향을 따라 상기 제6 폭(W26)과 다른 크기의 제7 폭(W27)을 가진다. 상기 제7 폭(W27)은 상기 제6 폭(W26)보다 더 클 수 있으며, 상기 제3 폭(W23) (도 19d 참조)보다 더 작다. Also, in the present example, the plurality of enlarged air spacers AS22 have a variable width along a length direction parallel to the
그 후, 상기 캡핑막(190)을 관통하여 상기 복수의 콘택 플러그(160)에 전기적으로 연결 가능한 복수의 커패시터(도시 생략)를 형성할 수 있다. Thereafter, a plurality of capacitors (not shown) may be formed through the
도 21a 내지 도 21k는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 20a 내지 도 20d에 예시한 반도체 소자(300)를 제조하기 위한 다른 방법을 예시한다. 21A to 21K are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with example embodiments of the inventive concept, according to a process sequence. In this example, another method for manufacturing the
도 21a 내지 도 21k는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 21a 내지 도 21k에 있어서, 도 1 내지 도 20d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다. 21A to 21K are cross-sectional views of portions corresponding to the AA ′ line cross sections of FIG. 1, respectively. In Figs. 21A to 21K, the same reference numerals as in Figs. 1 to 20D denote the same members, and detailed description thereof will be omitted here.
도 21a를 참조하면, 도 3a 내지 도 8b를 참조하여 설명한 바와 같은 방법으로, 기판(110)상에 복수의 절연 라인(154) 및 복수의 희생 스페이서 패턴(150A)를 형성한 후, 상기 복수의 희생 스페이서 패턴(150A) 위에 복수의 서포트층(156)을 형성하는 공정까지 행한다. Referring to FIG. 21A, after forming a plurality of insulating
도 21b를 참조하면, 도 9a 및 도 9b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 절연 라인(154) 중 일부를 제거하여, 제2 희생층(152)을 노출시키는 복수의 콘택홀(154H)을 형성한다. Referring to FIG. 21B, a plurality of
도 21c를 참조하면, 상기 콘택홀(154H) 내부로부터 제2 희생층(152)을 제거하여, 상기 콘택홀(154H)의 측벽에서 희생 스페이서 패턴(150A) 및 복수의 서포트층(156)을 노출시키고, 상기 콘택홀(154H)의 저면에서 절연 라이너(148)를 노출시킨다. Referring to FIG. 21C, the
도 21d를 참조하면, 상기 콘택홀(154H) 내에서 노출된 희생 스페이서 패턴(150A)의 노출 표면을 질화 처리하여, 상기 희생 스페이서 패턴(150A)의 표면에 질화 박막(150N)을 형성한다. Referring to FIG. 21D, the exposed surface of the
상기 질화 박막(150N)을 형성하기 위하여, 상기 희생 스페이서 패턴(150A)의 노출 표면을 질소 플라즈마에 노출시킬 수 있다. 예를 들면, 상기 희생 스페이서 패턴(150A)이 폴리실리콘으로 이루어진 경우, 상기 질화 박막(150N)은 실리콘 질화막으로 이루어질 수 있다. In order to form the nitride
도 21e를 참조하면, 상기 질화 박막(150N)이 노출되어 있는 콘택홀(154H)의 내부 측벽에 블로킹 스페이서(240)를 형성한다. Referring to FIG. 21E, a blocking
상기 블로킹 스페이서(240)는 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있다. The blocking
도 21f를 참조하면, 상기 블로킹 스페이서(240)를 식각 마스크로 이용하여 콘택홀(154H)의 저면에서 노출된 절연 라이너(148)를 식각하고, 그 결과 노출되는 층간절연막 패턴(130)을 식각하여 기판(110)을 노출시킨다. 도 21f에 예시한 바와 같이, 상기 콘택홀(154H)을 통해 노출되는 기판(110)을 일부 식각하여 콘택홀(154H)의 저면에서 기판(110)의 리세스된 표면(110R)이 노출될 수 있다. Referring to FIG. 21F, by using the blocking
도 21g를 참조하면, 상기 콘택홀(154H) 내에서 노출되는 기판(110)의 리세스된 표면(110R)에 금속 실리사이드층(158)을 형성한다. 예를 들면, 상기 금속 실리사이드층(158)은 코발트 실리사이드로 이루어질 수 있다. 그러나, 본 발명의 기술적 사상에 의하면, 상기 금속 실리사이드층(158)은 상기 예시된 바에 한정되는 것은 아니며, 다양한 종류의 금속 실리사이드 중에서 선택되는 물질로 이루어질 수 있다. Referring to FIG. 21G, the
도 21h를 참조하면, 상기 금속 실리사이드층(158)이 형성된 결과물에서, 상기 블로킹 스페이서(240) (도 21g 참조)를 제거하여, 콘택홀(154H) 내에서 질화 박막(150N) 및 서포트층(156)을 노출시킨다. Referring to FIG. 21H, in the result of forming the
도 21i를 참조하면, 도 16a 및 도 16b를 참조하여 설명한 바와 유사한 방법으로 상기 콘택홀(154H) 내에 도전 물질을 채워 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다. Referring to FIG. 21I, a plurality of contact plugs 160 are formed by filling a conductive material in the
상기 복수의 콘택 플러그(160)는 각각 콘택홀(154H)의 내벽을 덮는 배리어막(162)과, 상기 배리어막(162) 위에서 상기 콘택홀(154H)의 내부를 채우는 도전성 플러그(164)를 포함한다. Each of the plurality of contact plugs 160 includes a
상기 복수의 희생 스페이서 패턴(150A)의 노출 표면에는 각각 질화 박막(150N)이 형성되어 있으므로, 상기 콘택홀(154H) 내에 상기 배리어막(162)을 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 응집 (agglomeration) 등에 의한 변형이 발생되는 것을 방지할 수 있다. 특히, 복수의 희생 스페이서 패턴(150A)이 폴리실리콘으로 이루어지고, 상기 배리어막(162)이 Ti, TiN, 또는 이들의 조합으로 이루어지는 경우, 폴리실리콘막 위에 Ti 또는 TiN을 형성하는 동안 폴리실리콘막의 응집 현상이 발생되어 형상이 불규칙하게 변형될 수도 있으나, 상기 복수의 희생 스페이서 패턴(150A)의 노출 표면에는 상기 질화 박막(150N)이 형성되어 있으므로, 상기 복수의 희생 스페이서 패턴(150A) 위에 배리어막(162)을 형성하는 동안 상기 폴리실리콘막의 응집 및 변형을 방지할 수 있다. 그 결과, 후속 공정에서 상기 복수의 희생 스페이서 패턴(150A)을 제거하여 에어 스페이서를 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 제거 공정이 용이하게 되고, 균일한 윤곽을 가지는 에어 스페이서를 형성할 수 있다. Since the nitride
도 21j를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로 복수의 랜딩 패드(168A) 및 복수의 상부 공간(172)을 형성한다. Referring to FIG. 21J, a plurality of
도 21k를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS31)를 형성한다. Referring to FIG. 21K, a plurality of bit lines are stacked by removing the plurality of
상기 복수의 희생 스페이서 패턴(150A)을 제거하는 동안 상기 복수의 희생 스페이서 패턴(150A)의 표면에 형성된 질화 박막(150N)도 함께 제거되어, 상기 복수의 에어 스페이서(AS31)에서 절연 라이너(148)와, 콘택 플러그(160)의 배리어막(162)이 노출될 수 있다. While removing the plurality of
그 후, 도 19a 내지 도 20d를 참조하여 설명한 공정들을 수행하여 반도체 소자(300) (도 20a 내지 도 20d 참조)를 형성한다. Thereafter, the processes described with reference to FIGS. 19A through 20D are performed to form the semiconductor device 300 (see FIGS. 20A through 20D).
도 22a 내지 도 22e는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 소자의 제조 방법을 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 20a 내지 도 20d에 예시한 반도체 소자(300)를 제조하기 위한 또 다른 방법을 예시한다. 22A to 22E are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with other embodiments of the inventive concept, in a process sequence. In this example, another method for manufacturing the
도 22a 내지 도 22e는 각각 도 1의 A - A' 선 단면에 대응하는 부분의 단면도이다. 도 22a 내지 도 22e에 있어서, 도 1 내지 도 21k에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다. 22A to 22E are cross-sectional views of parts corresponding to the AA ′ line cross sections of FIG. 1, respectively. In Figs. 22A to 22E, the same reference numerals as those in Figs. 1 to 21K denote the same members, and detailed description thereof will be omitted here.
도 22a를 참조하면, 도 15a를 참조하여 설명한 바와 같은 방법으로, 기판(110)상에 기판(110)을 일부 노출시키는 복수의 콘택홀(154H)을 형성하고, 상기 복수의 콘택홀(154H)의 측벽에서 노출되는 제2 희생층(152)을 제거하여, 상기 복수의 콘택홀(154H)의 측벽에서 희생 스페이서 패턴(150A) 및 서포트층(156)을 노출시킨다. 그 후, 상기 복수의 콘택홀(154H) 각각의 저면에서 노출되는 기판(110)의 표면에 금속 실리사이드층(158)을 형성한다. Referring to FIG. 22A, in the same manner as described with reference to FIG. 15A, a plurality of
도 22b를 참조하면, 상기 복수의 콘택홀(154H) 각각의 저면에서 상기 금속 실리사이드층(158)이 형성된 상태에서, 도 21d를 참조하여 설명한 바와 같은 방법으로 상기 희생 스페이서 패턴(150A)의 표면에 질화 박막(150N)을 형성한다. Referring to FIG. 22B, in the state where the
도 22c를 참조하면, 도 21i를 참조하여 설명한 바와 같은 방법으로, 상기 콘택홀(154H) 내에 도전 물질을 채워 배리어막(162) 및 도전성 플러그(164)를 포함하는 복수의 콘택 플러그(160)를 형성하고, 상기 복수의 콘택 플러그(160) 위에 패드 도전층(168)을 형성한다. Referring to FIG. 22C, a plurality of contact plugs 160 including a
상기 복수의 희생 스페이서 패턴(150A)의 노출 표면에는 각각 질화 박막(150N)이 형성되어 있으므로, 상기 콘택홀(154H) 내에 상기 배리어막(162)을 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 응집 등에 의한 변형이 발생되는 것을 방지할 수 있다. 따라서, 후속 공정에서 상기 복수의 희생 스페이서 패턴(150A)을 제거하여 에어 스페이서를 형성할 때, 상기 복수의 희생 스페이서 패턴(150A)의 제거 공정이 용이하게 되고, 균일한 윤곽을 가지는 에어 스페이서를 형성할 수 있다. Since the nitride
도 22d를 참조하면, 도 17a 및 도 17b를 참조하여 설명한 바와 유사한 방법으로 복수의 랜딩 패드(168A) 및 복수의 상부 공간(172)을 형성한다. Referring to FIG. 22D, a plurality of
도 22e를 참조하면, 도 18a 및 도 18b를 참조하여 설명한 바와 유사한 방법으로, 상기 복수의 상부 공간(172)을 통해 노출되는 상기 복수의 희생 스페이서 패턴(150A)을 제거하여, 복수의 비트 라인 적층 구조(140)와 복수의 콘택 플러그(160)와의 사이에 복수의 에어 스페이서(AS41)를 형성한다. Referring to FIG. 22E, a plurality of bit lines stacked by removing the plurality of
상기 복수의 희생 스페이서 패턴(150A)을 제거하는 동안 상기 복수의 희생 스페이서 패턴(150A)의 표면에 형성된 질화 박막(150N)도 함께 제거되어, 상기 복수의 에어 스페이서(AS41)에서 절연 라이너(148)와, 콘택 플러그(160)의 배리어막(162)이 노출될 수 있다. While removing the plurality of
그 후, 도 19a 내지 도 20d를 참조하여 설명한 공정들을 수행하여 반도체 소자(300) (도 20a 내지 도 20d 참조)를 형성한다. Thereafter, the processes described with reference to FIGS. 19A through 20D are performed to form the semiconductor device 300 (see FIGS. 20A through 20D).
도 23은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다. 23 is a
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다. The
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 핀형 전계 효과 트랜지스터를 구비하는 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1 내지 도 20d에 예시한 반도체 소자(100, 200, 300)를 포함할 수 있다. The
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다. The
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다. While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments, but, on the contrary, This is possible.
100, 200, 300: 반도체 소자, 110: 기판, 116: 활성 영역, 122: 워드 라인, 132: 다이렉트 콘택, 140: 비트 라인 적층 구조, 142: 비트 라인, 144: 절연 캡핑 라인, 148: 절연 라이너, 150: 희생 스페이서, 152: 제2 희생층, 156: 서포트층, 158: 금속 실리사이드층, 160: 콘택 플러그, 168A: 랜딩 패드, 190: 캡핑막, 190L: 캡핑 라이너, AS11, AS21: 에어 스페이서, AS12, AS22: 확대된 에어 스페이서. 100, 200, 300: semiconductor element, 110: substrate, 116: active region, 122: word line, 132: direct contact, 140: bit line stacked structure, 142: bit line, 144: insulating capping line, 148: insulating liner 150: sacrificial spacer, 152: second sacrificial layer, 156: support layer, 158: metal silicide layer, 160: contact plug, 168A: landing pad, 190: capping film, 190L: capping liner, AS11, AS21: air spacer , AS12, AS22: Enlarged air spacers.
Claims (20)
상기 복수의 활성 영역 위에 형성되고 제1 측벽 및 제2 측벽을 가지는 도전 패턴과,
상기 복수의 활성 영역 위에서 제1 에어 스페이서 (air spacer)를 사이에 두고 상기 제1 측벽에 대면하고 제1 방향으로 연장되는 제1 도전 라인과,
상기 복수의 활성 영역 위에서 제2 에어 스페이서를 사이에 두고 상기 제2 측벽에 대면하고 상기 제1 방향으로 연장되는 제2 도전 라인을 포함하고,
상기 도전 패턴을 중심으로 하여 상기 제1 에어 스페이서 및 상기 제2 에어 스페이서는 상호 비대칭 형상을 가지는 것을 특징으로 하는 반도체 소자. A substrate having a plurality of active regions,
A conductive pattern formed over the plurality of active regions and having a first sidewall and a second sidewall;
A first conductive line facing the first sidewall and extending in a first direction with a first air spacer interposed therebetween on the plurality of active regions;
A second conductive line facing the second sidewall and extending in the first direction with a second air spacer interposed over the plurality of active regions,
And the first air spacer and the second air spacer have an asymmetrical shape with respect to the conductive pattern.
상기 도전 패턴의 양측에서 상기 제1 에어 스페이서 및 제2 에어 스페이서는 상기 제1 방향에 수직인 제2 방향을 따라 서로 다른 폭을 가지는 것을 특징으로 하는 반도체 소자. The method of claim 1,
The first air spacer and the second air spacer on both sides of the conductive pattern has a different width in the second direction perpendicular to the first direction.
상기 제1 에어 스페이서 및 제2 에어 스페이서 중 적어도 하나는 상기 제1 방향을 따라 가변적인 폭을 가지는 것을 특징으로 하는 반도체 소자. The method of claim 1,
Wherein at least one of the first air spacer and the second air spacer has a variable width along the first direction.
상기 제1 에어 스페이서와 상기 제1 도전 라인과의 사이에서 상기 제1 도전 라인의 측벽을 덮는 제1 절연막과,
상기 도전 패턴의 상기 제1 측벽을 덮는 제2 절연막과,
상기 제2 에어 스페이서와 상기 제2 도전 라인과의 사이에서 상기 제2 도전 라인의 측벽을 덮는 제3 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자. The method of claim 1,
A first insulating film covering a sidewall of the first conductive line between the first air spacer and the first conductive line;
A second insulating film covering the first sidewall of the conductive pattern;
And a third insulating film covering the sidewall of the second conductive line between the second air spacer and the second conductive line.
상기 제1 절연막 및 제2 절연막은 서로 다른 두께를 가지는 것을 특징으로 하는 반도체 소자. 5. The method of claim 4,
And the first insulating film and the second insulating film have different thicknesses.
상기 제1 도전 라인과 상기 제2 도전 라인과의 사이에 상기 제1 방향을 따라 일렬로 배열되고 상기 도전 패턴을 포함하는 복수의 콘택 플러그와,
상기 복수의 콘택 플러그 각각의 사이의 공간을 채우는 복수의 절연 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자. The method of claim 1,
A plurality of contact plugs arranged in a line in the first direction between the first conductive line and the second conductive line and including the conductive pattern;
And a plurality of insulating patterns filling the spaces between the plurality of contact plugs.
상기 복수의 콘택 플러그 및 상기 복수의 절연 패턴은 상기 제1 방향에 수직인 제2 방향에서 서로 다른 폭을 가지는 것을 특징으로 하는 반도체 소자. The method according to claim 6,
And the plurality of contact plugs and the plurality of insulating patterns have different widths in a second direction perpendicular to the first direction.
상기 제1 에어 스페이서는 상기 제1 방향을 따라 연장되고,
상기 제1 에어 스페이서는 상기 제1 도전 라인과 상기 복수의 콘택 플러그와의 사이에서는 상기 제1 방향에 수직인 제2 방향에서 제1 폭을 가지고, 상기 제1 도전 라인과 상기 복수의 절연 패턴과의 사이에서는 상기 제2 방향에서 상기 제1 폭보다 큰 제2 폭을 가지는 것을 특징으로 하는 반도체 소자. The method according to claim 6,
The first air spacer extends along the first direction,
The first air spacer has a first width in a second direction perpendicular to the first direction between the first conductive line and the plurality of contact plugs, and includes the first conductive line and the plurality of insulating patterns. And a second width greater than the first width in the second direction.
상기 제2 에어 스페이서는 상기 제1 방향을 따라 연장되고,
상기 제2 에어 스페이서는 상기 제2 도전 라인과 상기 복수의 콘택 플러그와의 사이에서는 상기 제1 방향에 수직인 제2 방향에서 제1 폭을 가지고, 상기 제2 도전 라인과 상기 복수의 절연 패턴과의 사이에서는 상기 제1 폭보다 큰 제2 폭을 가지는 것을 특징으로 하는 반도체 소자. The method according to claim 6,
The second air spacers extend along the first direction,
The second air spacer has a first width in a second direction perpendicular to the first direction between the second conductive line and the plurality of contact plugs, and includes the second conductive line and the plurality of insulating patterns. And a second width greater than the first width.
상기 제1 방향에 수직인 제2 방향에서 상기 복수의 콘택 플러그 및 상기 복수의 절연 패턴은 서로 동일한 폭을 가지는 것을 특징으로 하는 반도체 소자. The method according to claim 6,
And the plurality of contact plugs and the plurality of insulating patterns have the same width as each other in a second direction perpendicular to the first direction.
상기 제1 도전 라인 및 상기 제2 도전 라인은 각각 비트 라인인 것을 특징으로 하는 반도체 소자. The method of claim 1,
And the first conductive line and the second conductive line are bit lines, respectively.
제1 에어 스페이서 (air spacer) 및 제2 에어 스페이서를 사이에 두고 상기 복수의 도전 라인과 이격되어 있는 복수의 콘택 플러그를 포함하고,
상기 제1 에어 스페이서 및 제2 에어 스페이서는 상기 복수의 콘택 플러그를 사이에 두고 상호 비대칭 형상을 가지는 것을 특징으로 하는 반도체 소자. A plurality of conductive lines extending in the first direction on the substrate,
A plurality of contact plugs spaced apart from the plurality of conductive lines with a first air spacer and a second air spacer interposed therebetween,
And the first air spacer and the second air spacer have a mutually asymmetric shape with the plurality of contact plugs interposed therebetween.
상기 제1 에어 스페이서 및 제2 에어 스페이서 중 적어도 하나는 그 길이 방향을 따라 폭이 일정하지 않은 것을 특징으로 하는 반도체 소자. The method of claim 12,
At least one of the first air spacer and the second air spacer is a semiconductor device, characterized in that the width is not constant along the longitudinal direction.
상기 제1 에어 스페이서 측에서 상기 복수의 콘택 플러그 각각의 측벽을 덮는 제1 절연막을 더 포함하고,
상기 제1 에어 스페이서 내에서는 상기 제1 절연막이 노출되고, 상기 제2 에어 스페이서 내에서는 상기 복수의 콘택 플러그가 노출되는 것을 특징으로 하는 반도체 소자. The method of claim 12,
A first insulating film covering sidewalls of each of the plurality of contact plugs on the first air spacer side;
The first insulating layer is exposed in the first air spacer, and the plurality of contact plugs are exposed in the second air spacer.
상기 제2 에어 스페이서 측에서 상기 복수의 콘택 플러그 각각의 측벽을 덮는 제2 절연막을 더 포함하고,
상기 제1 에어 스페이서 내에서는 상기 제1 절연막이 노출되고, 상기 제2 에어 스페이서 내에서는 제2 절연막이 노출되고,
상기 복수의 콘택 플러그를 중심으로 그 양측에서 상기 제1 에어 스페이서의 폭과 상기 제2 에어 스페이서의 폭은 서로 다른 것을 특징으로 하는 반도체 소자. The method of claim 12,
A second insulating film covering sidewalls of each of the plurality of contact plugs on the second air spacer;
The first insulating film is exposed in the first air spacer, and the second insulating film is exposed in the second air spacer.
And a width of the first air spacer and a width of the second air spacer are different from each other around the plurality of contact plugs.
상기 한 쌍의 도전 라인의 측벽 위에 절연 라이너를 형성하는 단계와,
상기 한 쌍의 도전 라인의 측벽 위에서 상기 절연 라이너 위에 희생 스페이서를 형성하는 단계와,
상기 제1 공간 내에서 상기 제1 방향을 따라 일렬로 배열되는 복수의 콘택 플러그와, 상기 복수의 콘택 플러그를 각각 이격시키는 복수의 절연 패턴을 형성하는 단계와,
상기 희생 스페이서를 제거하여 상기 복수의 콘택 플러그의 양 측벽에 배치되는 한 쌍의 에어 스페이서 (air spacer)를 형성하는 단계와,
상기 한 쌍의 도전 라인과 상기 복수의 콘택 플러그와의 사이에 상호 비대칭 형상을 가지는 제1 에어 스페이서 및 제2 에어 스페이서가 형성되도록 상기 한 쌍의 에어 스페이서 중 일부 영역에서 상기 절연 라이너 및 복수의 절연 패턴의 적어도 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Forming a pair of conductive lines extending in a first direction with a first space therebetween,
Forming an insulating liner on sidewalls of the pair of conductive lines;
Forming a sacrificial spacer over the insulating liner over sidewalls of the pair of conductive lines;
Forming a plurality of contact plugs arranged in a line along the first direction in the first space, and a plurality of insulating patterns spaced apart from the plurality of contact plugs, respectively;
Removing the sacrificial spacers to form a pair of air spacers disposed on both sidewalls of the plurality of contact plugs;
The insulating liner and the plurality of insulating layers are disposed in a portion of the pair of air spacers such that a first air spacer and a second air spacer having mutually asymmetric shapes are formed between the pair of conductive lines and the plurality of contact plugs. Removing at least a portion of the pattern.
상기 절연 라이너 및 상기 복수의 절연 패턴의 적어도 일부를 제거하는 단계에서는 상기 제1 에어 스페이서 및 제2 에어 스페이서 중 적어도 하나가 상기 제1 방향을 따라 가변적인 폭을 가지도록 상기 복수의 절연 패턴의 일부를 제거하는 것을 특징으로 하는 반도체 소자의 제조 방법. 17. The method of claim 16,
The removing of the at least one portion of the insulating liner and the plurality of insulating patterns may include a portion of the plurality of insulating patterns such that at least one of the first air spacer and the second air spacer has a variable width in the first direction. Method of manufacturing a semiconductor device, characterized in that for removing.
상기 희생 스페이서를 형성한 후, 상기 복수의 콘택 플러그를 형성하기 전에, 상기 희생 스페이서의 표면을 질화 처리하여 질화 박막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. 17. The method of claim 16,
And forming a nitride thin film by nitriding a surface of the sacrificial spacer after forming the sacrificial spacer and before forming the plurality of contact plugs.
상기 복수의 콘택 플러그는 상기 질화 박막 위에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. 19. The method of claim 18,
And the plurality of contact plugs are formed on the nitride thin film.
상기 복수의 도전 라인 각각의 측벽 위에 절연 라이너를 형성하는 단계와,
상기 복수의 도전 라인 각각의 측벽 위에서 상기 절연 라이너 위에 제1 희생층을 형성하는 단계와,
상기 복수의 도전 라인 각각의 측벽 위에서 상기 제1 희생층 위에 제2 희생층을 형성하는 단계와,
상기 복수의 도전 라인 각각의 사이에서 상기 제2 희생층 위에 상기 복수의 도전 라인과 평행하게 연장되는 절연 라인을 형성하는 단계와,
상기 절연 라인을 일부 제거하여 복수의 콘택홀을 형성하는 단계와,
상기 제2 희생층 중 상기 복수의 콘택홀을 통해 노출되는 부분을 제거하는 단계와,
상기 복수의 콘택홀 내에 복수의 콘택 플러그를 형성하는 단계와,
상기 제1 희생층을 제거하여 상기 복수의 도전 라인과 상기 복수의 콘택 플러그와의 사이에 복수의 에어 스페이서 (air spacer)를 형성하는 단계와,
상기 복수의 콘택 플러그 각각의 양측에서 상호 비대칭 형상을 가지는 제1 에어 스페이서 및 제2 에어 스페이서가 형성되도록 상기 복수의 에어 스페이서 중 적어도 일부 영역에서 상기 절연 라이너 및 상기 제2 희생층 중 적어도 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. Forming a plurality of conductive lines spaced apart from each other on the substrate,
Forming an insulating liner on sidewalls of each of the plurality of conductive lines;
Forming a first sacrificial layer over the insulating liner on sidewalls of each of the plurality of conductive lines;
Forming a second sacrificial layer over the first sacrificial layer on sidewalls of each of the plurality of conductive lines;
Forming an insulating line extending in parallel with the plurality of conductive lines on the second sacrificial layer between each of the plurality of conductive lines;
Removing a portion of the insulating line to form a plurality of contact holes;
Removing a portion of the second sacrificial layer exposed through the plurality of contact holes;
Forming a plurality of contact plugs in the plurality of contact holes;
Removing the first sacrificial layer to form a plurality of air spacers between the plurality of conductive lines and the plurality of contact plugs;
At least a portion of the insulating liner and the second sacrificial layer may be removed from at least a portion of the plurality of air spacers so that first and second air spacers having mutually asymmetric shapes are formed at both sides of each of the plurality of contact plugs. Method for manufacturing a semiconductor device comprising the step of.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120102269A KR101916221B1 (en) | 2012-09-14 | 2012-09-14 | Semiconductor device and method of manufacturing the same |
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| Publication Number | Publication Date |
|---|---|
| KR20140036447A true KR20140036447A (en) | 2014-03-26 |
| KR101916221B1 KR101916221B1 (en) | 2018-11-08 |
Family
ID=50273612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120102269A KR101916221B1 (en) | 2012-09-14 | 2012-09-14 | Semiconductor device and method of manufacturing the same |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9123550B2 (en) |
| KR (1) | KR101916221B1 (en) |
| CN (2) | CN108054153B (en) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102094476B1 (en) * | 2013-08-27 | 2020-03-30 | 삼성전자주식회사 | Semiconductor device and method of manufacturing the semiconductor device |
| US9425200B2 (en) * | 2013-11-07 | 2016-08-23 | SK Hynix Inc. | Semiconductor device including air gaps and method for fabricating the same |
| KR102251816B1 (en) * | 2014-01-28 | 2021-05-13 | 삼성전자주식회사 | Semiconductor device having landing pad |
| KR102180050B1 (en) * | 2014-02-14 | 2020-11-18 | 에스케이하이닉스 주식회사 | Semiconductor device and method of the same |
| KR102230194B1 (en) * | 2014-04-14 | 2021-03-19 | 삼성전자주식회사 | Semiconductor device |
| KR102186928B1 (en) * | 2014-07-18 | 2020-12-04 | 삼성전자주식회사 | Methods of forming patterns and methods of manufacturing semiconductor devices using the same |
| KR102214506B1 (en) * | 2014-08-21 | 2021-02-09 | 삼성전자 주식회사 | Semiconductor device having contact plugs and method for manufacturing the same |
| US10103060B2 (en) * | 2015-06-18 | 2018-10-16 | Globalfoundries Inc. | Test structures for dielectric reliability evaluations |
| KR102444838B1 (en) | 2015-06-30 | 2022-09-22 | 에스케이하이닉스 주식회사 | Semiconductor device with air gap and method for fabricating the same |
| KR102421592B1 (en) * | 2015-11-03 | 2022-07-18 | 삼성전자주식회사 | Semiconductor devices and methods of manufacturing the same |
| US9812400B1 (en) | 2016-05-13 | 2017-11-07 | Globalfoundries Inc | Contact line having insulating spacer therein and method of forming same |
| KR20180063755A (en) * | 2016-12-02 | 2018-06-12 | 삼성전자주식회사 | Semiconductor device |
| CN108573926B (en) * | 2017-03-09 | 2020-01-21 | 联华电子股份有限公司 | Semiconductor memory device and method of manufacturing the same |
| KR102509322B1 (en) * | 2017-09-29 | 2023-03-14 | 에스케이하이닉스 주식회사 | Semiconductor device with air gap and method for fabricating the same |
| KR102444707B1 (en) | 2018-03-26 | 2022-09-19 | 에스케이하이닉스 주식회사 | Semiconductor device with ultra low k spacer and method for fabricating the same |
| CN110581103B (en) * | 2018-06-07 | 2022-04-12 | 联华电子股份有限公司 | Semiconductor element and manufacturing method thereof |
| TWI683418B (en) * | 2018-06-26 | 2020-01-21 | 華邦電子股份有限公司 | Dynamic random access memory and methods of manufacturing, reading and writing the same |
| KR102476141B1 (en) * | 2018-12-14 | 2022-12-09 | 삼성전자주식회사 | Semiconductor device including spacer and method of manufacturing the same |
| US20210217652A1 (en) * | 2020-01-12 | 2021-07-15 | Xia Tai Xin Semiconductor (Qing Dao) Ltd. | Semiconductor structure and method of forming thereof |
| CN113555322B (en) * | 2020-04-23 | 2024-05-14 | 长鑫存储技术有限公司 | Memory forming method and memory |
| CN113937058B (en) * | 2020-07-14 | 2023-01-31 | 长鑫存储技术有限公司 | Forming method of semiconductor structure and semiconductor structure |
| US11239111B1 (en) * | 2020-09-29 | 2022-02-01 | Nanya Technology Corporation | Method of fabricating semiconductor device |
| CN113097150B (en) * | 2021-03-31 | 2022-04-12 | 长鑫存储技术有限公司 | Semiconductor structure and preparation method thereof |
Family Cites Families (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524948B2 (en) * | 2000-10-13 | 2003-02-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method for fabricating the same |
| JP3808700B2 (en) * | 2000-12-06 | 2006-08-16 | 株式会社東芝 | Semiconductor device and manufacturing method thereof |
| US6551877B1 (en) * | 2002-06-11 | 2003-04-22 | Powerchip Semiconductor Corp. | Method of manufacturing memory device |
| US7138329B2 (en) * | 2002-11-15 | 2006-11-21 | United Microelectronics Corporation | Air gap for tungsten/aluminum plug applications |
| US7045849B2 (en) * | 2003-05-21 | 2006-05-16 | Sandisk Corporation | Use of voids between elements in semiconductor structures for isolation |
| US6881668B2 (en) * | 2003-09-05 | 2005-04-19 | Mosel Vitel, Inc. | Control of air gap position in a dielectric layer |
| EP1804293A1 (en) * | 2005-12-30 | 2007-07-04 | STMicroelectronics S.r.l. | Process for manufacturing a non volatile memory electronic device |
| US7419871B2 (en) | 2006-04-25 | 2008-09-02 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| KR20080000831A (en) | 2006-06-28 | 2008-01-03 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| US7868455B2 (en) * | 2007-11-01 | 2011-01-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Solving via-misalignment issues in interconnect structures having air-gaps |
| JP2010258215A (en) * | 2009-04-24 | 2010-11-11 | Renesas Electronics Corp | Semiconductor device and method of manufacturing semiconductor device |
| KR101051577B1 (en) | 2009-06-30 | 2011-07-22 | 주식회사 하이닉스반도체 | Semiconductor element and formation method thereof |
| KR20110023001A (en) | 2009-08-28 | 2011-03-08 | 주식회사 하이닉스반도체 | Method for manufacturing semiconductor device |
| KR101087779B1 (en) | 2009-09-16 | 2011-11-30 | 주식회사 하이닉스반도체 | Semiconductor device and method of fabricating the same |
| US8120179B2 (en) * | 2009-11-10 | 2012-02-21 | International Business Machines Corporation | Air gap interconnect structures and methods for forming the same |
| JP2011129762A (en) | 2009-12-18 | 2011-06-30 | Elpida Memory Inc | Semiconductor device and method of manufacturing the same |
| KR101119156B1 (en) | 2010-03-09 | 2012-03-20 | 주식회사 하이닉스반도체 | Semiconductor device and method for forming the same |
| US8461687B2 (en) | 2010-04-06 | 2013-06-11 | Samsung Electronics Co., Ltd. | Semiconductor devices including bit line contact plug and buried channel array transistor, and semiconductor modules, electronic circuit boards and electronic systems including the same |
| JP2012019035A (en) | 2010-07-07 | 2012-01-26 | Elpida Memory Inc | Semiconductor device and method for manufacturing the same |
| KR101559345B1 (en) * | 2010-08-26 | 2015-10-15 | 삼성전자주식회사 | Non volatile memory device and method for manufacturing the same |
| JP2012074684A (en) * | 2010-09-03 | 2012-04-12 | Elpida Memory Inc | Semiconductor device and manufacturing method therefor |
| KR20120025315A (en) | 2010-09-07 | 2012-03-15 | 삼성전자주식회사 | Semiconductor deivces and methods of fabricating the same |
| SG181212A1 (en) * | 2010-11-18 | 2012-06-28 | Toshiba Kk | Nonvolatile semiconductor memory and method of manufacturing with multiple air gaps |
| KR20120057794A (en) * | 2010-11-29 | 2012-06-07 | 삼성전자주식회사 | Non volatile memory devices and methods of manufacturing the same |
| KR101164972B1 (en) * | 2010-12-31 | 2012-07-12 | 에스케이하이닉스 주식회사 | Semiconductor device with air gap spacer and method for manufacturing the same |
| KR20120121795A (en) * | 2011-04-27 | 2012-11-06 | 에스케이하이닉스 주식회사 | Method for manufacturing of semiconductor device having spacer with air gap |
-
2012
- 2012-09-14 KR KR1020120102269A patent/KR101916221B1/en active IP Right Grant
-
2013
- 2013-09-06 US US14/020,252 patent/US9123550B2/en active Active
- 2013-09-13 CN CN201810007078.4A patent/CN108054153B/en active Active
- 2013-09-13 CN CN201310416373.2A patent/CN103681602B/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US9123550B2 (en) | 2015-09-01 |
| CN103681602B (en) | 2018-02-02 |
| US20140077333A1 (en) | 2014-03-20 |
| KR101916221B1 (en) | 2018-11-08 |
| CN108054153B (en) | 2021-01-12 |
| CN103681602A (en) | 2014-03-26 |
| CN108054153A (en) | 2018-05-18 |
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| KR102053353B1 (en) | Semiconductor device and method of manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |