KR20140035765A - 임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 ｅＭＭＣ 시스템의 동작 방법 - Google Patents

임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 ｅＭＭＣ 시스템의 동작 방법 Download PDF

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Abstract

임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))는 호스트로부터 출력된 클락 신호를 수신하는 클락 채널과, 상기 호스트로부터 출력된 명령을 수신하는 명령 채널과, 상기 호스트로 데이터를 전송하는 데이터 채널들과, 상기 호스트로 상기 데이터와 동기된 리턴 클락 신호를 전송하는 리턴 클락 채널을 포함한다.

Description

임베디드 멀티미디어 카드（ｅＭＭＣ）, 상기 ｅＭＭＣ를 제어하는 호스트, 및 이들을 포함하는 ｅＭＭＣ 시스템의 동작 방법{EMBEDDED MULTIMEDIA CARD(eMMC), HOST FOR CONTROLLING THE eMMC, AND METHOD FOR OPERATING eMMC SYSTEM INCLUDING THE eMMC AND THE HOST}
본 발명의 개념에 따른 실시 예는 임베디드 멀티미디어 카드((embedded Multimedia Card(eMMC))에 관한 것으로, 특히 데이터 전송 속도를 높이고 데이터 유효 윈도우(data valid window)를 확보할 수 있는 eMMC, 상기 eMMC를 제어하는 호스트, 및 이들을 포함하는 eMMC 시스템의 동작 방법에 관한 것이다.
멀티미디어 카드(MultiMediaCard(MMC)는 플래시 메모리의 메모리 카드 표준이다.
eMMC는 JEDEC에서 표준으로 정한 내장형 MMC에 대한 표준이다. eMMC 통신은 10개의 신호 버스(10-signal bus)에 기반한다. eMMC은 스마트폰과 같은 이동 통신 장치에 삽입되어 사용될 수 있다.
본 발명이 이루고자 하는 기술적인 과제는 데이터 전송 속도를 높이고 리턴 클락 신호와 데이터 사이의 스큐(skew)를 줄임으로써 데이터 유효 윈도우를 확보할 수 있는 새로운 구조를 갖는 eMMC, 상기 eMMC를 제어하는 호스트, 및 이들을 포함하는 eMMC 시스템의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))는 호스트로부터 출력된 클락 신호를 수신하는 클락 채널과, 상기 호스트로부터 출력된 명령을 수신하는 명령 채널과, 상기 호스트로 데이터를 전송하는 데이터 채널들과, 상기 호스트로 상기 데이터와 동기된 리턴 클락 신호를 전송하는 리턴 클락 채널을 포함한다.
실시 예에 따라, 상기 eMMC는 상기 클락 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함한다.
다른 실시 예에 따라, 상기 eMMC는 상기 클락 신호를 일정 시간 지연시켜 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함한다.
또 다른 실시 예에 따라, 상기 eMMC는 플래시 메모리로부터 출력된 상기 데이터를 상기 클락 신호에 응답하여 상기 데이터 채널들로 전송하는 데이터 전송 회로와, 상기 클락 신호에 응답하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함하며, 상기 데이터 전송 회로를 포함하는 출력 경로의 레이턴시(latency)와 상기 리턴 클락 생성기를 포함하는 출력 경로의 레이턴시는 서로 동일하다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 입출력 동작 전압들을 이용하여 기준 전압을 생성하는 기준 전압 생성기와, 상기 기준 전압을 상기 호스트로 전송하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널을 더 포함한다.
실시 예에 따라, 상기 eMMC는 상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함한다. 상기 eMMC는 상기 클락 신호에 기초하여 상기 리턴 클락 신호와 상기 상보 리턴 클락 신호들 생성하는 차동 리턴 클락 생성기를 더 포함한다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널과, 상기 호스트로부터 출력된 입출력 동작 전압들에 기초하여 생성된 기준 전압을 상기 호스트로 전송하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널과, 상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 입출력 동작 전압들에 기초하여 생성된 기준 전압을 상기 호스트로 전송하는 기준 전압 채널과, 상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함한다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널과, 상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함한다.
실시 예에 따라, 상기 eMMC는 상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널과, 상기 호스트로 상보 리턴 클락 신호를 전송하는 상보 리턴 클락 채널을 더 포함한다.
본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))를 제어하는 호스트는 클락 신호를 상기 eMMC로 전송하는 클락 채널과, 명령을 상기 eMMC로 전송하는 명령 채널과, 상기 eMMC로부터 데이터를 수신하는 데이터 채널들과, 상기 데이터와 동기된 리턴 클락 신호를 상기 eMMC로부터 수신하는 리턴 클락 채널을 포함한다.
실시 예에 따라, 상기 호스트는 상기 데이터 채널들을 통하여 입력된 상기 데이터를 상기 리턴 클락 신호에 응답하여 래치하는 래치 회로를 더 포함한다.
실시 예에 따라, 상기 호스트는 선택 신호에 응답하여 상기 클락 신호와 상기 리턴 클락 신호 중에서 어느 하나를 출력하는 선택 회로와, 상기 데이터 채널들을 통하여 입력된 상기 데이터를 상기 선택 회로의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함한다.
실시 예에 따라, 상기 호스트는 기준 전압을 상기 eMMC로부터 수신하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 상보 리턴 클락 신호를 상기 eMMC로부터 수신하는 상보 리턴 클락 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널과, 기준 전압을 상기 eMMC로부터 수신하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호(nCLK)를 상기 eMMC로 전송하는 상보 클락 채널과, 입출력 동작 전압들에 기초하여 기준 전압을 생성하는 기준 전압 생성기와, 상기 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 상기 eMMC로부터 상보 리턴 클락 신호를 수신하는 상보 리턴 클락 채널과, 상기 eMMC로부터 기준 전압을 수신하는 기준 전압 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 입출력 동작 전압들에 기초하여 기준 전압을 생성하는 기준 전압 생성기와, 상기 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널과, 상기 eMMC로부터 상보 리턴 클락 신호를 수신하는 상보 리턴 클락 채널을 더 포함한다.
실시 예에 따라, 상기 호스트는 상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기와, 상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널과, 상보 클락 신호를 상기 eMMC로부터 수신하는 상보 클락 채널을 더 포함한다.
본 발명의 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))와 호스트를 포함하는 eMMC 시스템의 동작 방법은 상기 eMMC가 클락 채널을 통하여 상기 호스트로부터 입력된 클락 신호를 수신하는 단계와, 상기 eMMC가 명령 채널을 통하여 입력된 리드 명령을 수신하는 단계와, 상기 클락 신호를 이용하여 리턴 클락 신호를 생성하는 단계와, 상기 리드 명령에 따라 플래시 메모리로부터 출력된 데이터를 데이터 채널들을 통하여 상기 호스트로 전송하는 단계와, 리턴 클락 채널을 통하여 상기 데이터와 동기된 리턴 클락 신호를 상기 호스트로 전송하는 단계를 포함한다.
실시 예에 따라, 상기 동작 방법은 상기 호스트가 상기 리턴 클락 신호를 이용하여 상기 데이터를 래치하는 단계를 더 포함한다.
실시 예에 따라, 상기 동작 방법은 상기 호스트가 선택 회로를 이용하여 상기 클락 신호와 상기 리턴 클락 신호 중에서 어느 하나를 출력하는 단계와, 상기 호스트가 상기 선택 회로의 출력 신호를 이용하여 상기 데이터를 래치하는 단계를 더 포함한다.
본 발명의 실시 예에 따른 새로운 구조를 갖는 eMMC는 데이터 전송 속도를 높이고 클락 신호와 데이터 사이의 스큐(skew)를 줄임으로써 데이터 유효 윈도우를 확보할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 새로운 구조를 갖는 eMMC는 차동 시그널링을 사용하여 버스 사이의 간섭 및/또는 클락 신호의 전송에 따른 노이즈를 제거할 수 있는 효과가 있다.
본 발명의 실시 예에 따른 새로운 구조를 갖는 eMMC는 각 패드로 입력되는 신호의 로우 레벨과 하이 레벨을 구별할 수 있는 기준 전압을 사용하여 전원 노이즈의 영향을 제거 또는 감소할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC)) 시스템의 블록도를 나타낸다.
도 2는 본 발명의 일 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 3은 본 발명의 실시 예에 따른 클락 신호, 리턴 클락 신호, 및 데이터의 파형도를 나타낸다.
도 4는 본 발명의 다른 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 5는 본 발명의 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 6은 도 5에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 7은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 8은 도 7에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 9는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 10은 도 9에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 11은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 12는 도 11에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 13부터 도 22는 본 발명의 실시 예들에 따른 eMMC 시스템들의 블록도와 상기 eMMC 시스템들 각각의 입출력 블록들을 나타낸다.
도 23은 본 발명의 실시 예들에 따른 eMMC 인터페이스의 신호들을 나타낸다.
도 24는 본 발명의 실시 예에 따른 장치 타입 필드의 정의를 나타낸다.
도 25는 본 발명의 실시 예에 따른 HS_TIMING과 HS_TIMING 값들을 나타낸다.
도 26은 본 발명의 실시 예에 따른 DDR 400 장치 입력 타이밍 도를 나타낸다
도 27은 도 26에 도시된 DDR 400 장치 입력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 28은 본 발명의 실시 예에 따른 DDR 400 장치 출력 타이밍 도를 나타낸다.
도 29는 도 28에 도시된 DDR 400 장치 출력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 30은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 31은 본 발명의 실시 예에 따른 리턴 클락 신호를 생성하는 방법을 설명하기 위한 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
본 명세서는 JEDEC(http://www.jedec.org)에 의해 2011년 6월에 공개된 Embedded Multimedia Card(eMMC), Electrical Standard 4.51, 즉 JESD84-B451을 레퍼런스(reference)로 포함한다.
따라서, 본 명세서의 용어들과 정의들(terms and definitions)이 JESD84-B451의 용어들과 정의들과 다르게 정의되지 않는 한, 본 명세서의 용어들과 정의들은 JESD84-B451의 용어들과 정의들과 동일하다.
본 발명의 개념에 따른 다양한 실시 예들은, DDR 400 모드의 데이터 리드 동작 동안, 호스트(host)와 장치(device) 사이에서 주고받는 데이터의 전송 속도를 높이고 노이즈 면역성(noise immunity)을 높이기 위해, 기존의 10-와이어 버스(10-wire bus) 이외에 특별한 목적을 수행하기 위해 추가된 적어도 하나의 라인(또는 버스 또는 채널)을 더 포함한다.
본 명세서에서 신호 또는 전압을 전송하는 채널(channel)은 호스트 패드, eMMC 패드, 버스, 라인, 드라이버(실시 예에 따라, 차동 증폭기를 포함), 수신기(실시 예에 따라, 차동 증폭기를 포함), 또는 이들 중에서 적어도 두 개의 조합을 의미할 수 있다.
상기 채널의 라인의 기능과, 상기 채널을 통해 전송되는 신호를 생성하는 회로와 방법이 본 명세서에서 상세히 설명될 것이다.
본 명세서에서는 특별한 의도를 가지고 명시적으로 구분하지 않는 한, 설명의 편의를 위해 기능 회로, 예컨대 버스(bus), 와이어(wire), 패드(또는 핀(pin)), 드라이버(driver), 수신기(receiver), 및/또는 차동 증폭기 등의 전송 지연 (propagation delay)은 고려하지 않는다.
또한, 본 명세서에서는 설명의 편의를 위해, 특별한 의도를 가지고 명시적으로 구분하지 않는 한, 특정한 기능 회로의 입력 신호와 출력 신호 각각은 동일한 명칭을 사용할 수 있다. 예컨대, 도 2에 도시된 바와 같이, 각 기능 회로(54과 44)의 입력 신호(RCLK)의 명칭과 출력 신호(RCLK)의 명칭은 서로 동일할 수 있다.
본 발명의 실시 예에 따른 장치, 예컨대 eMMC는, DDR 400 모드에서 데이터 리드 동작을 수행할 때, 클락 신호에 기초하여 생성된 리턴 클락 신호를 리턴 클락 버스를 통하여 호스트로 전송한다. 이때, 도 28에 도시된 바와 같이, 상기 호스트로 전송되는 상기 리턴 클락 신호의 에지와 데이터의 에지는 서로 동기된다. 상기 호스트는 상기 리턴 클락 신호를 스트로브(strobe) 신호로서 사용하여 상기 eMMC로부터 출력된 데이터를 안전하게 처리, 예컨대 래치(latch)할 수 있는 효과가 있다.
DDR 400 모드에서 데이터 리드 동작, 본 발명의 실시 예에 따른 호스트와 장치는 클락 신호에 의해 발생하는 노이즈(noise)의 영향을 제거 또는 감소시키기 위해 차동 시그널링(differential signaling)을 사용할 수 있다.
또한, DDR 400 모드에서 데이터 리드 동작, 본 발명의 실시 예에 따른 호스트와 장치는 리턴 클락 신호에 의해 발생하는 노이즈의 영향을 제거 또는 감소시키기 위해 차동 시그널링을 사용할 수 있다.
또한, DDR 400 모드에서 데이터 리드 동작, 본 발명의 실시 예에 따른 호스트와 장치는 전원 노이즈(power noise)에 의해 발생하는 클락 신호의 레벨 변화 및/또는 데이터의 검출 레벨 변화에 따라 데이터 유효 윈도우의 감소 및/또는 리턴 클락 신호와 리드 데이터 사이의 스큐(skew)를 줄이기 위해 기준 전압(VREF)을 사용할 수 있다.
또한, 본 명세서에서는 DDR 400 모드를 새롭게 정의하고, 새롭게 정의된 DDR 4000 모드를 지원할 수 있는 호스트 또는 임베디드 멀티미디어 카드(embedded multimedia card(eMMC))의 구조와 동작을 상세히 설명한다.
여기서, DDR 400 모드는 도 24에 도시된 바와 같이 호스트 또는 장치의 입출력 동작 전압(VCCQ)이 1.2V 또는 1.8V일 때, 200MHz DDR(dual date rate)로 데이터를 처리할 수 있는 동작 모드를 의미한다.
도 1은 본 발명의 일 실시 예에 따른 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC)) 시스템의 블록도를 나타낸다.
도 1을 참조하면, eMMC 시스템(100A)은 호스트(200A)와 장치(300A), 예컨대 eMMC 장치(300A)를 포함한다.
호스트(200A)는 eMMC 장치(300A)의 데이터 처리 동작, 예컨대 데이터 리드 동작 또는 데이터 라이트 동작 등을 제어할 수 있다. 상기 데이터 처리 동작은 SDR (single data rate) 또는 DDR(dual data rate)로 수행될 수 있다.
호스트(200A)는 CPU(central processing unit), 프로세서, 마이크로프로세서 (microprocessor) 또는 애플리케이션 프로세서(application processor) 등과 같이 데이터를 처리할 수 있는 데이터 처리 장치를 의미할 수 있고, 상기 데이터 처리 장치는 전자 장치에 내장(embedded) 또는 구현될 수 있다.
상기 전자 장치는 PC(personal computer), 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트폰(smartphone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 오디오 장치(audio device), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), MP3 플레이어, 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
eMMC 장치(300A)는 호스트(200A)와 데이터 통신을 위해 상기 전자 장치와 접속 수단들(예컨대, 패드들(pads), 핀들(pins), 버스(bus), 또는 통신 라인들)을 통하여 전기적으로 접속될 수 있다.
호스트(200A)는 클락 생성기(210), 처리 회로(212), 상태 제어 유닛(220), 및 호스트 컨트롤러(230A)를 포함할 수 있다.
클락 생성기(210)는 호스트(200A)와 eMMC 장치(300A)에서 사용될 클락 신호 (CLK)를 생성한다. 예컨대, 클락 생성기(210)는 위상 동기 루프(phase locked loop(PLL))로 구현될 수 있다.
처리 회로(212)는 명령(CMD)의 생성, 응답의 해석, 및 플래시 메모리(370)에 저장된 Extended CSD 레지스터(또는 EXT_CDS 레지스터)에 저장된 데이터의 해석과 변경을 수행할 수 있는 하드웨어 또는 소프트웨어(또는 펌웨어)가 내장된 하드웨어를 의미할 수 있다. 처리 회로(212)는 각 구성 요소(component; 210, 220, 및 230A)의 동작을 제어할 수 있다.
상태 제어 유닛(220)은 처리 회로(212)로부터 출력된 제어 신호(CTR)에 응답하여 선택 신호(SEL)를 생성할 수 있다.
호스트 컨트롤러(230A)는 데이터 입출력 회로(240)와 호스트 입출력 블록 (250A)을 포함한다.
데이터 라이트 동작 동안, 클락 신호(CLK)에 응답하여 데이터 입출력 회로 (240)는 eMMC 장치(300A)의 플래시 메모리(370)에 라이트될 라이트 데이터를 호스트 입출력 블록(250A)으로 전송한다.
DDR 400 모드의 데이터 리드 동작 동안, 선택 회로(245)의 출력 신호(CLK 또는 RCLK)에 응답하여 입출력 회로(240)는 플래시 메모리(370)로부터 출력된 리드 데이터를 호스트 입출력 블록(250A)으로부터 수신한다.
데이터 입출력 회로(240)는 라이트 래치 회로(241)와 리드 래치 회로(243)를 포함한다.
라이트 래치 회로(241)는 제1라이트 래치들(241-O)과 제2라이트 래치들(241-E)을 포함한다.
클락 신호(CLK)의 상승 에지에 응답하여, 제1라이트 래치들(241-O)은 eMMC 장치(300A)에 라이트될 라이트 데이터 중에서 홀수 번째 데이터를 래치한다.
클락 신호(CLK)의 하강 에지에 응답하여, 제2라이트 래치들(241-E)은 상기 라이트 데이터 중에서 짝수 번째 데이터를 래치한다.
리드 래치 회로(243)는 제1리드 래치들(243-O)과 제2리드 래치들(243-E)을 포함한다.
선택 회로(245)의 출력 신호(CLK 또는 RCLK)의 상승 에지에 응답하여, 제1리드 래치들(243-O)은 eMMC 장치(300A)로부터 출력된 리드 데이터 중에서 홀수 번째 데이터를 래치한다.
선택 회로(245)의 출력 신호(CLK 또는 RCLK)의 하강 에지에 응답하여, 제2리드 래치들(243-E)은 상기 리드 데이터 중에서 짝수 번째 데이터를 래치한다.
예컨대, 선택 회로(245)는 멀티플렉서(multiplexer)로 구현될 수 있다. 이때, 상기 멀티플렉서는 제1레벨, 예컨대 로우 레벨을 갖는 선택 신호(SEL)에 응답하여 클락 신호(CLK)를 리드 래치 회로(243)로 전송하고, 상기 멀티플렉서는 제2레벨, 예컨대 하이 레벨을 갖는 선택 신호(SEL)에 응답하여 리턴 클락 신호(RCLK)를 리드 래치 회로(243)로 전송한다.
도 1, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15, 도 17, 도 19, 및 도 21의 호스트(200A~200J)는 상태 제어 유닛(220)과 선택 회로(245)를 포함하는 것으로 도시되어 있으나, 실시 예에 따라 호스트(200A~200J)에는 상태 제어 유닛(220)과 선택 회로(245)가 구현되지 않을 수 있다. 이때, DDR 400 모드의 데이터 리드 동작 동안, 리턴 클락 신호(RCLK)는 직접 리드 래치 회로(243)로 입력될 수 있다.
즉, 리턴 클락 신호(RCLK)의 상승 에지에 응답하여 제1리드 래치들(243-O)은 eMMC 장치(300A)로부터 출력된 리드 데이터 중에서 홀수 번째 데이터를 래치하고, 리턴 클락 신호(RCLK)의 하강 에지에 응답하여 제2리드 래치들(243-E)은 상기 리드 데이터 중에서 짝수 번째 데이터를 래치한다.
도 1에 도시된 eMMC 버스는 11개의 버스(또는, 11개의 통신 라인들)(101, 102, 103, 및 104)를 포함한다. 11개의 버스(101, 102, 103, 및 104)는 클락 신호 (101)를 전송하는 단방향(unidirectional) 클락 버스(101), 명령(CMD)과 응답을 전송하는 양방향(bidirectional) 명령 버스(102), 데이터(DAT[7:0])를 전송하는 양방향 데이터 버스(103), 및 리턴 클락 신호(RCLK)를 전송하는 단방향 리턴 클락 버스 (104)를 포함한다.
즉, eMMC 시스템(100A)은 DDR 400 모드에서 데이터 리드 동작의 전송 속도를 높이고 전체 데이터의 처리량(throughput)을 증가시키기 위해 리턴 클락 신호 (RCLK)를 이용한다.
호스트(200A)는 리셋 라인을 통하여 하드웨어 리셋 신호(Reset)를 eMMC 장치 (300A)로 전송한다.
호스트(200A)는 각 입출력 블록(250A와 320A)에서 사용될 입출력 동작 전압들(VCCQ와 VSSQ)을 생성하고, 입출력 동작 전압들(VCCQ와 VSSQ)을 파워 라인들을 통하여 eMMC 장치(300A)로 전송한다. 이때, 각 입출력 블록(250A와 320A)에 구현된 드라이버(실시 예에 따라, 차동 증폭기를 포함)와 수신기(실시 예에 따라 차동 증폭기를 포함)는 입출력 동작 전압들(VCCQ와 VSSQ)을 동작 전압들로서 사용한다.
호스트(200A)는 플래시 메모리(370)로 공급될 코어 동작 전압들(VCC와 VSS)을 생성하고, 코어 동작 전압들(VCC와 VSS)을 코어 파워 라인들을 통하여 eMMC 장치(300A)로 전송한다. 이때, VSSQ와 VSS는 접지 전압이다.
각 eMMC 시스템(100A~100J)에서, 리셋 신호(Reset), 입출력 동작 전압들 (VCCQ와 VSSQ), 및 코어 동작 전압들(VCC와 VSS)은 각 호스트(200A)로부터 각 eMMC 장치(300A~300J)로 공급되나, 이들(Reset, VCCQ, VSSQ, VCC, 및 VSS) 중에서 일부만이 본 발명의 개념에 따른 새로운 구조를 설명하기 위해서 도시될 수 있다.
호스트 입출력 블록(250A)과 eMMC 입출력 블록(320A) 각각의 구조와 동작은 도 2를 참조하여 상세히 설명될 것이다.
eMMC 장치(300A)는 장치 컨트롤러, 예컨대 eMMC 컨트롤러(310A)와 플래시 메모리(370)를 포함한다.
eMMC 컨트롤러(310A)는 호스트(200A)와 플래시 메모리(370) 사이에서 데이터 통신을 제어한다.
eMMC 컨트롤러(310A)는 eMMC 입출력 블록(320A), eMMC 호스트 인터페이스 (330), CPU(340), 메모리(350), 및 플래시 인터페이스(360)를 포함한다.
DDR 400 모드에서, eMMC 호스트 인터페이스(330)는 eMMC 입출력 블록(320A)을 통하여 클락 신호(CLK)와 명령(CMD)을 수신하고, 수신된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성하고, 생성된 리턴 클락 신호(RCLK)를 eMMC 입출력 블록(320A)으로 전송하고, 수신된 명령(CMD)을 해석하고 해석의 결과에 따라 응답(response)을 생성하고 생성된 응답을 eMMC 입출력 블록(320A)으로 전송한다.
또한, DDR 400 모드에서, eMMC 호스트 인터페이스(330)는 호스트(200A)로부터 출력된 명령(CMD), 예컨대 SEND_EXT_CSD 명령(=CMD8)에 따라 플래시 메모리 (370)에 저장된 EXT_CSD 레지스터의 데이터를 eMMC 입출력 블록(320A)으로 전송하는 기능을 수행할 수 있다.
데이터 라이트 동작 동안, CPU(340)의 제어에 따라 eMMC 호스트 인터페이스 (330)는 eMMC 입출력 블록(320A)을 통하여 수신된 데이터(DAT[7:0])를 클락 신호 (CLK)를 이용하여 메모리(350), 예컨대 버퍼(buffer)에 임시로 저장한다. 이때, CPU(340)의 제어에 따라 플래시 인터페이스(360)는 메모리(350)에 저장된 데이터를 리드하고 리드된 데이터를 플래시 메모리(370)에 라이트한다.
데이터 리드 동작 동안, CPU(340)의 제어에 따라 플래시 인터페이스(360)는 플래시 메모리(370)로부터 출력된 데이터를 메모리(350)에 저장한다. 이때, CPU (340)의 제어에 따라 eMMC 호스트 인터페이스(330)는 클락 신호(CLK)를 이용하여 메모리(350)에 저장된 데이터를 리드하고 리드된 데이터(DAT[7:0])를 eMMC 입출력 블록(320A)으로 전송한다.
CPU(340)는 각 인터페이스(330과 360)의 동작을 제어하고, eMMC 장치(300A)의 동작을 전반적으로 제어한다.
메모리(350)는 인터페이스들(330과 360) 사이에서 주거나 받는 데이터를 일시적으로 저장한다. 메모리(350)는 휘발성 메모리로 구현될 수 있다.
플래시 메모리(370)가 NAND 플래시 메모리로 구현될 때, 플래시 인터페이스 (360)는 NAND 플래시 인터페이스로 구현될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타내고, 도 3은 본 발명의 실시 예에 따른 클락 신호, 리턴 클락 신호, 및 데이터의 파형도를 나타낸다.
도 1과 도 2를 참조하면, 호스트 입출력 블록(250A)은 드라이버들(D), 수신기들(R, 43, 및 44), 및 호스트 패드들(21~24)을 포함한다.
eMMC 입출력 블록(320A)은 eMMC 패드들(31~34), 수신기들(R과 51), 및 드라이버들(D, 53, 및 54)을 포함한다.
도 1의 eMMC 호스트 인터페이스(330)의 일 실시 예에 따른 eMMC 호스트 인터페이스(330A)는 데이터 전송 회로(331)와 리턴 클락 생성기(333)를 포함한다.
데이터 리드 동작 동안, 수신기(51)로부터 출력된 클락 신호(CLK)의 상승 에지에 응답하여 제1데이터 출력 래치들(331-O)은 메모리(350)로부터 출력된 데이터 중에서 홀수 번째 데이터(ODATA)를 래치한다.
또한, 상기 데이터 리드 동작 동안, 수신기(51)로부터 출력된 클락 신호 (CLK)의 하승 에지에 응답하여 제2데이터 출력 래치들(331-E)은 메모리(350)로부터 출력된 데이터 중에서 짝수 번째 데이터(EDATA)를 래치한다.
클락 신호(CLK)의 상승 에지에 응답하여 제1선택 회로(335)는 제1데이터 출력 래치들(331-O)에 래치된 홀수 번째 데이터(ODATA)를 eMMC 데이터 드라이버들 (53)로 출력하고, 클락 신호(CLK)의 하승 에지에 응답하여 제1선택 회로(335)는 제2데이터 출력 래치들(331-E)에 래치된 짝수 번째 데이터(EDATA)를 eMMC 데이터 드라이버들(53)로 출력한다. 제1선택 회로(335)는 멀티플렉서로 구현될 수 있다.
eMMC 데이터 드라이버들(53)로부터 순차적으로 출력되는 홀수 번째 데이터 (ODATA)와 짝수 번째 데이터(EDATA)는 구성 요소들(33, 103, 23, 및 43)을 통하여 리드 래치 회로(243)로 전송된다.
DDR 400 모드의 데이터 리드 동작 동안에만, 리턴 클락 생성기(333)는 수신기(51)로부터 출력된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다. 예컨대, 리턴 클락 생성기(333)는 지연 로직(delay logic)으로 구현될 수 있다. 상기 지연 로직의 지연(또는 지연량)은 조절 또는 프로그램가능하다.
예컨대, 데이터 전송 회로(331)를 포함하는 데이터 출력 경로(DOP)의 지연(또는 레이턴시(latency))과 리턴 클락 생성기(333)를 포함하는 리턴 클락 신호 출력 경로(RCP)의 지연(또는 레이턴스)이 서로 동일하게 설계 또는 조절되면, 도 3 또는 도 28에 도시된 바와 같이, 리턴 클락 생성기(333)는 데이터(DAT[7:0])와 동기된 리턴 클락 신호(RCLK)를 구성 요소들(54, 34, 및 104)을 통하여 호스트 입출력 블록(250A)으로 전송할 수 있다.
수신기(44)는 리턴 클락 신호(RCLK)를 선택 회로(245)를 통하여 또는 직접 리드 래치 회로(243)로 전송할 수 있다.
DDR 400 모드의 데이터 리드 동작 동안, 리턴 클락 신호(RCLK)는 고속 데이터 리드 동작을 위한 스트로브 신호(strobe signal)로서 사용될 수 있다.
도 3 또는 도 28에 도시된 바와 같이, 리턴 클락 신호(RCLK)의 에지(edge)와 병렬 데이터(DAT[7:0])의 에지는 서로 동기(synchronize)된다. 병렬 데이터 (DAT[7:0])는 200Mhz DDR로 전송될 수 있다.
상술한 바와 같이, eMMC 패드들(33과 34)의 관점에서, 리턴 클락 생성기 (333)는 클락 신호(CLK)를 일정시간 지연시켜 병렬 데이터(DAT[7:0])와 동기된 리턴 클락 신호(RCLK)를 생성할 수 있다. 따라서, eMMC 장치(300A)는 병렬 데이터(DAT[7:0])와 리턴 클락 신호(RCLK) 사이의 스큐(skew)를 감소시킬 수 있으므로, 데이터 유효 윈도우(data valid window)는 확보될 수 있다.
tsync _ delay는 병렬 데이터(DAT[7:0])와 리턴 클락 신호(RCLK)을 동기시키기 위한 지연(또는 지연량)을 의미하고, 상기 지연은 리턴 클락 생성기(333)에 의해 조절될 수 있다.
도 3, 도 28, 및 도 29를 참조하면, tpp 또는 tPERIOD는 리턴 클락 신호(RCLK)의 주기를 의미한다. 각 심볼의 정의는 도 29에 도시된 바와 같다.
이때, tRQ와 tRQH는 호스트(200A)로 출력되는 데이터(DAT[7:0])에 대한 AC 타이밍 파라미터(AC timing parameter)로써 병렬 데이터(DAT[7:0])와 리턴 클락 신호(RCLK) 사이의 스큐(skew)를 정의한다.
즉, tRQ는 출력 홀드 스큐(output hold skew)를 의미하고, tRQH는 출력 홀드 시간(output hold time)을 의미한다.
tRQ는 리턴 클락 신호(RCLK)의 에지가 발생하기까지 데이터를 유지해야 하는 제약 사항이고, tRQH는 리턴 클락 신호(RCLK)의 에지가 발생한 후 데이터를 언제까지 정상적인 데이터로 만들어줘야 하는지에 대한 제약 사항이다.
VIH는 입력 하이 전압(input HIGH voltage)을 의미하고, VIL은 입력 로우 전압(input LOW voltage)을 의미한다.
도 28에 도시된 바와 같이, DDR 400 모드에서, 리턴 클락 신호(RCLK)는 데이터를 읽기 위해, 예컨대 블록 지향의 데이터 리드(block oriented data read) 또는 CRC 상태 응답 리드(CRC status response read)를 위해 사용된다. 데이터 라이트 동작 동안 또는 eMMC 장치(300)가 데이터를 호스트(200)로 출력하지 않는 동안, 리턴 클락 신호(RCLK)의 값 또는 리턴 클락 신호(RCLK)를 전송하는 리턴 클락 버스 (104)의 값은 하이-임피이던스(High-Z) 상태를 유지할 수 있다.
DDR 400 모드의 데이터 리드 동작 동안, 리턴 클락 신호(RCLK)는 데이터 유효 구간(data valid period) 동안 토글된다.
예컨대, eMMC 장치(300)는 리턴 클락 신호(RCLK)의 방향(direction)을 설정할 수 있다. 또한, eMMC 장치(300)는 리턴 클락 신호(RCLK)의 디폴트 레벨(default level)을 풀-다운(pull-down)으로 설정할 수 있다.
도 4는 본 발명의 다른 실시 예에 따른 리턴 클락 생성기를 포함하는 도 1에 도시된 eMMC 시스템의 일부를 나타낸다.
도 4를 참조하면, eMMC 컨트롤러(310A)는 eMMC 입출력 블록(320A)과 eMMC 호스트 인터페이스(330B)를 포함한다.
도 1과 도 4를 참조하면, 도 1의 eMMC 호스트 인터페이스(330)의 다른 실시 예에 따른 eMMC 호스트 인터페이스(330B)는 데이터 전송 회로(331)와 리턴 클락 생성기(332)를 포함한다.
도 4의 데이터 전송 회로(331)의 구조와 동작과 도 2의 데이터 전송 회로 (331)의 구조와 동작은 실질적으로 동일하다. 여기서, "실질적으로 동일"하다 함은 물리적인 동일 및/또는 공정 변화(process variation), 예컨대 PVT(공정 (process(P)), 전압(voltage(V)), 및 온도(temperature(T))를 고려한 동일을 의미한다.
리턴 클락 생성기(332)는 래치들(332-O와 332-E)과 제2선택 회로(336)를 포함한다.
제1래치(332-O)는 수신기(51)로부터 출력된 클락 신호(CLK)의 상승 에지에 응답하여 하이 레벨(HIGH)의 값을 래치하고, 제2래치(332-E)는 수신기(51)로부터 출력된 클락 신호(CLK)의 하강 에지에 응답하여 로우 레벨(LOW)의 값을 래치한다.
예컨대, 하이 레벨(HIGH)은 VCCQ일 수 있고 로우 레벨(LOW)은 VSSQ일 수 있다.
제2선택 회로(336)는 클락 수신기(51)로부터 출력된 클락 신호(CLK)의 상승 에지에 응답하여 제1래치(332-O)에 래치된 하이 레벨(HIGH)의 값을 드라이버(54)로 출력한다. 또한, 제2선택 회로(336)는 수신기(51)로부터 출력된 클락 신호(CLK)의 하강 에지에 응답하여 제2래치(332-E)에 래치된 로우 레벨(LOW)의 값을 드라이버 (54)로 출력한다. 제2선택 회로(336)는 멀티플렉서로 구현될 수 있다.
드라이버(54)는 리턴 클락 생성기(332)로부터 출력된 리턴 클락 신호(RCLK)를 eMMC 패드(34)로 전송한다.
즉, 데이터 출력 경로(DOP)의 구조와 리턴 클락 신호 출력 경로(RCP)의 구조는 서로 실질적으로 동일하다. 따라서, 병렬 데이터(DAT[7:0])와 리턴 클락 신호 (RCLK) 사이에서 발생하는 스큐(skew)는 제거되거나 감소될 수 있다.
도 3 또는 도 28에 도시된 바와 같이, eMMC 패드들(33과 34)의 관점에서, 도 4의 eMMC 컨트롤러(310A)로부터 출력되는 병렬 데이터(DAT[7:0])의 에지와 리턴 클락 신호(RCLK)의 에지는 서로 동기된다.
도 5는 본 발명의 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타낸다.
도 5를 참조하면, eMMC 시스템(100B)은 호스트(200B)와 장치, 예컨대 eMMC 장치(300B)를 포함한다.
호스트 컨트롤러(230B)의 호스트 입출력 블록(250B)의 구조와 기능, 및 eMMC 컨트롤러(310B)의 eMMC 입출력 블록(320B)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 5의 eMMC 시스템(100B)의 구조와 기능은 실질적으로 동일하다.
호스트 입출력 블록(250B)과 eMMC 입출력 블록(320B)의 사이에는 리턴 클락 버스(104) 이외에 기준 전압 라인(105)이 추가된다.
도 6은 도 5에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 6을 참조하면, 호스트 입출력 블록(250B)의 각 드라이버와 각 수신기는 기준 전압(VREF)에 기초하여 각 입력 신호를 증폭하는 차동 증폭기로 구현될 수 있다.
또한, eMMC 입출력 블록(320B)의 각 드라이버와 각 수신기는 기준 전압 (VREF)에 기초하여 각 입력 신호를 증폭하는 차동 증폭기로 구현될 수 있다.
DDR 400 모드의 데이터 리드 동작 동안, 기준 전압(VREF)은 각 입출력 블록 (250B와 320B)으로 공급되는 입출력 동작 전압들(VCCQ와 VSSQ)을 이용하여 생성된다.
기준 전압(VREF)은 드라이버 또는 수신기로 입력되는 입력 신호의 로우 레벨과 하이 레벨을 구분하기 위한 기준 신호로서 사용되므로, 상기 차동 증폭기는 전원 노이즈(power noise)에 둔감하게 상기 입력 신호를 정확하게 감지하고 증폭할 수 있다.
도 5와 도 6에 도시된 바와 같이, eMMC 장치(300B)는 입출력 동작 전압들 (VCCQ와 VSSQ)을 이용하여 기준 전압(VREF)을 생성한다.
호스트(200B)로부터 출력된 입출력 동작 전압들(VCCQ와 VSSQ)은 구성 요소들 (26-1과 26-2, 106), 및 36-1과 36-2)을 통하여 기준 전압 생성기(321)로 공급된다.
기준 전압 생성기(321)는 입출력 동작 전압들(VCCQ와 VSSQ)을 이용하여 기준 전압(VREF)을 생성하고 생성된 기준 전압(VREF)을 드라이버(75)로 전송한다.
예컨대, 기준 전압(VREF)은 전압 디바이더를 이용하여 생성될 수 있다. 도 6에 도시된 바와 같이, 기준 전압 생성기(321)는 입출력 동작 전압(VCCQ)의 절반에 해당하는 기준 전압(VREF=VCCQ/2)을 생성할 수 있다. 예컨대, 기준 전압 (VREF)은 클락 신호(CLK)의 스윙 범위(VCCQ-VSSQ)의 절반에 상응하는 DC 전압일 수 있다. 또한, 기준 전압 생성기(321)에 의해 생성되는 기준 전압(VREF)의 레벨은 조절될 수 있다.
드라이버(75)로부터 출력된 기준 전압(VREF)은 구성 요소들(35, 105, 및 25)을 통하여 수신기(65)로 전송된다.
실시 예에 따라 드라이버(75)는 eMMC 호스트 인터페이스(330)로부터 출력된 인에이블 신호(EN)에 응답하여 동작하는 드라이버로 구현될 수 있다.
차동 증폭기(71)는 기준 전압(VREF)과 클락 신호(CLK)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.
각 차동 증폭기(73-1~73-8)는 기준 전압(VREF)과 메모리(350)로부터 출력된 병렬 데이터(DAT[0]~DAT[7])의 차이를 증폭하고, 증폭된 병렬 데이터 (DAT[0]~DAT[7])를 각 eMMC 패드(33-1~33-8; 집합적으로 33)와 데이터 버스(103)를 통하여 각 호스트 패드(23-1~23-8; 집합적으로 23)로 전송한다.
리턴 클락 생성기(333-1)는 차동 증폭기(71)로부터 출력된 클락 신호(CLK)를 이용하여 리턴 클락 신호(RCLK)를 생성한다. 리턴 클락 생성기(333-1)는 도 2에 도시된 리턴 클락 생성기(333) 또는 도 4에 도시된 리턴 클락 생성기(332)로 구현될 수 있다. 리턴 클락 생성기(333-1)는 eMMC 호스트 인터페이스(330)에 구현될 수 있다.
차동 증폭기(74)는 리턴 클락 신호(RCLK)와 기준 전압(VREF)의 차이를 증폭하고 증폭의 결과에 따라 리턴 클락 신호(RCLK)를 eMMC 패드(34)로 출력한다. eMMC 패드(34)를 통하여 출력된 리턴 클락 신호(RCLK)는 리턴 클락 신호 버스(104)와 호스트 패드(24)를 통하여 차동 증폭기(64)로 공급된다.
차동 증폭기(64)는 리턴 클락 신호(RCLK)와 기준 전압(VREF)의 차이를 증폭하고 증폭된 리턴 클락 신호(RCLK)를 리드 래치 회로(243)로 출력한다.
호스트 입출력 블록(250B)의 각 차동 증폭기(63-1~63-8)는 기준 전압(VREF)과 각 호스트 패드(23-1~23-8)를 통하여 입력된 각 데이터(DAT[0]~DAT[7])의 차이를 증폭하고, 증폭된 각 데이터를 리드 래치 회로(243)로 출력한다.
차동 증폭기(61)는 기준 전압(VREF)과 클락 신호(CLK)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 구성 요소들(21, 101, 및 31)을 통하여 차동 증폭기(71)로 출력한다.
도 7은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 8은 도 7에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 7을 참조하면, eMMC 시스템(100C)은 호스트(200C)와 장치, 예컨대 eMMC 장치(300C)를 포함한다.
호스트 컨트롤러(230C)의 호스트 입출력 블록(250C)의 구조와 기능, 및 eMMC 컨트롤러(310C)의 eMMC 입출력 블록(320C)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 7의 eMMC 시스템(100C)의 구조와 기능은 실질적으로 동일하다.
도 5에 도시된 eMMC 시스템(100B)에서는 기준 전압(VREF)이 기준 전압 라인 (105)을 통하여 eMMC 장치(300B)로부터 호스트(200B)로 공급되나, 도 7의 eMMC 시스템(100C)에서는 기준 전압(VREF)이 기준 전압 라인(105-1)을 통하여 호스트 (200C)로부터 eMMC 장치(300C)로 공급된다.
호스트 입출력 블록(250C)과 eMMC 입출력 블록(320C)의 사이에는 리턴 클락 버스(104) 이외에 기준 전압 라인(105-1)이 추가된다.
도 8에서는 설명의 편의를 위해 기준 전압 생성기(251)가 호스트 입출력 블록(250C)의 내부에 도시되어 있으나, 기준 전압 생성기(251)는 호스트 입출력 블록(250C)의 외부에 구현될 수 있다.
기준 전압 생성기(251)는 입출력 동작 전압(VCCQ와 VSSQ)에 기초하여 기준 전압(VREF)을 생성한다. 기준 전압(VREF)은 전압 디바이더를 이용하여 생성될 수 있다. 예컨대, 기준 전압 생성기(251)는 입출력 동작 전압(VCCQ)의 절반에 해당하는 기준 전압(VREF=VCCQ/2)을 생성할 수 있다.
드라이버(81)는 기준 전압(VREF)을 구성 요소들(25-1, 105-1, 및 35-1)을 통하여 수신기(91)로 전송한다.
차동 증폭기(61)는 클락 신호(CLK)와 기준 전압(VREF)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 구성 요소들(21, 101, 및 31)을 통하여 차동 증폭기(71)로 전송한다.
차동 증폭기(71)는 수신기(91)로부터 출력된 기준 전압(VREF)과 eMMC 패드 (31)로부터 출력된 클락 신호(CLK)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.
도 9는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 10은 도 9에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 9를 참조하면, eMMC 시스템(100D)은 호스트(200D)와 장치, 예컨대 eMMC 장치(300D)를 포함한다.
호스트 컨트롤러(230D)의 호스트 입출력 블록(250D)의 구조와 기능, 및 eMMC 컨트롤러(310D)의 eMMC 입출력 블록(320D)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 9의 eMMC 시스템(100D)의 구조와 기능은 실질적으로 동일하다.
호스트 입출력 블록(250D)과 eMMC 입출력 블록(320D)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)가 추가된다.
도 9에 도시된 eMMC 시스템(100D)은, 클락 신호(CLK)에 의해 발생하는 노이즈(noise)의 영향을 제거 또는 감소시키기 위해, 차동 시그날링(differential signaling) 구조를 포함한다. 즉, 호스트(200D)는 서로 상보적인 클락 신호(CLK)와 상보 클락 신호(nCLK)를 클락 버스(101과 101-1)를 통하여 eMMC 장치(300D)로 전송한다.
도 9의 호스트 입출력 블록(250D)은 차동 클락 신호들(CLK와 nCLK)을 생성하기 위한 구조, 예컨대 차동 클락 신호 생성기를 포함한다. 도 10에 도시된 바와 같이, 호스트 입출력 블록(250D)의 차동 클락 신호 생성기(252)는 클락 신호(CLK)를 반전시키는 인버터(252-1)와, 클락 신호(CLK)와 인버터(252-1)의 출력 신호에 응답하여 차동 클락 신호들(CLK과 nCLK)을 생성하는 차동 신호 생성기(252-3)를 포함한다.
차동 클락 신호들(CLK과 nCLK)은 드라이버들(D), 호스트 패드들(21과 21-1), 클락 버스들(101과 101-1), 및 eMMC 패드들(31과 31-1)을 통하여 차동 증폭기(71-1)로 공급된다.
리턴 클락 생성기(333-1)는 차동 증폭기(71-1)로부터 출력된 클락 신호 (CLK)를 이용하여 리턴 클락 신호(RCLK)를 생성한다. 리턴 클락 생성기(333-1)는 도 2에 도시된 리턴 클락 생성기(333) 또는 도 4에 도시된 리턴 클락 생성기(332)로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 12는 도 11에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 11을 참조하면, eMMC 시스템(100E)은 호스트(200E)와 장치, 예컨대 eMMC 장치(300E)를 포함한다.
호스트 컨트롤러(230E)의 호스트 입출력 블록(250E)의 구조와 기능, 및 eMMC 컨트롤러(310E)의 eMMC 입출력 블록(320E)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 11의 eMMC 시스템(100E)의 구조와 기능은 실질적으로 동일하다.
호스트 입출력 블록(250E)과 eMMC 입출력 블록(320E)의 사이에는 리턴 클락 버스(104) 이외에 상보 리턴 클락 버스(104-1)가 추가된다.
도 11에 도시된 eMMC 시스템(100E)은, 리턴 클락 신호(RCLK)에 의해 발생하는 노이즈의 영향을 제거 또는 감소시키기 위해, 차동 시그날링 구조를 포함한다. 즉, eMMC 장치(300E)는 리턴 클락 신호(RCLK)와 상보 리턴 클락 신호(nRCLK)를 리턴 클락 버스(104와 104-1)를 통하여 호스트(200E)로 전송한다.
도 11의 eMMC 입출력 블록(320E)은 차동 리턴 클락 신호들(RCLK와 nRCLK)을 생성하기 위한 구조, 예컨대 차동 리턴 클락 생성기를 포함한다. 도 12에 도시된 바와 같이, eMMC 컨트롤러(310E)의 차동 리턴 클락 생성기(322-1)는 리턴 클락 생성기(333-1), 인버터(322-2), 및 차동 증폭기(322-3)를 포함한다.
리턴 클락 생성기(333-1)는 수신기(51)로부터 출력된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다.
인버터(322-2)는 리턴 클락 신호(RCLK)를 반전시킨다. 차동 증폭기(322-3)는 리턴 클락 신호(RCLK)와 인버터(322-2)의 출력 신호에 기초하여 차동 리턴 클락 신호들(RCLK와 nRCLK)을 생성한다. 차동 리턴 클락 신호들(RCLK와 nRCLK)은 구성 요소들(34와 34-1, 104와 104-1, 및 24와 24-1)을 통하여 차동 증폭기(64-1)로 전송된다.
차동 증폭기(64-1)는 차동 리턴 클락 신호들(RCLK와 nRCLK)의 차이를 증폭하고 증폭된 리턴 클락 신호(RCLK)를 리드 래치 회로(243)로 전송한다.
도 13은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 14는 도 13에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 13을 참조하면, eMMC 시스템(100F)은 호스트(200F)와 장치, 예컨대 eMMC 장치(300F)를 포함한다.
호스트 컨트롤러(230F)의 호스트 입출력 블록(250F)의 구조와 기능, 및 eMMC 컨트롤러(310F)의 eMMC 입출력 블록(320F)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 13의 eMMC 시스템(100F)의 구조와 기능은 실질적으로 동일하다. 이때, eMMC 장치(300F)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(321)를 포함한다.
호스트 입출력 블록(250F)과 eMMC 입출력 블록(320F)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)와 기준 전압 라인(105)이 추가된다.
eMMC 입출력 블록(320F)의 선택 회로(93)는 eMMC 호스트 인터페이스(330)로부터 출력된 선택 신호(SE)에 응답하여 상보 클락 신호(nCLK)와 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(71-1)로 출력한다.
차동 증폭기(71-1)는 클락 신호(CLK)와 선택 회로(93)로부터 출력된 신호 (nCLK 또는 VREF)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.
상보 클락 신호(nCLK)가 차동 증폭기(71-1)로 입력될 때, 차동 증폭기(71-1)는 차동 클락 신호들(CLK와 nCLK)의 차이를 증폭하기 때문에 노이즈 마진(noise margin)에 강한 특성을 보인다. 이때, 차동 증폭기(71-1)의 동작 속도는 가장 빠르다.
그러나, 기준 전압(VREF)이 차동 증폭기(71-1)로 입력될 때, 차동 증폭기 (71-1)는 클락 신호(CLK)와 기준 전압(VREF)의 차이를 증폭한다. 이때의 차동 증폭기의 노이즈 마진은 차동 클락 신호들(CLK와 nCLK)을 이용할 때의 차동 증폭기의 노이즈 마진보다 상대적으로 작지만, 기준 전압(VREF)을 조절할 수 있는 경우 클락 신호(CLK)의 타이밍(timing) 또는 듀티 비율(duty ratio)을 조절할 수 있다.
리턴 클락 생성기(333-1)는 차동 증폭기(71-1)로부터 출력된 클락 신호(CLK)에 기초하여 리턴 클락 신호(RCLK)를 생성한다.
도 15는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 16은 도 15에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 15를 참조하면, eMMC 시스템(100G)은 호스트(200G)와 장치, 예컨대 eMMC 장치(300G)를 포함한다.
호스트 컨트롤러(230G)의 호스트 입출력 블록(250G)의 구조와 기능, 및 eMMC 컨트롤러(310G)의 eMMC 입출력 블록(320G)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 15의 eMMC 시스템(100G)의 구조와 기능은 실질적으로 동일하다. 이때, 호스트(200G)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(251)를 포함한다.
호스트 입출력 블록(250G)과 eMMC 입출력 블록(320G)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)와 기준 전압 라인(105-1)이 추가된다.
eMMC 입출력 블록(320G)의 선택 회로(93)는 eMMC 호스트 인터페이스(330)로부터 출력된 선택 신호(SE)에 응답하여 상보 클락 신호(nCLK)와 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(71-1)로 출력한다.
차동 증폭기(71-1)는 클락 신호(CLK)와 선택 회로(93)로부터 출력된 신호(nCLK 또는 VREF)의 차이를 증폭하고 증폭된 클락 신호(CLK)를 출력한다.
도 17은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 18은 도 17에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 17을 참조하면, eMMC 시스템(100H)은 호스트(200H)와 장치, 예컨대 eMMC 장치(300H)를 포함한다.
호스트 컨트롤러(230H)의 호스트 입출력 블록(250H)의 구조와 기능, 및 eMMC 컨트롤러(310H)의 eMMC 입출력 블록(320H)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 17의 eMMC 시스템(100H)의 구조와 기능은 실질적으로 동일하다. 이때, eMMC 장치(300H)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(321)를 포함한다.
호스트 입출력 블록(250H)과 eMMC 입출력 블록(320H)의 사이에는 리턴 클락 버스(104) 이외에 상보 리턴 클락 버스(104-1)와 기준 전압 라인(105)이 추가된다.
호스트 입출력 블록(250H)의 선택 회로(83)는 처리 회로(212)로부터 출력된 선택 신호(HSE)에 응답하여 상보 리턴 클락 신호(nRCLK)와 수신기(65)로부터 출력된 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(64-1)로 출력한다.
차동 증폭기(64-1)는 리턴 클락 신호(RCLK)와 선택 회로(83)로부터 출력된 신호(nRCLK 또는 VREF)의 차이를 증폭하고 증폭된 리턴 클락 신호(RCLK)를 선택 회로(245) 또는 리드 래치 회로(243)로 출력한다.
차동 리턴 클락 생성기(322-1)는 차동 증폭기(71)로부터 출력된 클락 신호 (CLK)에 기초하여 리턴 클락 신호(RCLK)와 상보 리턴 클락 신호(nRCLK)를 생성한다.
도 19는 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 20은 도 19에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 19를 참조하면, eMMC 시스템(100I)은 호스트(200I)와 장치, 예컨대 eMMC 장치(300I)를 포함한다.
호스트 컨트롤러(230I)의 호스트 입출력 블록(250I)의 구조와 기능, 및 eMMC 컨트롤러(310I)의 eMMC 입출력 블록(320I)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 19의 eMMC 시스템(100I)의 구조와 기능은 실질적으로 동일하다. 이때, 호스트(200I)는 기준 전압(VREF)을 생성하는 기준 전압 생성기(251)를 포함한다.
호스트 입출력 블록(250I)과 eMMC 입출력 블록(320I)의 사이에는 리턴 클락 버스(104) 이외에 상보 리턴 클락 버스(104-1)와 기준 전압 라인(105-1)이 추가된다.
호스트 입출력 블록(250I)의 선택 회로(83)는 처리 회로(212)로부터 출력된 선택 신호(HSE)에 응답하여 상보 리턴 클락 신호(nRCLK)와 드라이버(81)로부터 출력된 기준 전압(VREF) 중에서 어느 하나를 차동 증폭기(64-1)로 출력한다.
차동 증폭기(64-1)는 리턴 클락 신호(RCLK)와 선택 회로(83)로부터 출력된 신호(nRCLK 또는 VREF)의 차이를 증폭하고 증폭된 리턴 클락 신호(RCLK)를 선택 회로(245) 또는 리드 래치 회로(243)로 출력한다.
도 21은 본 발명의 또 다른 실시 예에 따른 eMMC 시스템의 블록도를 나타내고, 도 22는 도 21에 도시된 eMMC 시스템의 입출력 블록들을 나타낸다.
도 21을 참조하면, eMMC 시스템(100J)은 호스트(200J)와 장치, 예컨대 eMMC 장치(300J)를 포함한다.
호스트 컨트롤러(230J)의 호스트 입출력 블록(250J)의 구조와 기능, 및 eMMC 컨트롤러(310J)의 eMMC 입출력 블록(320J)의 구조와 기능을 제외하면, 도 1의 eMMC 시스템(100A)의 구조와 기능과 도 21의 eMMC 시스템(100J)의 구조와 기능은 실질적으로 동일하다.
호스트 입출력 블록(250J)과 eMMC 입출력 블록(320J)의 사이에는 리턴 클락 버스(104) 이외에 상보 클락 버스(101-1)와 상보 리턴 클락 버스(104-1)가 추가된다.
도 23은 본 발명의 실시 예들에 따른 eMMC 인터페이스의 신호들을 나타낸다.
도 23은 도 1부터 도 22를 참조하여 설명된 각 신호의 이름, 종류, 및 설명을 나타낸다. 이때, nCLK와 CLK_n은 동일한 신호이고, nRCLK와 RCLK_n은 동일한 신호이고, Reset와 RST_n은 동일한 신호이다.
도 24는 본 발명의 실시 예에 따른 장치 타입 필드의 정의를 나타낸다.
도 24를 참조하면, EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드는 eMMC 장치 (300A)의 타입(type)을 정의한다. JESD84-B451에서는 DEVICE_TYPE[196] 필드의 각 비트(Bit 0~Bit 5)만이 정의되었으나, 본 발명의 실시 예에 따른 DEVICE_TYPE[196] 필드에는 eMMC 장치(300A)가 DDR 400 모드를 지원하는지를 나타내는 정보가 저장된다.
예컨대, 비트 6(Bit 6)에는 1.8V(VCCQ=1.8V)에서 200MHz DDR 모드를 지원하는지에 대한 정보가 저장되고, 비트 7(Bit 7)에는 1.2V(VCCQ=1.2V)에서 200 MHz DDR 모드를 지원하는지에 대한 정보가 저장된다.
EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드는 호스트(200A~200J; 집합적으로 200)로부터 전송된 SEND_EXT_CSD 명령(CMD8)에 따라 eMMC 장치(300A~300J; 집합적으로 300)로부터 호스트(200)로 전송된다. 따라서, 호스트(200)는 EXT_CSD 레지스터의 DEVICE_TYPE[196] 필드에 저장된 각 비트(Bit 6 또는 Bit 7)에 기초하여 eMMC 장치(300A)가 DDR 400 모드를 지원하는지를 판단할 수 있다.
도 25는 본 발명의 실시 예에 따른 HS_TIMING과 HS_TIMING 값들을 나타낸다.
도 25에 도시된 바와 같이, EXT_CSD 레지스터의 HS_TIMING[185] 필드는 타이밍 인터페이스(Timing Interface)와 드라이버 스트렝스(Driver Strength)를 선택하기 위해 호스트(200)에 의해 사용된다. 본 발명의 실시 예에 따라 HS_TIMING[185] 필드에는 "0x3"가 추가된다.
만일, 호스트(200)가 HS_TIMING[185] 필드를 "1"로 설정하면, eMMC 장치 (300)는 eMMC 장치(300)의 타이밍을 고속 인터페이스 타이밍(high speed interface timing)으로 변경한다. 만일, 호스트(200)가 HS_TIMING[185] 필드를 "2"로 설정하면, eMMC 장치(300)는 eMMC 장치(300)의 타이밍을 HS 200 인터페이스 타이밍으로 변경한다.
만일, 호스트(200)가 HS_TIMING[185] 필드를 "3"으로 설정하면, eMMC 장치 (300)는 eMMC 장치(300)의 타이밍을 DDR 400 인터페이스 타이밍으로 변경한다. DDR 400 모드를 수행하기 위한, DDR 400 인터페이스 타이밍에 대한 실시 예들은 도 26부터 도 29에 도시된 바와 같다.
즉, 호스트(200)는 SWITCH 명령(CMD6)을 이슈잉(issuing)하여 EXT_CSD 레지스터의 HS_TIMING[185] 필드에 DDR 400 비트와 드라이버 스트렝스 값을 설정한다.
도 26은 본 발명의 실시 예에 따른 DDR 400 장치 입력 타이밍 도를 나타내고, 도 27은 도 26에 도시된 DDR 400 장치 입력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 28은 본 발명의 실시 예에 따른 DDR 400 장치 출력 타이밍 도를 나타내고, 도 29는 도 28에 도시된 DDR 400 장치 출력 타이밍 도에 도시된 파라미터들을 포함하는 테이블을 나타낸다.
도 30은 본 발명의 실시 예에 따른 데이터 처리 시스템의 블록도를 나타낸다.
도 30을 참조하면, 데이터 처리 시스템(100K)은 호스트(200), 장치 컨트롤러 (310A~310J; 집합적으로 310), 및 플래시 메모리(370)를 포함한다. 도 30에 도시된 데이터 처리 시스템(100K)은 서로 분리된 장치 컨트롤러(310)와 플래시 메모리 (370)를 포함한다.
도 31은 본 발명의 실시 예에 따른 리턴 클락 신호를 생성하는 방법을 설명하기 위한 플로우차트이다.
도 1부터 도 31을 참조하면, DDR 400 모드의 데이터 리드 동작 동안, 시스템 (100A~100K; 집합적으로 100)의 장치 컨트롤러(310)는 호스트(200)로부터 출력된 클락 신호(CLK)를 수신한다(S110).
장치 컨트롤러(310)는 수신된 클락 신호(CLK)를 기초하여 리턴 클락 신호 (RCLK)를 생성한다(S120). 장치 컨트롤러(310)는 병렬 데이터(DAT[7:0])와 동기된 리턴 클락 신호(RCLK)를 리턴 클락 버스(104)를 통하여 호스트(200)로 전송한다 (S130).
호스트(200)는 리턴 클락 신호(RCLK)를 이용하여 장치 컨트롤러(310)로부터 전송된 데이터를 래치한다.
도 1부터 도 31을 참조하여 설명한 바와 같이, DDR 400 모드의 데이터 라이트 동작 동안 또는 DDR 400 모드 이외의 모드에서, 각 신호(RCLK, nRCLK, nCLK, 및 VREF)는 특정한 레벨, 예컨대 입출력 동작 전압(VCCQ) 또는 접지 전압(VSSQ)을 유지할 수 있다. 이때, 각 신호(RCLK, nRCLK, nCLK, 및 VREF)를 생성하는 각 기능 블록은 처리 회로(212) 또는 eMMC 호스트 인터페이스(330)의 제어에 따라 디스에이블될 수 있다.
실시 예에 따라, 본 발명이 실시 예에 따라 추가된 신호들(RCLK, nRCLK, nCLK, 및 VREF) 중에서 적어도 하나는 도 6에 도시된 각 장치 타입에 따라 데이터 처리 동작 동안 사용될 수도 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100A~100J; eMMC 시스템
200A~200J; 호스트
300A~300J; eMMC 장치
210; 클락 생성기
220; 상태 제어 유닛
230A~230J; 호스트 컨트롤러
240; 데이터 입출력 회로
241; 라이트 래치 회로
243; 리드 래치 회로
250A~250J; 호스트 입출력 블록
251; 기준 전압 생성기
310A~310J; 장치 컨트롤러 또는 eMMC 컨트롤러
320A~320J; eMMC 입출력 블록
321; 기준 전압 생성기
330; eMMC 호스트 인터페이스
331; 데이터 전송 회로
332, 333, 333-1; 리턴 클락 생성기
340; CPU
350; 메모리
360; 플래시 인터페이스

Claims (49)

  1. 호스트로부터 출력된 클락 신호를 수신하는 클락 채널;
    상기 호스트로부터 출력된 명령을 수신하는 명령 채널;
    상기 호스트로 데이터를 전송하는 데이터 채널들; 및
    상기 호스트로 상기 데이터와 동기된 리턴 클락 신호를 전송하는 리턴 클락 채널을 포함하는 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC)).
  2. 제1항에 있어서, 상기 eMMC는,
    상기 클락 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함하는 eMMC.
  3. 제1항에 있어서, 상기 eMMC는,
    상기 클락 신호를 일정 시간 지연시켜 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함하는 eMMC.
  4. 제1항에 있어서, 상기 eMMC는,
    상기 클락 신호에 응답하여, 플래시 메모리로부터 출력된 상기 데이터를 상기 데이터 채널들로 전송하는 데이터 전송 회로; 및
    상기 클락 신호에 응답하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함하며,
    상기 데이터 전송 회로를 포함하는 출력 경로의 레이턴시(latency)와 상기 리턴 클락 생성기를 포함하는 출력 경로의 레이턴시는 서로 동일한 eMMC.
  5. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 입출력 동작 전압들을 이용하여 기준 전압을 생성하는 기준 전압 생성기; 및
    상기 기준 전압을 상기 호스트로 전송하는 기준 전압 채널을 더 포함하는 eMMC.
  6. 제5항에 있어서, 상기 eMMC는,
    상기 기준 전압과 상기 클락 채널로부터 출력된 상기 클락 신호를 수신하는 제1차동 증폭기;
    상기 제1차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기; 및
    상기 리턴 클락 신호와 상기 기준 전압의 차이를 증폭하고 증폭된 상기 리턴 클락 신호를 생성하는 제2차동 증폭기를 더 포함하는 eMMC.
  7. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널을 더 포함하는 eMMC.
  8. 제7항에 있어서,
    상기 기준 전압과 상기 클락 채널로부터 출력된 상기 클락 신호를 수신하는 제1차동 증폭기;
    상기 제1차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기; 및
    상기 리턴 클락 신호와 상기 기준 전압의 차이를 증폭하고 증폭된 상기 리턴 클락 신호를 생성하는 제2차동 증폭기를 더 포함하는 eMMC.
  9. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널을 더 포함하는 eMMC.
  10. 제9항에 있어서, 상기 eMMC는,
    상기 클락 신호와 상기 상보 클락 신호를 수신하는 차동 증폭기; 및
    상기 차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기를 더 포함하는 eMMC.
  11. 제1항에 있어서, 상기 eMMC는,
    상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함하는 eMMC.
  12. 제11항에 있어서, 상기 eMMC는,
    상기 클락 신호에 기초하여 상기 리턴 클락 신호와 상기 상보 리턴 클락 신호들 생성하는 차동 리턴 클락 생성기를 더 포함하는 eMMC.
  13. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널; 및
    상기 호스트로부터 출력된 입출력 동작 전압들에 기초하여 생성된 기준 전압을 상기 호스트로 전송하는 기준 전압 채널을 더 포함하는 eMMC.
  14. 제13항에 있어서,
    상기 기준 전압은 상기 입출력 동작 전압들 중 어느 하나의 절반에 상응하는 DC 전압인 eMMC.
  15. 제13항에 있어서, 상기 eMMC는,
    상기 입출력 동작 전압들을 이용하여 상기 기준 전압을 생성하는 기준 전압 생성기;
    선택 신호에 응답하여 상기 상보 클락 신호와 상기 기준 전압 중에서 어느 하나를 출력하는 선택 회로;
    상기 클락 신호와 상기 선택 회로의 출력 신호를 수신하는 제1차동 증폭기;
    상기 제1차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기; 및
    상기 기준 전압과 상기 리턴 클락 신호의 차이를 증폭하고 증폭된 상기 리턴 클락 신호를 출력하는 제2차동 증폭기를 더 포함하는 eMMC.
  16. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널; 및
    상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널을 더 포함하는 eMMC.
  17. 제16항에 있어서,
    상기 기준 전압은 상기 클락 신호의 스윙 범위의 절반에 상응하는 DC 전압인 eMMC.
  18. 제16항에 있어서, 상기 eMMC는,
    선택 신호에 응답하여 상기 상보 클락 신호와 상기 기준 전압 중에서 어느 하나를 출력하는 선택 회로;
    상기 클락 신호와 상기 선택 회로의 출력 신호를 수신하는 제1차동 증폭기;
    상기 제1차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호를 생성하는 리턴 클락 생성기; 및
    상기 기준 전압과 상기 리턴 클락 신호의 차이를 증폭하고 증폭된 상기 리턴 클락 신호를 출력하는 제2차동 증폭기를 더 포함하는 eMMC.
  19. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 입출력 동작 전압들에 기초하여 생성된 기준 전압을 상기 호스트로 전송하는 기준 전압 채널; 및
    상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함하는 eMMC.
  20. 제19항에 있어서, 상기 eMMC는,
    상기 기준 전압과 상기 클락 신호를 수신하는 차동 증폭기; 및
    상기 차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호와 상보 리턴 클락 신호들 생성하는 차동 리턴 클락 생성기를 더 포함하는 eMMC.
  21. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 기준 전압을 수신하는 기준 전압 채널; 및
    상보 리턴 클락 신호를 상기 호스트로 전송하는 상보 리턴 클락 채널을 더 포함하는 eMMC.
  22. 제21항에 있어서, 상기 eMMC는,
    상기 클락 신호와 상기 기준 전압을 수신하는 차동 증폭기; 및
    상기 차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호와 상보 리턴 클락 신호를 생성하는 차동 리턴 클락 생성기를 더 포함하는 eMMC.
  23. 제1항에 있어서, 상기 eMMC는,
    상기 호스트로부터 출력된 상보 클락 신호를 수신하는 상보 클락 채널; 및
    상기 호스트로 상보 리턴 클락 신호를 전송하는 상보 리턴 클락 채널을 더 포함하는 eMMC.
  24. 제23항에 있어서, 상기 eMMC는,
    상기 클락 신호와 상기 상보 클락 신호를 수신하는 차동 증폭기; 및
    상기 차동 증폭기의 출력 신호에 기초하여 상기 리턴 클락 신호와 상기 상보 리턴 클락 신호를 생성하는 차동 리턴 클락 신호 생성기를 더 포함하는 eMMC.
  25. 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))를 제어하는 호스트에 있어서,
    클락 신호를 상기 eMMC로 전송하는 클락 채널;
    명령을 상기 eMMC로 전송하는 명령 채널;
    상기 eMMC로부터 데이터를 수신하는 데이터 채널들; 및
    상기 데이터와 동기된 리턴 클락 신호를 상기 eMMC로부터 수신하는 리턴 클락 채널을 포함하는 호스트.
  26. 제25항에 있어서, 상기 호스트는,
    상기 데이터 채널들을 통하여 입력된 상기 데이터를 상기 리턴 클락 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  27. 제25항에 있어서, 상기 호스트는,
    선택 신호에 응답하여 상기 클락 신호와 상기 리턴 클락 신호 중에서 어느 하나를 출력하는 선택 회로; 및
    상기 데이터 채널들을 통하여 입력된 상기 데이터를 상기 선택 회로의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  28. 제25항에 있어서, 상기 호스트는,
    기준 전압을 상기 eMMC로부터 수신하는 기준 전압 채널을 더 포함하는 호스트.
  29. 제28항에 있어서, 상기 호스트는,
    상기 기준 전압을 이용하여 상기 데이터 채널들을 통해 입력된 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 기준 전압을 이용하여 상기 리턴 클락 신호를 증폭하는 제2차동 증폭기; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 제2차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  30. 제28항에 있어서, 상기 호스트는,
    상기 기준 전압을 이용하여 상기 데이터 채널들을 통해 입력된 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 기준 전압을 이용하여 상기 리턴 클락 신호를 증폭하는 제2차동 증폭기;
    선택 신호에 응답하여 상기 클락 신호와 상기 제2차동 증폭기의 출력 신호 중에서 어느 하나를 출력하는 선택 회로; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 선택 회로의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  31. 제25항에 있어서, 상기 호스트는,
    기준 전압을 상기 eMMC로 전송하는 기준 전압 채널을 더 포함하는 호스트.
  32. 제31항에 있어서, 상기 호스트는,
    입출력 동작 전압들에 기초하여 상기 기준 전압을 생성하는 기준 전압 생성기;
    상기 기준 전압을 이용하여 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 기준 전압을 이용하여 상기 리턴 클락 신호를 증폭하는 제2차동 증폭기; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 제2차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  33. 제31항에 있어서, 상기 호스트는,
    입출력 동작 전압들에 기초하여 상기 기준 전압을 생성하는 기준 전압 생성기;
    상기 기준 전압을 이용하여 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 기준 전압을 이용하여 상기 리턴 클락 신호를 증폭하는 제2차동 증폭기;
    선택 신호에 응답하여 상기 클락 신호와 상기 제2차동 증폭기의 출력 신호 중에서 어느 하나를 출력하는 선택 회로; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 선택 회로의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  34. 제25항에 있어서, 상기 호스트는,
    상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기; 및
    상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널을 더 포함하는 호스트.
  35. 제25항에 있어서, 상기 호스트는,
    상보 리턴 클락 신호를 상기 eMMC로부터 수신하는 상보 리턴 클락 채널을 더 포함하는 호스트.
  36. 제35항에 있어서, 상기 호스트는,
    상기 리턴 클락 신호와 상기 상보 리턴 클락 신호의 차이를 증폭하는 차동 증폭기; 및
    상기 데이터 채널들을 통하여 입력된 상기 데이터를 상기 차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  37. 제25항에 있어서, 상기 호스트는,
    상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기;
    상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널; 및
    기준 전압을 상기 eMMC로부터 수신하는 기준 전압 채널을 더 포함하는 호스트.
  38. 제37항에 있어서, 상기 호스트는,
    상기 기준 전압을 이용하여 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 기준 전압을 이용하여 상기 리턴 클락 신호를 증폭하는 제2차동 증폭기; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 제2차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  39. 제25항에 있어서, 상기 호스트는,
    상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기;
    상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널;
    입출력 동작 전압들에 기초하여 기준 전압을 생성하는 기준 전압 생성기; 및
    상기 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널을 더 포함하는 호스트.
  40. 제39항에 있어서, 상기 호스트는,
    상기 기준 전압을 이용하여 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 기준 전압을 이용하여 상기 리턴 클락 신호를 증폭하는 제2차동 증폭기; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 제2차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  41. 제25항에 있어서, 상기 호스트는,
    상기 eMMC로부터 상보 리턴 클락 신호를 수신하는 상보 리턴 클락 채널; 및
    상기 eMMC로부터 기준 전압을 수신하는 기준 전압 채널을 더 포함하는 호스트.
  42. 제41항에 있어서, 상기 호스트는,
    선택 신호에 응답하여 상기 상보 리턴 클락 신호와 상기 기준 전압 중에서 어느 하나를 출력하는 선택 회로;
    상기 기준 전압을 이용하여 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 리턴 클락 신호와 상기 선택 회로의 출력 신호의 차이를 증폭하는 제2차동 증폭기; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 제2차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  43. 제25항에 있어서, 상기 호스트는,
    입출력 동작 전압들에 기초하여 기준 전압을 생성하는 기준 전압 생성기;
    상기 기준 전압을 상기 eMMC로 전송하는 기준 전압 채널; 및
    상기 eMMC로부터 상보 리턴 클락 신호를 수신하는 상보 리턴 클락 채널을 더 포함하는 호스트.
  44. 제43항에 있어서, 상기 호스트는,
    선택 신호에 응답하여 상기 상보 리턴 클락 신호와 상기 기준 전압 중에서 어느 하나를 출력하는 선택 회로;
    상기 기준 전압을 이용하여 상기 데이터를 증폭하는 제1차동 증폭기들;
    상기 리턴 클락 신호와 상기 선택 회로의 출력 신호의 차이를 증폭하는 제2차동 증폭기; 및
    상기 제1차동 증폭기들 각각으로부터 출력된 데이터를 상기 제2차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  45. 제25항에 있어서, 상기 호스트는,
    상기 클락 신호와 상보 클락 신호를 생성하는 차동 클락 생성기;
    상기 상보 클락 신호를 상기 eMMC로 전송하는 상보 클락 채널; 및
    상보 클락 신호를 상기 eMMC로부터 수신하는 상보 클락 채널을 더 포함하는 호스트.
  46. 제45항에 있어서, 상기 호스트는,
    상기 리턴 클락 신호와 상기 상보 리턴 클락 신호의 차이를 증폭하는 차동 증폭기; 및
    상기 데이터 채널들을 통해 입력된 상기 데이터를 상기 차동 증폭기의 출력 신호에 응답하여 래치하는 래치 회로를 더 포함하는 호스트.
  47. 임베디드 멀티미디어 카드(embedded Multimedia Card(eMMC))와 호스트를 포함하는 eMMC 시스템의 동작 방법에 있어서,
    상기 eMMC가 클락 채널을 통하여 상기 호스트로부터 입력된 클락 신호를 수신하는 단계;
    상기 eMMC가 명령 채널을 통하여 입력된 리드 명령을 수신하는 단계;
    상기 클락 신호를 이용하여 리턴 클락 신호를 생성하는 단계;
    상기 리드 명령에 따라 플래시 메모리로부터 출력된 데이터를 데이터 채널들을 통하여 상기 호스트로 전송하는 단계; 및
    리턴 클락 채널을 통하여 상기 데이터와 동기된 리턴 클락 신호를 상기 호스트로 전송하는 단계를 포함하는 eMMC 시스템의 동작 방법.
  48. 제47항에 있어서,
    상기 호스트가 상기 리턴 클락 신호를 이용하여 상기 데이터를 래치하는 단계를 더 포함하는 eMMC 시스템의 동작 방법.
  49. 제47항에 있어서,
    상기 호스트가 선택 회로를 이용하여 상기 클락 신호와 상기 리턴 클락 신호 중에서 어느 하나를 출력하는 단계; 및
    상기 호스트가 상기 선택 회로의 출력 신호를 이용하여 상기 데이터를 래치하는 단계를 더 포함하는 eMMC 시스템의 동작 방법.
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