KR20140029813A - Phase change random access memory and method for manufacturing of the same - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000012782 phase change material Substances 0.000 claims abstract description 85
- 150000004767 nitrides Chemical class 0.000 claims abstract description 15
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 239000004065 semiconductor Substances 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 18
- 238000009413 insulation Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 abstract description 12
- 238000001900 extreme ultraviolet lithography Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 6
- 238000000059 patterning Methods 0.000 abstract description 2
- 239000013078 crystal Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- -1 chalcogenide compound Chemical class 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
- H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/801—Constructional details of multistable switching devices
- H10N70/821—Device geometry
- H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
Description
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 고집적에 유리한 상변화 메모리 소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE
정보 통신 분야의 급속한 발달과 정보 매체의 급속한 대중화에 따라 초고속 동작이 가능하고 대용량의 메모리 저장 능력을 가지는 차세대 반도체 메모리 소자에 대한 수요가 점차 증가하고 있다.With the rapid development of the information and communication field and the rapid popularization of information media, the demand for next-generation semiconductor memory devices capable of ultra-fast operation and large memory storage capacity is increasing.
차세대 반도체 메모리 소자는 디램등의 휘발성 메모리 소자 및 플래쉬 메모리등의 비휘발성 메모리 소자의 장점을 취하여 개발된 것으로서, 구동시 전력 소모량이 적으면서도 데이터의 유지 및 리드 라이트 동작 특성이 우수하다.Next-generation semiconductor memory devices have been developed to take advantage of volatile memory devices such as DRAM and nonvolatile memory devices such as flash memory, and have excellent data retention and read / write operation characteristics with low power consumption during driving.
이러한 차세대 반도체 메모리 소자로서는 PCRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STT-RAM(Spin Transfer Torque Random Access Memory) 또는 PoRAM(Polymer Random Access Memory)등의 소자가 활발히 연구되고 있다.As such next-generation semiconductor memory devices, devices such as PCRAM (Phase Change Random Access Memory), RRAM (Resistive Random Access Memory), STT-RAM (Spin Transfer Torque Random Access Memory) or PoRAM (Polymer Random Access Memory) have been actively studied. .
상기한 차세대 반도체 메모리 소자중 PCRAM에서의 데이터 저장은 상변화 물질막의 결정 구조 변화에 의한 저항 차이를 이용하여 이루어진다. 이러한 상변화 물질로서는, 게르마늄(Ge), 안티몬(Sb) 및 텔루늄(Te)으로 구성된 칼코겐 화합물(GST)이 사용될 수 있으며, 이는 공급되는 전류의 크기 및 공급 시간에 의존하여 결정 구조가 달라진다.The data storage in the PCRAM of the next-generation semiconductor memory device is made by using the resistance difference due to the change in the crystal structure of the phase change material film. As such a phase change material, a chalcogenide compound (GST) composed of germanium (Ge), antimony (Sb) and tellurium (Te) can be used, which depends on the magnitude of the current supplied and the supply time of the crystal structure. .
즉, 상변화 물질막에 높은 크기의 전류 펄스를 단시간 인가하여 상변화 물질막의 온도를 용융점 부근까지 높인 후, 급냉(약 1ns)시키면 열을 받은 상변화 물질막 부분은 저항이 높은 비정질 상태로 된다(리세트). 반면, 상대적으로 낮은 크기의 전류 펄스를 장시간 인가하여 상변화 물질막의 온도를 용융 온도보다 낮은 결정화 온도로 유지하여 결정화시킨 후, 냉각시키면 열을 받은 상변화 물질막 부분은 저항이 낮은 결정 상태가 된다(세트).That is, when a high current pulse is applied to the phase change material film for a short time, the temperature of the phase change material film is increased to near the melting point, and then quenched (about 1 ns). (Reset). On the other hand, when a relatively low magnitude current pulse is applied for a long time, the temperature of the phase change material film is kept at a crystallization temperature lower than the melting temperature and crystallized. (set).
이처럼 상변화 물질막은 그 결정 구조에 따라서 저항의 크기가 달라지는 특성(결정 상태는 저항이 작고, 비정질 상태는 저항이 크다)을 이용하여 "1" 또는 "0"의 데이터를 프로그램하고 소거하게 되는 것이다.In this way, the phase change material film is programmed and erased with data of "1" or "0" by using a characteristic in which the size of the resistance varies depending on the crystal structure (the crystal state is small in resistance, and the amorphous state is large in resistance). .
한편, 상기 PCRAM에 있어서, 낮은 리셋 전류를 확보하는 것이 매우 중요한데, 이러한 리셋 전류량을 결정하는 요인으로는 상변화 물질층과 하부전극간의 접촉 면적, 상변화 물질층의 저항, 크기, 두께, 단열 특성등을 들 수 있다. Meanwhile, in the PCRAM, it is very important to ensure a low reset current. The factors determining the amount of reset current include the contact area between the phase change material layer and the lower electrode, the resistance, size, thickness, and thermal insulation of the phase change material layer. Etc. can be mentioned.
그리고, 상기 리셋 전류량을 감소시키기 위한 대표적인 방안으로 하부전극과 상변화 물질층간의 접촉 면적을 감소시키는 방안을 들 수 있다. 이를 위하여 하부전극 콘택의 구경을 최소화하여 상변화 물질층과의 접촉 면적을 감소시키기고 있다. 그러나, 소자가 점차 고집적화되어 축소율이 증가함에 따라 하부전극 콘택의 구경을 최소화함과 함께 상변화 물질 패턴 또한 고집적화되어야 한다. As a representative method for reducing the amount of reset current, there is a method of reducing the contact area between the lower electrode and the phase change material layer. To this end, the diameter of the lower electrode contact is minimized to reduce the contact area with the phase change material layer. However, as the device becomes more highly integrated and the shrinkage ratio is increased, the diameter of the lower electrode contact must be minimized, and the phase change material pattern must be highly integrated.
그러나, 상변화 물질 패턴이 점차 고집적화됨으로써 종래의 상변화 물질층의 패터닝 방법으로는 도 1 내지 도 4에 도시된 것과 같은 불량을 발생된다. However, as the phase change material pattern is gradually integrated, the conventional method of patterning the phase change material layer may cause defects as shown in FIGS. 1 to 4.
먼저, 도 1을 참조하면, 상변화 물질 패턴(1)이 완전히 분리되지 못한 상태가 도시되어 있다(참조부호 "A"). First, referring to FIG. 1, a state in which the phase
도 2를 참조하면, 상변화 물질 패턴(2)의 하부가 과도 식각되어 손실된 상태가 도시되어 있다(참조부호 "B").Referring to FIG. 2, a state in which the lower portion of the phase
도 3을 참조하면, 상변화 물질 패턴(3)의 상부가 과도 식각되어 손실된 상태가 도시되어 있다(참조부호 "C"). Referring to FIG. 3, a state in which the upper portion of the phase
도 4를 참조하면, 상변화 물질 패턴(4) 사이를 매립하는 절연막(5) 내부에 보이드가 발생된 상태가 도시되어 있다(참조부호 "D").Referring to FIG. 4, a state in which voids are generated in the
이에 본 분야에서는 극자외선 리소그라피 공정이나 고성능 식각 장비를 이용한 식각 공정을 실시하여 상기와 같은 불량 요인을 제거하고 있다. In this field, the above-mentioned defects are removed by performing an etching process using an extreme ultraviolet lithography process or a high performance etching apparatus.
그러나, 상기한 극자외선 리소그라피 공정이나 고성능 식각 장비를 이용한 식각 공정을 실시할 경우, 상기한 불량 요인은 해소할 수 있으나, 제조 단가가 크게 상승하는 단점이 있다.However, when performing the above-described extreme ultraviolet lithography process or the etching process using a high performance etching equipment, the above-mentioned defects can be eliminated, but there is a disadvantage in that the manufacturing cost increases significantly.
본 발명의 목적은, 까다로운 극자외선 리소그라피 공정이 불필요한 고성능 상변화 메모리 소자 및 그 제조방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a high performance phase change memory device and a method of manufacturing the same, which require no demanding extreme ultraviolet lithography process.
본 발명의 다른 목적은, 고성능 식각 장비를 이용한 식각 공정이 불필요한 상변화 메모리 소자 및 그 제조방법을 제공함에 있다. Another object of the present invention is to provide a phase change memory device and a method for manufacturing the same, which do not require an etching process using a high performance etching apparatus.
본 발명의 다른 목적은, 고집적에 유리한 상변화 메모리 소자 및 그 제조방법을 제공함에 있다. Another object of the present invention is to provide a phase change memory device which is advantageous for high integration and a method of manufacturing the same.
본 발명의 바람직한 실시예에 따른 상변화 메모리 소자는, 반도체 기판 상부에 소정간격 이격되어 형성되어 있는 다수개의 제1상변화 물질막 패턴; 상기 제1상변화 물질막 패턴 상부에 형성되어 있는 제1상부전극; 상기 제1상변화 물질막 패턴 및 제1상부전극의 측부에 형성되어 있는 단열막; 상기 제1상변화 물질막 패턴 사이에 상기 단열막을 개재하여 동일 높이로 형성되어 있는 다수개의 제2상변화 물질막 패턴; 및 상기 제2상변화 물질막 패턴 상부에, 상기 제1상부전극과 동일한 높이로 형성되어 있는 제2상부전극을 포함한다. A phase change memory device according to an exemplary embodiment of the present invention may include: a plurality of first phase change material film patterns formed on a semiconductor substrate at predetermined intervals; A first upper electrode formed on the first phase change material layer pattern; An insulating layer formed on the side of the first phase change material layer pattern and the first upper electrode; A plurality of second phase change material film patterns formed at the same height between the first phase change material film patterns with the insulating film interposed therebetween; And a second upper electrode formed on the second phase change material layer pattern at the same height as the first upper electrode.
본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 제조방법은, 반도체 기판 상부에 소정간격 이격되도록 다수개의 제1상변화 물질막 패턴을 형성하는 단계와; 상기 제1상변화 물질막 패턴 상부에 제1상부전극을 형성하는 단계와; 상기 제1상변화 물질막 패턴 및 제1상부전극이 형성되어 있는 반도체 기판 상부에 단열막을 증착한 뒤, 바텀 영역에 존재하는 상기 단열막만을 부분 제거하여 반도체 기판을 일부 노출시키는 단계와; 상기 반도체 기판 상부에 상변화 물질막을 증착한 뒤, 상기 제1상변화 물질막 패턴과 동일 높이에 이르도록 상기 상변화 물질막을 식각하여 인접하는 제1상변화 물질막 패턴 사이에 다수개의 제2상변화 물질막 패턴을 형성하는 단계와; 상기 제2상변화 물질막 패턴이 형성되어 있는 반도체 기판 상부에 도전막을 증착한 뒤, 상기 제1상부전극과 동일한 높이에 이르도록 상기 도전막을 식각하여 상기 제2상변화 물질막 패턴 상부에 제2상부전극을 형성하는 단계를 포함한다. A method of manufacturing a phase change memory device according to an exemplary embodiment of the present invention may include forming a plurality of first phase change material film patterns on a semiconductor substrate so as to be spaced apart from each other by a predetermined interval; Forming a first upper electrode on the first phase change material film pattern; Depositing an insulating film on the semiconductor substrate on which the first phase change material film pattern and the first upper electrode are formed, and partially removing only the insulating film present in the bottom region to partially expose the semiconductor substrate; After depositing a phase change material layer on the semiconductor substrate, the phase change material layer is etched to reach the same height as the first phase change material layer pattern, and thus, a plurality of second phases between adjacent first phase change material layer patterns. Forming a change material film pattern; After depositing a conductive film on the semiconductor substrate on which the second phase change material film pattern is formed, the conductive film is etched to reach the same height as the first upper electrode to form a second layer on the second phase change material film pattern. Forming an upper electrode.
본 발명에 의하면, 1차 패터닝된 상변화 물질막을 질화막으로 단열한 뒤, 그 상부에 상변화 물질을 증착하여 이를 2차 패터닝함으로써, 최종 상변화 물질막을 형성한다. 이처럼, 본 발명에서는 까다로운 극자외선 리소그라피 공정이나 고성능 식각 장비를 이용한 식각 공정을 실시하지 않아 제조 단가는 보다 절감하면서도 고집적에 유리한 상변화 메모리 소자를 제공할 수 있게 된다. According to the present invention, the first patterned phase change material film is insulated with a nitride film, and then a phase change material is deposited on the second and patterned to form a final phase change material film. As such, the present invention does not perform an intensive process using an extreme ultraviolet lithography process or a high-performance etching equipment, thereby providing a phase change memory device that is more cost-effective and advantageous to high integration.
도 1은 상변화 물질 패턴이 완전히 분리되지 못한 상태를 나타낸다.
도 2는 상변화 물질 패턴의 하부가 과도 식각되어 손실된 상태를 나타낸다.
도 3은 상변화 물질 패턴의 상부가 과도 식각되어 손실된 상태를 나타낸다.
도 4는 상변화 물질 패턴 사이를 매립하는 절연막 내부에 보이드가 발생된 상태를 나타낸다.
도 5는 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 구조를 나타낸다.
도 6a 내지 도 6g는 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 제조방법을 나타낸다.1 illustrates a state in which a phase change material pattern is not completely separated.
2 illustrates a state in which a lower portion of the phase change material pattern is over-etched and lost.
3 illustrates a state in which an upper portion of a phase change material pattern is over-etched and lost.
4 illustrates a state in which voids are generated in an insulating layer filling a phase change material pattern.
5 illustrates a structure of a phase change memory device according to a preferred embodiment of the present invention.
6A to 6G illustrate a method of manufacturing a phase change memory device according to a preferred embodiment of the present invention.
이하, 하기의 도면들을 참조하여 본 발명의 실시예에 따른 상변화 메모리 소자 및 그 제조방법에 대해 상세히 설명하고자 한다.Hereinafter, a phase change memory device and a method of manufacturing the same according to embodiments of the present invention will be described in detail with reference to the following drawings.
도 5에는 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 구조가 도시되어 있다.5 illustrates the structure of a phase change memory device according to a preferred embodiment of the present invention.
도 5를 참조하면, 반도체 기판(100) 상부에 제1상변화 물질막(102) 및 제2상변화물질막(112)이 단열층인 질화막(108)을 개재하여 인접 형성되어 있다. 그리고, 상기 제1상변화 물질막(102) 상부에는 제1상부전극(104)이, 상기 제2상변화 물질막(112) 상부에는 제2상부전극(114)이 형성되어 있다. Referring to FIG. 5, a first phase
본 발명에서는 1차 패터닝된 상변화 물질막(102)을 질화막(108)으로 단열한 뒤, 그 상부에 상변화 물질을 재차 증착하여 이를 2차 패터닝함으로써, 최종 상변화 물질막을 형성한다. In the present invention, the first patterned phase
그 결과, 본 발명에서는 까다로운 극자외선 리소그라피 공정이나 고성능 식각 장비를 이용한 식각 공정을 실시하지 않고도 고집적에 유리한 상변화 물질막 패턴을 형성할 수 있게 된다. As a result, in the present invention, it is possible to form a phase change material film pattern that is advantageous for high integration without performing a difficult extreme ultraviolet lithography process or an etching process using a high performance etching apparatus.
그러면, 하기의 도면들을 참조하여 상기 상변화 메모리 소자의 제조과정을 보다 구체적으로 살펴보기로 하자. Next, a manufacturing process of the phase change memory device will be described in more detail with reference to the following drawings.
도 6a 내지 도 6g에는 본 발명의 바람직한 실시예에 따른 상변화 메모리 소자의 제조과정이 순차적으로 도시되어 있다.6A through 6G sequentially illustrate a process of manufacturing a phase change memory device according to an exemplary embodiment of the present invention.
먼저, 도 6a를 참조하면, 반도체 기판(100) 상부에 제1상변화 물질막(102)을 증착한다. 그리고, 상기 제1상변화 물질막(102)에 대하여 통상의 포토리소그라피 공정을 실시하여 상기 제1상변화 물질막(102)을 1차 패터닝한다. 그 결과, 상기 1차 패터닝된 제1상변화 물질막(102) 사이에는 제1개구(106)가 형성된다. First, referring to FIG. 6A, a first phase
이때, 상기 포토리소그라피 공정시 CF4 및 Ar으로 이루어진 에천트를 사용하여 제1상변화 물질막(102) 측면의 손상을 최소화한다. At this time, CF 4 during the photolithography process And an etchant consisting of Ar to minimize damage to the side of the first phase
이어서, 상기 1차 패터닝된 제1상변화 물질막(102) 상부에 제1상부전극(104)을 형성한다.Subsequently, a first
도 6b를 참조하면, 상기 제1상부전극(104)이 형성되어 있는 반도체 기판(100) 상부에 단열층으로서, 예컨대 질화막(108)을 증착한다. 상기 질화막(108) 증착시, 상변화 물질막(102) 패턴의 밀도가 높지 않아 스텝 커버리지가 우수하다. 따라서, 상기 질화막(108) 내부에 보이드 발생이 방지되어 인접한 상변화 물질막 패턴간 단열 능력이 향상될 수 있다. Referring to FIG. 6B, a
도 6c를 참조하면, 상기 질화막(108)에 에치백 공정을 실시하여 상기 제1개구(106)의 바텀 영역에 존재하는 질화막(108)만을 제거한다. 그 결과, 상기 제1개구(106) 측면에 질화막(108)이 존재하게 되어, 상기 제1개구(106)에 비하여 질화막(108)의 증착폭만큼 면적이 축소된 제2개구(110)가 형성된다. Referring to FIG. 6C, an etch back process is performed on the
도 6d를 참조하면, 상기 제2개구(110)가 형성되어 있는 반도체 기판(100) 상부에 제2상변화 물질막(112)을 증착한다. Referring to FIG. 6D, a second phase
도 6e를 참조하면, 상기 제2상변화 물질막(112)에 대하여 통상의 에치백 공정을 실시한다. 이때, 상기 제2상변화 물질막(112)이 상기 제1상변화 물질막(102)과 동일한 높이를 가지도록 식각한다. Referring to FIG. 6E, a conventional etch back process is performed on the second phase
도 6f를 참조하면, 상기 동일한 높이를 가지는 제1상변화 물질막(102) 및 제2상변화 물질막(112)이 형성되어 있는 반도체 기판(100) 상부에 상부전극용 도전막(114)을 증착한다. Referring to FIG. 6F, an upper electrode
도 6g를 참조하면, 상기 상부전극용 도전막(114)에 통상의 CMP 공정을 실시하여 상기 제1상부전극(104)과 동일한 높이의 제2상부전극(114)을 형성한다.Referring to FIG. 6G, a normal CMP process is performed on the upper electrode
상기한 바와 같이, 본 발명에 의하면, 1차 패터닝된 상변화 물질막을 질화막으로 단열한다. 그리고 나서, 그 상부에 상변화 물질을 재차 증착하여 이를 2차 패터닝함으로써, 최종 상변화 물질막을 형성한다. As described above, according to the present invention, the first patterned phase change material film is insulated with a nitride film. Then, the phase change material is again deposited on the second side and patterned again to form a final phase change material film.
이처럼, 본 발명에서는 까다로운 극자외선 리소그라피 공정이나 고성능 식각 장비를 이용한 식각 공정을 실시하지 않아 제조 단가는 보다 절감하면서도 고집적에 유리한 상변화 메모리 소자를 제공할 수 있게 된다.As such, the present invention does not perform an intensive process using an extreme ultraviolet lithography process or a high-performance etching equipment, thereby providing a phase change memory device that is more cost-effective and advantageous to high integration.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예를 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야 한다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. It can be understood that Therefore, the embodiments described above are to be understood in all respects as illustrative and not restrictive.
100: 반도체 기판 102: 제1상변화 물질막
104: 제1상부전극 106: 제1개구
108: 질화막 110: 제2개구
112: 제2상변화 물질막 114: 제2상부전극100: semiconductor substrate 102: first phase change material film
104: first upper electrode 106: first opening
108: nitride film 110: second opening
112: second phase change material film 114: second upper electrode
Claims (4)
상기 제1상변화 물질막 패턴 상부에 형성되어 있는 제1상부전극;
상기 제1상변화 물질막 패턴 및 제1상부전극의 측부에 형성되어 있는 단열막;
상기 제1상변화 물질막 패턴 사이에 상기 단열막을 개재하여 동일 높이로 형성되어 있는 다수개의 제2상변화 물질막 패턴; 및
상기 제2상변화 물질막 패턴 상부에, 상기 제1상부전극과 동일한 높이로 형성되어 있는 제2상부전극을 포함하는 상변화 메모리 소자.A plurality of first phase change material film patterns formed on the semiconductor substrate at predetermined intervals;
A first upper electrode formed on the first phase change material layer pattern;
An insulating layer formed on the side of the first phase change material layer pattern and the first upper electrode;
A plurality of second phase change material film patterns formed at the same height between the first phase change material film patterns with the insulating film interposed therebetween; And
And a second upper electrode formed on the second phase change material layer pattern at the same height as the first upper electrode.
상기 제1상변화 물질막 패턴 상부에 제1상부전극을 형성하는 단계와;
상기 제1상변화 물질막 패턴 및 제1상부전극이 형성되어 있는 반도체 기판 상부에 단열막을 증착한 뒤, 바텀 영역에 존재하는 상기 단열막만을 부분 제거하여 반도체 기판을 일부 노출시키는 단계와;
상기 반도체 기판 상부에 상변화 물질막을 증착한 뒤, 상기 제1상변화 물질막 패턴과 동일 높이에 이르도록 상기 상변화 물질막을 식각하여 인접하는 제1상변화 물질막 패턴 사이에 다수개의 제2상변화 물질막 패턴을 형성하는 단계와;
상기 제2상변화 물질막 패턴이 형성되어 있는 반도체 기판 상부에 도전막을 증착한 뒤, 상기 제1상부전극과 동일한 높이에 이르도록 상기 도전막을 식각하여 상기 제2상변화 물질막 패턴 상부에 제2상부전극을 형성하는 단계를 포함하는 상변화 메모리 소자의 제조방법.Forming a plurality of first phase change material film patterns on the semiconductor substrate to be spaced apart from each other by a predetermined distance;
Forming a first upper electrode on the first phase change material film pattern;
Depositing an insulating film on the semiconductor substrate on which the first phase change material film pattern and the first upper electrode are formed, and partially removing only the insulating film present in the bottom region to partially expose the semiconductor substrate;
After depositing a phase change material layer on the semiconductor substrate, the phase change material layer is etched to reach the same height as the first phase change material layer pattern, and thus, a plurality of second phases between adjacent first phase change material layer patterns. Forming a change material film pattern;
After depositing a conductive film on the semiconductor substrate on which the second phase change material film pattern is formed, the conductive film is etched to reach the same height as the first upper electrode to form a second layer on the second phase change material film pattern. A method of manufacturing a phase change memory device comprising forming an upper electrode.
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Publications (1)
| Publication Number | Publication Date |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| KR (1) | KR20140029813A (en) |
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