KR20140029039A - 집적 회로 - Google Patents

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KR20140029039A
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이근일
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Abstract

패리티 연산을 수행하는 집적 회로에 관한 것으로, 다수의 단수로 구성된 신호 처리부, 및 상기 신호 처리부의 신호 전달 경로 상에 접속되며, 입력되는 신호를 정렬 제어 신호에 따라 정렬하여 출력하는 신호 정렬부를 구비하는 집적 회로가 제공된다.

Description

집적 회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로, 보다 구체적으로는 패리티 연산을 수행하는 집적 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 여러 가지 동작을 수행하기 위하여 다양한 내부 회로를 구비하고 있으며, 그 내부 회로 중에는 패리티 연산을 수행하는 집적 회로가 있다.
도 1 은 일반적인 패리티 연산 회로를 설명하기 위한 블록도이다.
도 1 을 참조하면, 패리티 연산 회로는 다수의 배타적 논리 합 게이트(XOR)를 구비하며, 입력되는 신호에 대하여 논리'하이' 또는 논리'로우'가 홀수개인지 짝수개인지에 대한 정보를 검출 신호(DET_OUT)로 출력한다. 도 1 의 패리티 연산 회로는 16 개의 신호를 입력받아 패리티 연산을 하기 위하여 배타적 논리 합 게이트(XOR)를 4 단으로 구성한 일례이다.
한편, 일반적인 배타적 논리 합 게이트(XOR)는 입력되는 신호에 따라 신호 처리 속도가 다르다. 즉, 배타적 논리 합 게이트(XOR)에 입력되는 신호가 '00', '01', '10', '11' 중 어느 것이냐에 따라 신호 처리 속도가 다르다. 따라서, 다수의 배타적 논리 합 게이트(XOR)는 신호 입력 시점이 동일하더라도 신호 출력 시점은 조금씩 다르다.
도 2 는 패리티 연산 회로의 다른 구성을 설명하기 위한 블록도이다.
도 2 를 참조하면, 패리티 연산 회로는 10 개의 신호를 입력받아 패리티 연산을 수행한다. 도면에서 볼 수 있듯이, 도 2 의 패리티 연산 회로는 배타적 논리 합 게이트(XOR)가 3 단과 4 단으로 구성된다. 이러한 구성의 경우 다수의 배타적 논리 합 게이트(XOR)의 신호 출력 시점이 도 1 의 구성보다 더욱 심하게 달라질 수 있다.
위에서 살펴본 바와 같이, 다수의 배타적 논리 합 게이트(XOR)의 신호 출력 시점은 서로 다를 수 있으며, 이는 결국 패리티 연산 회로의 오동작을 야기한다.
본 발명의 실시예는 패리티 연산 회로의 신호 처리 시점을 제어할 수 있는 집적 회로를 제공한다.
본 발명의 실시예에 따른 집적 회로는, 다수의 단수로 구성된 신호 처리부; 및 상기 신호 처리부의 신호 전달 경로 상에 접속되며, 입력되는 신호를 정렬 제어 신호에 따라 정렬하여 출력하는 신호 정렬부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 집적 회로는, 패리티 동작을 수행하는 제1 패리티 동작부; 상기 제1 패리티 처리부의 출력 신호를 정렬 제어 신호에 따라 정렬하여 출력하는 신호 정렬부; 및 상기 신호 정렬부의 출력 신호를 입력받아 상기 패리티 동작을 수행하여 패리티 검출 신호를 생성하는 제2 패리티 동작부를 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 집적 회로는, 다수의 입력 신호에 대한 패리티 동작을 수행하는 제1 패리티 동작부; 상기 제1 패리티 처리부의 출력 신호를 제1 정렬 제어 신호에 따라 정렬하여 출력하는 제1 신호 정렬부; 상기 신호 정렬부의 출력 신호를 입력받아 상기 패리티 동작을 수행하는 제2 패리티 동작부; 상기 제2 패리티 처리부의 출력 신호를 제2 정렬 제어 신호에 따라 정렬하여 출력하는 제1 신호 정렬부; 상기 제1 패리티 동작부에 대응하는 지연 시간이 모델링되며, 상기 제1 정렬 제어 신호를 생성하는 제1 제어 신호 생성부; 및 상기 제2 패리티 동작부에 대응하는 지연 시간이 모델링되며, 상기 제2 정렬 제어 신호를 생성하는 제2 제어 신호 생성부를 구비할 수 있다.
바람직하게, 상기 제2 신호 정렬부의 출력 신호를 입력받아 상기 다수의 입력 신호에 대응하는 패리티 검출 신호를 생성하는 패리티 출력부를 더 구비할 수 있다.
본 발명의 실시예에 따른 집적 회로는 패리티 연산 회로의 신호 처리 시점을 제어하여 다수의 배타적 논리 합 게이트 각각의 신호 입력 시점을 서로 동일하게 제어하는 것이 가능하다.
패리티 연산 회로에서 처리되는 내부 신호들의 신호 처리 시점을 제어하여 안정적인 패리티 연산 동작을 보장해 줄 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 패리티 연산 회로를 설명하기 위한 블록도이다.
도 2 는 패리티 연산 회로의 다른 구성을 설명하기 위한 블록도이다.
도 3 은 본 발명의 제1 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.
도 4 는 본 발명의 제2 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 제1 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.
도 3 을 참조하면, 집적 회로는 제1 패리티 동작부(310)와, 신호 정렬부(320), 및 제2 패리티 동작부(320)를 구비한다. 참고로, 제1 실시예의 경우 신호 정렬부(320)를 제외하고 배타적 논리 합 게이트(XOR)가 4 개의 단수로 구성되는 것을 일례로 한다.
제1 및 제2 패리티 동작부(310, 330)는 입력 신호에 대한 패리티 동작을 수행하기 위한 것으로, 다수의 배타적 논리 합 게이트(XOR)를 구비한다. 그리고, 제1 패리티 동작부(310)와 제2 패리티 동작부(330) 사이에 접속된 신호 정렬부(320)는 제1 패리티 동작부(310)의 출력 신호를 정렬 제어 신호(CTR)에 따라 정렬하여 제2 패리티 동작부(330)로 출력한다. 여기서, 신호 정렬부(320)는 정렬 제어 신호(CTR)에 응답하여 입력 신호를 출력하는 동기화 회로로 구성될 수 있다.
그래서, 제1 패리티 동작부(310)는 입력 신호에 대한 패리티 동작을 수행하고, 신호 정렬부(320)는 제1 패리티 동작부(310)의 출력 신호를 정렬 제어 신호(CTR)에 따라 정렬하여 출력하며, 제2 패리티 동작부(330)는 신호 정렬부(320)의 출력 신호의 패리티 동작을 수행하여 최종적으로 패리티 검출 신호(DET_OUT)를 생성한다.
본 발명의 제1 실시예에 따른 집적 회로는 제1 패리티 동작부(310)의 출력 신호를 정렬 제어 신호(CTR)에 따라 정렬하고, 이를 통해 제2 패리티 동작부(330)로 입력되는 신호의 입력 시점을 모두 동일하게 제어하는 것이 가능하다.
다시 말하면, 본 발명의 실시예에 따른 집적 회로는 배타적 논리 합 게이트(XOR)가 다수의 단수로 구성되는 구조에서 배타적 논리 합 게이트(XOR)의 신호 전달 경로 상에 신호 정렬부(320)를 접속하고, 이 신호 정렬부(320)의 정렬 동작을 통해 다음 단의 배타적 논리 합 게이트(XOR)로 입력되는 신호의 입력 시점을 모두 동일하게 제어하는 것이 가능하다.
도 4 는 본 발명의 제2 실시예에 따른 집적 회로를 설명하기 위한 블록도이다.
도 4 를 참조하면, 집적 회로는 제1 패리티 동작부(410)와, 제1 신호 정렬부(420)와, 제2 패리티 동작부(430)와, 제2 신호 정렬부(440)와, 패리티 출력부(450)와, 제1 및 제2 제어 신호 생성부(460, 470)를 구비한다.
제 1 패리티 동작부(410)는 입력 신호에 대한 패리티 동작을 수행하기 위한 것으로, 다수의 배타적 논리 합 게이트(XOR)를 구비한다. 제1 신호 정렬부(420)는 제1 패리티 동작부(410)의 출력 신호를 제1 정렬 제어 신호(CTR1)에 따라 정렬하여 출력하고, 제2 패리티 동작부(430)는 제1 신호 정렬부(420)의 출력 신호에 대한 패리티 동작을 수행한다. 제2 신호 정렬부(440)는 제2 패리티 동작부(430)의 출력 신호를 제2 정렬 제어 신호(CTR2)에 따라 정렬하여 출력하고, 패리티 출력부(450)는 제2 신호 정렬부(440)의 출력 신호에 대한 패리티 검출 신호(DET_OUT)를 생성한다.
한편, 제1 및 제2 신호 정렬부(420, 440)는 제1 및 제2 제어 신호 생성부(460, 470) 각각에서 생성되는 제1 정렬 제어 신호(CTR1)와 제2 정렬 제어 신호(CTR2)에 응답하여 제어된다. 여기서, 제1 제어 신호 생성부(460)는 소오스 제어 신호(CTR_SRC)를 입력받아 예정된 시간만큼 지연시켜 제1 정렬 제어 신호(CTR1)를 생성하고, 제2 제어 신호 생성부(470)는 제1 정렬 제어 신호(CTR1)를 입력받아 예정된 시간만큼 지연시켜 제2 정렬 제어 신호(CTR2)를 생성한다.
이하, 제1 및 제2 제어 신호 생성부(460, 470)에 대하여 살펴보기로 한다.
제1 제어 신호 생성부(460)는 제1 패리티 동작부(410)에 대응하는 지연 시간이 모델링되어 있으며, 제2 제어 신호 생성부(470)는 제2 패리티 동작부(430)에 대응하는 지연 시간이 모델링되어 있다. 따라서, 제1 제어 신호 생성부(460)는 소오스 제어 신호(CTR_SRC)에 해당 시간만큼을 반영하여 제1 정렬 제어 신호(CTR1)를 생성하고, 제2 제어 신호 생성부(470) 역시 제1 정렬 제어 신호(CTR1)에 해당 시간만큼을 반영하여 제2 정렬 제어 신호(CTR2)를 생성한다.
여기서, 소오스 제어 신호(CTR_SRC)는 제1 패리티 동작부(410)에 입력되는 신호의 입력 시점에 대응하는 신호로써, 제1 및 제2 신호 정렬부(420, 440) 각각에 입력되는 신호와 제1 및 제2 정렬 제어 신호(CTR1, CTR2)와의 셋업/홀드 타임을 고려한 신호가 될 수 있다.
참고로, 제1 및 제2 제어 신호 생성부(460, 470)는 제1 및 제2 패리티 동작부(410, 430)에 대응하는 회로를 이용하여 구현하거나, 테스트 동작 모드를 통해 해당하는 지연 시간을 설정하여 구현하는 것이 가능하다.
전술한 본 발명의 실시예에 따른 집적 회로는 다수의 배타적 논리 합 게이트(XOR)의 출력 신호를 정렬 제어 신호에 따라 정렬하여 출력함으로써, 이후 단에 배치되는 회로의 신호 입력 시점을 서로 동일하게 제어하는 것이 가능하다. 또한 이를 이용한 패리티 연산 회로의 경우 안정적인 패리티 연산 동작이 보장된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 제1 패리티 동작부
320 : 신호 정렬부
330 : 제2 패리티 동작부

Claims (5)

  1. 다수의 단수로 구성된 신호 처리부; 및
    상기 신호 처리부의 신호 전달 경로 상에 접속되며, 입력되는 신호를 정렬 제어 신호에 따라 정렬하여 출력하는 신호 정렬부
    를 구비하는 집적 회로.
  2. 패리티 동작을 수행하는 제1 패리티 동작부;
    상기 제1 패리티 처리부의 출력 신호를 정렬 제어 신호에 따라 정렬하여 출력하는 신호 정렬부; 및
    상기 신호 정렬부의 출력 신호를 입력받아 상기 패리티 동작을 수행하여 패리티 검출 신호를 생성하는 제2 패리티 동작부
    를 구비하는 집적 회로.
  3. 다수의 입력 신호에 대한 패리티 동작을 수행하는 제1 패리티 동작부;
    상기 제1 패리티 처리부의 출력 신호를 제1 정렬 제어 신호에 따라 정렬하여 출력하는 제1 신호 정렬부;
    상기 신호 정렬부의 출력 신호를 입력받아 상기 패리티 동작을 수행하는 제2 패리티 동작부;
    상기 제2 패리티 처리부의 출력 신호를 제2 정렬 제어 신호에 따라 정렬하여 출력하는 제1 신호 정렬부;
    상기 제1 패리티 동작부에 대응하는 지연 시간이 모델링되며, 상기 제1 정렬 제어 신호를 생성하는 제1 제어 신호 생성부; 및
    상기 제2 패리티 동작부에 대응하는 지연 시간이 모델링되며, 상기 제2 정렬 제어 신호를 생성하는 제2 제어 신호 생성부
    를 구비하는 집적 회로.
  4. 제3항에 있어서,
    상기 제1 및 제2 제어 신호 생성부는 상기 다수의 입력 신호의 입력 시점에 대응하는 소오스 제어 신호에 응답하여 상기 제1 및 제2 정렬 제어 신호를 생성하는 것을 특징으로 하는 집적 회로.
  5. 제3항에 있어서,
    상기 제2 신호 정렬부의 출력 신호를 입력받아 상기 다수의 입력 신호에 대응하는 패리티 검출 신호를 생성하는 패리티 출력부를 더 구비하는 집적 회로.
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* Cited by examiner, † Cited by third party
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