KR20140026839A - 반도체칩 및 반도체시스템 - Google Patents

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KR20140026839A
KR20140026839A KR1020120092525A KR20120092525A KR20140026839A KR 20140026839 A KR20140026839 A KR 20140026839A KR 1020120092525 A KR1020120092525 A KR 1020120092525A KR 20120092525 A KR20120092525 A KR 20120092525A KR 20140026839 A KR20140026839 A KR 20140026839A
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Abstract

반도체칩은 외부클럭 및 반전외부클럭으로부터 위상클럭을 생성하고, 제1 테스트외부클럭 및 제2 테스트외부클럭으로부터 테스트위상클럭을 생성하며, 테스트모드신호에 응답하여 상기 위상클럭 또는 상기 테스트위상클럭을 선택위상클럭으로 출력하는 선택위상클럭생성부; 및 상기 선택위상클럭에 동기하여 데이터를 입출력하는 데이터입출력부를 포함한다.

Description

반도체칩 및 반도체시스템{SEMICONDUCTOR CHIP AND SEMICONDUCTOR SYSTEM}
본 발명은 면적소모 및 전류소모를 감소시킬 수 있는 테스트를 제공하는 반도체칩 및 반도체시스템에 관한 것이다.
최근 반도체시스템의 동작속도가 증가함에 따라 반도체시스템에 포함된 반도체칩들 사이에 고속(high spped)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 반도체칩들 사이에서 직렬로 입출력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 프리페치(prefetch)가 적용된다. 프리페치란 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것으로, 데이터를 병렬화하기 위해서는 위상이 서로 다른 클럭, 즉, 다중위상(multi-phase)클럭이 반도체칩 내부에서 생성되어 데이터 입출력에 이용된다.
일반적으로 다중 위상(multi-phase) 클럭을 생성함에 있어, 외부에서 입력되는 외부클럭의 주파수보다 2배 빠른 주파수를 갖는 내부클럭을 생성하기 위해 위상고정루프(PLL: Phase Locked Loop)를 이용하고 있다. 그런데, 위상고정루프는 큰 면적을 차지하고, 많은 전류를 소모하기 때문에 반도체칩의 레이아웃 면적 소모 및 전류소모가 크다. 또한, 위상고정루프는 외부클럭보다 주파수보다 2배 빠른 주파수를 갖는 내부클럭을 생성하기 위해 긴 락킹시간(locking time)이 필요하다.
본 발명은 PLL을 사용하지 않고, 다중위상클럭을 생성하여 데이터를 입출력시킴으로써, 전류소모 및 면적소모를 절감할 수 있도록 한 반도체칩 및 반도체시스템을 제공한다.
이를 위해 본 발명은 외부클럭 및 반전외부클럭으로부터 위상클럭을 생성하고, 제1 테스트외부클럭 및 제2 테스트외부클럭으로부터 테스트위상클럭을 생성하며, 테스트모드신호에 응답하여 상기 위상클럭 또는 상기 테스트위상클럭을 선택위상클럭으로 출력하는 선택위상클럭생성부; 및 상기 선택위상클럭에 동기하여 데이터를 입출력하는 데이터입출력부를 포함하는 반도체칩을 제공한다.
또한, 본 발명은 커맨드, 어드레스, 제1 외부클럭과 제1 반전외부클럭, 제2 외부클럭과 제2 반전외부클럭, 및 제1 테스트외부클럭 및 제2 테스트외부클럭을 인가하는 제1 반도체칩; 및 테스트에 진입하는 경우 상기 제1 테스트외부클럭 및 상기 제2 테스트외부클럭으로부터 선택위상클럭을 생성하고, 상기 선택위상클럭에 동기하여 데이터를 입출력하는 제2 반도체칩을 포함하되, 상기 제2 외부클럭은 상기 제1 외부클럭과 동일한 주파수 및 위상을 갖고, 상기 제2 테스트외부클럭은 상기 제1 테스트외부클럭과 90°의 위상차를 갖는 반도체시스템을 제공한다.
본 발명에 의하면 PLL을 사용하지 않고, 다중위상클럭을 생성하여 데이터를 입출력시킴으로써, 전류소모 및 면적소모를 절감할 수 있는 효과가 있다.
또한, 본 발명에 의하면 다중위상클럭을 이용하여 데이터를 입출력시키는 테스트를 빠른 속도로 진행할 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체집적회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체집적회로에 포함된 위상클럭생성부의 일 실시예에 따른 도면이다.
도 3은 도 2에 도시된 위상클럭생성부에 포함된 분주기의 일 실시예에 따른 도면이다.
도 4는 도 2에 도시된 위상클럭생성부의 동작을 설명하기 위한 타이밍도이다.
도 5는 도 1에 도시된 반도체집적회로에 포함된 테스트위상클럭생성부의 일 실시예에 따른 도면이다.
도 6은 도 5에 도시된 테스트위상클럭생성부의 동작을 설명하기 위한 타이밍도이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체집적회로의 구성을 도시한 블럭도이다.
도 1에 도시된 바와 같이, 본 실시예에 따른 반도체집적회로는 제1 반도체칩(11) 및 제2 반도체칩(12)을 포함한다.
제1 반도체칩(11)은 커맨드(CMD), 어드레스(ADD), 제1 외부클럭(HCLK1), 제1 반전외부클럭(HCLKB), 제2 외부클럭(ECLK), 제2 반전외부클럭(ECLKB), 제1 테스트외부클럭(TECLK1) 및 제2 테스트외부클럭(TECLK2)을 인가한다. 제1 반전외부클럭(HCLKB)은 제1 외부클럭(HCLK)을 반전시킨 클럭으로, 제1 외부클럭(HCLK)과 180°의 위상차를 갖는다. 제2 외부클럭(ECLK)은 제1 외부클럭(HCLK)보다 2배 큰 주파수를 갖는다. 제2 반전외부클럭(ECLKB)은 제2 외부클럭(ECLK)을 반전시킨 클럭으로, 제2 외부클럭(ECLK)과 180°의 위상차를 갖는다. 제1 테스트외부클럭(TECLK1)은 제1 외부클럭(HCLK)과 주파수와 위상이 동일하다. 제2 테스트외부클럭(TECLK2)은 제1 테스트외부클럭(TECLK1)과 90°의 위상차를 갖는다. 제1 반도체칩(11)은 메모리컨트롤러 또는 테스트장치일 수 있다.
제2 반도체칩(12)은 선택위상클럭생성부(13), 모드제어부(14), 메모리셀(15) 및 데이터입출력부(16)로 구성된다. 선택위상클럭생성부(13)는 테스트에 진입하는 경우 제1 테스트외부클럭(TECLK1) 및 제2 테스트외부클럭(TECLK2)으로부터 제1 내지 제4 선택위상클럭(SPCLK<1:4>)을 생성하고, 테스트에 진입하지 않는 경우 제2 외부클럭(ECLK) 및 제2 반전외부클럭(ECLKB)으로부터 제1 내지 제4 선택위상클럭(SPCLK<1:4>)을 생성한다. 테스트모드에 진입하는 경우 테스트모드신호(TM)가 인에이블된다. 테스트모드신호(TM)는 실시예에 따라서 제1 반도체칩(11)에서 인가되거나 제2 반도체칩(12) 내부에서 생성되어 인가될 수 있다. 모드제어부(14)는 제1 외부클럭(HCLK1) 및 제1 반전외부클럭(HCLKB)에 동기하여 커맨드(CMD) 및 어드레스(ADD)를 수신하여 리드신호(RD), 라이트신호(WT) 및 데이터제어신호(DQ_CTR)를 생성한다. 리드신호(RD)는 리드동작을 위해 인에이블되고, 라이트신호(WT)는 라이트동작을 위해 인에이블되며, 데이터제어신호(DQ_CTR)는 데이터의 입출력을 제어하기 위한 신호이다. 메모리셀(15)은 리드신호(RD)가 인에이블되는 경우 내부데이터(DIN)를 수신하여 저장하고, 라이트신호(WT)가 인에이블되는 경우 저장된 내부데이터(DIN)를 출력한다. 데이터입출력부(16)는 데이터제어신호(DQ_CTR)에 따라 제2 반도체칩(12)에서 인가되는 외부데이터(DOUT)를 제1 내지 제4 선택위상클럭(SPCLK<1:4>)에 동기하여 내부데이터(DIN)로 입력받거나, 내부데이터(DIN)를 제1 내지 제4 선택위상클럭(SPCLK<1:4>)에 동기하여 외부데이터(DOUT)로 출력한다.
선택위상클럭생성부(13)는 위상클럭생성부(2), 테스트위상클럭생성부(3) 및 멀티플렉서(4)로 구성된다. 위상클럭생성부(2)는 테스트모드신호(TM)가 디스에이블되는 경우 제2 외부클럭(ECLK) 및 제2 반전외부클럭(ECLKB)으로부터 제1 내지 제4 위상클럭(PCLK<1:4>)을 생성한다. 테스트위상클럭생성부(3)는 테스트모드신호(TM)가 인에이블되는 경우 제1 테스트외부클럭(TECLK1) 및 제2 테스트외부클럭(TECLK2)으로부터 제1 내지 제4 테스트위상클럭(TPCLK<1:4>)을 생성한다. 멀티플렉서(4)는 테스트모드신호(TM)가 인에이블되는 경우 제1 내지 제4 테스트위상클럭(TPCLK<1:4>)을 제1 내지 제4 선택위상클럭(SPCLK<1:4>)으로 출력하고, 테스트모드신호(TM)가 디스에이블되는 경우 제1 내지 제4 위상클럭(PCLK<1:4>)을 제1 내지 제4 선택위상클럭(SPCLK<1:4>)으로 출력한다.
도 2는 위상클럭생성부(2)의 일 실시예에 따른 도면이고, 도 3은 위상클럭생성부(2)의 동작을 설명하기 위한 타이밍도이다.
도 2에 도시된 바와 같이, 위상클럭생성부(2)는 클럭리시버(21) 및 분주기(22)로 구성된다. 클럭리시버(21)는 테스트모드신호(TM)가 인에이블되는 경우 제2 외부클럭(ECLK) 및 제2 반전외부클럭(ECLKB)을 수신하여 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 생성한다. 내부클럭(ICLK)은 제2 외부클럭(ECLK)을 버퍼링하여 생성된 클럭으로, 제2 외부클럭(ECLK)과 동일한 주파수 및 위상을 갖는다. 반전내부클럭(ICLKB)은 제2 반전외부클럭(ECLKB)을 버퍼링하여 생성된 클럭으로, 제2 반전외부클럭(ECLKB)과 동일한 주파수 및 위상을 갖는다. 분주기(22)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 분주하여 제1 내지 제4 위상클럭(PCLK<1:4>)을 생성한다. 제1 내지 제4 위상클럭(PCLK<1:4>)은 내부클럭(ICLK) 및 반전내부클럭(ICLKB)의 2분주 신호로 생성된다. 또한, 제1 내지 제4 위상클럭(PCLK<1:4>)은 각각 90°만큼 위상차를 갖는다. 즉, 제2 위상클럭(PCLK<2>)의 위상은 제1 위상클럭(PCLK<1>)의 위상보다 90°만큼 늦고, 제3 위상클럭(PCLK<3>)의 위상은 제2 위상클럭(PCLK<2>)의 위상보다 90°만큼 늦으며, 제4 위상클럭(PCLK<4>)의 위상은 제3 위상클럭(PCLK<3>)의 위상보다 90°만큼 늦게 설정된다.
도 3은 위상클럭생성부(2)에 포함된 분주기(22)의 일 실시예에 따른 도면이다.
도 3에 도시된 바와 같이, 분주기(22)는 제1 래치(221), 제1 버퍼(222), 제2 래치(223), 제3 래치(224), 제2 버퍼(225) 및 제4 래치(226)로 구성된다. 제1 래치(221)는 반전내부클럭(ICLKB)의 라이징에지에 동기하여 제1 위상클럭(PCLK<1>)을 래치하여 출력한다. 제1 래치(221)는 초기화동작 시 로직로우레벨의 반전리셋신호(RESETB)를 리셋신호입력단(RB)으로 입력받아 로직로우레벨을 출력하도록 초기화된다. 제1 버퍼(222)는 제1 래치(221)의 출력신호를 반전버퍼링하여 출력한다. 제2 래치(223)는 내부클럭(ICLK)의 라이징에지에 동기하여 제1 버퍼(222)의 출력신호를 래치하여 출력한다. 제2 래치(223)는 초기화동작 시 로직로우레벨의 반전리셋신호(RESETB)를 리셋신호입력단(RB)으로 입력받아 로직로우레벨을 출력하도록 초기화된다. 제3 래치(224)는 반전내부클럭(ICLKB)의 라이징에지에 동기하여 제3 위상클럭(PCLK<3>)을 래치하여 출력한다. 제3 래치(224)는 초기화동작 시 로직하이레벨의 리셋신호(RESET)를 셋신호입력단(S)으로 입력받아 로직하이레벨을 출력하도록 초기화된다. 제2 버퍼(225)는 제3 래치(224)의 출력신호를 반전버퍼링하여 출력한다. 제4 래치(226)는 내부클럭(ICLK)의 라이징에지에 동기하여 제2 버퍼(225)의 출력신호를 래치하여 출력한다. 제4 래치(226)는 초기화동작 시 로직하이레벨의 리셋신호(RESET)를 셋신호입력단(S)으로 입력받아 로직하이레벨을 출력하도록 초기화된다.
이와 같이 구성된 분주기(22)는 초기화동작 시 로직로우레벨의 반전리셋신호(RESETB)에 의해 제1 래치(221) 및 제2 래치(223)는 로직로우레벨을 출력하도록 초기화되고, 로직하이레벨의 리셋신호(RESET)에 의해 제3 래치(224) 및 제4 래치(226)는 로직하이레벨을 출력하도록 초기화된다. 초기화동작 이후, 제2 래치(223) 및 제4 래치(226)는 내부클럭(ICLK)의 라이징에지에 동기하여 입력신호를 래치하여 출력하고, 제1 래치(221) 및 제3 래치(224)는 반전내부클럭(ICLKB)의 라이징에지에 동기하여 입력신호를 래치하여 출력한다. 따라서, 분주기(22)에서 출력되는 제1 내지 제4 위상클럭(PCLK<1:4>)은 내부클럭(ICLK) 및 반전내부클럭(ICLKB)의 2분주 신호로 생성되고, 각각 90°만큼 위상차를 갖는다.
도 4를 참고하여 위상클럭생성부(2)의 동작을 좀 더 구체적으로 살펴보면 다음과 같다.
도 4에 도시된 바와 같이, 제1 반도체칩(11)에서 인가되는 제2 외부클럭(ECLK)은 제1 외부클럭(HCLK)보다 2배 큰 주파수를 갖고, 제2 반전외부클럭(ECLKB)은 제1 반전외부클럭(HCLKB)보다 2배 큰 주파수를 갖는다. 클럭리시버(21)에서 생성되는 내부클럭(ICLK)은 제2 외부클럭(ECLK)과 동일한 주파수 및 위상을 갖고, 반전내부클럭(ICLKB)은 제2 반전외부클럭(ECLKB)과 동일한 주파수 및 위상을 갖는다. 분주기(22)는 내부클럭(ICLK) 및 반전내부클럭(ICLKB)을 분주하여 제1 내지 제4 위상클럭(PCLK<1:4>)을 생성한다. 제1 내지 제4 위상클럭(PCLK<1:4>)은 내부클럭(ICLK) 및 반전내부클럭(ICLKB)의 2분주 신호로, 2배의 주기를 갖는다. 좀 더 구체적으로, 제1 위상클럭(PCLK<1>) 및 제3 위상클럭(PCLK<3)은 내부클럭(ICLK)의 라이징에지에 동기하여 레벨이 천이되며, 제2 위상클럭(PCLK<2>) 및 제4 위상클럭(PCLK<4)은 반전내부클럭(ICLKB)의 라이징에지에 동기하여 레벨이 천이된다. 또한, 제3 위상클럭(PCLK<3)은 제1 위상클럭(PCLK<1>)의 반전클럭으로, 제1 위상클럭(PCLK<1>)과 180°만큼 위상차를 갖고, 제4 위상클럭(PCLK<4)은 제2 위상클럭(PCLK<2>)의 반전클럭으로, 제2 위상클럭(PCLK<2>)과 180°만큼 위상차를 갖는다. 따라서, 제2 위상클럭(PCLK<2>)의 위상은 제1 위상클럭(PCLK<1>)의 위상보다 90°만큼 늦고, 제3 위상클럭(PCLK<3>)의 위상은 제2 위상클럭(PCLK<2>)의 위상보다 90°만큼 늦으며, 제4 위상클럭(PCLK<4>)의 위상은 제3 위상클럭(PCLK<3>)의 위상보다 90°만큼 늦게 설정된다.
도 5는 테스트위상클럭생성부(3)의 일 실시예에 따른 도면이고, 도 5는 테스트위상클럭생성부(3)의 동작을 설명하기 위한 타이밍도이다.
도 5에 도시된 바와 같이, 테스트위상클럭생성부(3)는 제1 테스트클럭리시버(31) 및 제2 테스트클럭리시버(32)로 구성된다. 제1 테스트클럭리시버(31)는 테스트모드신호(TM)가 인에이블되는 경우 기준전압(VREF)에 따라 제1 테스트외부클럭(TECLK1)을 수신하여 제1 테스트위상클럭(TPCLK<1>) 및 제3 테스트위상클럭(TPCLK<3>)을 생성한다. 제2 테스트클럭리시버(32)는 테스트모드신호(TM)가 인에이블되는 경우 기준전압(VREF)에 따라 제2 테스트외부클럭(TECLK2)을 수신하여 제2 테스트위상클럭(TPCLK<2>) 및 제4 테스트위상클럭(TPCLK<4>)을 생성한다. 본 실시예에서 제1 테스트클럭리시버(31) 및 제2 테스트클럭리시버(32)는 차등증폭회로로 구현된다.
도 6을 참고하여 테스트위상클럭생성부(3)의 동작을 좀 더 구체적으로 살펴보면 다음과 같다.
도 6에 도시된 바와 같이, 제1 테스트클럭리시버(31)는 제1 테스트외부클럭(TECLK1)이 기준전압(VREF)보다 큰 레벨인 경우 로직하이레벨을 갖고, 작은 레벨인 경우 로직로우레벨을 갖는 제1 테스트위상클럭(TPCLK<1>)을 생성한다. 또한, 제1 테스트클럭리시버(31)는 기준전압(VREF)보다 큰 레벨인 경우 로직로우레벨을 갖고, 작은 레벨인 경우 로직하이레벨을 갖는 제3 테스트위상클럭(TPCLK<3>)을 생성한다. 제2 테스트클럭리시버(32)는 제2 테스트외부클럭(TECLK2)이 기준전압(VREF)보다 큰 레벨인 경우 로직하이레벨을 갖고, 작은 레벨인 경우 로직로우레벨을 갖는 제2 테스트위상클럭(TPCLK<2>)을 생성한다. 또한, 제2 테스트클럭리시버(32)는 제2 테스트외부클럭(TECLK2)이 기준전압(VREF)보다 큰 레벨인 경우 로직하이레벨을 갖고, 작은 레벨인 경우 로직로우레벨을 갖는 제4 테스트위상클럭(TPCLK<4>)을 생성한다. 테스트위상클럭생성부(3)에서 생성된 제1 내지 제4 테스트위상클럭(TPCLK<4>)은 제1 내지 제4 위상클럭(PCLK<1:4>)과 같이 각각 90°만큼 위상차를 갖는다.
이상 살펴본 바와 같이 구성된 반도체시스템의 동작을 테스트모드에 진입하지 않는 경우와 테스트모드에 진입하는 경우로 나누어 살펴보면 다음과 같다.
테스트모드에 진입하지 않는 경우 위상클럭생성부(2)가 제2 외부클럭(ECLK) 및 제2 반전외부클럭(ECLKB)을 수신하여 서로 다른 위상을 갖는 제1 내지 제4 위상클럭(PCLK<1:4>)을 생성한다. 제1 내지 제4 위상클럭(PCLK<1:4>)은 멀티플렉서(4)를 통해 제1 내지 제4 선택위상클럭(SPCLK<1:4>)으로 선택되어 출력되어 데이터입출력부(16)의 데이터 입출력에 사용된다.
한편, 테스트모드에 진입한 경우 테스트위상클럭생성부(3)가 제1 테스트외부클럭(TECLK1) 및 제2 테스트외부클럭(TECLK2)을 수신하여 서로 다른 위상을 갖는 제1 내지 제4 테스트위상클럭(TPCLK<4>)을 생성한다. 제1 내지 제4 테스트위상클럭(TPCLK<4>)은 멀티플렉서(4)를 통해 제1 내지 제4 선택위상클럭(SPCLK<1:4>)으로 선택되어 출력되어 데이터입출력부(16)의 데이터 입출력에 사용된다.
이상 살펴본 바와 같이, 본 실시예의 반도체시스템은 제1 테스트외부클럭(TECLK1) 및 제2 테스트외부클럭(TECLK2)에 의해 데이터입출력에 사용되는 다중위상클럭을 생성하는 테스트를 제공한다. 따라서, 본 실시예의 반도체시스템은 위상고정루프를 사용하지 않아 전류소모 및 면적소모를 절감할 수 있다. 또한, 본 실시예의 반도체시스템은 테스트 중 락킹시간이 필요하지 않아 테스트를 빠른 속도로 진행할 수 있다.
11: 제1 반도체칩 12: 제2 반도체칩
13: 선택위상클럭생성부 14: 모드제어부
15: 메모리셀 16: 데이터입출력부
2: 위상클럭생성부 3: 테스트위상클럭생성부
4: 멀티플렉서 21: 클럭리시버
22: 분주기 221: 제1 래치
222: 제1 버퍼 223: 제2 래치
224: 제3 래치 225: 제2 버퍼
226: 제4 래치 31: 제1 테스트클럭리시버
32: 제2 테스트클럭리시버

Claims (26)

  1. 외부클럭 및 반전외부클럭으로부터 위상클럭을 생성하고, 제1 테스트외부클럭 및 제2 테스트외부클럭으로부터 테스트위상클럭을 생성하며, 테스트모드신호에 응답하여 상기 위상클럭 또는 상기 테스트위상클럭을 선택위상클럭으로 출력하는 선택위상클럭생성부; 및
    상기 선택위상클럭에 동기하여 데이터를 입출력하는 데이터입출력부를 포함하는 반도체칩.
  2. 제 1 항에 있어서, 상기 제2 테스트외부클럭은 상기 제1 테스트외부클럭과 90°의 위상차를 갖는 반도체칩.
  3. 제 2 항에 있어서, 상기 외부클럭은 상기 제1 테스트외부클럭보다 2배의 주파수를 갖는 반도체칩.
  4. 제 3 항에 있어서, 상기 선택위상클럭생성부는
    상기 테스트모드신호에 응답하여, 상기 외부클럭 및 상기 반전외부클럭으로부터 상기 위상클럭을 생성하는 위상클럭생성부;
    상기 테스트모드신호에 응답하여, 상기 제1 테스트외부클럭 및 상기 제2 테스트외부클럭으로부터 상기 테스트위상클럭을 생성하는 테스트위상클럭생성부; 및
    상기 테스트모드신호에 응답하여, 상기 위상클럭 또는 상기 테스트위상클럭을 상기 선택위상클럭으로 출력하는 멀티플렉서를 포함하는 반도체칩.
  5. 제 4 항에 있어서, 상기 위상클럭생성부는 테스트에 진입하여 상기 테스트모드신호가 인에이블되는 경우 상기 외부클럭 및 상기 반전외부클럭의 수신을 차단하는 반도체칩.
  6. 제 4 항에 있어서, 상기 테스트위상클럭생성부는 테스트에 진입하지 않아 상기 테스트모드신호가 디스에이블되는 경우 상기 제1 테스트외부클럭 및 상기 제2 테스트외부클럭의 수신을 차단하는 반도체칩.
  7. 제 4 항에 있어서, 상기 위상클럭생성부는
    상기 테스트모드신호가 인에이블되는 경우 상기 외부클럭 및 상기 반전외부클럭을 버퍼링하여 내부클럭 및 반전내부클럭을 생성하는 클럭리시버; 및
    상기 내부클럭 및 상기 반전내부클럭을 분주하여 상기 위상클럭을 생성하는 분주기를 포함하는 반도체칩.
  8. 제 7 항에 있어서, 상기 분주기는 상기 내부클럭 및 상기 반전내부클럭의 주기보다 2배의 주기를 갖는 제1 내지 제4 위상클럭을 생성하고, 상기 제2 위상클럭의 위상은 상기 제1 위상클럭의 위상보다 90°만큼 늦고, 상기 제3 위상클럭의 위상은 상기 제2 위상클럭의 위상보다 90°만큼 늦으며, 상기 제4 위상클럭의 위상은 상기 제3 위상클럭의 위상보다 90°만큼 늦게 생성되는 반도체칩.
  9. 제 7 항에 있어서, 상기 분주기는
    상기 반전내부클럭에 동기하여 상기 제1 위상클럭을 래치하여 출력하는 제1 래치;
    상기 제1 래치의 출력신호를 버퍼링하는 제1 버퍼;
    상기 내부클럭에 동기하여 상기 제1 버퍼의 출력신호를 래치하여 출력하는 제2 래치;
    상기 반전내부클럭에 동기하여 상기 제3 위상클럭을 래치하여 출력하는 제3 래치;
    상기 제3 래치의 출력신호를 버퍼링하는 제2 버퍼; 및
    상기 내부클럭에 동기하여 상기 제2 버퍼의 출력신호를 래치하여 출력하는 제4 래치를 포함하는 반도체칩.
  10. 제 4 항에 있어서, 상기 테스트위상클럭생성부는
    기준전압에 따라 상기 제1 테스트외부클럭을 수신하여 제1 테스트위상클럭을 생성하고, 상기 제1 테스트위상클럭을 반전시켜 제3 테스트위상클럭을 생성하는 제1 테스트클럭리시버; 및
    상기 기준전압에 따라 상기 제2 테스트외부클럭을 수신하여 제2 테스트위상클럭을 생성하고, 상기 제2 테스트위상클럭을 반전시켜 제4 테스트위상클럭을 생성하는 제2 테스트클럭리시버를 포함하는 반도체칩.
  11. 제 10 항에 있어서, 상기 제1 테스트위상클럭과 상기 제2 테스트위상클럭은 90°의 위상차를 갖고, 상기 제3 테스트위상클럭과 상기 제4 테스트위상클럭은 90°의 위상차를 갖으며, 상기 제3 테스트위상클럭은 상기 제1 테스트위상클럭과 180°의 위상차를 갖는 반도체칩.
  12. 제 10 항에 있어서, 상기 제1 및 제2 테스트클럭리시버는 차등증폭회로로 구현되는 반도체칩.
  13. 커맨드, 어드레스, 제1 외부클럭, 제1 반전외부클럭, 제2 외부클럭, 제2 반전외부클럭, ,제1 테스트외부클럭 및 제2 테스트외부클럭을 인가하는 제1 반도체칩; 및
    테스트에 진입하는 경우 상기 제1 테스트외부클럭 및 상기 제2 테스트외부클럭으로부터 선택위상클럭을 생성하고, 상기 선택위상클럭에 동기하여 데이터를 입출력하는 제2 반도체칩을 포함하되, 상기 제2 테스트외부클럭은 상기 제1 외부클럭과 동일한 주파수 및 위상을 갖고, 상기 제2 테스트외부클럭은 상기 제1 테스트외부클럭과 90°의 위상차를 갖는 반도체시스템.
  14. 제 13 항에 있어서, 상기 제2 외부클럭은 상기 제1 외부클럭보다 2배의 주파수를 갖는 반도체시스템.
  15. 제 14 항에 있어서, 상기 제2 반도체칩은 상기 테스트에 진입하지 않는 경우 상기 제2 외부클럭과 상기 제2 반전외부클럭으로부터 상기 선택위상클럭을 생성하고, 상기 선택위상클럭에 동기하여 상기 데이터를 입출력하는 반도체시스템.
  16. 제 15 항에 있어서, 상기 제2 반도체칩은
    상기 제2 외부클럭 및 상기 제2 반전외부클럭으로부터 위상클럭을 생성하고, 상기 제1 테스트외부클럭 및 상기 제2 테스트외부클럭으로부터 테스트위상클럭을 생성하며, 테스트모드신호에 응답하여 상기 위상클럭 또는 상기 테스트위상클럭을 상기 선택위상클럭으로 출력하는 선택위상클럭생성부; 및
    상기 선택위상클럭에 동기하여 상기 데이터를 입출력하는 데이터입출력부를 포함하는 반도체시스템.
  17. 제 16 항에 있어서, 상기 선택위상클럭생성부는
    상기 테스트모드신호에 응답하여, 상기 제2 외부클럭 및 상기 제2 반전외부클럭으로부터 상기 위상클럭을 생성하는 위상클럭생성부;
    상기 테스트모드신호에 응답하여, 상기 제1 테스트외부클럭 및 상기 제2 테스트외부클럭으로부터 상기 테스트위상클럭을 생성하는 테스트위상클럭생성부; 및
    상기 테스트모드신호에 응답하여, 상기 위상클럭 또는 상기 테스트위상클럭을 상기 선택위상클럭으로 출력하는 멀티플렉서를 포함하는 반도체시스템.
  18. 제 17 항에 있어서, 상기 위상클럭생성부는 상기 테스트에 진입하여 상기 테스트모드신호가 인에이블되는 경우 상기 제2 외부클럭 및 상기 제2 반전외부클럭의 수신을 차단하는 반도체시스템.
  19. 제 17 항에 있어서, 상기 테스트위상클럭생성부는 상기 테스트에 진입하지 않아 상기 테스트모드신호가 디스에이블되는 경우 상기 제1 테스트외부클럭 및 상기 제2 테스트외부클럭의 수신을 차단하는 반도체시스템.
  20. 제 17 항에 있어서, 상기 위상클럭생성부는
    상기 테스트모드신호가 인에이블되는 경우 상기 제2 외부클럭 및 상기 제2 반전외부클럭을 버퍼링하여 내부클럭 및 반전내부클럭을 생성하는 클럭리시버; 및
    상기 내부클럭 및 상기 반전내부클럭을 분주하여 분주클럭 및 반전분주클럭을 생성하는 분주기를 포함하는 반도체시스템.
  21. 제 20 항에 있어서, 상기 분주기는 상기 내부클럭 및 상기 반전내부클럭의 주기보다 2배의 주기를 갖는 제1 내지 제4 위상클럭을 생성하고, 상기 제2 위상클럭의 위상은 상기 제1 위상클럭의 위상보다 90°만큼 늦고, 상기 제3 위상클럭의 위상은 상기 제2 위상클럭의 위상보다 90°만큼 늦으며, 상기 제4 위상클럭의 위상은 상기 제3 위상클럭의 위상보다 90°만큼 늦게 생성되는 반도체시스템.
  22. 제 20 항에 있어서, 상기 분주기는
    상기 반전내부클럭에 동기하여 상기 제1 위상클럭을 래치하여 출력하는 제1 래치;
    상기 제1 래치의 출력신호를 버퍼링하는 제1 버퍼;
    상기 내부클럭에 동기하여 상기 제1 버퍼의 출력신호를 래치하여 출력하는 제2 래치;
    상기 반전내부클럭에 동기하여 상기 제3 위상클럭을 래치하여 출력하는 제3 래치;
    상기 제3 래치의 출력신호를 버퍼링하는 제2 버퍼; 및
    상기 내부클럭에 동기하여 상기 제2 버퍼의 출력신호를 래치하여 출력하는 제4 래치를 포함하는 반도체시스템.
  23. 제 17 항에 있어서, 상기 테스트위상클럭생성부는
    기준전압에 따라 상기 제1 테스트외부클럭을 수신하여 제1 테스트위상클럭을 생성하고, 상기 제1 테스트위상클럭을 반전시켜 제3 테스트위상클럭을 생성하는 제1 테스트클럭리시버; 및
    상기 기준전압에 따라 상기 제2 테스트외부클럭을 수신하여 제2 테스트위상클럭을 생성하고, 상기 제2 테스트위상클럭을 반전시켜 제4 테스트위상클럭을 생성하는 제2 테스트클럭리시버를 포함하는 반도체시스템.
  24. 제 23 항에 있어서, 상기 제1 테스트위상클럭과 상기 제2 테스트위상클럭은 90°의 위상차를 갖고, 상기 제3 테스트위상클럭과 상기 제4 테스트위상클럭은 90°의 위상차를 갖으며, 상기 제3 테스트위상클럭은 상기 제1 테스트위상클럭과 180°의 위상차를 갖는 반도체시스템.
  25. 제 23 항에 있어서, 상기 제1 및 제2 테스트클럭리시버는 차등증폭회로로 구현되는 반도체시스템.
  26. 제 16 항에 있어서, 상기 제2 반도체칩은
    상기 제1 외부클럭과 상기 제1 반전외부클럭에 동기하여 상기 커맨드 및 상기 어드레스를 입력받아 리드신호, 라이트신호 및 상기 데이터입출력부를 제어하기 위한 데이터제어신호를 생성하는 모드제어부; 및
    상기 리드신호 및 라이트신호에 동기하여 상기 데이터를 입력받아 저장하거나 저장된 데이터를 출력하는 메모리셀을 더 포함하는 반도체시스템.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478264B2 (en) 2014-06-13 2016-10-25 SK Hynix Inc. Integrated circuits and semiconductor systems including the same
KR20210120079A (ko) * 2019-05-05 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10002651B2 (en) * 2016-10-06 2018-06-19 SK Hynix Inc. Semiconductor devices
KR102618514B1 (ko) * 2016-10-31 2023-12-29 에스케이하이닉스 주식회사 클럭 생성 회로, 이를 이용하는 반도체 장치 및 시스템
KR102655710B1 (ko) 2019-02-20 2024-04-09 주식회사 엘지화학 층상 실리케이트 합성방법 및 이로부터 합성된 층상 실리케이트
JP2022049496A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 半導体集積回路及び受信装置
CN114496050A (zh) * 2020-10-27 2022-05-13 长鑫存储技术有限公司 存储器、存储器测试***以及存储器测试方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6489819B1 (en) * 1998-10-27 2002-12-03 Mitsubishi Denki Kabushiki Kaisha Clock synchronous semiconductor memory device allowing testing by low speed tester
KR100528472B1 (ko) * 2003-03-13 2005-11-15 삼성전자주식회사 동작 모드에 따라 가변 가능한 내부 클록 신호를 생성하는반도체 메모리 장치
KR101083674B1 (ko) 2008-11-11 2011-11-16 주식회사 하이닉스반도체 다중 위상 클럭 생성 회로

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478264B2 (en) 2014-06-13 2016-10-25 SK Hynix Inc. Integrated circuits and semiconductor systems including the same
KR20210120079A (ko) * 2019-05-05 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 정밀한 듀티 사이클 제어를 구현하는 더블 데이터 레이트 회로 및 데이터 생성 방법

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