KR20140014731A - Display device having embedded gate driver and driving method thereof - Google Patents

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Abstract

A display device having an embedded gate driver according to the present invention comprises: a display panel including a plurality of TFTs turning on if gate voltage is high and turning off if gate voltage is low; a data driving circuit for driving data lines of the display panel; a gate driving circuit including a plurality of shift registers formed in the display panel for driving gate lines of the display panel; and a timing controller for controlling operation of the data driving circuit and the gate driving circuit and performing time division of one frame into a display interval for image display and a non-display interval for touch drive. Pull-down TFTs for controlling each output of the shift registers turn on once or more in the non-display interval, and transmit the low voltage of the gate to an output node connected to one among the gate lines.

Description

내장형 게이트 드라이버를 갖는 표시장치와 그 구동방법{Display Device Having Embedded Gate Driver And Driving Method Thereof}[0001] The present invention relates to a display device having a built-in gate driver and a driving method thereof,

본 발명은 내장형 게이트 드라이버를 갖는 표시장치와 그 구동방법에 관한 것이다.
The present invention relates to a display device having an embedded gate driver and a driving method thereof.

화상 표시를 위한 표시장치로는 액정표시장치와, 유기발광 표시장치 등이 있으며, TV, 스마트폰, 네비게이션 등의 화상 표시에 이용되고 있다. 이러한 표시장치는 최근 추세인 얇은 두께와 좁은 베젤(bezel)폭을 구현하기 위해 내장형 게이트 드라이버를 채택하고 있다. 내장형 게이트 드라이버는 TFT(Thin Film Transistor) 어레이 공정을 통해 화소들과 함께 유리기판 상에 형성되어, 표시장치의 게이트라인들에 게이트 신호를 공급한다.As a display device for image display, there are a liquid crystal display device, an organic light emitting display device, and the like, and are used for image display such as TV, smart phone, and navigation. These displays employ built-in gate drivers to achieve the latest trends of thinness and narrow bezel widths. An embedded gate driver is formed on a glass substrate together with pixels through a TFT (Thin Film Transistor) array process, and supplies a gate signal to the gate lines of the display device.

최근, 스마트폰의 수요가 급증함에 따라 내장형 게이트 드라이버를 갖는 표시장치에서는 MQ(Motion Quality) 기능과 인 셀 터치(In Cell Touch) 기능 등이 부가된 고속 스캐닝 기술이 점차 강조되고 있다. 2. Description of the Related Art In recent years, demand for smart phones has rapidly increased, and a high-speed scanning technology having a MQ (Motion Quality) function and an In Cell Touch function has been increasingly emphasized in a display device having an embedded gate driver.

MQ 기능은, 도 1과 같이 한 프레임 내에서 게이트라인들의 스캐닝 속도를 높여 데이터 기입에 소요되는 시간(t1)을 줄이고 이 줄어든 만큼 t2를 확보한다. MQ 기능은 백라이트 구동을 위한 t3에 앞서 액정 구동을 위한 t2를 충분히 확보함으로써 동화상에서의 모션 블러링(motion blurring)을 줄인다. 인 셀 터치 기술은 표시장치의 화소 어레이에 터치 센서들을 형성하고, 도 2와 같이 한 프레임 내에서 디스플레이 구동과 터치 구동을 시간적으로 분리한다. 디스플레이 구동기간(p1)에서 표시장치는 화상을 표시하고, 터치 구동기간(p2)에서 표시장치는 사용자의 터치를 인식하고 그에 대응되는 어플리케이션을 구동시킨다.As shown in FIG. 1, the MQ function increases the scanning speed of the gate lines within one frame to reduce the time (t1) required for data writing and secures t2 by reducing the time. The MQ function reduces motion blurring in moving pictures by ensuring t2 for liquid crystal driving sufficiently before t3 for backlight driving. In-cell touch technology forms touch sensors on a pixel array of a display device, and temporally separates display driving and touch driving within one frame as shown in FIG. In the display drive period p1, the display device displays an image, and in the touch drive period p2, the display device recognizes the touch of the user and drives the application corresponding thereto.

도 2의 t2와 도 3의 p2는 실제로 화상이 표시되지 않는 비 표시기간이다. 이러한 비 표시기간 동안 게이트 신호와 데이터 신호 등은 출력되지 않고, 표시장치의 게이트라인들은 상기 비 표시기간에서 일시적인 플로팅(floating) 상태가 된다. 따라서 게이트라인들은 비 표시기간에서 신호가 공급되는 다른 신호라인들과 커패시티브 커플링되어 그 전위가 불안정해진다. 예컨대, 도 3과 같이 인 셀 터치 기능을 갖는 표시장치에서 게이트라인들과 터치 전극들(Tx,Rx)은 서로 커플링되어 있으므로, 비 표시기간에서 터치 전극들(Tx,Rx)의 전위가 바뀜에 따라 게이트라인들의 전위도 변동되게 된다. T2 in Fig. 2 and p2 in Fig. 3 are non-display periods in which no image is actually displayed. During this non-display period, no gate signal, data signal, or the like is output, and the gate lines of the display device are temporarily in a floating state in the non-display period. Therefore, the gate lines are capacitively coupled with other signal lines to which signals are supplied in the non-display period, and the potential becomes unstable. 3, since the gate lines and the touch electrodes Tx and Rx are coupled to each other in the display device having the in-cell touch function, the potentials of the touch electrodes Tx and Rx are changed in the non-display period The potential of the gate lines also fluctuates.

게이트라인들의 전위는, 표시기간 동안 공급된 게이트 신호에 따라 비 표시기간에서도 게이트 로우 전압(VGL)으로 유지되어야 하나, 상기와 같은 커패시티브 커플링에 의해 게이트 로우 전압(VGL)보다 높은 특정 레벨(VGL')로 상승하게 된다. 이경우 게이트 신호의 신뢰성은 크게 저하되며 표시장치가 비 정상적으로 동작될 수 있다.
The potential of the gate lines should be maintained at the gate low voltage (VGL) even in the non-display period according to the gate signal supplied during the display period, but may be lowered by a certain level (VGL '). In this case, the reliability of the gate signal is greatly reduced and the display device can be operated abnormally.

따라서, 본 발명의 목적은 고속 스캐닝 기술이 적용된 표시장치에서 비 표시기간 동안 게이트라인들의 전위 변동을 방지할 수 있도록 한 내장형 게이트 드라이버를 갖는 표시장치와 그 구동방법을 제공하는 데 있다.
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a display device having a built-in gate driver for preventing potential fluctuations of gate lines during a non-display period in a display device to which a high-speed scanning technology is applied, and a driving method thereof.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 내장형 게이트 드라이버를 갖는 표시장치는 게이트 하이전압에서 턴 온 되고 게이트 로우전압에서 턴 오프되는 다수의 TFT들을 포함한 표시패널; 상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로; 상기 표시패널에 형성된 다수의 쉬프트 레지스터들을 포함하여 상기 표시패널의 게이트라인들을 구동하는 게이트 구동회로; 상기 데이터 구동회로와 게이트 구동회로의 동작을 제어하여 한 프레임을 화상 표시를 위한 표시 기간과 터치 구동을 위한 비 표시 기간으로 시분할하는 타이밍 콘트롤러를 구비하고; 상기 쉬프트 레지스터들 각각의 출력을 제어하기 위한 풀 다운 TFT는, 상기 비 표시 기간 내에서 적어도 한 번 이상 턴 온 되어 상기 게이트라인들 중 어느 하나와 연결된 출력 노드에 상기 게이트 로우 전압을 인가하는 것을 특징으로 한다.In order to achieve the above object, a display device having a built-in gate driver according to an embodiment of the present invention includes a display panel including a plurality of TFTs that are turned on at a gate high voltage and turned off at a gate low voltage; A data driving circuit for driving the data lines of the display panel; A gate driving circuit for driving gate lines of the display panel including a plurality of shift registers formed on the display panel; And a timing controller for controlling the operation of the data driving circuit and the gate driving circuit to time-divide one frame into a display period for image display and a non-display period for touch driving; And a pull-down TFT for controlling an output of each of the shift registers is turned on at least once within the non-display period to apply the gate low voltage to an output node connected to any one of the gate lines .

또한, 본 발명의 실시예에 따라 게이트 하이전압에서 턴 온 되고 게이트 로우전압에서 턴 오프되는 다수의 TFT들을 포함한 표시패널, 상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로, 상기 표시패널에 형성된 다수의 쉬프트 레지스터들을 포함하여 상기 표시패널의 게이트라인들을 구동하는 게이트 구동회로를 갖는 표시장치의 구동방법은, 상기 데이터 구동회로와 게이트 구동회로의 동작을 제어하여 한 프레임을 화상 표시를 위한 표시 기간과 터치 구동을 위한 비 표시 기간으로 시분할하는 단계; 및 상기 쉬프트 레지스터들 각각의 출력을 제어하기 위한 풀 다운 TFT를 상기 비 표시 기간 내에서 적어도 한 번 이상 턴 온 시켜 상기 게이트라인들 중 어느 하나와 연결된 출력 노드에 상기 게이트 로우 전압을 인가하는 단계를 포함하는 것을 특징으로 한다.
According to an embodiment of the present invention, there is provided a display panel including a plurality of TFTs that are turned on at a gate high voltage and turned off at a gate low voltage, a data driving circuit driving data lines of the display panel, And a gate driver circuit for driving the gate lines of the display panel including shift registers, the method comprising: controlling the operation of the data driver circuit and the gate driver circuit so that one frame is divided into a display period for displaying an image, Time-sharing a non-display period for touch driving; And applying a gate-low voltage to an output node connected to any one of the gate lines by turning on a pull-down TFT for controlling an output of each of the shift registers at least once in the non-display period .

본 발명은 각각의 쉬프트 레지스터에 포함된 풀다운 TFT를 비 표시 기간에서 적어도 한 번 이상 턴 온 시켜 게이트 로우 전압을 게이트라인에 출력한다. 또한, 본 발명은 각각의 쉬프트 레지스터에 포함된 제1 및 제2 풀다운 TFT를 비 표시 기간에서 교대로 턴 온 시켜 게이트 로우 전압을 게이트라인에 출력한다. 이러한 구성을 통해 본 발명은 게이트라인들이 플로팅되는 것을 최대한 억제함으로써 게이트신호의 신뢰성을 높이고 커플링에 따른 게이트라인들의 전위 변동을 해소한다.
The present invention turns on the pull-down TFT included in each shift register at least once in the non-display period to output the gate-low voltage to the gate line. Further, in the present invention, the first and second pull-down TFTs included in each shift register are alternately turned on in the non-display period to output a gate low voltage to the gate line. With this configuration, the present invention maximizes the reliability of the gate signal by suppressing the floating of the gate lines as much as possible, and solves the potential fluctuation of the gate lines according to the coupling.

도 1은 MQ 기능이 부가된 표시장치의 한 프레임 구동 타이밍도.
도 2는 인 셀 터치 기능이 부가된 표시장치의 한 프레임 구동 타이밍도.
도 3은 비 표시기간에서 플로팅된 게이트라인과 다른 신호라인 간의 커패시티브 커플링의 일 예를 보여주는 도면.
도 4는 비 표시기간에서 게이트라인의 전위 변동의 일 예를 보여주는 도면.
도 5는 내장형 게이트 드라이버를 포함하여 고속 스캐닝 기술이 적용된 표시장치를 일 예를 보여주는 도면.
도 6은 화소의 등가회로를 보여주는 도면.
도 7은 게이트 드라이버를 구성하는 쉬프트 레지스터 어레이를 보여주는 도면.
도 8은 게이트 신호들의 한 프레임 구동 타이밍을 보여주는 도면.
도 9는 도 7의 쉬프트 레지스터들 중 어느 하나에 대한 일 예를 보여주는 도면.
도 10은 도 9의 풀 다운 TFT를 제어하기 위한 클럭신호의 일 예를 보여주는 도면.
도 11은 도 9의 풀 다운 TFT를 제어하기 위한 클럭신호의 다른 예를 보여주는 도면.
도 12는 도 7의 쉬프트 레지스터들 중 어느 하나에 대한 다른 예를 보여주는 도면.
도 13은 도 12의 풀 다운 TFT들을 제어하기 위한 전원신호들의 일 예를 보여주는 도면.
도 14는 도 12의 풀 다운 TFT들을 제어하기 위한 전원신호들의 다른 예를 보여주는 도면.1 is a timing chart of one frame driving of a display device to which an MQ function is added.
FIG. 2 is a timing chart of driving one frame of a display device to which an in-cell touch function is added. FIG.
3 is an example of a capacitive coupling between a gate line and a signal line that is floated in a non-display period;
4 is a view showing an example of a potential variation of a gate line in a non-display period;
5 is a view showing an example of a display device including a built-in gate driver to which a high-speed scanning technique is applied.
6 is a view showing an equivalent circuit of a pixel.
7 is a view showing a shift register array constituting a gate driver;
8 is a view showing one frame drive timing of gate signals;
Figure 9 illustrates an example of any one of the shift registers of Figure 7;
10 is a view showing an example of a clock signal for controlling the pull-down TFT in Fig.
11 is a view showing another example of a clock signal for controlling the pull-down TFT in Fig.
12 shows another example of any one of the shift registers of Fig. 7; Fig.
13 shows an example of power supply signals for controlling the pull-down TFTs of Fig. 12; Fig.
14 shows another example of power supply signals for controlling the pull-down TFTs of Fig. 12; Fig.

이하 도 5 내지 도 14를 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to FIG. 5 to FIG. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 5는 내장형 게이트 드라이버를 포함하여 고속 스캐닝 기술이 적용된 표시장치를 일 예를 보여주고, 도 6은 화소의 등가회로를 보여준다. 그리고, 도 7은 게이트 드라이버를 구성하는 쉬프트 레지스터 어레이를 보여주고, 도 8은 게이트 신호들의 한 프레임 구동 타이밍을 보여준다.FIG. 5 shows an example of a display device including a built-in gate driver and a high-speed scanning technology, and FIG. 6 shows an equivalent circuit of a pixel. 7 shows a shift register array constituting a gate driver, and Fig. 8 shows timing of driving one frame of gate signals.

본 발명의 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시장치(Electrophoresis, EPD) 중 어느 하나로 구현될 수 있다. 이하의 실시예에서, 표시장치를 액정표시장치 중심으로 설명하지만, 본 발명의 표시장치는 액정표시장치에 한정되지 않음에 주의하여야 한다. The display device of the present invention may be applied to a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP), an organic light emitting display OLED, and electrophoresis (EPD). In the following embodiments, the display device will be described mainly with respect to the liquid crystal display device, but it should be noted that the display device of the present invention is not limited to the liquid crystal display device.

도 5를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(10), 타이밍 콘트롤러(22), 데이터 구동회로(24), 게이트 구동회로(26,30)를 포함한다.5, a display device according to an embodiment of the present invention includes a display panel 10, a timing controller 22, a data driving circuit 24, and gate driving circuits 26 and 30.

표시패널(10)은 두 장의 기판들 사이에 형성된 액정층을 포함한다. 기판들은 유리 기판, 플라스틱 기판, 필름 기판 등으로 제작될 수 있다. 표시패널(10)의 하부 기판에 형성된 화소 어레이는 도 6과 같이 데이터라인들(11), 데이터라인들(11)과 직교되는 게이트라인들(12), 매트릭스 형태로 배치된 화소들을 포함한다. 화소 어레이는 데이터라인들(11)과 게이트라인들(12)의 교차부들에 형성되는 다수의 TFT들(Thin Film Transistor), 화소들에 데이터전압을 충전시키기 위한 화소전극들(1), 화소전극들에 접속되어 화소 전압을 유지시키는 스토리지 커패시터(Storage Capacitor,Cst) 등을 더 포함한다.The display panel 10 includes a liquid crystal layer formed between two substrates. The substrates may be made of a glass substrate, a plastic substrate, a film substrate, or the like. The pixel array formed on the lower substrate of the display panel 10 includes data lines 11, gate lines 12 orthogonal to the data lines 11, and pixels arranged in a matrix form as shown in FIG. The pixel array includes a plurality of TFTs (Thin Film Transistors) formed at intersections of the data lines 11 and the gate lines 12, pixel electrodes 1 for charging the data voltages to the pixels, And a storage capacitor (Cst) connected to the storage capacitor Cs to maintain the pixel voltage.

화소들 각각의 액정셀(Clc)은 액정층을 사이에 두고 서로 대향하는 화소전극(1) 및 공통전극(2)을 갖는 액정 커패시터로 구현되어, 화소전극(1)에 인가되는 데이터전압과, 공통전극(2)에 인가되는 공통전압의 전압차에 따라 구동되어 입사광의 투과량을 조절한다. TFT들은 게이트라인(12)으로부터의 게이트 신호에 응답하여 턴-온되어 데이터라인(11)으로부터 입력되는 데이터전압을 화소전극(1)에 공급한다. 공통전극(2)은 하부 기판에 형성될 수도 있고, 또한 상부 기판에 형성될 수도 있다. The liquid crystal cell Clc of each of the pixels is realized by a liquid crystal capacitor having a pixel electrode 1 and a common electrode 2 opposed to each other with a liquid crystal layer interposed therebetween so that a data voltage applied to the pixel electrode 1, And is driven in accordance with the voltage difference of the common voltage applied to the common electrode 2 to adjust the transmission amount of the incident light. The TFTs are turned on in response to a gate signal from the gate line 12 to supply a data voltage input from the data line 11 to the pixel electrode 1. The common electrode 2 may be formed on the lower substrate or on the upper substrate.

표시패널(10)의 상부 기판에는 블랙매트릭스, 컬러필터 등을 포함할 수 있다. 표시패널(10)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정과 접하는 내면에 액정의 프리틸트각을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 기판과 하부 기판 사이에는 액정셀의 셀갭(Cell gap)을 유지하기 위한 스페이서가 형성된다.The upper substrate of the display panel 10 may include a black matrix, a color filter, and the like. On the upper substrate and the lower substrate of the display panel 10, a polarizing plate is attached and an alignment film for forming a pre-tilt angle of the liquid crystal is formed on the inner surface in contact with the liquid crystal. A spacer for maintaining a cell gap of the liquid crystal cell is formed between the upper substrate and the lower substrate of the display panel 10.

이러한 표시패널(10)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 공지된 어떠한 액정 모드로도 구현될 수 있다. 표시패널(10)의 배면에는 백라이트 유닛이 더 배치될 수 있다. 백라이트 유닛은 에지형(edge type) 또는 직하형(Direct type) 백라이트 유닛으로 구현되어 표시패널(10)에 빛을 조사한다.The display panel 10 may be realized by any known liquid crystal mode such as TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode and FFS (Fringe Field Switching) mode. A backlight unit may further be disposed on the back surface of the display panel 10. [ The backlight unit is implemented as an edge type or direct type backlight unit to irradiate the display panel 10 with light.

데이터 구동회로(24)는 타이밍 콘트롤러(22)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 정극성/부극성 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 구동회로(24)는 타이밍 콘트롤러(22)의 제어 하에 데이터전압의 극성을 소정 주기로 반전시키면서 이 데이터전압을 데이터라인들(11)에 공급한다.The data driving circuit 24 converts the digital video data RGB input from the timing controller 22 into an analog positive / negative gamma compensation voltage to generate a data voltage. The data driving circuit 24 supplies the data voltages to the data lines 11 while reversing the polarity of the data voltages at a predetermined cycle under the control of the timing controller 22. [

게이트 구동회로(26, 30)는 타이밍 콘트롤러(22)의 제어 하에, 데이터전압에 동기되는 게이트 신호(또는 스캔펄스)를 라인 순차 방식으로 게이트라인들(12)에 공급하여 데이터전압이 기입되는 표시패널(10)의 화소 라인을 선택한다. 게이트 구동회로(26, 30)는 레벨 시프터(Level shifter, 26)와, 게이트 드라이버(30)로 동작하는 시프트 레지스터 어레이(Shift register array)를 포함한다. GIP(Gate driver In Panel) 공정 기술의 발전에 힘입어, 게이트 드라이버(30)는 표시패널(10)의 기판에 직접 형성된다.The gate drive circuits 26 and 30 supply a gate signal (or a scan pulse) synchronized with the data voltage to the gate lines 12 in a line sequential manner under the control of the timing controller 22, The pixel line of the panel 10 is selected. The gate drive circuits 26 and 30 include a level shifter 26 and a shift register array which operates as a gate driver 30. [ The gate driver 30 is formed directly on the substrate of the display panel 10 due to the development of the GIP (Gate Driver In Panel) process technology.

레벨 시프터(26)는 표시패널(10)의 하부 기판에 전기적으로 연결된 인쇄회로보드(Printed Circuit Board, 이하 "PCB"라 함)(20)에 형성될 수 있다. 레벨 시프터(26)는 타이밍 콘트롤러(22)로부터 입력되는 스타트 펄스(ST), 제1 클럭(GCLK), 제2 클럭(MCLK)에 응답하여 각각 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 게이트 스타트 신호(VST)와 클럭신호들(CLKs)을 출력한다. 게이트 하이 전압(VGH)은 표시패널(10)의 화소 어레이에 형성된 TFT의 문턱 전압 이상의 전압으로 설정된다. 게이트 로우 전압(VGL)은 표시패널(10)의 화소 어레이에 형성된 TFT의 문턱 전압보다 낮은 전압으로 설정된다. 레벨 시프터(26)로부터 출력된 클럭신호들(CLKs)은 순차적으로 위상이 시프트되어 표시패널(10)에 형성된 게이트 드라이버(30)로 전송된다.The level shifter 26 may be formed on a printed circuit board (PCB) 20 electrically connected to the lower substrate of the display panel 10. The level shifter 26 receives the gate high voltage VGH and the gate low voltage VGL in response to the start pulse ST, the first clock GCLK and the second clock MCLK input from the timing controller 22, And outputs the gate start signal VST and the clock signals CLKs swinging between the clock signal CLKs and the clock signal CLKs. The gate high voltage VGH is set to a voltage equal to or higher than the threshold voltage of the TFT formed in the pixel array of the display panel 10. [ The gate low voltage VGL is set to a voltage lower than the threshold voltage of the TFT formed in the pixel array of the display panel 10. [ The clock signals CLKs output from the level shifter 26 are sequentially shifted in phase and transferred to the gate driver 30 formed on the display panel 10. [

게이트 드라이버(30)는 화소 어레이의 게이트 라인들(12)과 연결되도록 화소 어레이가 형성되는 표시패널(10)의 하부 기판 가장자리에 형성된다. 게이트 드라이버(30)는 도 7과 같이 종속적으로 접속된 다수의 쉬프트 레지스터들(SR1~SRn)을 포함한다. 쉬프트 레지스터들(SR1~SRn)은 레벨 시프터(26)로부터 입력되는 게이트 스타트 신호(VST)에 응답하여 동작하기 시작하고 클럭신호들(CLKs)에 응답하여 출력을 시프트하여 표시패널(10)의 게이트라인들에 게이트 신호(Vg1~Vgn)를 순차적으로 공급한다. 도 8과 같이 게이트 신호(Vg1~Vgn)는 표시 기간(T1)으로 정의되는 한 프레임의 일부 기간에서 순차적으로 턴 온 레벨(즉, 게이트 하이 전압(VGH))로 발생된다. 특히, 게이트 신호(Vg1~Vgn)는 비 표시 기간(T2)으로 정의되는 한 프레임의 나머지 기간에서 게이트라인들의 플로팅이 최대한 억제되도록 턴 오프 레벨(즉, 게이트 로우 전압(VGL))로 유지된다. 이를 위해, 쉬프트 레지스터들(SR1~SRn) 각각의 출력을 제어하기 위한 풀 다운 TFT들은 비 표시 기간(T2) 동안 적어도 한 번 이상 턴 온 되어 게이트라인들과 연결된 출력 노드들에 게이트 로우 전압(VGL)을 인가한다. 이에 대해서는 도 9 내지 도 14를 참조하여 상세히 후술한다.The gate driver 30 is formed on the lower substrate edge of the display panel 10 in which the pixel array is formed so as to be connected to the gate lines 12 of the pixel array. The gate driver 30 includes a plurality of shift registers SR1 to SRn which are connected as shown in FIG. The shift registers SR1 to SRn start to operate in response to the gate start signal VST input from the level shifter 26 and shift the output in response to the clock signals CLKs, And sequentially supplies the gate signals Vg1 to Vgn to the lines. As shown in Fig. 8, the gate signals Vg1 to Vgn are sequentially generated at a turn-on level (i.e., a gate high voltage VGH) in a partial period of one frame defined by the display period T1. In particular, the gate signals Vg1 to Vgn are maintained at the turn-off level (i.e., the gate-low voltage VGL) such that the floating of the gate lines is suppressed as much as possible in the remaining period of one frame defined by the non-display period T2. To this end, the pull-down TFTs for controlling the output of each of the shift registers SR1 to SRn are turned on at least once during the non-display period T2 to apply the gate low voltage VGL ). This will be described later in detail with reference to Figs. 9 to 14.

타이밍 콘트롤러(22)는 외부의 호스트 시스템으로부터 입력되는 디지털 비디오 데이터를 데이터 구동회로(24)의 IC(Integrated Circuit)들에 공급한다. 타이밍 콘트롤러(22)는 외부의 호스트 시스템으로부터 입력되는 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받아 데이터 구동회로(24)와 게이트 구동회로(26, 30)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다. 타이밍 콘트롤러(22)는 타이밍 제어신호들을 이용하여 데이터 구동회로(24)와 게이트 구동회로(26, 30)의 동작을 제어함으로써 도 8과 같이 한 프레임을 표시 기간(T1)과 비 표시 기간(T2)으로 시 분할한다. 비 표시 기간(T2)은 인접 프레임들 사이의 기간으로 정의되는 수직 블랭크 기간과는 다르다. 비 표시 기간(T2)은 종래 기술의 설명에서 언급한 고속 스캐닝 기술에 의해 한 프레임 내에서 표시 기간(T1)이 줄어듦으로서 얻어지는 나머지 기간을 의미한다. 비 표시 기간(T2)은 각 프레임 내에서 표시 기간(T1)과 동일하거나 또는 그보다 작게 할당될 수 있다. The timing controller 22 supplies the digital video data input from the external host system to the ICs (Integrated Circuits) of the data driving circuit 24. The timing controller 22 receives a timing signal such as a vertical synchronizing signal, a horizontal synchronizing signal, a data enable signal and a dot clock inputted from an external host system and supplies the timing signal to the data driving circuit 24 and the gate driving circuits 26 and 30, Lt; RTI ID = 0.0 > timing control < / RTI > The timing controller 22 controls the operations of the data driving circuit 24 and the gate driving circuits 26 and 30 by using the timing control signals so that one frame is divided into a display period T1 and a non- ). The non-display period T2 is different from the vertical blank period defined as a period between adjacent frames. The non-display period T2 refers to the remaining period obtained by reducing the display period T1 within one frame by the high-speed scanning technique mentioned in the description of the prior art. The non-display period T2 may be assigned to be equal to or smaller than the display period T1 within each frame.

본 발명의 표시장치가 인 셀 터치 기능을 갖는 경우, 본 발명은 터치 스크린과 터치 센싱회로(40)를 더 구비할 수 있다. 이 경우 타이밍 콘트롤러(22)는 터치 센싱회로(40)의 동작 타이밍을 제어하기 위한 터치 인에이블신호(TEN)를 발생할 수 있다.In the case where the display device of the present invention has an in-cell touch function, the present invention may further include a touch screen and a touch sensing circuit 40. In this case, the timing controller 22 may generate a touch enable signal TEN for controlling the operation timing of the touch sensing circuit 40. [

터치 스크린은 다수의 터치 센서들을 포함한다. 터치 센서들은 인 셀 터치 기술이 구현되도록 표시패널(10)의 화소 어레이에 내장될 수 있다. 터치 스크린은 다수의 터치 센서들을 통해 터치(또는 근접) 입력을 감지하는 정전 용량 방식으로 구현될 수 있다. 터치 센서들은 자기(Self) 정전 용량, 또는 상호(Mutual) 정전 용량을 가질 수 있다. 자기 정전 용량은 한 방향으로 형성된 단층의 도체 배선을 따라 형성될 수 있다. 상호 정전 용량은 직교하는 두 도체 배선들 사이에 형성될 수 있다. The touch screen includes a plurality of touch sensors. The touch sensors may be embedded in the pixel array of the display panel 10 so that the in-cell touch technology is realized. The touch screen may be implemented in a capacitive manner sensing touch (or proximity) inputs through a plurality of touch sensors. The touch sensors may have self capacitances, or mutual capacitances. The self-capacitance can be formed along a conductor wiring of a single layer formed in one direction. The mutual capacitance can be formed between two orthogonal conductor wirings.

터치 센싱회로(40)는 터치 스크린의 터치 센서들에 연결된 배선들에 구동 신호를 인가하여 터치 센서들의 전압이나 용량값 변화를 센싱한다. 터치 센싱회로(40)는 터치 센서들의 전압이나 용량값 변화를 디지털 데이터로 변환하여 터치 원시 데이터(Touch raw data)를 발생한다. 그리고 터치 센싱회로(40)는 미리 설정된 터치 인식 알고리즘을 실행하여 터치 센서들의 전압이나 용량값 변화를 분석하여 터치(또는 근접) 입력 여부와 그 위치를 검출한다. 터치 센싱회로(40)는 터치(또는 근접) 입력 위치의 좌표를 포함한 터치 레포트(Touch report) 데이터를 호스트 시스템으로 전송한다. 터치 센싱회로(40)는 타이밍 콘트롤러(22)와 함께 하나의 ROIC 패키지 내에 집적될 수 있다. 호스트 시스템은 네비게이션 시스템, 셋톱박스, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 방송 수신기, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있으며, 터치 센싱 회로(40)로부터 입력되는 터치 레포트 데이터에 응답하여 터치(또는 근접) 입력과 연계된 응용 프로그램을 실행한다.The touch sensing circuit 40 senses a voltage or a capacitance value change of the touch sensors by applying a driving signal to the wirings connected to the touch sensors of the touch screen. The touch sensing circuit 40 generates touch raw data by converting the voltage or capacitance value change of the touch sensors into digital data. Then, the touch sensing circuit 40 executes a predetermined touch recognition algorithm to analyze the change in the voltage or capacitance value of the touch sensors and detects whether or not the touch (or proximity) input is made and the position thereof. The touch sensing circuit 40 transmits touch report data including coordinates of a touch (or proximity) input position to the host system. The touch sensing circuit 40 may be integrated with the timing controller 22 in one ROIC package. The host system may be implemented by any one of a navigation system, a set top box, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, a broadcast receiver, and a phone system. And executes the application program associated with the touch (or proximity) input in response to the input touch report data.

도 9는 도 7의 쉬프트 레지스터들(SR1~SRn) 중 어느 하나에 대한 일 예를 보여준다. 도 10은 도 9의 풀 다운 TFT를 제어하기 위한 클럭신호의 일 예를 보여준다. 그리고, 도 11은 도 9의 풀 다운 TFT를 제어하기 위한 클럭신호의 다른 예를 보여준다. FIG. 9 shows an example of any one of the shift registers SR1 to SRn of FIG. FIG. 10 shows an example of a clock signal for controlling the pull-down TFT of FIG. 11 shows another example of a clock signal for controlling the pull-down TFT of FIG.

게이트 드라이버(30)는 쉬프트 레지스터들(SR1~SRn)을 포함한다. 각각의 쉬프트 레지스터들(SR1~SRn)은 도 9와 같이 스타트 제어신호(X)에 응답하여 Q노드(NQ)의 전위를 제어하는 로직부(310), Q노드(NQ)의 전위에 따라 스위칭되어 제1 클럭신호(CLKa)를 턴 온 레벨(즉, 게이트 하이 전압(VGH))의 게이트 신호(Vga)로서 출력 노드(No)에 인가하는 풀 업 TFT(Pull-up TFT, Tpu), 제2 클럭신호(CLKb)에 따라 스위칭되어 저전위 직류전압(VSS)을 턴 오프 레벨(즉, 게이트 로우 전압(VGL))의 게이트 신호(Vga)로서 출력 노드(No)에 인가하는 풀 다운 TFT(Pull-down TFT, Tpd)를 포함한다. The gate driver 30 includes shift registers SR1 to SRn. Each of the shift registers SR1 to SRn includes a logic unit 310 for controlling the potential of the Q node NQ in response to the start control signal X as shown in FIG. Up pull-up TFT (Tpu) for applying the first clock signal CLKa to the output node No as the gate signal Vga of the turn-on level (that is, the gate high voltage VGH) Down TFT which is switched in accordance with the first clock signal CLKb to apply the low potential DC voltage VSS to the output node No as the gate signal Vga of the turn-off level (i.e., the gate low voltage VGL) Pull-down TFT, Tpd).

Q노드(NQ)의 전위를 제어하는 로직부(310)는 공지의 어떠한 구성으로도 구현 가능하다. 스타트 제어신호(X)는 게이트 스타트 신호(VST)로 선택되거나 또는, 전단의 게이트 신호들 중 어느 하나로 선택될 수 있다. 풀 업 TFT(Tpu)는 도 8의 표시 기간(T1) 내에서 턴 온 되어 게이트 신호(Vga)의 턴 온 레벨(즉, 게이트 하이 전압(VGH)) 발생 시점을 제어한다. 풀 업 TFT(Tpu)가 턴 온 될 때, 제1 클럭신호(CLKa)가 턴 온 레벨(즉, 게이트 하이 전압(VGH))의 게이트 신호(Vga)로서 출력 노드(No)에 인가된다. 제1 클럭신호(CLKa)는 도 10 및 도 11에 도시된 제2 클럭신호(CLKb)와 비교하여 위상은 다르지만 그 형태는 동일할 수 있다. 제1 클럭신호(CLKa)와 제2 클럭신호(CLKb)는 적어도 2상(2 phase) 이상의 클럭 신호들(CLKs) 중에서 위상이 서로 다르게 선택될 수 있다.The logic unit 310 for controlling the potential of the Q node NQ can be implemented in any known configuration. The start control signal X may be selected as the gate start signal VST or may be selected as one of the gate signals of the previous stage. The pull-up TFT Tpu is turned on within the display period T1 of FIG. 8 to control the time point at which the gate signal Vga is turned on (that is, the gate high voltage VGH). When the pull-up TFT Tpu is turned on, the first clock signal CLKa is applied to the output node No as the gate signal Vga of the turn-on level (i.e., the gate high voltage VGH). The first clock signal CLKa is different in phase from the second clock signal CLKb shown in FIGS. 10 and 11, but its shape may be the same. The first clock signal CLKa and the second clock signal CLKb may be selected in different phases among at least two clock signals CLKs.

풀 다운 TFT(Tpd)는 제2 클럭신호(CLKb)에 따라 도 8의 비 표시 기간(T2) 내에서 적어도 한 번 이상 턴 온 되어 게이트라인과 연결된 출력 노드(No)에 게이트 로우 전압(VGL)을 인가한다. 도 8의 비 표시 기간(T2) 내에서 풀 다운 TFT(Tpd)를 적어도 한 번 이상 턴 온 시키기 위해, 제2 클럭신호(CLKb)는 도 10과 발생될 수 있고 또한, 도 11과 같이 발생될 수 있다. 즉, 제2 클럭신호(CLKb)는 도 10과 같이 표시 기간(T1)과 비 표시 기간(T2) 모두에서 k(k는 양의 정수) 수평기간(kH)의 펄스 폭을 가지고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 펄스 신호로 선택될 수 있다. 또한, 제2 클럭신호(CLKb)는 도 11과 같이 표시 기간(T1)에서 k 수평기간(kH)의 펄스 폭을 가지고 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 스윙하는 반면, 비 표시 기간(T2)에서 게이트 하이 전압(VGH)을 유지하는 펄스 신호로 선택될 수 있다.The pull-down TFT Tpd is turned on at least once within the non-display period T2 of FIG. 8 in accordance with the second clock signal CLKb to apply the gate-low voltage VGL to the output node No connected to the gate line, . In order to turn on the pull-down TFT (Tpd) at least once within the non-display period T2 of Fig. 8, the second clock signal CLKb may be generated in Fig. 10 and also generated as in Fig. 11 . That is, the second clock signal CLKb has a pulse width of k (k is a positive integer) horizontal period (kH) in both the display period T1 and the non-display period T2 as shown in FIG. 10, VGH) and the gate-low voltage (VGL). The second clock signal CLKb swings between the gate high voltage VGH and the gate low voltage VGL with the pulse width of the k horizontal period kH in the display period T1 as shown in Fig. And may be selected as a pulse signal that maintains the gate high voltage VGH in the non-display period T2.

풀 다운 TFT(Tpd)는 도 10의 제2 클럭신호(CLKb)에 응답하여 비 표시 기간(T2)에서 주기적으로 턴 온 되어 출력 노드(No)에 접속된 게이트라인이 플로팅되는 것을 최대한 억제한다. 게이트라인의 전위는 비 표시 기간(T2)에서 풀 다운 TFT(Tpd)가 턴 온 될 때마다 게이트 로우 전압(VGL)으로 안정화된다. 또한, 풀 다운 TFT(Tpd)는 도 11의 제2 클럭신호(CLKb)에 응답하여 비 표시 기간(T2)에서 계속적으로 턴 온 된다. 게이트라인의 전위는 이러한 풀 다운 TFT(Tpd)에 의해 비 표시 기간(T2)에서 계속적으로 게이트 로우 전압(VGL)으로 유지 및 안정화된다. The pull-down TFT Tpd periodically turns on in the non-display period T2 in response to the second clock signal CLKb in Fig. 10 to suppress the floating of the gate line connected to the output node No. The potential of the gate line is stabilized to the gate-low voltage VGL every time the pull-down TFT Tpd is turned on in the non-display period T2. Further, the pull-down TFT (Tpd) is continuously turned on in the non-display period T2 in response to the second clock signal CLKb in Fig. The potential of the gate line is maintained and stabilized at the gate-low voltage VGL continuously in the non-display period T2 by this pull-down TFT Tpd.

이와 같이 본 발명은 각각의 쉬프트 레지스터에 포함된 풀다운 TFT를 비 표시 기간(T2)에서 적어도 한 번 이상 턴 온 시켜 게이트 로우 전압(VGL)을 게이트라인에 출력한다. 이러한 구성을 통해 본 발명은 게이트라인들이 플로팅되는 것을 최대한 억제함으로써 게이트신호의 신뢰성을 높이고 커플링에 따른 게이트라인들의 전위 변동을 해소한다. As described above, in the present invention, the pull-down TFT included in each shift register is turned on at least once in the non-display period T2 to output the gate low voltage VGL to the gate line. With this configuration, the present invention maximizes the reliability of the gate signal by suppressing the floating of the gate lines as much as possible, and solves the potential fluctuation of the gate lines according to the coupling.

도 12는 도 7의 쉬프트 레지스터들(SR1~SRn) 중 어느 하나에 대한 다른 예를 보여준다. 도 13은 도 12의 풀 다운 TFT들을 제어하기 위한 전원신호들의 일 예를 보여준다. 그리고, 도 14는 도 12의 풀 다운 TFT들을 제어하기 위한 전원신호들의 다른 예를 보여준다.FIG. 12 shows another example of any one of the shift registers SR1 to SRn in FIG. 13 shows an example of power supply signals for controlling the pull-down TFTs of Fig. 14 shows another example of power supply signals for controlling the pull-down TFTs of Fig.

게이트 드라이버(30)는 쉬프트 레지스터들(SR1~SRn)을 포함한다. 각각의 쉬프트 레지스터들(SR1~SRn)은 도 12와 같이 스타트 제어신호(X), 제1 전원신호(VDD1) 및 제2 전원신호(VDD2)에 선택적으로 응답하여 Q노드(NQ)의 전위, 제1 QB노드(NQB1)의 전위 및 제2 QB노드(NQB2)의 전위를 각각 제어하는 로직부(320), Q노드(NQ)의 전위에 따라 스위칭되어 제1 클럭신호(CLKa)를 턴 온 레벨(즉, 게이트 하이 전압(VGH))의 게이트 신호(Vga)로서 출력 노드(No)에 인가하는 풀 업 TFT(Tpu), 제1 QB노드(NQB1)의 전위에 따라 스위칭되어 저전위 직류전압(VSS)을 턴 오프 레벨(즉, 게이트 로우 전압(VGL))의 게이트 신호(Vga)로서 출력 노드(No)에 인가하는 제1 풀 다운 TFT(Tpd1), 제2 QB노드(NQB2)의 전위에 따라 제1 풀 다운 TFT(Tpd1)와 반대로 스위칭되어 저전위 직류전압(VSS)을 턴 오프 레벨(즉, 게이트 로우 전압(VGL))의 게이트 신호(Vga)로서 출력 노드(No)에 인가하는 제2 풀 다운 TFT(Tpd2)를 포함한다. 제1 풀 다운 TFT(Tpd1)와 제2 풀 다운 TFT(Tpd2)는 출력 노드(No)에 병렬로 접속되어 있다.The gate driver 30 includes shift registers SR1 to SRn. Each of the shift registers SR1 to SRn selectively responds to the start control signal X, the first power supply signal VDD1 and the second power supply signal VDD2 as shown in FIG. 12 to generate a potential of the Q node NQ, A logic unit 320 for controlling the potential of the first QB node NQB1 and the potential of the second QB node NQB2 respectively and a third transistor Q3 for turning on the first clock signal CLKa according to the potential of the Q node NQ, Up TFT Tpu applied to the output node No as the gate signal Vga of the high level DC voltage VGH level (i.e., the gate high voltage VGH) A first pull-down TFT Tpd1 for applying the first pull-down voltage VSS to the output node No as the gate signal Vga of the turn-off level (i.e., the gate low voltage VGL), a potential of the second QB node NQB2 (I.e., the gate-low voltage VGL) to the output node No at the turn-off level (that is, the gate-low voltage VGL) Second pool da And a TFT (Tpd2). The first pull-down TFT (Tpd1) and the second pull-down TFT (Tpd2) are connected in parallel to the output node (No).

Q노드(NQ)와 제1 및 제2 QB노드(NQB1,NQB2)의 전위를 제어하는 로직부(320)는 공지의 어떠한 구성으로도 구현 가능하다. 스타트 제어신호(X)는 게이트 스타트 신호(VST)로 선택되거나 또는, 전단의 게이트 신호들 중 어느 하나로 선택될 수 있다. Q노드(NQ)의 전위는 제1 전원신호(VDD1) 및 제2 전원신호(VDD2) 이외에 스타트 제어신호(X)에 따라 결정되며, 제1 및 제2 QB노드(NQB1,NQB2)의 전위와 반대된다. Q노드(NQ)가 턴 온 레벨을 가질 때 제1 및 제2 QB노드(NQB1,NQB2)는 모두 턴 오프 레벨을 가진다. Q노드(NQ)가 턴 오프 레벨을 가질 때 제1 및 제2 QB노드(NQB1,NQB2)는 소정 기간을 주기로 번갈아 턴 온 레벨을 가진다. 제1 및 제2 QB노드(NQB1,NQB2)의 전위는 각각 제1 전원신호(VDD1) 및 제2 전원신호(VDD2)에 따라 결정된다.The logic unit 320 for controlling the potentials of the Q node NQ and the first and second QB nodes NQB1 and NQB2 can be implemented in any known configuration. The start control signal X may be selected as the gate start signal VST or may be selected as one of the gate signals of the previous stage. The potential of the Q node NQ is determined in accordance with the start control signal X in addition to the first power supply signal VDD1 and the second power supply signal VDD2 and the potential of the first and second QB nodes NQB1 and NQB2 The opposite. When the Q node NQ has a turn-on level, both the first and second QB nodes NQB1 and NQB2 have a turn-off level. When the Q node NQ has a turn-off level, the first and second QB nodes NQB1 and NQB2 alternately turn on at predetermined intervals. The potentials of the first and second QB nodes NQB1 and NQB2 are determined according to the first power supply signal VDD1 and the second power supply signal VDD2, respectively.

풀 업 TFT(Tpu)는 도 8의 표시 기간(T1) 내에서 Q노드(NQ)의 전위에 따라 턴 온 되어 게이트 신호(Vga)의 턴 온 레벨(즉, 게이트 하이 전압(VGH)) 발생 시점을 제어한다. 풀 업 TFT(Tpu)가 턴 온 될 때, 제1 클럭신호(CLKa)가 턴 온 레벨(즉, 게이트 하이 전압(VGH))의 게이트 신호(Vga)로서 출력 노드(No)에 인가된다. 제1 클럭신호(CLKa)는 도 10과 같은 형태를 가질 수 있다. 제1 클럭신호(CLKa)는 적어도 2상(2 phase) 이상의 클럭 신호들(CLKs) 중 어느 하나로 선택될 수 있다.The pull-up TFT Tpu is turned on in accordance with the potential of the Q node NQ in the display period T1 of FIG. 8 to generate the turn-on level (i.e., the gate high voltage VGH) of the gate signal Vga . When the pull-up TFT Tpu is turned on, the first clock signal CLKa is applied to the output node No as the gate signal Vga of the turn-on level (i.e., the gate high voltage VGH). The first clock signal CLKa may have the form as shown in FIG. The first clock signal CLKa may be selected from at least two phases of clock signals CLKs.

제1 풀 다운 TFT(Tpd1) 및 제2 풀 다운 TFT(Tpd2)는 각각 제1 QB노드(NQB1) 및 제2 QB노드(NQB2)의 전위에 따라 반대로 스위칭되고 교대로 턴 온 됨으로써, 도 8의 비 표시 기간(T2) 동안 게이트라인과 연결된 출력 노드(No)에 계속해서 게이트 로우 전압(VGL)을 인가한다. 이를 위해, 제1 전원신호(VDD1) 및 제2 전원신호(VDD2)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 도 13과 같이 1 프레임(Fn,Fn+1)을 주기로 서로 반대로 스윙할 수 있다. 또한, 제1 전원신호(VDD1) 및 제2 전원신호(VDD2)는 게이트 하이 전압(VGH)과 게이트 로우 전압(VGL) 사이에서 도 14와 같이 m 프레임(m은 2이상의 양의 정수)을 주기로 서로 반대로 스윙할 수 있다. 제1 QB노드(NQB1)의 전위는 제1 전원신호(VDD1)가 게이트 하이 전압(VGH)으로 유지되는 기간 내에서 턴 온 레벨로 셋팅되고, 제1 전원신호(VDD1)가 게이트 로우 전압(VGL)으로 유지되는 기간 내에서 턴 오프 레벨로 셋팅된다. 마찬가지로, 제2 QB노드(NQB2)의 전위는 제2 전원신호(VDD2)가 게이트 하이 전압(VGH)으로 유지되는 기간 내에서 턴 온 레벨로 셋팅되고, 제2 전원신호(VDD2)가 게이트 로우 전압(VGL)으로 유지되는 기간 내에서 턴 오프 레벨로 셋팅된다.The first pull-down TFT (Tpd1) and the second pull-down TFT (Tpd2) are reversely switched according to the potentials of the first QB node (NQB1) and the second QB node (NQB2) and are alternately turned on, The gate-low voltage VGL is subsequently applied to the output node No coupled to the gate line during the non-display period T2. To this end, the first power supply signal VDD1 and the second power supply signal VDD2 are switched between the gate high voltage VGH and the gate low voltage VGL at intervals of one frame (Fn, Fn + 1) You can swing in the opposite direction. Also, the first power supply signal VDD1 and the second power supply signal VDD2 are supplied with m frames (m is a positive integer of 2 or more) periodically as shown in Fig. 14 between the gate high voltage VGH and the gate low voltage VGL You can swing in opposite directions. The potential of the first QB node NQB1 is set to a turn-on level within a period in which the first power supply signal VDD1 is maintained at the gate high voltage VGH, and the first power supply signal VDD1 is set to the gate low voltage VGL In the period in which it is maintained at the turn-off level. Similarly, the potential of the second QB node NQB2 is set to a turn-on level within a period in which the second power source signal VDD2 is maintained at the gate high voltage VGH, and the second power source signal VDD2 is set to the gate- (VGL).

제1 및 제2 풀 다운 TFT(Tpd1,Tpd2)는 도 13의 제1 및 제2 전원신호(VDD1,VDD2)에 각각 응답하여 비 표시 기간(T2)에서 교대로 턴 온 되어 출력 노드(No)에 접속된 게이트라인이 플로팅되는 것을 억제한다. 게이트라인의 전위는 비 표시 기간(T2)에서 제1 또는 제2 풀 다운 TFT(Tpd1,Tpd2)가 턴 온 될 때마다 게이트 로우 전압(VGL)으로 유지 및 안정화된다. The first and second pull-down TFTs Tpd1 and Tpd2 are alternately turned on in the non-display period T2 in response to the first and second power supply signals VDD1 and VDD2 in Fig. 13, The gate line connected to the gate line is prevented from being floated. The potential of the gate line is maintained and stabilized to the gate line voltage VGL every time the first or second pull down TFTs Tpd1 and Tpd2 are turned on in the non-display period T2.

이와 같이 본 발명은 각각의 쉬프트 레지스터에 포함된 제1 및 제2 풀다운 TFT를 비 표시 기간(T2)에서 교대로 턴 온 시켜 게이트 로우 전압(VGL)을 게이트라인에 출력한다. 이러한 구성을 통해 본 발명은 게이트라인들이 플로팅되는 것을 억제함으로써 게이트신호의 신뢰성을 높이고 커플링에 따른 게이트라인들의 전위 변동을 해소한다. Thus, the present invention turns on the first and second pull-down TFTs included in each shift register alternately in the non-display period T2 to output the gate low voltage VGL to the gate line. With this configuration, the present invention suppresses the floating of the gate lines, thereby enhancing the reliability of the gate signal and eliminating the potential fluctuation of the gate lines according to the coupling.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

10 : 표시패널 20 : 인쇄회로보드
22 : 타이밍 콘트롤러 24 : 데이터 구동회로
26 : 레벨 쉬프터 30 : 게이트 드라이버
SR1~SRn : 쉬프트 레지스터 310, 320 : 로직부10: display panel 20: printed circuit board
22: timing controller 24: data driving circuit
26: level shifter 30: gate driver
SR1 to SRn: shift register 310, 320: logic section

Claims (14)

게이트 하이전압에서 턴 온 되고 게이트 로우전압에서 턴 오프되는 다수의 TFT들을 포함한 표시패널;
상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로;
상기 표시패널에 형성된 다수의 쉬프트 레지스터들을 포함하여 상기 표시패널의 게이트라인들을 구동하는 게이트 구동회로;
상기 데이터 구동회로와 게이트 구동회로의 동작을 제어하여 한 프레임을 화상 표시를 위한 표시 기간과 터치 구동을 위한 비 표시 기간으로 시분할하는 타이밍 콘트롤러를 구비하고;
상기 쉬프트 레지스터들 각각의 출력을 제어하기 위한 풀 다운 TFT는, 상기 비 표시 기간 내에서 적어도 한 번 이상 턴 온 되어 상기 게이트라인들 중 어느 하나와 연결된 출력 노드에 상기 게이트 로우 전압을 인가하는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치.A display panel including a plurality of TFTs that are turned on at a gate high voltage and turned off at a gate low voltage;
A data driving circuit for driving the data lines of the display panel;
A gate driving circuit for driving gate lines of the display panel including a plurality of shift registers formed on the display panel;
And a timing controller for controlling the operation of the data driving circuit and the gate driving circuit to time-divide one frame into a display period for image display and a non-display period for touch driving;
And a pull-down TFT for controlling an output of each of the shift registers is turned on at least once within the non-display period to apply the gate low voltage to an output node connected to any one of the gate lines Wherein the display device has a built-in gate driver. 제 1 항에 있어서,
상기 풀 다운 TFT는 상기 게이트 구동회로에 입력되는 다수의 클럭 신호들 중 어느 하나에 의해 그 동작이 제어되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치. The method according to claim 1,
Wherein the operation of the pull-down TFT is controlled by any one of a plurality of clock signals input to the gate driving circuit. 제 2 항에 있어서,
상기 풀 다운 TFT의 동작을 제어하는 클럭 신호는 k(k는 양의 정수) 수평기간의 펄스 폭을 가지고 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 펄스 신호로 선택되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치. 3. The method of claim 2,
Wherein the clock signal controlling operation of the pull-down TFT is selected as a pulse signal having a pulse width of k (k is a positive integer) horizontal period and swinging between a gate high voltage and a gate low voltage. . 제 2 항에 있어서,
상기 풀 다운 TFT의 동작을 제어하는 클럭 신호는 상기 표시 기간에서 k(k는 양의 정수) 수평기간의 펄스 폭을 가지고 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 반면, 상기 비 표시 기간에서 상기 게이트 하이 전압을 유지하는 펄스 신호로 선택되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치. 3. The method of claim 2,
The clock signal controlling the operation of the pull-down TFT swings between the gate high voltage and the gate low voltage with a pulse width of k (k is a positive integer) horizontal period in the display period, while the clock signal controlling the operation of the pull- And the gate signal is selected as a pulse signal for maintaining a gate high voltage. 제 1 항에 있어서,
상기 풀 다운 TFT는 상기 출력 노드에 병렬 접속되어 교대로 턴 온 되는 제1 풀 다운 TFT와 제2 풀 다운 TFT를 포함하고;
상기 제1 풀 다운 TFT는 제1 QB노드의 전위에 따라 스위칭되어 상기 게이트 로우 전압을 상기 출력 노드에 인가하고, 상기 제2 풀 다운 TFT는 제2 QB 노드의 전위에 따라 상기 제1 풀 다운 TFT와 반대로 스위칭되어 상기 게이트 로우 전압을 상기 출력 노드에 인가하며;
상기 제1 QB노드의 전위는 제1 전원신호에 의해 결정되고, 상기 제2 QB노드의 전위는 제2 전원신호에 따라 결정되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치. The method according to claim 1,
Wherein the pull-down TFT comprises a first pull-down TFT and a second pull-down TFT that are connected in parallel to the output node and are alternately turned on;
The first pull-down TFT is switched according to the potential of the first QB node to apply the gate-low voltage to the output node, and the second pull-down TFT is turned on in response to the potential of the second QB node, To apply the gate-low voltage to the output node;
Wherein a potential of the first QB node is determined by a first power supply signal and a potential of the second QB node is determined in accordance with a second power supply signal. 제 5 항에 있어서,
상기 제1 전원신호 및 상기 제2 전원신호는 상기 게이트 하이 전압과 상기 게이트 로우 전압 사이에서 적어도 1 프레임을 주기로 서로 반대로 스윙하는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치. 6. The method of claim 5,
Wherein the first power supply signal and the second power supply signal swing opposite to each other with at least one frame between the gate high voltage and the gate low voltage. 제 6 항에 있어서,
상기 제1 QB노드의 전위는 상기 제1 전원신호가 상기 게이트 하이 전압으로 유지되는 기간 내에서 턴 온 레벨로 셋팅되고, 상기 제1 전원신호가 상기 게이트 로우 전압으로 유지되는 기간 내에서 턴 오프 레벨로 셋팅되며;
사익 제2 QB노드의 전위는 상기 제2 전원신호가 상기 게이트 하이 전압으로 유지되는 기간 내에서 턴 온 레벨로 셋팅되고, 상기 제2 전원신호가 상기 게이트 로우 전압으로 유지되는 기간 내에서 턴 오프 레벨로 셋팅되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치. The method according to claim 6,
The potential of the first QB node is set to a turn-on level within a period in which the first power supply signal is maintained at the gate high voltage, and a turn-off level Lt; / RTI >
The potential of the second QB node is set to a turn-on level within a period in which the second power source signal is maintained at the gate high voltage, and a turn-off level Wherein the gate driver is configured to be turned on. 게이트 하이전압에서 턴 온 되고 게이트 로우전압에서 턴 오프되는 다수의 TFT들을 포함한 표시패널, 상기 표시패널의 데이터라인들을 구동하는 데이터 구동회로, 상기 표시패널에 형성된 다수의 쉬프트 레지스터들을 포함하여 상기 표시패널의 게이트라인들을 구동하는 게이트 구동회로를 갖는 표시장치의 구동방법에 있어서,
상기 데이터 구동회로와 게이트 구동회로의 동작을 제어하여 한 프레임을 화상 표시를 위한 표시 기간과 터치 구동을 위한 비 표시 기간으로 시분할하는 단계; 및
상기 쉬프트 레지스터들 각각의 출력을 제어하기 위한 풀 다운 TFT를 상기 비 표시 기간 내에서 적어도 한 번 이상 턴 온 시켜 상기 게이트라인들 중 어느 하나와 연결된 출력 노드에 상기 게이트 로우 전압을 인가하는 단계를 포함하는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치의 구동방법.A display panel including a plurality of TFTs turned on at a gate high voltage and turned off at a gate low voltage, a data driving circuit driving data lines of the display panel, and a plurality of shift registers formed on the display panel, And a gate driving circuit for driving the gate lines of the display device,
Controlling the operation of the data driving circuit and the gate driving circuit to time-divide one frame into a display period for image display and a non-display period for touch driving; And
And turning on the pull-down TFT for controlling the output of each of the shift registers at least once in the non-display period to apply the gate-low voltage to an output node connected to any one of the gate lines And a gate driver for driving the display device. 제 8 항에 있어서,
상기 풀 다운 TFT는 상기 게이트 구동회로에 입력되는 다수의 클럭 신호들 중 어느 하나에 의해 그 동작이 제어되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치의 구동방법. 9. The method of claim 8,
Wherein the operation of the pull-down TFT is controlled by any one of a plurality of clock signals input to the gate driving circuit. 제 9 항에 있어서,
상기 풀 다운 TFT의 동작을 제어하는 클럭 신호는 k(k는 양의 정수) 수평기간의 펄스 폭을 가지고 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 펄스 신호로 선택되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치의 구동방법. 10. The method of claim 9,
Wherein the clock signal controlling operation of the pull-down TFT is selected as a pulse signal having a pulse width of k (k is a positive integer) horizontal period and swinging between a gate high voltage and a gate low voltage. And a driving method of the display device. 제 9 항에 있어서,
상기 풀 다운 TFT의 동작을 제어하는 클럭 신호는 상기 표시 기간에서 k(k는 양의 정수) 수평기간의 펄스 폭을 가지고 게이트 하이 전압과 게이트 로우 전압 사이에서 스윙하는 반면, 상기 비 표시 기간에서 상기 게이트 하이 전압을 유지하는 펄스 신호로 선택되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치의 구동방법. 10. The method of claim 9,
The clock signal controlling the operation of the pull-down TFT swings between the gate high voltage and the gate low voltage with a pulse width of k (k is a positive integer) horizontal period in the display period, while the clock signal controlling the operation of the pull- And the gate signal is selected as a pulse signal for maintaining a gate high voltage. 제 8 항에 있어서,
상기 풀 다운 TFT는 상기 출력 노드에 병렬 접속되어 교대로 턴 온 되는 제1 풀 다운 TFT와 제2 풀 다운 TFT를 포함하고;
상기 제1 풀 다운 TFT는 제1 QB노드의 전위에 따라 스위칭되어 상기 게이트 로우 전압을 상기 출력 노드에 인가하고, 상기 제2 풀 다운 TFT는 제2 QB 노드의 전위에 따라 상기 제1 풀 다운 TFT와 반대로 스위칭되어 상기 게이트 로우 전압을 상기 출력 노드에 인가하며;
상기 제1 QB노드의 전위는 제1 전원신호에 의해 결정되고, 상기 제2 QB노드의 전위는 제2 전원신호에 따라 결정되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치의 구동방법. 9. The method of claim 8,
Wherein the pull-down TFT comprises a first pull-down TFT and a second pull-down TFT that are connected in parallel to the output node and are alternately turned on;
The first pull-down TFT is switched according to the potential of the first QB node to apply the gate-low voltage to the output node, and the second pull-down TFT is turned on in response to the potential of the second QB node, To apply the gate-low voltage to the output node;
Wherein the potential of the first QB node is determined by a first power supply signal and the potential of the second QB node is determined in accordance with a second power supply signal. 제 12 항에 있어서,
상기 제1 전원신호 및 상기 제2 전원신호는 상기 게이트 하이 전압과 상기 게이트 로우 전압 사이에서 적어도 1 프레임을 주기로 서로 반대로 스윙하는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치의 구동방법. 13. The method of claim 12,
Wherein the first power source signal and the second power source signal swing opposite to each other with at least one frame period between the gate high voltage and the gate low voltage. 제 13 항에 있어서,
상기 제1 QB노드의 전위는 상기 제1 전원신호가 상기 게이트 하이 전압으로 유지되는 기간 내에서 턴 온 레벨로 셋팅되고, 상기 제1 전원신호가 상기 게이트 로우 전압으로 유지되는 기간 내에서 턴 오프 레벨로 셋팅되며;
사익 제2 QB노드의 전위는 상기 제2 전원신호가 상기 게이트 하이 전압으로 유지되는 기간 내에서 턴 온 레벨로 셋팅되고, 상기 제2 전원신호가 상기 게이트 로우 전압으로 유지되는 기간 내에서 턴 오프 레벨로 셋팅되는 것을 특징으로 하는 내장형 게이트 드라이버를 갖는 표시장치의 구동방법. 14. The method of claim 13,
The potential of the first QB node is set to a turn-on level within a period in which the first power supply signal is maintained at the gate high voltage, and a turn-off level Lt; / RTI >
The potential of the second QB node is set to a turn-on level within a period in which the second power source signal is maintained at the gate high voltage, and a turn-off level And a gate driver for driving the display device.
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