KR20130143064A - 라우터 및 스위치 아키텍쳐 - Google Patents

Abstract

패킷 전달 네트워크를 위한 패킷 스위칭 시스템으로, 상기 시스템은 복수의 라인 카드들 및 전기-광학적 입출력(IO) 인터커넥트를 포함하고, 상기 각각의 라인 카드는, 프로세싱 요소들과 함께, 진입 경로 파이프라인 및 진출 버퍼를 포함하고, 상기 전기-광학적 입출력(IO) 인터커넥트는, 스위치 패브릭이 없는 상태에서, 풀 메시 접속성으로 라인 카드들을 서로에 대해서 연결하며, 상기 각각의 라인 카드의 진입 경로 파이프라인은 전기-광학적 IO 인터커넥트에 의해서 복수의 라인 카드들의 각각의 진출 버퍼에 연결된다.

Description

라우터 및 스위치 아키텍쳐{ROUTER AND SWITCH ARCHITECTURE}

관련 출원들의 상호-참조

본원 발명은, 전체 내용이 본원에서 참조로 포함된, 2010년 10월 28일자로 출원되고 명칭이 "라우터 및 스위치 아키텍쳐"인 미국 가특허 출원 제 61/407,461 호를 기초로, 35 U.S.C. § 119(e) 하에서, 우선권을 주장한다.

본원 발명은 전체적으로 라우터 및 스위치 아키텍쳐에 관한 것이고, 그리고 특히 풀 메시 접속성(full mesh connectivity) 아키텍쳐를 이용하는 하이 엔드 라우터 및 패킷 스위칭 시스템에 관한 것이다.

고속 라우터들 및 데이터 스위칭 시스템들은 그들이 구축되는 방식에서 기본적인 아키텍쳐 구조를 공유하고, 그들의 동작들을 실행하고, 그리고 시스템을 통해서 진행되는(going) 데이터를 핸들링한다. 도 1은 그러한 고속 데이터 스위칭 시스템에 대한 범용적인(generic) 아키텍쳐를 설명한다. 여러 가지 시스템들이 다양하게 구현될 수 있을 것이나, 이하에서 설명되는 기본적인 요소들의 대부분은, 그들 각각이 자체적인 특유의 구현 선호사항을 가질 것이지만, 모든 시스템들에서 발견될 수 있을 것이다.

이하는, 범용적인 시스템(도 1 참조)의 주요 요소들에 관한 설명이다. 고속 라우터들 및 데이터 통신 스위칭 시스템들은 N개의 라인 카드들(10)의 세트로 구성된다. 라인 카드들의 각각은 네트워크 내외로 정보를 수신 및 송신(sending)하기 위해서 데이터 네트워크(미도시)에 대해서 인터페이스한다. 통상적인 패킷 스위칭 네트워크에서, 기본적인 정보 요소는 패킷이고, 그에 따라, 각각의 라인 카드는 네트워크로부터 패킷들을 수신하고 그리고 패킷들을 네트워크로 송신한다. 주어진 시스템들 내의 모든 라인 카드들은 내부 인터커넥트(12)를 통해서 서로 접속된다. 넓은(high) 대역폭을 핸들링하는 고속 시스템 내에서 그러한 인터커넥트를 구현하는 일반적인 방식은, 가장 효과적인 방식으로, 라인 카드들(10)의 세트로부터의 정보 송신, 라인 카드들(10')의 세트에 대한 소스(source) 라인 카드들로서의 작용, 목적지(destination) 라인 카드들로서의 작용을 허용하는 스위치 패브릭(fabric)이다.

패킷이 네트워크로부터 라인 카드(10)에 도달함에 따라, 그러한 패킷은 입력 버퍼(20)에 의해서 흡수되고 이어서 다양한 종류의 패킷의 프로세싱 및 핸들링을 실시하는 요소들의 세트(22)로 전달된다. 전형적인 라우터에서, 이는 층(2) 헤더들의 프로세싱(예를 들어, 인터페이스가 이더넷인 경우에, 이더넷 헤더의 프로세싱)을 위한 요소들, 및 목적지 해석(resolution)(IP 어드레스 검색(look up), MPLS 레이블 검색, 및 패킷 헤더 내의 임의의 다른 필드뿐만 아니라 필드들의 임의 조합을 이용하는 ACL 기반의 포워딩 중 임의의 것을 기초로 한다)을 실시하는, 예를 들어, Israel, Yokneam에 소재하는 EZchip Semiconductor, Ltd.의 카드 내의 네트워크 프로세서를 포함하며, 이는 어떠한 라인 카드로 패킷이 송신되어야 하는지에 대한 결정을 유도한다. 또한, 구성되었던 임의의 진입 피쳐들(ingress features)이 이러한 스테이지에서 적용된다. 그러한 피쳐들의 일부 예들에는, 필터링, 폴리싱(policing), 통계 업데이트들, 헤더 필드 업데이트들, 예를 들어 TOS/EXP, TTL 등, 또는 패킷의 다른 필드들에서의 탐색이 포함되며, 이들 모두는 특정 구성에 따른다. 모든 필요 동작들이 완료된 후에, 목적지 진출(egress) 경로를 이제 알고 있는 패킷이 라인 카드 스위치 패브릭 인터페이스(24)로 전달되고(handed) 그리고 스위치 패브릭(인터커넥트)(12)을 통해서 목적지 라인 카드로 송신하기 위한 순서가 될 때까지 버퍼 내에서 유지된다.

많은 상이한 타입들의 스위치 패브릭 아키텍쳐들이 존재한다. 그들 모두는 N 개의 라인 카드들 사이의 효율적인 인터커넥트를 구현하고, 여기에서 각각의 라인 카드는 유니캐스트(unicast) 또는 멀티캐스트로 정보를 다른 N 개의 라인 카드들 중 임의의 라인 카드로 송신할 필요가 있을 수 있을 것이고, 그리고 스위치 패브릭 알고리즘은 인터커넥트의 이용을 최적화한다. 이는, 물론, 스위치 패브릭이 혼잡 지점(congestion point)이라는 것을 암시하는데, 이는, 예를 들어, 주어진 시점에서, 모든 라인 카드들이 라인 카드들의 동일한 서브세트(subset)로 패킷들을 송신할 필요가 있는 경우에, 패킷들 중 일부가 그들의 차례까지 기다려야 할 것이기 때문이고, 이는 다시 인터커넥트된 스위치 패브릭이 공유되기 때문이다. 스위치 패브릭의 역할은 모든 라인 카드들에 걸친 모든 요청된 로드(offered load)를 관찰하고(look at) 그리고 임의 포인트에서 모든 라인 카드들 사이의 트래픽 송신을 최적화하는 것이다. 명확하게, 경우에 따라, 일부 패킷들은 목적지 라인 카드로 전송되기 전에 그들의 순서가 도래할 때까지 여전히 대기할 필요가 있을 것이다. 따라서, 진입에서의 버퍼링이 요구되고 그리고 스위치 패브릭들을 구현하는 모든 시스템들에 걸쳐서 그러한 버퍼링이 일반적이 된다. 이러한 버퍼는 일반적으로 상이한 핸들링을 각각 가지는 복수의 큐들(queses)로 배열되고, 그에 따라 트래픽의 다른 타입들 사이에 차별화(differentiation)가 이루어질 수 있다. 예를 들어, 지연에 대해서 보다 더 민감한 트래픽이 첫 번째로 송신되도록 허용된다.

패킷이 스위치 패브릭을 횡단하고(traverse) 그리고 시스템으로 진입하기 위해서 통과되는 목적지 라인 카드(10')에 도달함에 따라, 그러한 패킷은 스위치 패브릭(12)으로부터 정보를 수신하는 버퍼(26) 내에 위치된다. 그곳으로부터, 패킷은 아웃고잉(outgoing) 트래픽을 핸들링하는 프로세싱 요소들의 세트(28)로 전달된다. 이는, 이러한 특별한 타입의 패킷에 대한 이러한 진입 경로에 적용되도록 구성된 임의 피쳐를 적용할 수 있는 네트워크 프로세서를 포함할 수 있을 것이다. 그러한 피쳐들의 예들은, 아웃고잉 트래픽 레이트(rate)의 폴리싱, 여러 가지 보안 수단들에 대한 필터링 적용, 및 여러 가지 통계들의 업데이트, 등이다. 다음에, 패킷이 층(2) 헤더에 대해서 프로세스되고 이어서 외부로 송신되기에 앞서서 진출 버퍼(29)로 전달(hand over)된다. 진출 버퍼(29)에서는, 상이한 타입들의 데이터 및 목적지들 사이의 차별화가 이루어지며, 그에 따라 각각의 타입의 트래픽에 대해서 요구되는 서비스 레벨을 라우터가 제공할 수 있게 된다. 예를 들어, 만약 라인 카드에 접속된 몇몇 고객들(customers)이 존재하고 일부가 다른 고객들 보다 더 넓은 대역폭을 구매하고 지불하였다면, 적은 비용을 지불한 고객의 트래픽에 앞서서 그들의 트래픽에 대해서 먼저 우선권을 부여할 필요가 있을 것이다. 따라서, 진출 버퍼에서, 패킷들을 큐잉(queue)할 수 있는 큐잉 시스템이 일반적으로 존재하여, 각각의 타입의 데이터에 대해서 우선권, 쉐이핑(shaping), BW의 양 등에 의한 상이한 핸들링을 제공한다. 이러한 진출 큐잉은, 스위치 패브릭 혼잡으로 인해서 요구되는 진입 큐잉에 대한 추가적인 것이다. 이러한 아키텍쳐는 조합된 입력-출력 큐잉으로 지칭되고 그리고 대부분의 고속 스위치 패브릭 기반의 시스템들에서 전형적인 것이다.

조합된 입력-출력 큐잉 아키텍쳐는, 효율적이기는 하지만, 여러 가지 라인 카드들의 매우 넓은 대역폭으로 규모를 조정할 수 있는(scale) 능력에서는 제한된다. 이는, 고속에 대한 필요성으로부터 초래된 결과이다. 복수의 입력들로부터의 패킷들이 특정 출력부를 향해서 목적되는 경우에, 이상적으로 모든 도착 정보가 송신을 위해서 준비되자 마자 해당 출력부로 송신되는 것을 원할 것이다. 임의의 주어진 시점에서, 출력부에 모든 요청된 로드가 있다는 것을 관찰할 수 있을 것이다. 이는, 실제 요청된 로드를 기초로 하는 트래픽에 대한 우선권 부여 및 패킷 스트림들 중 일부가 다른 보다 높은 우선 순위의 스트림들에 대해서 구분될 수 있는 서비스 품질의 정확한 전달을 허용한다. 그러나, 그러한 것을 달성하기 위해서, 모든 입력들이 동일한 시간 윈도우(window) 중에 동일한 출력부로 패킷들을 송신하길 원하는 극단적인 경우에 대해서 서비스를 제공하도록, 출력부에서 모든 입력부들로부터 정보를 동시에 수신할 필요가 있을 것이다. 이는 다시, 출력부 측의 수신 요소 내로의 매우 넓은 대역폭을 필요로 한다. 이러한 양의 대역폭은 라인 카드 출력 속도의 배수로서 전형적으로 측정되고, 그리고 가속(speed up)으로 지칭된다. 따라서, 만약 N개의 라인 카드들을 가지고, 특정 라인 카드로 모두 송신된다면, 그 모두는 동일한 속도가 된다. 이어서, 만약 해당 출력 카드가 모든 입력부들로부터 동시에 정보를 흡수한다면, N의 가속을 가진다고 할 수 있을 것이다.

라인 카드 대역폭이 매우 넓을 때, N의 가속을 달성하는 것은 실제적으로 곤란한데, 이는, 출력부 측에서의 전형적인 수신 디바이스들이 되는 트래픽 관리장치 ASIC 내로 또는 메모리 내로 특정량의 정보 보다 많은 정보를 수신하는 것이 실제적으로 곤란하기 때문이다. 따라서, 보다 느린 가속, 일반적으로 2 또는 3의 가속이 구현되는 절충안(compromise)이 사용된다. 결과적으로, 2 또는 3 초과의 입력들이 동일한 출력부로 정보를 송신하여야 하는 특정의 일시적인 경우들에서, 2 또는 3 초과(구현되는 가속에 의존한다)의 스트림들이 동시에 송신될 수 없기 때문에, 정보 중 일부가 입력부들에서 버퍼링될 필요가 있을 것이다. 따라서, 조합된 입력-출력 큐잉 아키텍쳐의 결과가 초래된다. 이러한 접근 방식이 합리적이고 효율적인 해결책을 제공하지만, 라인 카드의 대역폭이 추가적으로 증가될 때 문제에 직면하게 된다. 이러한 경우에, 심지어 2의 가속을 달성하는 것도 전술한 것과 동일한 이유들로 문제가 될 수 있을 것이다 - 매우 넓은 대역폭을 ASIC 또는 메모리 디바이스 내로 수신하는데 있어서의 기술적 어려움. 결과적으로, 입력 큐들 내에 누적되는 패킷들의 양이 증가될 것이고, 이는 다시 시스템 내의 패킷들의 전체적인 지연을 증가시킬 것이다. 만약, 그러한 패킷들 사이에서, 수행하는 트래픽의 속성으로 인해서 적은 지연이 요구되는 스트림들이 존재한다면, 그러한 스트림들은 희망하는 핸들링을 수용하지 못할 수 있을 것이다. 입력 큐들의 이러한 누적은 전체적인 트래픽 스트림들에 대해서 요구되는 서비스 품질을 전달하는데 있어서 추가적인 부정확성을 유발하는데, 이는, 트래픽의 대부분이 입력부들에서 큐잉됨에 따라, 출력부는 트래픽의 적은 부분만을 관찰(observe)할 수 있기 때문이다. 결과적으로, 어떠한 패킷들의 스트림이 송신되어야 하는지 그리고 어떠한 패킷들의 스트림이 지연되어야 하는지에 관한 결정은 최적화되지 못한다. 또한, 각각의 입력부가 독립적으로 동작하고 그리고 다른 입력부들에서의 이용가능한 요청 로드에 관한 정보를 가지지 못하기 때문에, 전체 트래픽에 걸친 가장 최적의 결정을 내릴 수 없게 된다. 마지막으로, 스위치 패브릭 및 입력 버퍼들 모두가 오버플로우(overflow)될 수 있고, 이는 최적이 될 수 없게 하는 패킷 드롭(drop)을 초래한다. 그 결과는, 요청된 로드를 관찰하고 가장 최적의 결정을 하는 대신에, 어떠한 트래픽을 송신하여야 하는지에 대한 결정이 각각 독립적으로 동작하는 복수의 노드들(nodes)에 걸쳐서 분할된다는 것이고, 그리고 부분적인 정보를 기초로 한다는 것이다. 각 라인 카드의 대역폭이 넓어질수록, 이러한 난관이 자체적으로 보다 명확해진다. 따라서, 입력-출력 아키텍쳐는 대역폭 규모조정(scaling)에 관한 난제를 제공한다.

추가적으로, 충분히 양호한 가속이 달성될 수 있는 대역폭의 경우에도, 입력-출력 큐잉 아키텍쳐는 구성상의 난제를 제공한다. 이는, 특정 출력부의 아웃고잉 패킷 스트림들 사이의 구분에 대한 특정 희망 거동을 달성하기 위해서, 출력부에서 뿐만 아니라 모든 입력들에서도 스트림들의 우선권들 및 거동을 반드시 구성하여야 하기 때문이고, 큐들이 특정 출력부를 향한 임의 입력부 내에서 축적될 수 있기 때문이다. 이는 그 구성을 보다 복잡하게 만든다.

따라서, 라인 카드 속도와 무관하게, 입력부에서의 큐잉이 없이, 모든 입력 스트림들을 출력부로 이동시킬 수 있고, 그에 따라 N의 가속을 달성할 수 있는 패킷 스위칭 시스템이 오랫 동안 요구되고 있다. 이는, 단지 출력부 라인 카드에서의 실행 구성, 보다 단순한 구성으로의 유도, 보다 정확한 서비스 품질 거동 및 보다 작은 시스템을 가능하게 할 것이고, 또한 연관된 입력 버퍼들의 제거를 가능하게 할 것이다. 또한, 트래픽 거동을 저하시키지 않고, 라인 카드의 대역폭 속도를 유지하고 규모 확대할 수 있는 것이 요구될 수 있을 것이다.

본원 발명은 N의 가속을 가지는 N 요소들의 전기-광학적 풀 메시를 이용하는 패킷 스위칭 시스템을 위한 스위치 및 라우터 아키텍쳐에 관한 것이다. N의 가속은 라인 카드가 네트워크에 접속되기 위해서 이용하는 대역폭의 N-배(times)를 흡수할 수 있는 능력을 의미한다. 이는, 전기-광학적 입출력(IO) 인터커넥트를 통해서 네트워크 내의 모든 다른 라인 카드의 출력부로 각각의 라인 카드의 입력부를 연결시킴으로써 달성되고, 그에 의해서, 패킷이 진입 프로세싱을 완료한 후에, 패킷이 부분적인 진출 프로세싱을 위해서 진입 라인 카드 내에서 유지되고 그에 따라, 구성된 바에 따라서, 동일한 프로세싱 요소들의 세트를 이용하여 그리고 모든 필요 진출 피쳐들을 실시하여, 진입 및 부분적인 진출 프로세싱 모두가 진입 측에서 실시된다. 이어서, 패킷이 혼잡이 없는(free) 진출을 향한 전기-광학적 경로를 따라서 송신되고, 여기에서 진출 프로세싱의 나머지가 실행된다. 각각의 진입으로부터 각각의 진출까지의 이러한 혼잡이 없는 경로는, 진입에 도달하는 트래픽의 타입에 관계없이, 영구적으로 그리고 동시에 존재하게 된다. 이러한 구조 및 방법은 매우 높은 속도의 IO를 허용하는 풀 메시 접속성을 제공한다.

그에 따라, 본원 발명의 일 실시예에 따라서, 패킷 전달 네트워크를 위한 패킷 스위칭 시스템이 제공되고, 그러한 시스템은 복수의 라인 카드들 및 전기-광학적 입출력(IO) 인터커넥트를 포함하는 아키텍쳐를 가지며, 상기 각각의 라인 카드는 프로세싱 요소들과 함께 진입 경로 파이프라인 및 진출 버퍼를 포함하고, 상기 전기-광학적 입출력(IO) 인터커넥트는, 스위치 패브릭이 없는 상태에서, 풀 메시 접속성으로 라인 카드들을 서로에 대해서 연결하며, 상기 각각의 라인 카드의 진입 경로 파이프라인은 전기-광학적 IO 인터커넥트에 의해서 복수의 라인 카드들의 각각의 진출 버퍼에 연결된다.

하나의 실시예에 따라서, 전기-광학적 IO 인터커넥트는 복수의 집적 회로 칩들을 포함하고, 각각의 칩은, 전기-광학적 IO 인터커넥트 상의 복수의 광 검출기들을 통해서, 라인 카드들 중 하나의 진입 경로 파이프라인으로부터 라인 카드들 중 다른 하나의 진출 버퍼로 프로세싱된 데이터를 전달하기 위한 복수의 광원들을 가진다.

본원 발명의 추가적인 실시예에 따라서, 전기-광학적 IO 인터커넥트는 수직-공동 표면-방출 레이저(vertical-cavity surface-emitting lase; VCSEL)들의 매트릭스에 그리고 광 검출기(Photo Detectors; PD)들의 매트릭스에 연결된 논리 회로망을 가지는 CMOS 칩을 포함하며, 상기 CMOS 회로망은 VCSEL들과 CMOS 칩 상의 디지털 회로망 사이에서 인터페이싱하는 인터페이스 회로망을 포함하고, 그리고 상기 인터페이스 회로망은 상기 광 검출기들과 CMOS 칩 논리 회로망 사이에서 인터페이싱한다.

또한, 본원 발명에 따라서, 패킷 스위칭 네트워크를 생성하기 위한 방법이 제공되고, 그러한 방법은 복수의 라인 카드들을 네트워크 내에 제공하는 단계, 및 전기-광학적 입출력(IO) 인터커넥트에 의해서, 데이터 스위칭에 대한 풀 메시 접속성으로, 복수의 라인 카드들의 각각의 진입 경로 파이프라인을 복수의 라인 카드들의 각각의 진출 버퍼에 접속시키는 단계를 포함한다.

본원 발명의 바람직한 실시예들에 따라서, 그러한 방법은 집적 회로를 광원에 대해서 그리고 광 검출기에 대해서 연결함으로써 전기-광학적 IO 인터커넥트를 형성하는 단계 및 광원과 집적 회로 사이에서 그리고 광 검출기와 집적 회로 사이에서 인터페이스 회로망을 연결시키는 단계를 더 포함한다.

또한, 본원 발명에 따라서, 패킷 스위칭 네트워크를 통한 패킷 스위칭 방법이 제공되고, 그러한 방법은 제 1 라인 카드 내의 진입 경로 파이프라인에서 패킷을 수신하는 단계, 진입 경로 파이프라인에서 진입 프로세싱 및 부분적인 진출 프로세싱을 실시하는 단계로서, 패킷의 목적지 어드레스를 결정하는 것을 포함하는 단계, 네트워크 내의 각각의 라인 카드를 네트워크 내의 각각의 라인 카드 상의 진출 버퍼로, 풀 메시 접속성으로, 접속시키는 전기-광학적 입출력(IO) 인터커넥트를 통해서 프로세싱된 패킷을 제 2 라인 카드 상의 진출 버퍼로 전달하는 단계, 및 제 2 라인 카드 상의 진출 버퍼에서 추가의 진출 프로세싱을 실시하는 단계를 포함한다.

바람직한 실시예에 따라서, 진입 프로세싱을 실시하는 단계는 진출에서 요구되는 추가의 프로세싱을 나타내는 내부 데이터 구조를 패킷에 어태치하는 단계(attaching)를 포함하고, 그리고 추가의 진출 프로세싱을 실시하는 단계는 내부 데이터 구조에 표시된 추가의 프로세싱을 실시하는 단계를 포함한다.

추가적인 실시예들에 따라서, 상기 전달하는 단계는 메시 접속성의 각각의 최종부(end)에 N까지의 속도로 실시된다. 바람직하게, 상기 전달하는 단계는, n 요소들의 전기-광학적 풀 메시를 이용하여, 메시 접속성의 각각의 최종부에 N(라인 카드 출력 속도의 배수)까지의 속도로 실시된다.

도면들을 참조한 이하의 구체적인 설명으로부터 본원 발명을 추가적으로 이해하고 평가할 수 있을 것이다.
도 1은 종래 기술의 스위치 아키텍쳐의 개략적인 도면이다.
도 2는 본원 발명의 일 실시예에 따라 구성되고 동작되는 라우터 및 스위치 아키텍쳐의 개략적인 도면이다.
도 3은 본원 발명에 따른 데이터 스위칭 시스템의 풀 메시형 아키텍쳐의 개략적인 도면이다.
도 4는 2개의 라인 카드들을 연결하는 예시적인 방식을 도시한 개략적인 도면이다.

본원 발명은 패킷 스위칭 시스템을 위한 혁신적인 스위칭 아키텍쳐에 관한 것이다. 이하에서는, 통상적인 아키텍쳐들 보다 양호하게 실행될 수 있고 그리고 보다 적은 수의 하드웨어 성분들을 필요로 하는 혁신적인 스위칭 시스템의 아키텍쳐에 대해서 설명한다. 이는 다시, 시스템에서 비용 및 전력 소모를 상당히 감소시킬 수 있다. 이는, 여러 라인 카드들 사이에서, 스위치 패브릭 대신에, 전기-광학적 입출력(IO) 인터커넥트를 이용함으로써 달성된다. 본원 발명의 실시예들에 따라서, 이하에서 구체적으로 설명된 혁신적인 전기-광학적 IO 기술은, 이러한 혁신적인 아키텍쳐의 구현을 가능하게 하는 방식으로 전개된다. 전기-광학적 IO 인터커넥트는, 표준 논리 집적 회로(IC)의 내외로 송신될 수 있는 정보의 양을 상당히, 급격하게 증가시키기 위해서 제공된다.

이제 도 2를 참조하여, 본원 발명의 일 실시예에 따른, 스위칭 시스템(30)을 위한 신규한 아키텍쳐를 설명할 것이다. 패킷이 네트워크(미도시)로부터 라인 카드 또는 인터페이스 카드(32)에 도달함에 따라, 그 패킷들은 진입 경로 파이프라인(34) 내로 흡수되고, 상기 진입 경로 파이프라인은 여러 가지 프로세싱 및 핸들링 단계들을 실시하기 위한 소프트웨어 및/또는 하드웨어 요소들의 세트들을 포함한다. 이러한 단계들은 층(2) 헤더(예를 들어, 인터페이스가 이더넷인 경우에, 이더넷 헤더의 프로세싱)의 프로세싱을 포함한다. 또한, 진입 경로 파이프라인(34)은 네트워크 프로세서를 포함할 수 있고, 그러한 네트워크 프로세서는 목적지 검색을 실시하고, 그리고 어떠한 라인 카드로 패킷이 송신되어야 하는지를 결정한다. 또한, 소스에서 구성되었던 임의의 피쳐가 이러한 네트워크 프로세서에 의해서 패킷들로 적용된다.

그러나, 전술한 종래 기술의 경우와 반대로, 본원 발명의 스위칭 시스템의 아키텍쳐에 따라서, 패킷이 진입 프로세싱을 완료한 후에, 패킷은 또한 부분적인 진출 프로세싱을 위해서 진입 라인 카드 내에서 유지된다. 진출 프로세싱이 진입 측에서 부분적으로(예를 들어, 진출 목적지 어드레스의 분류 및 식별) 그리고 진출 측에서 부분적으로(예를 들어, 큐잉, 쉐이핑, 폴리싱) 실시되는 것이 본원 발명의 특별한 특징이 된다. 바람직하게, 진출에서 요구되는 프로세싱과 관련한 내부 정보가 있는 경우에, 그러한 내부 정보를 이송하는 내부 헤더를 포함하는 내부 데이터 구조가 진입 프로세싱 중에 데이터에 어태치된다. 본원 발명의 추가적인 특별한 특징은, 진출 목적지가 진입 측에서 일단 식별되면, 시스템을 통한 요청 로드와 관계 없이, 진입으로부터 특별한 진출까지 직접적인 혼잡이 없는 경로가 존재하게 된다는 것이다. 이는, 진입 프로세싱을 완료한 후에 그리고 목적지 진출 큐들과 함께 목적지 진출을 식별한 후에, 그리고 전기-광학적 인터커넥트를 이용한 임의의 필요한 진출 동작(예를 들어, 진출에 적용되어야 하는 폴리서들(policers)) 후에, 충분한 대역폭이 임의의 진입으로부터 임의의 진출로 제공되어 혼잡이 없는 경로를 구현할 수 있기 때문에, 달성될 수 있다. 진출 프로세싱의 추가적인 부분은, 목적지가 결정된 후에, 진출 구성이 검색될 수 있고 그리고 필요한 피쳐들(존재하는 경우)이 패킷으로 추가적으로 인가될 수 있기 때문에, 진입 측에서 완료될 수 있다. 진입 라인 카드 내에서 진출 프로세싱이 완료됨에 따라, 패킷이 목적지 라인 카드(35)의 진출 버퍼(38)로 송신되고, 상기 진출 버퍼에서 진출 프로세싱의 나머지가 실행된다. 따라서, 스위칭 시스템의 이러한 신규한 아키텍쳐는 스위치 패브릭을 필요로 하지 않는다. 오히려, 도 2에 도시된 바와 같이, 패킷들은 진입 경로 파이프라인으로부터 목적지 출력 버퍼(38)로 직접적으로 송신된다. 진입 경로 프로세싱 요소들은 내부 헤더를 각 패킷에 대해서 어태치한다. 이러한 헤더는, 진출 프로세싱을 완료하기 위해서 패킷에서 어떠한 핸들링이 요구되는지를 출력 버퍼에 대해서 표시하기 위해서 이용된다. 예를 들어, 리던던시(redundancy) 및 오류 체킹, 광 변조 등을 제공하기 위해서, 데이터의 이송 중에 이용되는 통상적인 방법들이 이용될 수 있다는 것을 이해할 수 있을 것이다.

그러나, 도 2에 도시된 바와 같이, 그러한 아키텍쳐가 진입 버퍼(34)로부터 진출 버퍼(38)로 직접적으로 패킷을 송신할 수 있도록 허용하기 위해서, 모든 N개의 라인 카드들이, 특정 시점에, 패킷들을 동일한 목적지 카드로 송신하여야 하는 경우가 또한 허용될 수 있어야 할 것이다. 만약 목적지 카드가 이러한 모든 트래픽을 동시에 흡수할 수 없다면, 진입에서 패킷들의 일부가 버퍼링되어야 할 것이고, 그에 따라, 도 1의 통상적인 네트워크에서 이용되는 바와 같은, 스위치 패브릭이 없이 네트워크가 기능할 수 없을 것이다.

본원 발명에 따라서, 그리고 도 2에 도시된 바와 같은 아키텍쳐를 가능하게 하기 위해서, 보통의(regular) 디지털 집적 회로(IC)의 내외로, 매우 낮은 전력으로, 이동될 수 있는 정보의 양을 한 자릿수만큼(by an order of magnitude) 증가시키는 새로운 전기-광학적 IO 인터커넥트(40)가 전개된다. 도 3에 도시된 바와 같이, 이러한 전기-광학적 IO(40)는 각각의 라인 카드 내의 진입 경로 파이프라인(34) 내의 프로세싱 요소들을 모든 다른 라인 카드의 진출 버퍼(38)로 직접적으로 접속시키기 위해서 이용된다. 전기-광학적 IO는 각각의 라인 카드의 대역폭의 N 배와 같은 또는 그보다 더 큰(그에 따라, N의 가속과 같은 또는 그보다 더 큰) 크기의 대역폭을 제공하고, 따라서, 필요한 경우에, 모든 라인 카드들이 동일한 목적지 라인 카드로 동시에 데이터를 송신할 수 있게 되고, 이는 다시, 목적지 라인 카드가, 전기-광학적 인터페이싱으로 인해서, 모든 데이터를 동시에 흡수할 수 있게 한다.

본원 발명에 따라서, 스위칭 시스템의 풀 메시 접속성 아키텍쳐에서 전기-광학적 IO 인터커넥트(40)를 구현하는 것에 의해서, 진입에서의 버퍼링 필요성 및 스위치 패브릭의 필요성이 배제된다. 임의의 라인 카드로부터 임의의 라인 카드까지 전기-광학적 풀 메시 접속성을 생성하는 것은, 풀 메시 접속성의 각각의 그러한 목적지가 참여된 모든 수신 라인 카드들로부터 정보를 동시에 흡수할 수 있게 한다. 따라서, 메시 접속의 각각의 최종부에서 N까지의 가속을 가지는 풀 메시 접속성이 제공된다.

이는, 스위칭 시스템의 아키텍쳐로부터 스위치 패브릭, 입력 큐잉 및 프럼(from)-패브릭 진출 버퍼를 제거할 수 있는 결과를 초래하고, 그리고 보다 작고, 더 저렴하고, 그리고 전력을 덜 소모하는 아키텍쳐를 가능하게 한다.

일 실시예에 따른 전기-광학적 IO 인터커넥트는 수동적(passive) 광학적 요소들의 제 1 매트릭스에 연결된 VCSEL들의 매트릭스 및 VCSEL들의 매트릭스와 광학적으로 통신하도록 배치된 광 검출기(PD)들의 매트릭스를 포함한다. 수동적인 광학적 요소들의 제 2 매트릭스가 PD들의 매트릭스에 연결된다. 매트릭스들을 지원하기 위한 구조가 PD로 제공된다. 적합한 전기-광학적 IO 디바이스의 하나의 예가, 본원에서 참조로 포함되고 2010년 4월 20일자로 허여된 본 출원인의 미국 특허 제 7,702,191 호에 구체적으로 설명되어 있다.

CMOS 칩의 외부로 송신되어야 하는 정보는 CMOS 칩 논리 회로망에 의해서 인터페이스 회로망으로 송신되고, 그리고 그로부터 VCSEL들로 송신된다. 광원들인 VCSEL들은 송신하고자 하는 정보에 따라서 인터페이스 회로망으로부터의 전기 신호들에 의해서 변조되어, 소스 라인 카드에 연결된 전기-광학적 인터커넥트 내에서 디지털 신호들을 아날로그 신호들로 전환한다. 따라서, 변조된 광이 소스로부터 외부로 송신된다.

유사한 방식으로, 목적지 카드에 연결된 전기-광학적 인터커넥트 내의 광 검출기(PD)들에 도착한 변조된 광이 광 검출기에 의해서 수신되고 그리고 전기 신호로 전환되고, 그리고 이어서 CMOS 상의 인터페이스 회로망으로 전달된다. 인터페이스 회로망은 신호를 증폭하고 그리고 증폭된 신호를 논리적 전기 신호로 전환하고, 그러한 전기 신호는 CMOS 칩 상의 논리 회로망으로 전달되고, 목적지 카드 내에서 아날로그 신호들이 디지털 신호들로 전환된다. 연관된 VCSEL 매트릭스들 및 PD 매트릭스들을 가지는 복수의 그러한 CMOS 칩들이 본원 발명에 따른 스위칭을 구현하기 위해서 접속될 수 있을 것이다. 그 대신에, 임의의 다른 적합한 전기-광학적 IO 인터커넥트 구조가 이용될 수 있다.

바람직하게, VCSEL들 및 PD들 모두가 어레이들로 배열된다. 그들은, 전술한 바와 같이, 일 측부 상에서 CMOS에 부착되고 그리고 다른 측부 상에서 번들에 부착되며, 상기 번들에는 복수의 광섬유들이 접속된다. 그러한 섬유들의 일부가 변조된 광을 VCSEL들로부터 유사하게 구조화된 다른 CMOS 칩 상의 PD들로 안내한다. 유사하게, 섬유들의 나머지는 변조된 광을 유사한 구조를 가지는 원격 CMOS 칩 상의 VCSEL들로부터 목적지 PD들로 안내한다. 따라서, 본원 발명에 따른 배열체(arrangement)는 논리적 CMOS 칩들 사이에서 정보를 광학적으로 송신 및 수신할 수 있게 허용한다. CMOS 칩들 사이의 정보를 전송하는 것이 광학적으로 실시되기 때문에, 모든 전기적 구현예들에 대비할 때, 전달될 수 있는 대역폭의 양이 상당히 넓다. 또한, 접속 요소들을 유지하기 위해서 필요한 CMOS 칩의 영역이 상당히 적게 되고, 그리고 동일한 품질의 데이터를 전송하는데 있어서 상당히 적은 전력이 이용될 수 있게 된다.

도 2 및 3에 도시된 바와 같이, 각각의 라인 카드 상의 각각의 송신 CMOS 칩으로부터, 예를 들어 진입 경로 파이프라인(34)으로부터 라인 카드들의 각각의 수신 CMOS 칩으로의, 예를 들어 진출 버퍼(38)로의 접속이 존재하도록, 번들에 접속된 섬유들의 세트가 배열된다. 라인 카드들의 회로망을 가지는, 모든 또는 몇 개의 CMOS 칩들이 동일한 PCB 보다 상에 장착될 수 있다는 것을 이해할 수 있을 것이다. 그 대신에, 그들이 다른 PCB들 상에 장착될 수 있다. 따라서, 전술한 바와 같이, 하나의 카드 상에서 논리적 동작들을 실시하는 CMOS 칩과 다른 라인 카드 상에서 다른 또는 동일한 논리적 동작을 실시하는 논리적 칩 사이에서 직접적으로 진행되는 광섬유들의 메시에 의해서 구현된, 풀 메시 접속성이 제공된다. 이러한 배열의 다른 결과는, 스위치 패브릭 및, 전술한 바와 같은, 연관된 버퍼링이 제거될 수 있을 뿐만 아니라, 실제 백 플레인(back plane)이 직접적인(direct) 섬유들 접속성에 의해서 대체될 수 있다는 것이다.

도 4는 본원 발명의 양태들에 따라 2개의 라인 카드들을 연결하는 예시적인 방식을 도시한다. 구체적으로, 구조(41)는 섬유 번들(49)을 통해서 연결된 2개의 라인 카드들(42a 및 42b)을 도시한다. 라인 카드 n(42a)은 PCB(43) 및 집적 회로, 예를 들어, PCB 상에 장착된 CMOS 칩(48)을 포함한다. 2개의 라인 카드들 사이의 2웨이(way) 연결은 각각의 라인 카드 상의 광 발생 경로 및 광 검출 경로를 통해서 가능해진다. 광원(44)은 하나 이상의 수동적인 광학적 요소들(46)에 연결되고 그리고, 커넥터(47)를 통해서, 섬유 번들(49)을 경유하여 라인 카드 m(42b)으로 정보를 전송할 수 있다. 따라서, 라인 카드 n(42a)는 하나 이상의 수동적인 광학적 요소들(46)에 연결된 광 검출기들을 가지고 그리고, 커넥터(47)를 통해서, 섬유 번들(49)을 경유하여 라인 카드 m(42b)로부터 정보를 수신할 수 있다. 광원(44) 및 광 검출기들(45)이 또한 CMOS 칩(48)으로 연결된다. 그러나, 도 4는 2개의 동일한 라인 카드들을 도시하고, 2개의 상이한 라인 카드들이 또한 섬유 번들과 함께 이용될 수 있다는 것을 이해할 수 있을 것이다.

전기-광학적 IO를 통해서 각각의 수신 CMOS 칩이 흡수할 수 있는 대역폭의 양은 송신 라인 카드들의 각각이 송신할 수 있는 양과 같거나 그보다 더 크다. 또한, 각각의 그러한 수신 CMOS 칩이 모든 송신 CMOS 칩들에 대해서 접속되고 그리고 그로부터 수신하고(이는 전술한 바와 같이 풀 메시이다), 그에 따라 모든 송신 CMOS 칩들로부터의 정보를 동시에 흡수할 수 있다. 따라서, 동일한 타입의 라인 카드들로 이루어진 시스템의 경우에, 각각의 라인 카드는 전기-광학적 IO의 이용에 의해서 가능해진 N의 가속을 가진다. 매우 고속의 라인 카드들의 경우에, N의 배수화(multiplication)는 매우 높은 수(number)의 결과를 초래하여, 본원에 기재된 아키텍쳐를 실시하기 위해서는 CMOS 칩 내로의 매우 넓은 대역폭을 요구한다. 이는 표준 전기적 IO를 이용하여 구현하기에는 비현실적이다. 따라서, 전기-광학적 IO 인터커넥트의 채용은 전술한 바와 같은 진보적인 아키텍쳐를 이용할 수 있게 하고, 이는, 매우 고속의 스위칭 시스템에서, 보다 효율적이고, 적은 하드웨어를 가지고, 그리고 전체적으로 적은 전력을 소모한다.

전기-광학적 IO를 표준 디지털 CMOS 칩에 적용함으로써 그리고 그것을 전술한 방식으로 접속시킴으로써, 통상의 라우터 보다 더 신속하고, 보다 더 효율적이며 그리고 더 적은 전력을 소모하는 신규한 스위칭 배열체가 제공된다.

제한된 수의 실시예들과 관련하여 본원 발명을 설명하였지만, 본원 발명의 여러 가지 변경들, 변형들 및 적용들이 이루어질 수 있다는 것을 이해할 수 있을 것이다. 본원 발명은 단지 예로서 전술한 내용으로 한정되지 않는다는 것을 추가적으로 이해할 수 있을 것이다. 오히려, 본원 발명은 이하의 청구항들에 의해서만 제한다.

Claims (20)

1. 패킷 전달 네트워크를 위한 패킷 스위칭 시스템에 있어서,
   진입(ingress) 경로 파이프라인 및 진출(egress) 버퍼를 각각 포함하는 복수의 라인 카드들; 및
   상기 각각의 라인 카드의 진입 경로 파이프라인을 다른 라인 카드들의 진출 버퍼로 연결하는 전기-광학적 입출력(In/Out; IO) 인터커넥트
   를 포함하고;
   상기 각각의 라인 카드의 진입 경로 파이프라인은 상기 패킷 전달 네트워크로부터 수신된 패킷에 진입 프로세싱 및 부분적인 진출 프로세싱을 실시하도록 구성되는 것인, 패킷 스위칭 시스템.
2. 제 1 항에 있어서,
   상기 전기-광학적 IO 인터커넥트는 복수의 집적 회로 칩들을 포함하고, 각각의 집적 회로 칩은, 복수의 광 검출기들을 통해서, 상기 라인 카드들 중 하나로부터 상기 라인 카드들 중 다른 하나로 프로세싱된 데이터를 전달하기 위한 복수의 광원들을 가지는 것인, 아키텍쳐.
3. 제 1 항에 있어서,
   상기 각각의 라인 카드의 진입 경로 파이프라인은 패킷을 프로세싱하고, 상기 패킷의 목적지 어드레스를 결정하기 위한 요소들을 포함하는 것인, 아키텍쳐.
4. 제 1 항에 있어서,
   상기 전기-광학적 IO 인터커넥트는,
   수직-공동 표면-방출 레이저(vertical-cavity surface-emitting lase; VCSEL)들의 매트릭스 및 광 검출기(Photo Detector; PD)들의 매트릭스에 연결된 논리 회로망을 가지는 CMOS 칩을 포함하며,
   상기 CMOS 회로망은 상기 CMOS 칩 상의 논리 회로망과 상기 VCSEL들 사이, 및 상기 CMOS 칩 상의 논리 회로망과 상기 PD들 사이의 인터페이스 회로망을 포함하는 것인, 아키텍쳐.
5. 제 4 항에 있어서,
   상기 전기-광학적 IO 인터커넥트는,
   상기 VCSEL들의 매트릭스에 연결된 수동적인 광학적 요소들의 제 1 매트릭스; 및
   상기 PD들의 매트릭스에 연결된 수동적인 광학적 요소들의 제 2 매트릭스를 더 포함하고,
   상기 PD들은 상기 VCSEL들과 광학적으로 통신되고;
   상기 PD 및 VCSEL 매트릭스들은 상기 수동적인 광학적 요소들의 제 1 및 제 2 매트릭스들로부터 기계적 및 열적으로 격리되는 것인, 아키텍쳐.
6. 제 2 항에 있어서,
   각각의 논리적 집적 회로 칩은 전기-광학적 아날로그 인터페이스를 포함하는 것인, 아키텍쳐.
7. 제 2 항에 있어서,
   각각의 상기 집적 회로 칩은 CMOS 칩인, 아키텍쳐.
8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
   상기 패킷 전달 네트워크로부터 상기 라인 카드들에 도달하는 트래픽의 타입에 관계없이, 상기 전기-광학적 IO 인터커넥트는 각각의 라인 카드의 진입 경로 파이프라인으로부터 각각의 라인 카드의 진출 버퍼까지의 혼잡이 없는(congestion- free) 경로를 포함하는 것인, 아키텍쳐.
9. 패킷 전달 네트워크를 위한 패킷 스위칭 시스템의 생성 방법에 있어서,
   진입(ingress) 경로 파이프라인 및 진출(egress) 버퍼를 각각 포함하는 복수의 라인 카드들을 제공하는 단계; 및
   전기-광학적 입출력(In/Out; IO) 인터커넥트에 의해서, 각각의 라인 카드의 진입 경로 파이프라인을 다른 라인 카드들의 진출 버퍼에 연결시키는 단계
   를 포함하고,
   상기 진입 경로 파이프라인은, 상기 패킷 전달 네트워크로부터 수신된 패킷에 진입 프로세싱 및 부분적인 진출 프로세싱을 실시하도록 구성되는 것인, 패킷 스위칭 시스템의 생성 방법.
10. 제 9 항에 있어서,
    상기 전기-광학적 IO 인터커넥트는 복수의 집적 회로 칩들을 포함하고, 각각의 집적 회로 칩은, 복수의 광 검출기들을 통해서, 상기 라인 카드들 중 하나로부터 상기 라인 카드들 중 다른 하나로 프로세싱된 데이터를 전달하기 위한 복수의 광원들을 가지는 것인, 패킷 스위칭 시스템의 생성 방법.
11. 제 9 항에 있어서,
    상기 전기-광학적 IO 인터커넥트는 논리 회로망을 가지는 CMOS 칩, VCSEL들의 매트릭스, 및 광 검출기(PD)들의 매트릭스를 포함하고,
    상기 방법은,
    상기 논리 회로망을 가지는 상기 CMOS 칩을 상기 VCSEL들의 매트릭스 및 상기 PD들의 매트릭스로 연결하는 단계; 및
    상기 CMOS 칩 상의 논리 회로망과 상기 VCSEL들 사이, 및 상기 CMOS 칩 상의 논리 회로망과 상기 PD들 사이에 인터페이스 회로망을 제공하는 단계
    를 더 포함하는, 패킷 스위칭 시스템의 생성 방법.
12. 제 11 항에 있어서,
    수동적인 광학적 요소들의 제 1 매트릭스를 상기 VCSEL들의 매트릭스에 연결시키는 단계; 및
    수동적인 광학적 요소들의 제 2 매트릭스를 상기 PD들의 매트릭스에 연결시키는 단계
    를 더 포함하고,
    상기 PD들이 다른 CMOS 칩 내의 VCSEL들과 광학적으로 통신되고,
    상기 PD 및 VCSEL 매트릭스들이 상기 수동적인 광학적 요소들의 제 1 및 제 2 매트릭스들로부터 기계적 및 열적으로 격리되는 것인, 패킷 스위칭 시스템의 생성 방법.
13. 패킷 스위칭 네트워크를 통한 패킷 스위칭 방법에 있어서,
    제 1 라인 카드 내의 진입(ingress) 경로 파이프라인에서 패킷을 수신하는 단계;
    상기 진입 경로 파이프라인에서 진입 프로세싱 및 부분적인 진출(egress) 프로세싱을 실시하는 단계로서, 상기 패킷의 목적지 어드레스를 결정하는 것을 포함하는, 상기 진입 프로세싱 및 부분적인 진출 프로세싱을 실시하는 단계;
    각각의 라인 카드의 진입 경로 파이프라인을 각각의 라인 카드 상의 진출 버퍼로 접속시키는 전기-광학적 입출력(In/Out; IO) 인터커넥트를 통해서, 프로세싱된 패킷을 제 2 라인 카드 상의 진출 버퍼로 전달하는 단계; 및
    상기 진출 버퍼에서 추가의 진출 프로세싱을 실시하는 단계
    를 포함하는, 패킷 스위칭 방법.
14. 제 13 항에 있어서,
    상기 진입 프로세싱을 실시하는 단계는 진출에서 요구되는 추가의 프로세싱을 나타내는 내부 데이터 구조를 상기 패킷에 어태치하는 단계를 포함하고,
    상기 추가의 진출 프로세싱을 실시하는 단계는 상기 내부 데이터 구조에 표시된 추가의 프로세싱을 실시하는 단계를 포함하는 것인, 패킷 스위칭 방법.
15. 제 13 항에 있어서,
    상기 전달하는 단계는 정수의 가속(speed up)에서 실시되는 것인, 패킷 스위칭 방법.
16. 제 15 항에 있어서,
    상기 정수는 모든 라인 카드 출력 속도들의 합과 같은 것인, 패킷 스위칭 방법.
17. 제 13 항에 있어서,
    상기 진입 프로세싱은 광 변조를 포함하는, 패킷 스위칭 방법.
18. 제 13 항에 있어서,
    상기 진출 버퍼가 복수의 상기 진입 파이프라인들로부터 패킷들을 동시에 수신하는 것인, 패킷 스위칭 방법.
19. 제 13 항에 있어서,
    상기 진출 버퍼가 상기 진입 파이프라인들 모두로부터 패킷들을 동시에 수신하는 것인, 패킷 스위칭 방법.
20. 제 13 항에 있어서,
    상기 부분적인 진출 프로세싱 이후에, 상기 패킷을, 영구적인 혼잡이 없는(congestion- free) 경로를 거쳐, 상기 전기-광학적 IO 인터커넥트를 통해서, 상기 진출 버퍼로 전달하는 단계를 더 포함하는, 패킷 스위칭 방법.

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