KR20130140956A - 세라믹 플랫형 전기이중층 커패시터 - Google Patents
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Abstract
본 발명은 세라믹 플랫형 전기이중층 커패시터를 개시한다. 본 발명의 커패시터는 세퍼레이터와 한 쌍의 전극을 포함하는 전기 이중층 구조와, 평면 플랫형 기판으로서 상면의 가장자리를 따라 형성된 기밀성 용접층을 포함하는 세라믹 베이스와, 캐비티형 덮개로서 가장자리 부분이 상기 용접층에 일체로 접합되어 상기 이중층 구조를 밀폐하는 전도성 커버를 포함하여 이루어진다. 본 발명에 따르면, 세라믹 제조 공차를 극복하고, 일정한 규모 및 안정적인 전기적 특성을 나타내는 전기이중층 커패시터를 양산할 수가 있다.
Description
본 발명은 전기이중층 커패시터(EDLC: Electronic Double Layer Capacitor)에 관한 것으로 특히, 칩 스케일 또는 표면 실장이 가능한 세라믹 플랫(flat)형 전기이중층 커패시터에 관한 것이다.
전기이중층 커패시터는 일반적으로 한 쌍의 분극성 전극층 사이에 분리막 즉, 세퍼레이터를 개재하여 (+)정극 및 (-)부극으로 하는 구조를 가지며, 대향하는 각 전극층에는 수계 또는 비수계 전해질 용액이 함침되어 있다. 이때 상기 전극층과 전해질 간의 계면에, 전기이중층(EDL)DML 형태로서 서로 상대되는 전하 에너지를 축적하게 된다.
즉, 전기이중층 커패시터는 극성이 서로 다른 한 쌍의 전하층(전극층)을 이용하는 에너지 저장장치로서, 계속적인 충방전이 가능하며, 보통의 다른 커패시터에 비하여 에너지 효율과 출력이 높고 내구성 및 안정성이 뛰어난 장점이 있다.
이에 최근에는 대전류로 충방전할 수 있는 전기이중층 커패시터가 가전제품, 핸드폰, 전기 자동차, 태양전지 등과 같이 충방전 빈도가 높은 장치의 보조 전원으로 유망시 되고 있다. 또한 향후 차세대 에너지 동력원으로서 그 응용분야가 무한히 확대될 전망이다.
한편, 전자제품의 소형화 및 슬림화 추세에 맞추어 그 내장 부품 또한 소형화 및 슬림화가 요구되고 있는 가운데, 전기이중층 커패시터의 경우에도 마찬가지로 회로 기판상의 표면 실장(SMT)을 위하여, 소형화 및 슬림화에 대한 기술적 요구가 있어 왔다. 일반적인 방안으로서, 코인형 전기이중층 커패시터가 있다.
도 1을 참조하면, 코인형 전기이중층 커패시터는 개스킷(1)으로 절연된 금속재 상·하부 케이스(2, 3), 그 내부에 배치된 두 전극(4, 5)과 세퍼레이터(6)을 포함하여 이루어진다. 그리고, 상기 케이스(2, 3)의 상하에 각각 브래킷을 용접하고, 상기 브래킷을 통해 회로 기판에 실장되는 것이다.
그러나, 코인형 전기이중층 커패시터는 그 두께가 상대적으로 크고, 표면 실장을 위하여 필요한 추가 구조물(브래킷 등)에 의해 그 두께가 더 두꺼워지게 된다. 이에 따라 코인형 전기이중층 커패시터를 사용하는 경우, 두께의 증가로 인하여 고용량 제품을 생산하는데 어려움이 있으며 나아가, 추가 공정의 발생에 따른 제품 단가가 상승되는 문제가 있다.
또한 이 구조는 실장시 260℃ 이상의 고온의 환경에서 적용되기에 필요한 절연, 누액 방지기술, 개스킷 관련기술 기타 조립기술 등의 애로기술 및 표면실장을 위한 단자용접 등의 공정을 필요로 하며, 이와 같은 애로기술이나 공정 등으로 인하여 제품의 소형화를 구현하는데 한계가 있다. 이러한 코인형 커패시터의 한계를 극복하고자 제안된 것이 패키지형 전기이중층 커패시터이다.
도 2는 패키지형 전기이중층 커패시터의 한 예로서, 특허등록 제1030406호에 개시된 "전기화학전지"를 나타낸다. 이 커패시터는 측벽(7a)을 갖는 단면 "U"자 용기형 패키지 본체(7)의 내부에 도전성 접착제(12,13)를 이용하여 양 전극(4,5)과 세퍼레이터(6)가 배치되며, 플레이트형 덮개판(8)이 상기 본체(7)의 측벽(7a) 상단에서 납땜(9)으로 고정되고 밀폐된다. 부호 10, 11은 상기 본체(7)의 벽면을 따라 형성되어 한 쌍의 전극(4,5)에 각각 접속되는 단자 패턴이다.
여기에서 상기 패키지 본체(7)는 전해질 및 내열을 목적으로 주로 세라믹을 사용하여 성형되며, 그 외 상기 특허에 예시된 바와 같이 저융점 유리나 내열 수지 등이 사용될 수도 있을 것이다. 이러한 구조의 패키지형 커패시터가 제품의 조립성을 향상시키고 소형화를 이루는데 적합하기는 하다.
그러나 패키지 본체(7)의 재료 특성상 소결에 의한 수축률에 의하여 발생하는 공차범위로 인하여, 일정한 수준 또는 용량의 전기이중층 커패시터를 제조하기가 어렵다는 문제가 있다. 실제로, 이 문제는:
상기 본체(7) 특히 측벽(7a)의 높이가 크게 되면, 전극(4)이 분리되어 버리는 도 2b와 같은 형태; 반대로 상기 본체(7)의 측벽(7a) 높이가 작게 되면, 덮개(8)가 분리되어 버리는 도 2c와 같은 형태;
로 나타나, 결국 정전용량 불량 및 조립 불량을 야기하게 되는 것이다.
그러므로 제조상 패키지 본체(7)에 대한 기준조차 마련하기 어려운 실정이다. 실제로 양산의 시스템에서 이 불량의 문제는 심각하게 발생하여, 패키지형 커패시터에 대한 실효성에 의문을 가져다줄 정도이다.
본 발명은 상기한 종래의 전기이중층 커패시터의 문제점을 해결하고자 제안된 것이다. 본 발명의 목적은 세라믹 플랫형 기판 및 특별한 형태로 설계된 커버를 이용하여 커패시터의 내부 요소들이 밀착, 유지되도록 함으로써 제조 공차를 극복하고, 따라서 양산시 불량률을 최소화하는 동시에 안정적인 전기적 특성을 나타내는 세라믹 플랫형 전기이중층 커패시터를 제공하고자 하는 것이다.
본 발명에 따른 세라믹 플랫형 전기이중층 커패시터는:
절연 세퍼레이터를 사이에 두고 상·하로 밀착 배치되는 한 쌍의 전극을 포함하는 전기 이중층 구조와;
상면의 중앙부에 상기 이중층 구조를 안착시키는 평면 플랫형 기판으로서, 상면의 가장자리를 따라 형성된 기밀성 용접층을 포함하는 세라믹 베이스와;
상기 이중층 구조상에 밀착 제공되는 캐비티형 덮개로서, 가장자리 부분이 상기 용접층에 일체로 접합되어 상기 이중층 구조를 밀폐하는 전도성 커버;
를 포함하여 이루어진다.
바람직하게 상기 세라믹 베이스는 적층된 2 이상의 플랫형 기판으로 구성된다. 또한 바람직하게 상기 커버는 상기 용접층에 접합되는 평면 플랜지를 가지며, 더욱 바람직하게 상기 플랜지의 단부는 용접층을 감싸도록 절곡 처리된다.
바람직하게, 상기 전기이중층 커패시터는 이중층 구조의 안정 및 쇼트 방지를 위하여, 상기 베이스 상면의 중앙부에 고정되는 용기형 인슐레이터를 포함하며, 이때 상기 이중층 구조는 인슐레이터 내에 안착 및 고정된다.
본 발명의 전기이중층 커패시터는 세라믹 재료의 공차를 극복하기 위하여 세라믹 플랫(flat)형으로 구성하였으며, 대신 커버를 캐비티(cavity) 형태로 구성하였다. 그리고 내부 요소들이 밀착, 유지되도록 함으로써 상기 세라믹 제조 공차를 극복하고자 하였으며, 이로써 완제품 양산시 불량률을 최소화하며, 따라서 일정한 규모 및 안정적인 전기적 특성을 나타내는 전기이중층 커패시터를 양산할 수 있는 효과가 있다.
도 1은 종래의 전기이중층 커패시터의 단면도.
도 2a는 종래의 다른 전기이중층 커패시터의 단면도.
도 2a, 2c는 각각 도 2a의 제조 불량을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 전기이중층 커패시터의 단면도.
도 4는 본 발명의 다른 실시예에 따른 전기이중층 커패시터의 단면도.
도 2a는 종래의 다른 전기이중층 커패시터의 단면도.
도 2a, 2c는 각각 도 2a의 제조 불량을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 전기이중층 커패시터의 단면도.
도 4는 본 발명의 다른 실시예에 따른 전기이중층 커패시터의 단면도.
이상 기재된 또는 기재되지 않은 본 발명의 특징과 효과들은, 이하에서 첨부 도면을 참조하여 설명하는 실시예들을 통하여 더욱 명백해질 것이다. 도 3 및 도 4는 각각 본 발명에 따른 실시예를 나타낸다. 다만, 도 1 내지 도 4를 통틀어 동일한 기능을 갖는 구성에 대하여 동일한 부호를 사용하기로 한다.
도 3을 참조하면, 본 발명에 따른 세라믹 플랫형 전기이중층 커패시터(100)는 평면 플랫형 기판으로서의 세라믹 베이스(110)와, 상기 베이스(110) 상의 중앙부에 안착 및 배치되는 전기 이중층 구조(120)와, 상기 베이스(110)의 상부에 제공되는 밀폐용 커버(130)를 포함하여 구성된다. 그리고 상기 이중층 구조(120)는 세퍼레이터(121)를 사이에 두고 상·하로 배치되는 한 쌍의 전극(122,123)이 밀착 접촉되어 이루어진다. 도시되지 않았으나, 양 전극(122,123)의 외측면에는 각각 금속박형 집전체가 더 구비될 수도 있다.
본 실시예에서, 전기이중층 커패시터(100)는 상기 베이스(110) 상면의 중앙부에 고정되는 용기형 인슐레이터(140)를 더 포함하며, 이때 상기 이중층 구조(120)가 인슐레이터(140) 내에 안착되는 것이다.
상기 베이스(110)는 이중층 구조(120) 또는 인슐레이터(140)를 안착 및 고정시키는 기판이다. 본 발명에서, 전기이중층 커패시터(100)의 경우 표면 실장이 가능할 것을 상정한다. 따라서 표면 실장의 공정에서 약 260℃ 이상의 고온의 환경에서 내부 구조가 보호되어야 하며 또한, 이중층 구조(120)에 포함된 액상 전해질이 누출되지 않아야 한다. 이를 고려하여, 상기 베이스(110)는 고온 또는 저온 동시-소결 세라믹(HTCC 또는 LTCC)으로 제조되며, 가장자리를 따라 형성된 기밀성 용접층(113)을 포함한다.
상기 베이스(110)의 세라믹 구조를 벽체가 없는 평면 기판형 또는 플랫형으로 함으로써, 세라믹 소결시 응축에 따른 제조 공차는 무시할 수 있는 수준으로 된다. 다만 이에 따라 본 발명에서는, 이 세라믹 베이스(110)에 대응하는 요소들, 특히 커버(130)의 구조가 특별하게 설계될 필요가 생긴다. 이 커버(130)의 구조에 대하여는 후술한다.
도시된 바와 같이, 바람직하게 상기 세라믹 베이스(110)는 적층된 2 이상의 기판(111,112)으로 구성된다. 이러한 형태의 적층 구조는 세라믹 베이스(110) 또는 기판(111,112)의 각 면을 이용한 전극단자 패턴(114,115)의 설계 및 형성에 유리한 것으로 판단된다.
상기 이중층 구조(120)의 전극(122,123)은 활성탄을 이용한 분극성 전극이다. 실제로 상기 분극성 전극(122,123)은 활성탄 분말에 테프론 수지 등의 불소수지를 소량 혼합하고 집전체에 프레스 성형한 형태, 활성탄 분말 페이스트를 도전성 고무전극에 압착한 형태, 활성탄 섬유에 금속 집천체를 용착 또는 플라즈마 증착식으로 밀착시킨 형태 등으로 제공된다.
또한, 상기 세퍼레이터(121)는 이온 투과가 가능한 다공성 재료가 사용되는데, 예를 들면 폴리프로필렌 나일론, 폴리에스터, 글라스화이버(glass-fiber), 부직포 등이 적용될 수 있다.
그리고 상기 전극(122,123)은 액상 전해질이 함침되어 전하층으로서의 기능을 하는데, 상기 전해질로서 이온성 유기용매 또는 유기용매와 유기 화합물로 된 용질의 적정 혼합된 조성이 필요하다. 예컨대 용질이 5중량% 미만이거나 융기용매가 40중량%를 초과할 경우 분극성 전극의 함침을 쉽게 하는 반면 전하축전 성능이 과도하게 낮아져 전기이중층 구조의 기능을 수행하기 어렵게 된다. 반면에 용질이 90중량%를 초과하거나 유기용매가 5중량% 미만일 경우 전하축전 성능을 향상시킬 수 있는 반면 전극에 함침시키기 어려워 전기 이중층 구조의 제작이 어렵게 된다.
상기 인슐레이터(140)는 이중층 구조(120)의 안정, 전해질의 누액 방지, 절연 및 쇼트 방지를 위하여 유익할 것이다.
한편, 상기 커버(130)는 세라믹 베이스(110)의 상측에 제공되어 그 위에 안착된 이중층 구조(120)를 덮어 보호하기 위한 구성이다. 특히 상기 커버(130)는 상기 이중층 구조(120)상에 밀착 제공되는 캐비티형 덮개이며, 가장자리 부분이 상기 용접층(113)에 일체로 접합된다. 상술한 베이스(110)와 달리, 상기 커버(130)는 금속, 합금 기타 전기전도성 재료로 이루어지며, 가장자리 부분이 상기 용접층(113)에 일체로 접합되어, 내장된 이중층 구조(120)를 밀봉한다.
상기 커버(130)로서 금속 재료를 사용하는 경우 상기 용접층(113)과 열팽창계수가 유사한 재료를 사용하는 것이 좋다. 가령 용접층(113)과 전혀 다른 열팽창계수의 금속 재료가 사용된다면 용접시 또는 용접 후의 열적 환경에 의해 크랙 또는 이격이 발생되어 기밀이 보장될 수 없기 때문이다. 도시된 바와 같이, 이 실시예에서 상기 커버(130)는 용접층(113)에 직접 접합되는 평면 플랜지(131)를 가진다. 이 플랜지(131)는 용접의 기밀과 결합의 견고성을 제공하게 된다.
부호 114 및 115는 각각 분극성 전극(122,123)에 전기적으로 연결되는 접속단자로서 니켈 또는 금 등 금속 도금이 적용되는데, 단자 114는 세라믹 베이스(110) 상의 용접층(113)과 커버(130)를 경유하여 전극(122)에 연결되며, 단자 115는 상기 직접 또는 인슐레이터(140)를 포함하는 경우 그 인슐레이터(140)를 통하여 전극(123)에 연결된다.
상기 인슐레이터(140)는 상기 이중층 구조(120)의 안정 및 전극(122,123) 간 또는 단자(114,115) 간 쇼트방지를 위하여 용기형으로 구성되는데, 이때 인슐레이터(140)가 단자(115)와 전극(123)의 전기적 연결을 방해하지 않도록 설계되어야 한다. 예컨대 인슐레이터(140)가 전기 절연체로 구성되는 경우에는 단자(115)와 전극(123)의 전기적 연결을 위해 비어홀(via-hole)(141)을 형성하는 것이 좋다.
물론, 절연체 이외의 소재 및 연결방법이 강구될 수도 있을 것이다.
상기 전극(122,123)은 전도성 접착제(124)를 이용하여 상기 커버(130), 인슐레이터(140) 또는 베이스(110)에 부착되는데, 이중층 구조(120)에 주는 영향 또는 전해질과의 반응 등을 최소화하기 위해, 상기 접착제(124)는 전극(122,123)과 유사한 그라파이트(graphite)가 함유된 재료를 사용하는 것이 좋다. 전극의 종류 또는 구성에 따라서, 부착 방법으로서 상기 접착제(124) 이외에 용접이 사용되는 경우도 있을 수 있다.
전술한 바와 같이, 상기 커버(130)와 세라믹 베이스(110)는 용접층(113)을 통한 상호 용접을 통해 기밀성이 확보되며 이때 고온 프레스 용접, 레이저 심용접, 초음파 용접, 저항 심용접 등이 적용될 수 있으나 바람직하게는 저항 심용접 방법이 적용될 것이다.
도 4를 참조하면, 상기 커버(130)는 용접층(113)에 직접 접합되는 평면 플랜지(131)를 가지며 특히, 이 실시예에서 상기 플랜지의 단부(132)는 용접층(113)을 감싸도록 절곡 처리된다. 이러한 처리는 용접의 기밀과 요소결합의 견고성, 조립성 등을 위하여 매우 유리하다. 그 이외의 요소들은 도 3의 실시예와 동일하므로 설명을 생략한다.
이상 본 발명에 따르면, 세라믹 재료의 공차를 극복하기 위하여 측벽이 없는 기판 형태의 세라믹 베이스(110)로 구성하였으며, 대신 커버(140)를 캐비티 형태로 구성하였다. 이로써 내부 요소들이 밀착, 유지되도록 함으로써 상기 제조 공차를 극복하였으며, 따라서 일정한 규모 및 안정적인 전기적 특성을 나타내는 전기이중층 커패시터를 양산할 수가 있었다.
100. 세라믹 플랫형 전기이중층 커패시터
110. 세라믹 베이스 111,112. 기판
120. 이중층 구조 121. 세퍼레이터
122,123. 전극 124. 접착제
130. 커버 131. 플랜지
132. 단부 140. 인슐레이터
141. 비어홀
110. 세라믹 베이스 111,112. 기판
120. 이중층 구조 121. 세퍼레이터
122,123. 전극 124. 접착제
130. 커버 131. 플랜지
132. 단부 140. 인슐레이터
141. 비어홀
Claims (6)
- 절연 세퍼레이터(121)를 사이에 두고 상·하로 밀착 배치되는 한 쌍의 전극(122,123)을 포함하는 전기 이중층 구조(120)와;
상면의 중앙부에 상기 이중층 구조(120)를 안착시키는 평면 플랫형 기판으로서, 상면의 가장자리를 따라 형성된 기밀성 용접층(113)을 포함하는 세라믹 베이스(110)와;
상기 이중층 구조(120)상에 밀착 제공되는 캐비티형 덮개로서, 가장자리 부분이 상기 용접층(113)에 일체로 접합되어 상기 이중층 구조(120)를 밀폐시키는 전도성 커버(130);
를 포함하는 것을 특징으로 하는 세라믹 플랫형 전기이중층 커패시터.
- 제1항에 있어서,
상기 세라믹 베이스(110)는 적층된 2 이상의 플랫형 기판(111,112)으로 구성된 것을 특징으로 하는 세라믹 플랫형 전기이중층 커패시터.
- 제1항에 있어서,
상기 커버(130)는 용접층(113)에 접합되는 평면 플랜지(131)를 가지는 것을 특징으로 하는 세라믹 플랫형 전기이중층 커패시터.
- 제3항에 있어서,
상기 플랜지(131)의 단부(132)는 용접층(113)을 감싸도록 절곡 처리된 것을 특징으로 하는 세라믹 플랫형 전기이중층 커패시터.
- 제1항에 있어서,
상기 전기이중층 커패시터는 이중층 구조의 안정 및 쇼트 방지를 위하여 상기 베이스(110) 상면의 중앙부에 고정되는 용기형 인슐레이터(140)를 포함하며, 이때 상기 이중층 구조(120)는 인슐레이터 내에 안착되는 것을 특징으로 하는 세라믹 플랫형 전기이중층 커패시터.
- 제5항에 있어서,
상기 인슐레이터는 단자(115)와 전극(123) 간의 전기적 연결을 위한 비어홀(via-hole)(141)이 형성된 것을 특징으로 하는 세라믹 플랫형 전기이중층 커패시터.
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KR1020120053464A KR20130140956A (ko) | 2012-05-21 | 2012-05-21 | 세라믹 플랫형 전기이중층 커패시터 |
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ID=49985173
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101491645B1 (ko) * | 2014-02-06 | 2015-02-12 | 김상진 | 패키지형 전기이중층 커패시터 |
WO2017073809A1 (ko) * | 2015-10-28 | 2017-05-04 | (주)스마트캡 | 칩형 전기-화학 전지의 구조 |
-
2012
- 2012-05-21 KR KR1020120053464A patent/KR20130140956A/ko not_active Application Discontinuation
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