KR20130133678A - 복수의 파워 도메인을 갖는 회로에 대한 esd 보호 디바이스 - Google Patents
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Abstract
복수의 파워 도메인들을 갖는 회로들에 대한 ESD 보호 방식이 개시된다. 실시예들은, 제 1 파워 클램프를 제 1 도메인의 제 1 파워 레일 및 제 1 그라운드 레일에 결합시키는 것과; 제 2 파워 클램프를 제 2 도메인의 제 2 파워 레일 및 제 2 그라운드 레일에 결합시키는 것과; ESD 이벤트로부터의 전류를 차단하기 위해 차단 회로를 제공하는 것과; 제 1 도메인으로부터의 신호들을 차단 회로에 전송하기 위해 제 1 도메인 내에 I/O 인터페이스 연결부를 제공하는 것과; 차단 회로로부터의 신호들을 제 2 도메인에 전송하기 위해 제 2 도메인 내에 코어 인터페이스 연결부를 제공하는 것과; 차단 회로의 입력 연결부를 I/O 인터페이스 연결부에 결합시키는 것과; 그리고 차단 회로의 출력 연결부를 코어 인터페이스 연결부에 결합시키는 것을 포함한다.
Description
본 개시내용은 복수의 파워 도메인들(power domains)을 갖는 회로에 대한 정전기 방전(ElectroStatic Discharge, ESD) 보호 디바이스에 관한 것이다. 본 개시내용은 특히, 진보된 기술(예를 들어, 28 나노미터(nanometers)(nm) 이하의 반도체 제조 공정)을 사용하는 회로에 대한 ESD 보호 디바이스에 적용가능하다.
일반적으로, 집적 회로는 복수의 파워 도메인을 포함한다. 디바이스는, 예를 들어, 코어 회로(core circuit)와 함께 입력/출력(Input/Output, I/O) 회로를 포함할 수 있는바, 이들 각각은 서로 다른 파워 도메인과 관련될 수 있다(예를 들어, I/O 회로는 고전압 파워 도메인과 관련될 수 있고, 코어 회로는 저전압 파워 도메인과 관련될 수 있는 등이다). 따라서, 신호들은 고전압 파워 도메인으로부터 저전압 파워 도메인으로 이동할 수 있다. ESD 보호 설계 관점에서, 크로스-도메인 인터페이스 회로(cross-domain interface circuit)의 가장 중요한 문제들 중 하나는 저전압 금속-옥사이드-반도체 전계-효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)의 게이트 옥사이드 브레이크다운(gate oxide breakdown)이다. 기술이 진보함에 따라, 전체적인 게이트 옥사이드 브레이크다운 전압(gate oxide breakdown voltage)(VBD)이 감소하고 있기 때문에, 예를 들어, ESD 그라운드 게이트 n-타입 MOS(grounded gate n-type MOS, ggNMOS)의 Vt1(예를 들어, 트리거 전압(trigger voltage))과 MOSFET 게이트 옥사이드의 VBD 간의 마진(margin)은 급속히 줄어들고 있다.
도 1은 종래의 크로스-도메인 ESD 보호 방식을 포함하는 회로를 도식적으로 나타낸 것이다. 제시된 바와 같이, 도 1에서의 회로는 트랜지스터들(103 및 105)에 연결된 I/O 입력 단자(101)를 포함하고, 트랜지스터들(103 및 105)의 드레인들은 트랜지스터들(107 및 109)의 게이트들에 연결된다. 더욱이, 회로는 설계 경로(design path)(111a)(예를 들어, 파워 레일(power rail)(113)로부터 클램프(clamp)(117), 그라운드 레일(ground rail)(119), 및 다이오드(diode)(121)를 통해 그라운드 레일(115)에 이르는 경로)와, 그리고 설계 경로(111b)(예를 들어, 파워 레일(113)로부터 클램프(117), 그라운드 레일(119), 다이오드(121), 그라운드 레일(115), 및 클램프(125)의 기생 다이오드를 통해 파워 레일(123)에 이르는 경로)를 포함하는바, 설계 경로(111a)는 ESD 전류가 예를 들어, VDD1에서 VSS2로 이동할 수 있게 하고, 설계 경로(111b)는 ESD 전류가 예를 들어, VDD1에서 VDD2로 이동할 수 있게 한다. 그럼에도 불구하고, 일부 ESD 전류는 또한, 경로(127)를 따라 트랜지스터(103)를 통해 이동하여 트랜지스터(109)의 게이트 옥사이드에 손상을 줄 수 있고(예를 들어, VDD1로부터 VSS2로의 ESD 재핑(zapping) 하에서), 경로(129)를 따라 트랜지스터(103)를 통해 이동하여 트랜지스터(107)의 게이트 옥사이드에 손상을 줄 수 있다(예를 들어, VDD1로부터 VDD2로의 ESD 재핑 하에서).
도 2는 종래의 크로스-도메인 ESD 보호 방식의 문제에 대한 일반적 해법을 도식적으로 나타낸 것이다. 제시된 바와 같이, 도 2에서의 회로는 도 1에서의 회로의 컴포넌트들과 유사한 컴포넌트들, 예를 들어, 트랜지스터들(201, 203, 205, 및 207), 파워 레일들(209 및 211)(예컨대, VDD1 및 VDD2), 그라운드 레일들(213 및 215)(예컨대, VSS1 및 VSS2), 클램프들(217 및 219), 및 다이오드(221)를 포함한다. 종래의 크로스-도메인 ESD 보호 방식과 관련된 문제들 중 일부를 극복하기 위해, 도 2에서의 회로는 또한, 저항(223), 다이오드(225), 및 트랜지스터(227)(예를 들어, 그라운드 게이트 트랜지스터(grounded gate transistor))를 포함한다. 저항(223)은 트랜지스터들(205 및 207) 각각의 게이트와 소스 간의 전압 강하를 감소시키는바, 이것은 ESD 이벤트(예를 들어, ESD 재핑)의 결과로서 트랜지스터들(205 및 207)에 대한 게이트 옥사이드 손상의 가능성을 감소시킨다. 다이오드(225)는, 파워 레일(209)로부터 파워 레일(211)로의 ESD 이벤트(예를 들어, VDD1로부터 VDD2로의 ESD 재핑) 동안, 게이트 옥사이드 브레이크다운으로부터 트랜지스터(205)(예를 들어, PMOS 트랜지스터)를 보호한다. 트랜지스터(227)는, 파워 레일(209)로부터 그라운드 레일(215)로의 ESD 이벤트(예를 들어, VDD1로부터 VSS2로의 ESD 재핑) 동안, 게이트 옥사이드 브레이크다운으로부터 트랜지스터(207)(예를 들어, NMOS 트랜지스터)를 보호한다.
비록 도 2의 ESD 보호 방식이 더 개선된 기술로 게이트-옥사이드 보호를 증진시킬 수 있지만, 이 방식은 여전히 몇 가지 결점을 가지고 있다. 예를 들어, 저항(223)이 트랜지스터들(205 및 207) 각각의 게이트와 소스 각각 간의 전압 강하를 감소시키고 있지만, 회로에 저항(223)을 포함하는 것은 고속 I/O 애플리케이션에 부정적 영향을 미친다. 추가적으로, 평상시 동작 동안 다이오드(225)를 통해 누설현상이 일어날 수 있다(예를 들어, 이러한 누설현상은 VDD2에 파워가 공급되기 전에 VDD1에 파워가 공급되는 경우 발생할 수 있음). 누설현상을 경감시키기 위한 파워 공급 시퀀스가 구현될 수 있지만, 이러한 해결책은 회로와 관련된 유연성(flexibility)을 방해한다. 더욱이, 트랜지스터(227)의 추가로 현재 기술에서 게이트 옥사이드 브레이크다운으로부터 트랜지스터(207)를 보호할 수는 있지만, 이러한 접근법은 더 진보된 기술에서는 유효하지 않을 수 있는데, 왜냐하면 임의의 마진, 예컨대 트랜지스터(227)의 Vt1과 트랜지스터(207)의 게이트 옥사이드의 VBD 간의 마진이 사실상 존재하지 않기 때문이다.
도 3은 종래의 크로스-도메인 ESD 보호 방식의 문제에 대한 또 다른 해법을 도식적으로 나타낸 것이다. 제시된 바와 같이, 도 3에서의 회로는 도 1에서의 회로의 컴포넌트들과 유사한 컴포넌트들, 예를 들어, 트랜지스터들(301, 303, 305, 및 307), 파워 레일들(309 및 311)(예컨대, VDD1 및 VDD2), 그라운드 레일들(313 및 315)(예컨대, VSS1 및 VSS2), 클램프들(317 및 319), 및 다이오드(321)를 포함한다. 도 1 및 도 2의 ESD 보호 방식과 관련된 문제들 중 일부를 극복하기 위해, 도 3에서의 회로는, 저항들(323, 325, 및 327), 트랜지스터들(329 및 331), 그리고 소스 펌프 저항들(source pump resistors)(333 및 335)을 포함한다. 소스 펌프 저항들(333 및 335)의 추가는, 예를 들어, 트랜지스터들(305 및 307) 각각의 게이트와 소스 간의 전위차를 더 감소시키고, 저항(327) 및 트랜지스터(329)를 포함하는 구조는 파워 공급 시퀀스를 필요로 하지 않는다.
그러나, 도 3의 ESD 보호 방식도 몇 가지 결점을 가지고 있다. 예를 들어, 표시자(337)에 의해 제시된 바와 같이, 트랜지스터(331)에서는 노이즈가 있는 I/O 그라운드 레일(313)로 인해 허위-트리거링(false-triggering)이 일어날 수 있는바(예를 들어, 동시에 일어나는 스위칭 출력 및 동시에 일어나는 스위칭 노이즈(Simultaneous Switching Output and Simultaneous Switching Noise)(SSO/SSN)), 이것은 결과적으로 코어 출력 기능을 왜곡시키게 된다. 더욱이, 소스 펌프 저항들(333 및 335)의 포함은 고속 I/O 애플리케이션들의 속도를 더 감소시키고, 회로의 설계 복잡도를 증가시킨다. 추가적으로, 저항의 개수가 증가하기 때문에(예를 들어, 저항들(323, 325, 및 327) 그리고 소스 펌프 저항들(333 및 335)) 결과적으로 이러한 설계를 구현하기 위해서는 더 큰 칩 영역이 필요하고, 이것은 이러한 설계와 관련된 디바이스의 크기를 증가시키게 된다.
따라서, 더 효과적인 ESD 해법(예를 들어, 디바이스 크기에 최소의 영향을 미치면서 고속 I/O 애플리케이션들을 보완하는 해법)을 갖는 회로 및 이것을 가능하게 하는 방법이 필요하다.
본 개시내용의 실시형태는 파워 도메인들 간의 ESD 방전 전류를 차단하기 위한 ESD 보호 디바이스를 구현하는 회로이다.
본 개시내용의 또 다른 실시형태는 파워 도메인들 간의 ESD 방전 전류를 차단하기 위한 ESD 보호 디바이스를 구현하기 위한 방법이다.
본 개시내용의 추가적인 실시형태들 및 다른 특징들이 아래의 설명에서 제시되며, 다음의 설명을 검토하는 경우 본 발명의 기술분야에서 통상의 기술을 갖는 자들에게 이러한 것은 부분적으로는 명백해질 것이고, 또는 본 개시내용의 실시를 통해 알 수 있다. 본 개시내용의 장점은 첨부되는 특허청구범위에서 특정적으로 지적되는 바와 같이 실현될 수 있고 획득될 수 있다.
본 개시내용에 따르면, 제 1 도메인, 제 2 도메인, 및 차단 회로(blocking circuit)를 포함하는 회로에 의해 어떤 기술적 효과들이 부분적으로 달성될 수 있는바, 여기서 제 1 도메인은 제 1 파워 클램프(power clamp) 및 제 1 인터페이스 연결부(interface connection)를 포함하고, 제 1 파워 클램프는 제 1 파워 레일 및 제 1 그라운드 레일에 결합되고, 제 1 인터페이스 연결부는 제 1 도메인으로부터의 신호들을 전송하도록 구성되며; 제 2 도메인은 제 2 파워 클램프 및 제 2 인터페이스 연결부를 포함하고, 제 2 파워 클램프는 제 2 파워 레일 및 제 2 그라운드 레일에 결합되고, 제 2 인터페이스 연결부는 제 2 도메인으로의 신호들을 수신하도록 구성되며; 그리고 차단 회로는 ESD 이벤트로부터의 전류를 차단하기 위한 것이고, 차단 회로는, 제 1 인터페이스 연결부에 결합되는 입력 연결부와, 그리고 제 2 인터페이스 연결부에 결합되는 출력 연결부를 구비한다.
본 발명의 실시형태에서, 차단 회로는, 제 1 NMOS, 제 2 NMOS 및 인버터(inverter)를 포함하고, 여기서 제 1 NMOS는 제 1 NMOS 게이트, 제 1 NMOS 드레인, 및 제 1 NMOS 소스를 구비하고, 제 1 NMOS 소스는 제 1 그라운드 레일에 결합되며; 제 2 NMOS는 제 2 NMOS 게이트, 제 2 NMOS 드레인, 및 제 2 NMOS 소스를 구비하고, 제 2 NMOS 소스는 제 1 그라운드 레일에 결합되며; 그리고 인버터는 입력 연결부 및 제 1 NMOS 게이트에 결합되는 입력과 그리고 제 2 NMOS 게이트에 결합되는 출력을 구비한다. 일부 실시형태에서, 차단 회로는 제 1 코어 PMOS 및 제 2 코어 PMOS를 더 포함하고, 여기서 제 1 코어 PMOS는, 제 1 코어 PMOS 게이트, 제 1 코어 PMOS 드레인, 및 제 1 코어 PMOS 소스를 구비하고, 제 1 코어 PMOS 소스는 제 2 파워 레일에 결합되며; 제 2 코어 PMOS는, 제 2 코어 PMOS 게이트, 제 2 코어 PMOS 드레인, 및 제 2 코어 PMOS 소스를 구비하고, 제 2 코어 PMOS 소스는 제 2 파워 레일에 결합되며, 제 1 NMOS 드레인은 제 1 코어 PMOS 드레인 및 제 2 코어 PMOS 게이트에 결합되고, 출력 연결부는 제 2 코어 PMOS 드레인, 제 2 NMOS 드레인, 및 제 1 코어 PMOS 게이트에 결합된다. 또 다른 실시형태에서, 제 2 도메인은 코어 PMOS 및 코어 NMOS를 더 포함하고, 여기서 코어 PMOS는, 코어 PMOS 게이트, 코어 PMOS 드레인, 및 코어 PMOS 소스를 구비하고, 코어 PMOS 소스는 제 2 파워 레일에 결합되며; 코어 NMOS는, 코어 NMOS 게이트, 코어 NMOS 드레인, 및 코어 NMOS 소스를 구비하고, 코어 PMOS 게이트는 코어 NMOS 게이트 및 제 2 인터페이스 연결부에 결합되고, 코어 NMOS 드레인은 코어 PMOS 드레인에 결합되고, 코어 NMOS 소스는 제 2 파워 레일에 결합되며, 제 1 NMOS 및 인버터의 게이트 옥사이드 브레이크다운 전압은 코어 PMOS 및 코어 NMOS의 게이트 옥사이드 브레이크다운 전압보다 더 크고, 제 1 파워 레일은 제 2 파워 레일보다 더 큰 전압을 갖는다. 추가적인 실시형태의 회로에서, 제 1 NMOS 및 인버터는 7 볼트 내지 8 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 코어 PMOS는 4 볼트 내지 5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 코어 NMOS는 3.5 볼트 내지 4.5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 제 1 파워 레일은 1.65 볼트 내지 2 볼트의 전압을 가지고, 제 2 파워 레일은 0.8 볼트 내지 1 볼트의 전압을 갖는다. 또 다른 실시형태에서 회로는 제 1 RC 클램프 및 다이오드를 포함하고, 여기서 제 1 RC 클램프는 제 1 파워 레일 및 제 1 그라운드 레일에 결합되며; 그리고 다이오드는 제 1 그라운드 레일에 결합되는 애노드와, 그리고 제 2 그라운드 레일에 결합되는 캐소드를 구비하며, ESD 이벤트로부터의 전류가 제 1 파워 레일로부터 제 1 RC 클램프 및 다이오드를 걸쳐 제 2 그라운드 레일까지의 경로를 통해 방전된다. 일부 실시형태에서, 회로는 제 2 RC 클램프를 포함하고, 여기서 제 2 RC 클램프는 제 2 파워 레일 및 제 2 그라운드 레일에 결합되고, ESD 이벤트로부터의 전류가 제 1 파워 레일로부터 제 1 RC 클램프, 다이오드, 및 제 2 RC 클램프를 걸쳐 제 2 파워 레일까지의 경로를 통해 방전된다. 추가적인 실시형태의 회로에서, 제 1 파워 레일이 제 2 파워 레일 이전에 에너지를 공급받을 때 차단 회로를 통해 제 1 파워 레일로부터 제 2 파워 레일로 누설 전류가 흐르지 않는다.
본 개시내용의 추가적인 실시형태는 방법이며, 이 방법은, 제 1 파워 클램프를 제 1 도메인의 제 1 파워 레일 및 제 1 그라운드 레일에 결합시키는 단계와; 제 2 파워 클램프를 제 2 도메인의 제 2 파워 레일 및 제 2 그라운드 레일에 결합시키는 단계와; ESD 이벤트로부터의 전류를 차단하기 위해 차단 회로를 제공하는 단계와; 제 1 도메인으로부터의 신호들을 차단 회로에 전송하기 위해 제 1 도메인 내에 I/O 인터페이스 연결부를 제공하는 단계와; 차단 회로로부터의 신호들을 제 2 도메인에 전송하기 위해 제 2 도메인 내에 코어 인터페이스 연결부(core interface connection)를 제공하는 단계와; 차단 회로의 입력 연결부를 I/O 인터페이스 연결부에 결합시키는 단계와; 그리고 차단 회로의 출력 연결부를 코어 인터페이스 연결부에 결합시키는 단계를 포함한다.
일부 실시형태는, 제 1 NMOS 소스, 제 1 NMOS 드레인, 및 제 1 NMOS 게이트를 구비한 제 1 NMOS 트랜지스터를 차단 회로 내에 제공하는 단계와; 제 1 NMOS 소스를 제 1 그라운드 레일에 결합시키는 단계와; 제 2 NMOS 소스, 제 2 NMOS 드레인, 및 제 2 NMOS 게이트를 구비한 제 2 NMOS 트랜지스터를 차단 회로 내에 제공하는 단계와; 제 2 NMOS 소스를 제 1 그라운드 레일에 결합시키는 단계와; 차단 회로 내에 인버터를 제공하는 단계와; 인버터의 출력을 제 2 NMOS 게이트에 결합시키는 단계와; 그리고 인버터의 입력을 제 1 NMOS 게이트 및 입력 연결부에 결합시키는 단계를 포함한다. 다른 실시형태는, 제 1 코어 PMOS 소스, 제 1 코어 PMOS 드레인, 및 제 1 코어 PMOS 게이트를 구비한 제 1 코어 PMOS 트랜지스터를 차단 회로 내에 제공하는 단계와; 제 1 코어 PMOS 소스를 제 2 파워 레일에 결합시키는 단계와; 제 2 코어 PMOS 소스, 제 2 코어 PMOS 드레인, 및 제 2 코어 PMOS 게이트를 구비한 제 2 코어 PMOS 트랜지스터를 차단 회로 내에 제공하는 단계와; 제 2 코어 PMOS 소스를 제 2 파워 레일에 결합시키는 단계와; 제 1 NMOS 드레인을 제 1 코어 PMOS 드레인 및 제 2 코어 PMOS 게이트에 결합시키는 단계와; 그리고 제 2 NMOS 드레인을 제 2 코어 PMOS 드레인, 제 1 코어 PMOS 게이트, 및 출력 연결부에 결합시키는 단계를 포함한다. 또 다른 실시형태는, 코어 PMOS 소스, 코어 PMOS 드레인, 및 코어 PMOS 게이트를 구비한 코어 PMOS 트랜지스터를 제 2 도메인 내에 제공하는 단계와, 여기서 코어 PMOS 트랜지스터의 게이트 옥사이드 브레이크다운 전압은 제 1 NMOS 및 인버터의 게이트 옥사이드 브레이크다운 전압보다 작고; 코어 PMOS 소스를 제 2 파워 레일에 결합시키는 단계와; 코어 NMOS 소스, 코어 NMOS 드레인, 및 코어 NMOS 게이트를 구비한 코어 NMOS 트랜지스터를 제 2 도메인 내에 제공하는 단계와, 여기서 코어 NMOS 트랜지스터의 게이트 옥사이드 브레이크다운 전압은 제 1 NMOS 및 인버터의 게이트 옥사이드 브레이크다운 전압보다 작고; 코어 NMOS 소스를 제 2 그라운드 레일에 결합시키는 단계와; 코어 NMOS 게이트, 코어 NMOS 게이트, 및 출력 연결부를 결합시키는 단계와; 그리고 코어 NMOS 드레인을 코어 NMOS 드레인에 결합시키는 단계를 포함하고, 1 파워 레일은 제 2 파워 레일보다 더 큰 전압을 갖는다. 추가적인 실시형태에서, 제 1 NMOS 및 인버터는 7 볼트 내지 8 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 코어 PMOS는 4 볼트 내지 5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 코어 NMOS는 3.5 볼트 내지 4.5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 제 1 파워 레일은 1.65 볼트 내지 2 볼트의 전압을 가지고, 제 2 파워 레일은 0.8 볼트 내지 1 볼트의 전압을 갖는다. 또 다른 실시형태는, ESD 이벤트로부터의 전류를 방전시키기 위해 제 1 도메인 내에 제 1 RC 클램프를 제공하는 단계와; 제 1 RC 클램프를 제 1 파워 레일 및 제 1 그라운드 레일에 결합시키는 단계와; 애노드 연결부 및 캐소드 연결부를 구비한 다이오드를 제공하는 단계와; 애노드 연결부를 제 1 그라운드 레일에 결합시키는 단계와; 그리고 캐소드 연결부를 제 2 그라운드 레일에 결합시키는 단계를 포함하고, ESD 이벤트로부터의 전류가 제 1 파워 레일로부터 제 1 RC 클램프 및 다이오드를 걸쳐 제 2 그라운드 레일까지의 경로를 통해 방전된다. 일부 실시형태는, ESD 이벤트로부터의 전류를 방전시키기 위해 제 2 도메인 내에 제 2 RC 클램프를 제공하는 단계와; 그리고 제 2 RC 클램프를 제 2 파워 및 제 2 그라운드 레일에 결합시키는 단계를 포함하고, ESD 이벤트로부터의 전류가 제 1 파워 레일로부터 제 1 RC 클램프, 다이오드, 및 제 2 RC 클램프를 걸쳐 제 2 파워 레일까지의 경로를 통해 방전된다. 추가적인 실시형태의 방법에서, 제 1 파워 레일이 제 2 파워 레일 이전에 에너지를 공급받을 때 차단 회로를 통해 제 1 파워 레일로부터 제 2 파워 레일로 누설 전류가 흐르지 않는다.
본 개시내용의 또 다른 실시형태는, 제 1 도메인, 제 2 도메인, 및 차단 회로를 포함하는 회로이고, 여기서 제 1 도메인은 제 1 파워 클램프 및 I/O 인터페이스 연결부를 포함하고, 제 1 파워 클램프는 제 1 파워 레일 및 제 1 그라운드 레일에 결합되고, I/O 인터페이스 연결부는 제 1 도메인으로부터의 신호들을 전송하기 위한 것이며; 제 2 도메인은 제 2 파워 클램프, 코어 인터페이스 연결부, 제 1 코어 PMOS, 및 코어 NMOS를 포함하고, 제 2 파워 클램프는 제 2 파워 레일 및 제 2 그라운드 레일에 결합되고, 코어 인터페이스 연결부는 제 2 도메인에 신호들을 전송하기 위한 것이고, 제 1 코어 PMOS는 제 1 코어 PMOS 게이트, 제 1 코어 PMOS 드레인, 및 제 1 코어 PMOS 소스를 구비하고, 제 1 코어 PMOS 소스는 제 2 파워 레일에 결합되고, 코어 NMOS는 코어 NMOS 게이트, 코어 NMOS 드레인, 및 코어 NMOS 소스를 구비하고, 코어 PMOS 게이트는 제 1 코어 PMOS 게이트 및 코어 인터페이스 연결부에 결합되고, 코어 NMOS 드레인은 제 1 코어 PMOS 드레인에 결합되고, 그리고 코어 NMOS 소스는 제 2 그라운드 레일에 결합되며; 차단 회로는, I/O 인터페이스 연결부에 결합되는 입력 연결부와, 그리고 코어 인터페이스 연결부에 결합되는 출력 연결부를 구비하며 ESD 이벤트로부터의 전류를 차단하도록 구성되고, 차단 회로는, 제 1 NMOS, 제 2 NMOS, 제 2 코어 PMOS, 제 3 코어 PMOS를 포함하고, 제 1 NMOS는 제 1 NMOS 게이트, 제 1 NMOS 드레인, 및 제 1 NMOS 소스를 구비하고, 제 1 NMOS 소스는 제 1 그라운드 레일에 결합되며; 제 2 NMOS는 제 2 NMOS 게이트, 제 2 NMOS 드레인, 및 제 2 NMOS 소스를 구비하고, 제 2 NMOS 소스는 제 1 그라운드 레일에 결합되고, 입력 연결부는 인버터를 통해 제 1 NMOS 게이트 및 제 2 NMOS 게이트에 결합되고, 제 1 NMOS 및 인버터의 게이트 옥사이드 브레이크다운 전압은 제 1 코어 PMOS 및 코어 NMOS의 게이트 옥사이드 브레이크다운 전압보다 크며; 제 2 코어 PMOS는 제 2 코어 PMOS 게이트, 제 2 코어 PMOS 드레인, 및 제 2 코어 PMOS 소스를 구비하고 제 2 코어 PMOS 소스는 제 2 파워 레일에 결합되며; 제 3 코어 PMOS는 제 3 코어 PMOS 게이트, 제 3 코어 PMOS 드레인, 및 제 3 코어 PMOS 소스를 구비하고, 제 3 코어 PMOS 소스는 제 2 파워 레일에 결합되고, 제 1 NMOS 드레인은 제 2 코어 PMOS 드레인 및 제 3 코어 PMOS 게이트에 결합되고, 출력 연결부는 제 3 코어 PMOS 드레인, 제 2 NMOS 드레인, 및 제 2 코어 PMOS 게이트에 결합된다.
일부 실시형태의 회로에서, 제 1 NMOS 및 인버터는 7 볼트 내지 8 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 제 1 코어 PMOS는 4 볼트 내지 5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 코어 NMOS는 3.5 볼트 내지 4.5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 제 1 파워 레일은 1.65 볼트 내지 2 볼트의 전압을 가지고, 제 2 파워 레일은 0.8 볼트 내지 1 볼트의 전압을 갖는다. 특정 실시형태는 다이오드를 포함하고, 여기서 다이오드는 제 1 그라운드 레일에 결합되는 애노드와, 그리고 제 2 그라운드 레일에 결합되는 캐소드를 구비하고, 제 1 도메인은 제 1 파워 레일 및 제 1 그라운드 레일에 결합되는 제 1 RC 클램프를 더 포함하고, 제 2 도메인은 제 2 파워 레일 및 제 2 그라운드 레일에 결합되는 제 2 RC 클램프를 더 포함하고, ESD 이벤트로부터의 전류가, 제 1 파워 레일로부터 제 1 RC 클램프 및 다이오드를 걸쳐 제 2 그라운드 레일까지의 경로를 통해 방전되거나 혹은 제 1 파워 레일로부터 제 1 RC 클램프, 다이오드, 및 제 2 RC 클램프를 걸쳐 제 2 파워 레일까지의 경로를 통해 방전된다. 다른 실시형태의 회로에서, 제 1 파워 레일이 제 2 파워 레일 이전에 에너지를 공급받을 때 I/O 인터페이스 연결부 및 코어 인터페이스 연결부를 통해 제 1 파워 레일로부터 제 2 파워 레일로 누설 전류가 흐르지 않는다.
본 개시내용의 추가적인 실시형태 및 기술적 효과는 본 발명의 기술분야에서 숙련된 자들에게 다음의 상세한 설명으로부터 쉽게 명백해질 것이며, 상세한 설명에서 본 개시내용의 실시예들이 본 개시내용을 달성하기 위해 고려되는 최상의 모드의 예를 통해 알기 쉽게 설명된다. 실현될 수 있는 바와 같이, 본 개시내용은 다른 실시예들 및 서로 다른 실시예들을 가능하게 하며, 이에 대한 수 개의 세부사항들은 본 개시내용으로부터 벗어남이 없이 다양하고 명백한 측면에서 수정이 가능하다. 따라서, 도면 및 상세한 설명은 사실상 한정적으로 해석돼서는 안 되며, 예시적인 것으로서 고려돼야한다.
본 개시내용은, 첨부되는 도면의 그림들에서, 예시적으로 제공되는 것이지 한정적 의미로 제공되는 것이 아니며, 도면에서 유사한 참조번호는 유사한 구성요소를 나타낸다.
도 1은 종래의 크로스-도메인 ESD 보호 방식을 포함하는 회로를 도식적으로 나타낸 것이다.
도 2는 종래의 크로스-도메인 ESD 보호 방식의 문제에 대한 일반적 해법을 도식적으로 나타낸 것이다.
도 3은 종래의 크로스-도메인 ESD 보호 방식의 문제에 대한 다른 해법을 도식적으로 나타낸 것이다.
도 4a 및 도 4b는 본 개시내용의 예시적 실시예에 따른, 복수의 파워 도메인들에 대한 ESD 보호 방식을 구현하는 회로를 도식적으로 나타낸 것이다.
도 2는 종래의 크로스-도메인 ESD 보호 방식의 문제에 대한 일반적 해법을 도식적으로 나타낸 것이다.
도 3은 종래의 크로스-도메인 ESD 보호 방식의 문제에 대한 다른 해법을 도식적으로 나타낸 것이다.
도 4a 및 도 4b는 본 개시내용의 예시적 실시예에 따른, 복수의 파워 도메인들에 대한 ESD 보호 방식을 구현하는 회로를 도식적으로 나타낸 것이다.
아래의 기술되는 것에서는, 설명 목적으로, 다수의 특정 세부사항들이 예시적 실시예들의 완전한 이해를 제공하기 위해 제시된다. 그러나, 예시적 실시예들이 이러한 특정 세부사항들 없이도 실시될 수 있으며, 혹은 등가의 구성으로 실시될 수 있음은 명백하다. 다른 경우에 있어, 잘 알려진 구조 및 디바이스는 예시적 실시예들을 불필요하게 모호하게 하지 않도록 하기 위해 블록 다이어그램 형태로 제시된다. 추가적으로, 만약 달리 표시되지 않는다면, 본 명세서 및 특허청구범위에서 사용되는 성분들의 양, 비율, 및 수치적 성질을 표현하는 모든 숫자들, 반응 조건 등은 모든 경우에 있어 용어 "대략(about)"에 의해 수정될 수 있는 것으로서 이해돼야 한다.
본 개시내용은, 크로스-도메인 인터페이스 회로들을 포함하는 복수의 파워 도메인을 갖는 회로들에서 ESD 재핑에 수반되는 트랜지스터 게이트 옥사이드 브레이크다운의 문제에 대처하고 이를 해결한다. 본 개시내용은, 예를 들어, 다른 것들 중에서도 특히, 파워 도메인들 간의 ESD 방전 전류를 차단하는 차단 회로를 제공하여 크로스-도메인 회로에서 (예를 들어, ESD 트랜지스터에 결합된) 취약한 트랜지스터들의 게이트 옥사이드 브레이크다운을 방지함으로써, 이러한 문제에 대처하고 이를 해결한다.
도 4a 및 도 4b는, 본 개시내용의 예시적 실시예에 따른, 복수의 파워 도메인들에 대한 ESD 보호 방식을 구현하는 회로를 도식적으로 나타낸 것이다. 예를 들어, 도 4a에 제시된 회로(예컨대, 다른 컴포넌트들 중에서도 특히, 도 1의 대응하는 컴포넌트들과 유사하게 구성되는, 트랜지스터들(401, 403, 405, 및 407), 다이오드들(409), RC 클램프들(411 및 413), 파워 레일들(415 및 417)(예를 들어, VDD1 및 VDD2), 및 그라운드 레일들(419 및 421)(예를 들어, VSS1 및 VSS2)을 포함하는 회로)는 경로(423) 및 경로(425)를 구현한다. 제시된 바와 같이, 경로(423)(예를 들어, 파워 레일(415)로부터 그라운드 레일(421)에 이르는 경로)는 RC 클램프(411) 및 다이오드들(409)을 포함하고, 경로(425)(예를 들어, 파워 레일(415)로부터 파워 레일(417)에 이르는 경로)는 RC 클램프들(411 및 413) 및 다이오드들(409)을 포함한다.
도 4a를 참조하면, 크로스-도메인 하의 VDD1로부터 VSS2로의 ESD 재핑에 있어서, 예를 들어, 본 발명의 목적은 트랜지스터(407)의 게이트 옥사이드 브레이크다운을 방지하는 것을 포함할 수 있다. ESD 이벤트 동안, 차단 회로(427)는 ESD 이벤트로부터의 ESD 전류가 하나 이상의 종래의 설계 경로들(예를 들어, 도 1에서의 설계 경로(111a))을 통해 흐르는 것을 막는다. 유사하게, 크로스-도메인 하의 VDD1로부터 VDD2로의 ESD 재핑에 있어서, 예를 들어, 본 발명의 목적은 트랜지스터(405)의 게이트 옥사이드 브레이크다운을 방지하는 것을 포함할 수 있다. 차단 회로(427)는 ESD 이벤트로부터의 ESD 전류가 또 다른 하나 이상의 종래의 설계 경로들(예를 들어, 도 1에서의 설계 경로(127 또는 129))을 통해 흐르는 것을 막는다.
도 4b 제시된 회로는 파워 도메인들 간의 ESD 방전 전류를 차단하는 차단 회로를 구현하는 회로를 예시한다. 제시된 바와 같이, 차단 회로(427)는 NMOS(429 및 431), 코어 PMOS(433 및 435), 및 인버터(437)를 포함하고, 여기서 NMOS(429 및 431)의 소스들은 그라운드 레일(419)에 결합되며, 코어 PMOS(433 및 435)의 소스들은 파워 레일(417)에 결합된다. 입력 연결부(439)는 NMOS(429)의 게이트에 결합됨과 아울러 인버터(437)를 통해 NMOS(431)의 게이트에 결합된다. 추가적으로, NMOS(429)의 드레인은 코어 PMOS(433)의 드레인 및 코어 PMOS(435)의 게이트에 결합된다. 더욱이, 출력 연결부(441)는 코어 PMOS(435)의 드레인, NMOS(431)의 드레인, 및 코어 PMOS(433)의 게이트에 결합된다.
트랜지스터들(405 및 407)의 게이트 옥사이드들을 보호하는 것에 추가하여, 도 4a 및 도 4b의 ESD 보호 방식은 전원공급 시퀀스(power-on sequence)를 필요로 하지 않는데, 왜냐하면 코어 PMOS(433 및 435)의 소스들이 파워 레일(417)에 결합되기 때문이다. 또한, 도 4a 및 도 4b의 ESD 보호 방식들을 구현하는 회로에 있어서 월등한 크기 감소가 일어나는데, 왜냐하면 상당한 양의 칩 면적을 차지하는 추가의 저항들(예를 들어, 저항들(323, 325, 및 327), 소스 펌프 저항들(333 및 335) 등)이 본 발명의 방식들에서는 필요하지 않기 때문이다. 더욱이, 언급된 바와 같이, 본 발명의 방식들은 고속 I/O 애플리케이션들을 구현한다(예를 들어, 이러한 애플리케이션들의 속도를 감소시키는 소스 펌프 저항들(333 및 335)이 존재하지 않음). 더욱이, 그라운드 바운스(ground bounce) 및 허위 트리거링(false triggering)을 염려할 필요가 없는데, 왜냐하면 NMOS(429 및 431)의 소스들이 그라운드 레일(419)에 결합되기 때문이다. 따라서, 도 4a 및 도 4b의 ESD 보호 방식들에서는, 그라운드 레일(419) 상에서의 노이즈로 인한 코어 출력 기능의 왜곡이 일어나지 않는다.
본 개시내용의 실시예들은 수 개의 기술적 효과를 달성할 수 있는바, 이러한 효과로는, 취약한 MOSFET 트랜지스터의 게이트 옥사이드 보호, 고속의 I/O 애플리케이션, 설계 간소화, 및 디바이스(및 회로) 크기 감소가 있다. 본 개시내용의 실시예들은, 다양한 산업적 응용분야에서, 예를 들어, 마이크로프로세서(microprocessors), 스마트폰(smart phones), 모바일폰(mobile phones), 셀룰러 핸드셋(cellular handsets), 셋탑박스(set-top boxes), DVD 레코더 및 플레이어(DVD recorders and players), 차량용 네비게이션(automotive navigation), 프린터 및 주변기기, 네트워킹 및 통신 장비, 게이밍 시스템(gaming systems), 디지털 카메라(digital cameras), 또는 로직 혹은 고전압 기술 노드를 이용하는 임의의 디바이스로서의 용도로 사용된다. 따라서, 본 개시내용은, ESD/래치-업 표준 사양(ESD/Latch-up standards specifications)을 통과하기 위해 ESD 보호 디바이스들을 사용하는 디바이스들(예를 들어, 액정 디스플레이(Liquid Crystal Display, LCD) 드라이버(drivers), 동기식 랜덤 액세스 메모리(Synchronous Random Access Memories, SRAM), OTP(One Time Programming), 및 파워 관리 제품)을 포함하는 고도로 집적화된 반도체 디바이스들의 다양한 타입들 중 어느 하나로 산업분야에서 응용가능하다.
앞서의 설명에서, 본 개시내용은 특정적인 예시적 실시예들을 참조하여 설명되었다. 하지만, 본 개시내용의 광범위한 사상 및 범위를 벗어남이 없이 이에 대한 다양한 수정 및 변경이 행해질 수 있음은 명백하다. 이에 따라, 상세한 설명 및 도면은 한정적 의미로서가 아닌 예시적 의미로서 고려돼야 한다. 본 개시내용은 다른 다양한 조합 및 실시예를 사용할 수 있고, 아울러 본 명세서에서 기술되는 바와 같은 본 발명의 개념의 범위 내에서 임의의 변경 혹은 수정이 가능함을 이해해야 한다.
Claims (20)
- 제 1 도메인(domain), 제 2 도메인, 및 차단 회로(blocking circuit)를 포함하는 회로로서,
상기 제 1 도메인은 제 1 파워 클램프(power clamp) 및 제 1 인터페이스 연결부(interface connection)를 포함하고, 여기서 상기 제 1 파워 클램프는 제 1 파워 레일(power rail) 및 제 1 그라운드 레일(ground rail)에 결합되고, 상기 제 1 인터페이스 연결부는 상기 제 1 도메인으로부터의 신호들을 전송하도록 되어 있고;
상기 제 2 도메인은 제 2 파워 클램프 및 제 2 인터페이스 연결부를 포함하고, 여기서 상기 제 2 파워 클램프는 제 2 파워 레일 및 제 2 그라운드 레일에 결합되고, 상기 제 2 인터페이스 연결부는 상기 제 2 도메인으로 신호들을 전송하도록 되어 있고; 그리고
상기 차단 회로는 ESD(ElectroStatic Discharge) 이벤트로부터의 전류를 차단하기 위한 것이며, 상기 차단 회로는, 상기 제 1 인터페이스 연결부에 결합되는 입력 연결부와, 그리고 상기 제 2 인터페이스 연결부에 결합되는 출력 연결부를 구비하는 것을 특징으로 하는 회로. - 제1항에 있어서,
상기 차단 회로는,
제 1 NMOS 게이트, 제 1 NMOS 드레인, 및 제 1 NMOS 소스를 구비한 제 1 NMOS와, 여기서 상기 제 1 NMOS 소스는 상기 제 1 그라운드 레일에 결합되고;
제 2 NMOS 게이트, 제 2 NMOS 드레인, 및 제 2 NMOS 소스를 구비한 제 2 NMOS와, 여기서 상기 제 2 NMOS 소스는 상기 제 1 그라운드 레일에 결합되고; 그리고
상기 입력 연결부 및 상기 제 1 NMOS 게이트에 결합되는 입력과 그리고 상기 제 2 NMOS 게이트에 결합되는 출력을 구비한 인버터(inverter)를 포함하는 것을 특징으로 하는 회로. - 제2항에 있어서,
상기 차단 회로는 제 1 코어 PMOS 및 제 2 코어 PMOS를 더 포함하고,
상기 제 1 코어 PMOS는, 제 1 코어 PMOS 게이트, 제 1 코어 PMOS 드레인, 및 제 1 코어 PMOS 소스를 구비하고, 여기서 상기 제 1 코어 PMOS 소스는 상기 제 2 파워 레일에 결합되고,
상기 제 2 코어 PMOS는, 제 2 코어 PMOS 게이트, 제 2 코어 PMOS 드레인, 및 제 2 코어 PMOS 소스를 구비하고, 여기서 상기 제 2 코어 PMOS 소스는 상기 제 2 파워 레일에 결합되고,
상기 제 1 NMOS 드레인은 상기 제 1 코어 PMOS 드레인 및 상기 제 2 코어 PMOS 게이트에 결합되고, 상기 출력 연결부는 상기 제 2 코어 PMOS 드레인, 상기 제 2 NMOS 드레인, 및 상기 제 1 코어 PMOS 게이트에 결합되는 것을 특징으로 하는 회로. - 제2항에 있어서,
상기 제 2 도메인은 코어 PMOS 및 코어 NMOS를 더 포함하고,
상기 코어 PMOS는, 코어 PMOS 게이트, 코어 PMOS 드레인, 및 코어 PMOS 소스를 구비하고, 여기서 상기 코어 PMOS 소스는 상기 제 2 파워 레일에 결합되고,
상기 코어 NMOS는, 코어 NMOS 게이트, 코어 NMOS 드레인, 및 코어 NMOS 소스를 구비하고, 여기서 상기 코어 NMOS 게이트는 상기 코어 PMOS 게이트 및 상기 제 2 인터페이스 연결부에 결합되고, 상기 코어 NMOS 드레인은 상기 코어 PMOS 드레인에 결합되고, 그리고 상기 코어 NMOS 소스는 상기 제 2 그라운드 레일에 결합되고,
상기 제 1 NMOS 및 상기 인버터의 게이트 옥사이드 브레이크다운 전압(gate oxide breakdown voltage)은 상기 코어 PMOS 및 상기 코어 NMOS의 게이트 옥사이드 브레이크다운 전압보다 더 크고, 상기 제 1 파워 레일은 상기 제 2 파워 레일보다 더 큰 전압을 갖는 것을 특징으로 하는 회로. - 제4항에 있어서,
상기 제 1 NMOS 및 상기 인버터는 7 볼트 내지 8 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 코어 PMOS는 4 볼트 내지 5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 코어 NMOS는 3.5 볼트 내지 4.5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 제 1 파워 레일은 1.65 볼트 내지 2 볼트의 전압을 가지고, 상기 제 2 파워 레일은 0.8 볼트 내지 1 볼트의 전압을 갖는 것을 특징으로 하는 회로. - 제1항에 있어서,
상기 제 1 파워 레일 및 상기 제 1 그라운드 레일에 결합되는 제 1 RC 클램프와; 그리고
상기 제 1 그라운드 레일에 결합되는 애노드와, 그리고 상기 제 2 그라운드 레일에 결합되는 캐소드를 구비한 다이오드를 더 포함하고,
ESD 이벤트로부터의 전류가 상기 제 1 파워 레일로부터 상기 제 1 RC 클램프 및 상기 다이오드를 걸쳐 상기 제 2 그라운드 레일까지의 경로를 통해 방전되는 것을 특징으로 하는 회로. - 제6항에 있어서,
상기 제 2 파워 레일 및 상기 제 2 그라운드 레일에 결합되는 제 2 RC 클램프를 더 포함하고,
ESD 이벤트로부터의 전류가 상기 제 1 파워 레일로부터 상기 제 1 RC 클램프, 상기 다이오드, 및 상기 제 2 RC 클램프를 걸쳐 상기 제 2 파워 레일까지의 경로를 통해 방전되는 것을 특징으로 하는 회로. - 제1항에 있어서,
상기 제 1 파워 레일이 상기 제 2 파워 레일 이전에 에너지를 공급받을 때 상기 차단 회로를 통해 상기 제 1 파워 레일로부터 상기 제 2 파워 레일로 누설 전류가 흐르지 않는 것을 특징으로 하는 회로. - 제 1 파워 클램프를 제 1 도메인의 제 1 파워 레일 및 제 1 그라운드 레일에 결합시키는 단계와;
제 2 파워 클램프를 제 2 도메인의 제 2 파워 레일 및 제 2 그라운드 레일에 결합시키는 단계와;
ESD 이벤트로부터의 전류를 차단하기 위해 차단 회로를 제공하는 단계와;
상기 제 1 도메인으로부터의 신호들을 상기 차단 회로에 전송하기 위해 상기 제 1 도메인 내에 I/O 인터페이스 연결부를 제공하는 단계와;
상기 차단 회로로부터의 신호들을 상기 제 2 도메인에 전송하기 위해 상기 제 2 도메인 내에 코어 인터페이스 연결부(core interface connection)를 제공하는 단계와;
상기 차단 회로의 입력 연결부를 상기 I/O 인터페이스 연결부에 결합시키는 단계와; 그리고
상기 차단 회로의 출력 연결부를 코어 인터페이스 연결부에 결합시키는 단계를 포함하는 것을 특징으로 하는 방법. - 제9항에 있어서,
제 1 NMOS 소스, 제 1 NMOS 드레인, 및 제 1 NMOS 게이트를 구비한 제 1 NMOS 트랜지스터를 상기 차단 회로 내에 제공하는 단계와;
상기 제 1 NMOS 소스를 상기 제 1 그라운드 레일에 결합시키는 단계와;
제 2 NMOS 소스, 제 2 NMOS 드레인, 및 제 2 NMOS 게이트를 구비한 제 2 NMOS 트랜지스터를 상기 차단 회로 내에 제공하는 단계와;
상기 제 2 NMOS 소스를 상기 제 1 그라운드 레일에 결합시키는 단계와;
상기 차단 회로 내에 인버터를 제공하는 단계와;
상기 인버터의 출력을 상기 제 2 NMOS 게이트에 결합시키는 단계와; 그리고
상기 인버터의 입력을 상기 제 1 NMOS 게이트 및 상기 입력 연결부에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 방법. - 제10항에 있어서,
제 1 코어 PMOS 소스, 제 1 코어 PMOS 드레인, 및 제 1 코어 PMOS 게이트를 구비한 제 1 코어 PMOS 트랜지스터를 상기 차단 회로 내에 제공하는 단계와;
상기 제 1 코어 PMOS 소스를 상기 제 2 파워 레일에 결합시키는 단계와;
제 2 코어 PMOS 소스, 제 2 코어 PMOS 드레인, 및 제 2 코어 PMOS 게이트를 구비한 제 2 코어 PMOS 트랜지스터를 상기 차단 회로 내에 제공하는 단계와;
상기 제 2 코어 PMOS 소스를 상기 제 2 파워 레일에 결합시키는 단계와;
상기 제 1 NMOS 드레인을 상기 제 1 코어 PMOS 드레인 및 상기 제 2 코어 PMOS 게이트에 결합시키는 단계와; 그리고
상기 제 2 NMOS 드레인을 상기 제 2 코어 PMOS 드레인, 상기 제 1 코어 PMOS 게이트, 및 상기 출력 연결부에 결합시키는 단계를 더 포함하는 것을 특징으로 하는 방법. - 제10항에 있어서,
코어 PMOS 소스, 코어 PMOS 드레인, 및 코어 PMOS 게이트를 구비한 코어 PMOS 트랜지스터를 상기 제 2 도메인 내에 제공하는 단계와, 여기서 상기 코어 PMOS 트랜지스터의 게이트 옥사이드 브레이크다운 전압은 상기 제 1 NMOS 및 상기 인버터의 게이트 옥사이드 브레이크다운 전압보다 작고;
상기 코어 PMOS 소스를 상기 제 2 파워 레일에 결합시키는 단계와;
코어 NMOS 소스, 코어 NMOS 드레인, 및 코어 NMOS 게이트를 구비한 코어 NMOS 트랜지스터를 상기 제 2 도메인 내에 제공하는 단계와, 여기서 상기 코어 NMOS 트랜지스터의 게이트 옥사이드 브레이크다운 전압은 상기 제 1 NMOS 및 상기 인버터의 게이트 옥사이드 브레이크다운 전압보다 작고;
상기 코어 NMOS 소스를 상기 제 2 그라운드 레일에 결합시키는 단계와;
상기 코어 NMOS 게이트, 상기 코어 NMOS 게이트, 및 상기 출력 연결부를 결합시키는 단계와; 그리고
상기 코어 NMOS 드레인을 상기 코어 NMOS 드레인에 결합시키는 단계를 더 포함하고,
상기 제 1 파워 레일은 상기 제 2 파워 레일보다 더 큰 전압을 갖는 것을 특징으로 하는 방법. - 제12항에 있어서,
상기 제 1 NMOS 및 상기 인버터는 7 볼트 내지 8 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 코어 PMOS는 4 볼트 내지 5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 코어 NMOS는 3.5 볼트 내지 4.5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 제 1 파워 레일은 1.65 볼트 내지 2 볼트의 전압을 가지고, 상기 제 2 파워 레일은 0.8 볼트 내지 1 볼트의 전압을 갖는 것을 특징으로 하는 방법. - 제9항에 있어서,
ESD 이벤트로부터의 전류를 방전시키기 위해 상기 제 1 도메인 내에 제 1 RC 클램프를 제공하는 단계와;
상기 제 1 RC 클램프를 상기 제 1 파워 및 상기 제 1 그라운드 레일에 결합시키는 단계와;
애노드 연결부 및 캐소드 연결부를 구비한 다이오드를 제공하는 단계와;
상기 애노드 연결부를 상기 제 1 그라운드 레일에 결합시키는 단계와; 그리고
상기 캐소드 연결부를 상기 제 2 그라운드 레일에 결합시키는 단계를 더 포함하고,
ESD 이벤트로부터의 전류가 상기 제 1 파워 레일로부터 상기 제 1 RC 클램프 및 상기 다이오드를 걸쳐 상기 제 2 그라운드 레일까지의 경로를 통해 방전되는 것을 특징으로 하는 방법. - 제14항에 있어서,
ESD 이벤트로부터의 전류를 방전시키기 위해 상기 제 2 도메인 내에 제 2 RC 클램프를 제공하는 단계와; 그리고
상기 제 2 RC 클램프를 상기 제 2 파워 레일 및 상기 제 2 그라운드 레일에 결합시키는 단계를 더 포함하고,
ESD 이벤트로부터의 전류가 상기 제 1 파워 레일로부터 상기 제 1 RC 클램프, 상기 다이오드, 및 상기 제 2 RC 클램프를 걸쳐 상기 제 2 파워 레일까지의 경로를 통해 방전되는 것을 특징으로 하는 방법. - 제9항에 있어서,
상기 제 1 파워 레일이 상기 제 2 파워 레일 이전에 에너지를 공급받을 때 상기 차단 회로를 통해 상기 제 1 파워 레일로부터 상기 제 2 파워 레일로 누설 전류가 흐르지 않는 것을 특징으로 하는 방법. - 제 1 도메인, 제 2 도메인, 및 차단 회로를 포함하는 회로로서,
상기 제 1 도메인은,
제 1 파워 레일 및 제 1 그라운드 레일에 결합되는 제 1 파워 클램프와; 그리고
상기 제 1 도메인으로부터의 신호들을 전송하기 위한 I/O 인터페이스 연결부를 포함하고,
상기 제 2 도메인은,
제 2 파워 레일 및 제 2 그라운드 레일에 결합되는 제 2 파워 클램프와;
상기 제 2 도메인에 신호들을 전송하기 위한 코어 인터페이스 연결부와;
제 1 코어 PMOS 게이트, 제 1 코어 PMOS 드레인, 및 제 1 코어 PMOS 소스를 구비한 제 1 코어 PMOS와, 여기서 상기 제 1 코어 PMOS 소스는 상기 제 2 파워 레일에 결합되고; 그리고
코어 NMOS 게이트, 코어 NMOS 드레인, 및 코어 NMOS 소스를 구비한 코어 NMOS를 포함하며,
여기서 상기 코어 PMOS 게이트는 상기 제 1 코어 PMOS 게이트 및 상기 코어 인터페이스 연결부에 결합되고, 상기 코어 NMOS 드레인은 상기 제 1 코어 PMOS 드레인에 결합되고, 그리고 상기 코어 NMOS 소스는 상기 제 2 그라운드 레일에 결합되고,
상기 차단 회로는, 상기 I/O 인터페이스 연결부에 결합되는 입력 연결부와, 그리고 상기 코어 인터페이스 연결부에 결합되는 출력 연결부를 구비하며 ESD 이벤트로부터의 전류를 차단하도록 되어 있고, 상기 차단 회로는,
제 1 NMOS 게이트, 제 1 NMOS 드레인, 및 제 1 NMOS 소스를 구비한 제 1 NMOS와, 여기서 상기 제 1 NMOS 소스는 상기 제 1 그라운드 레일에 결합되고;
제 2 NMOS 게이트, 제 2 NMOS 드레인, 및 제 2 NMOS 소스를 구비한 제 2 NMOS와, 여기서 상기 제 2 NMOS 소스는 상기 제 1 그라운드 레일에 결합되고, 상기 입력 연결부는 인버터를 통해 상기 제 1 NMOS 게이트 및 상기 제 2 NMOS 게이트에 결합되고, 상기 제 1 NMOS 및 상기 인버터의 게이트 옥사이드 브레이크다운 전압은 상기 제 1 코어 PMOS 및 상기 코어 NMOS의 게이트 옥사이드 브레이크다운 전압보다 크고;
제 2 코어 PMOS 게이트, 제 2 코어 PMOS 드레인, 및 제 2 코어 PMOS 소스를 구비한 제 2 코어 PMOS와, 여기서 상기 제 2 코어 PMOS 소스는 상기 제 2 파워 레일에 결합되고; 그리고
제 3 코어 PMOS 게이트, 제 3 코어 PMOS 드레인, 및 제 3 코어 PMOS 소를 구비한 제 3 코어 PMOS를 포함하고,
상기 제 3 코어 PMOS 소스는 상기 제 2 파워 레일에 결합되고, 상기 제 1 NMOS 드레인은 상기 제 2 코어 PMOS 드레인 및 상기 제 3 코어 PMOS 게이트에 결합되고, 상기 출력 연결부는 상기 제 3 코어 PMOS 드레인, 상기 제 2 NMOS 드레인, 및 상기 제 2 코어 PMOS 게이트에 결합되는 것을 특징으로 하는 회로. - 제17항에 있어서,
상기 제 1 NMOS 및 상기 인버터는 7 볼트 내지 8 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 제 1 코어 PMOS는 4 볼트 내지 5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 코어 NMOS는 3.5 볼트 내지 4.5 볼트의 게이트 옥사이드 브레이크다운 전압을 가지고, 상기 제 1 파워 레일은 1.65 볼트 내지 2 볼트의 전압을 가지고, 상기 제 2 파워 레일은 0.8 볼트 내지 1 볼트의 전압을 갖는 것을 특징으로 하는 회로. - 제17항에 있어서,
상기 제 1 그라운드 레일에 결합되는 애노드와, 그리고 상기 제 2 그라운드 레일에 결합되는 캐소드를 구비한 다이오드를 더 포함하고, 상기 제 1 도메인은 상기 제 1 파워 레일 및 상기 제 1 그라운드 레일에 결합되는 제 1 RC 클램프를 더 포함하고, 상기 제 2 도메인은 상기 제 2 파워 레일 및 상기 제 2 그라운드 레일에 결합되는 제 2 RC 클램프를 더 포함하고,
ESD 이벤트로부터의 전류가, 상기 제 1 파워 레일로부터 상기 제 1 RC 클램프 및 상기 다이오드를 걸쳐 상기 제 2 그라운드 레일까지의 경로를 통해 방전되거나 혹은 상기 제 1 파워 레일로부터 상기 제 1 RC 클램프, 상기 다이오드, 및 상기 제 2 RC 클램프를 걸쳐 상기 제 2 파워 레일까지의 경로를 통해 방전되는 것을 특징으로 하는 회로. - 제17항에 있어서,
상기 제 1 파워 레일이 상기 제 2 파워 레일 이전에 에너지를 공급받을 때 상기 I/O 인터페이스 연결부 및 상기 코어 인터페이스 연결부를 통해 상기 제 1 파워 레일로부터 상기 제 2 파워 레일로 누설 전류가 흐르지 않는 것을 특징으로 하는 회로.
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