KR20130063378A - 질화물 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

질화물 반도체 소자 및 그 제조 방법이 개시된다. 이 반도체 소자는, 상부면과 V-피트를 갖는 제1 n형 질화물 반도체층과, 제1 n형 질화물 반도체층 상에 위치하며 V-피트를 메우는 제2 n형 질화물 반도체층을 포함한다. 2 n형 질화물 반도체층은 제1 n형 질화물 반도체층에 비해 넓은 밴드갭을 갖는다. 이에 따라, 실전위를 통한 정전 방전을 억제할 수 있으며, 제1 n형 질화물 반도체층 내에서의 전류 분산 성능이 개선된다.

Description

질화물 반도체 소자 및 그 제조 방법{NITRIDE SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 질화물 반도체 소자에 관한 것으로, 특히 개선된 정전 방전 특성 을 갖는 질화물 반도체 소자 및 그 제조 방법에 관한 것이다.
AlGaInN계의 질화물 반도체는 풀컬러 디스플레이, 교통 신호등, 일반조명 및 광통신 기기의 광원으로서 자외선, 청/녹색 발광 다이오드(light emitting diode) 또는 레이저 다이오드(laser diode)에 널리 사용되고 있으며, 또한 이종접합 바이폴라 트랜지스터(HBT) 및 고전자 이동도 트랜지스터(HEMT) 등에 사용되고 있다.
일반적으로, 질화물 반도체는 격자 정합하는 기판을 구하기 어렵기 때문에, 사파이어, 탄화실리콘 또는 실리콘과 같이 격자 부정합이 발생되는 기판 상에 성장된다. 이에 따라, 이들 기판 상에 성장된 질화물 반도체층은 약 1E9/cm2 이상의 상당히 높은 실전위 밀도(threading dislocation density: TDD)를 갖는다.
상기 실전위는 전자 트랩 사이트를 제공하여 비발광 재결합을 유발하며, 또한, 전류 누설 경로를 제공한다. 이에 따라, 반도체 소자에 정전기와 같은 과전압이 인가될 경우, 실전위를 통해 전류가 집중하여 정전 방전에 의한 손상이 쉽게 발생하며, 나아가, 상대적으로 얇은 질화물 반도체층 내에서 넓은 범위에 걸쳐 전류를 고르게 분산시키기 어렵다.
질화물 반도체 소자의 열악한 정전 방전 특성 때문에, 통상 제너 다이오드가 질화물 반도체 소자와 함께 사용된다. 그러나, 제너 다이오드는 상대적으로 고가이며, 또한 제너 다이오드를 장착하기 위한 공정 및 공간을 필요로 한다.
한편, GaN 기판과 같이 질화물 반도체와 격자 정합하는 기판을 사용할 수도 있으나, GaN 기판은 그 제조 비용이 상당히 높아 레이저와 같은 특정 소자를 제외하고는 그것을 적용하는데 한계가 있다.
한편, 질화물 발광 소자의 정전 방전 특성을 향상시키기 위해 성장 온도를 조절하여 V-피트를 갖는 질화물 반도체층을 성장시키고, 그 후, p형 질화물 반도체층을 고온에서 성장시킴으로써 상기 V-피트를 메우는 기술이 있다. 이 기술은 p형 질화물 반도체층을 성장시킬 때, Mg이 V-피트 내에 적게 도핑되는 것을 이용하여 정전 방전 특성을 향상시킨다. 그러나, V-피트가 활성층을 관통하기 때문에 활성층의 발광 면적이 감소하는 문제가 있으며, 또한 V-피트를 메우기 위한 p형 질화물 반도체층의 성장 공정 여유도가 적어 Mg 도핑 조건에 따라 오히려 누설 전류가 증가할 수 있다.
한편, 활성층에서 생성된 광의 일부는 기판 측으로 진행하여 반도체 소자 내에서 흡수되어 손실되거나 기판을 실장한 실장 부재에 의해 흡수되어 손실된다. 이를 해결하기 위해, 기판 하부에 미러를 배치하는 기술이 사용되고 있지만, 광이 기판을 통해 진행하기 때문에 활성층과 미러 사이의 영역에서 발생되는 광 흡수에 의한 광 손실을 방지할 수 없다.
본 발명이 해결하고자 하는 과제는 개선된 정전 방전 특성을 갖는 질화물 반도체 소자 및 그것을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 개선된 전류 분산 성능을 갖는 질화물 반도체 소자 및 그것을 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는 반도체 소자 내부에서 발생되는 광 흡수에 의한 손실을 감소시켜 발광 다이오드의 발광 효율을 개선하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, V-피트에 의한 발광 면적 감소를 방지하면서 질화물 반도체 소자의 정전 방전 특성을 개선하는 것이다.
본 발명의 일 태양에 따른 질화물 반도체 소자는, V-피트 및 상기 V-피트를 둘러싸는 상부면을 갖는 제1 n형 질화물 반도체층; 및 상기 제1 n형 질화물 반도체층 상에 위치하며 상기 V-피트를 메우는 제2 n형 질화물 반도체층을 포함한다. 여기서, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 넓은 밴드갭을 갖는다.
또한, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 높은 비저항을 가질 수 있으며, 상기 V-피트 내의 상기 제2 n형 질화물 반도체층의 두께는 상기 제1 n형 질화물 반도체층의 상부면 상에 위치하는 제2 n형 질화물 반도체층의 두께에 비해 더 두꺼울 수 있다.
상기 V-피트는 실전위가 전사되는 경로 상에 위치한다. 실전위의 경로 상에 상대적으로 밴드갭이 넓은 제2 n형 질화물 반도체층이 위치함으로써, 실전위를 통한 전류를 억제할 수 있으며, 이에 따라 정전 방전 특성이 향상된다. 나아가, 제1 n형 질화물 반도체층에 형성된 V-피트 내에 밴드갭이 넓은 제2 n형 질화물 반도체층을 형성함으로써, 실전위에 의한 캐리어 트랩을 방지할 수 있으며, 따라서 제1 n형 질화물 반도체층 내에서 전류 분산 특성이 강화된다.
한편, 상기 제1 n형 질화물 반도체층은 InAlGaN 계열의 이성분계, 삼성분계 또는 사성분계 질화물층일 수 있으며, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 넓은 밴드갭을 갖는 InAlGaN 계열의 이성분계, 삼성분계 또는 사성분계 질화물층일 수 있다. 특히, 상기 제1 n형 질화물 반도체층은 AlxGa1-xN(0≤x<1)이고, 상기 제2 n형 질화물 반도체층은 AlyGa1 -yN(0<y<1)일 수 있다. 여기서, x<y이다.
상기 제2 n형 질화물 반도체층은 불순물 도핑 농도가 제1 n형 질화물 반도체층에 비해 상대적으로 낮은 반도체층이거나 의도적으로 불순물을 도핑하지 않은 언도프트층일 수 있다.
상기 제1 n형 질화물 반도체층은 V-피트가 형성되는 온도에서 성장된 층이고, 상기 제2 n형 질화물 반도체층은 V-피트를 메워 표면을 평탄화하는 온도에서 성장된 층일 수 있다. 상기 제1 n형 질화물 반도체층은 800℃ 이상, 1000℃ 미만의 온도 범위에서 성장되고, 제2 n형 질화물 반도체층은 1000℃ 내지 1200℃의 온도 범위에서 성장될 수 있다.
상기 V-피트는 성장 조건에 의해 형성될 수 있으며, 따라서, 상기 제1 n형 질화물 반도체층과 상기 제2 n형 질화물 반도체층은 인-시투로 성장될 수 있다. 이와 달리, 실전위를 갖는 n형 질화물 반도체층을 성장시킨 후, 이 반도체층을 식각하여 실전위가 위치하는 부분에 V-피트를 형성할 수도 있다.
몇몇 실시예들에 있어서, 상기 제1 n형 질화물 반도체층과 제2 n형 질화물 반도체층이 2쌍 이상 적층될 수 있다. 이에 따라, 제1 n형 질화물 반도체층들 내에서 전류를 분산시킬 수 있어 정전 방전 특성을 더욱 향상시킬 수 있다. 또한, 상기 제1 n형 질화물 반도체층과 제2 n형 질화물 반도체층의 적층체는 분포 브래그 반사기일 수 있다.
상기 반도체 소자는 상기 제2 n형 질화물 반도체층 상부에 위치하는 p형 질화물 반도체층을 더 포함할 수 있으며, 또한, 상기 제2 n형 질화물 반도체층과 상기 p형 질화물 반도체층 사이에 위치하는 활성층을 더 포함할 수 있다.
몇몇 실시예들에 있어서, 상기 반도체 소자는 기판; 및 하부 n형 질화물 반도체층을 더 포함할 수 있다. 이때, 상기 제1 n형 질화물 반도체층은 상기 하부 n형 질화물 반도체층 상에 위치한다.
상기 반도체 소자는 발광 다이오드, HBT 또는 HEMT 등의 질화물 반도체 소자일 수 있다.
본 발명의 또 다른 태양에 따른 반도체 소자 제조 방법은, 기판 상에 하부 n형 질화물 반도체층을 형성하고, 상기 하부 n형 질화물 반도체층 상에 V-피트를 갖는 제1 n형 질화물 반도체층을 형성하고, 상기 제1 n형 질화물 반도체층 상에 상기 V-피트를 메우는 제2 n형 질화물 반도체층을 형성하는 것을 포함한다. 여기서, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 넓은 밴드갭을 갖는다.
또한, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 높은 비저항을 가질 수 있다. 나아가, 상기 V-피트 내의 상기 제2 n형 질화물 반도체층의 두께는 상기 제1 n형 질화물 반도체층의 상부면 상에 위치하는 제2 n형 질화물 반도체층의 두께에 비해 더 두꺼울 수 있다.
또한, 상기 제1 n형 질화물 반도체층은 V-피트가 형성되는 온도에서 성장되고, 상기 제2 n형 질화물 반도체층은 V-피트를 메워 표면을 평탄화하는 온도에서 성장될 수 있다. 특히, 상기 제1 n형 질화물 반도체층은 800℃ 이상, 1000℃ 미만의 온도 범위에서 성장되고, 제2 n형 질화물 반도체층은 1000℃ 이상, 1200℃ 이하의 온도 범위에서 성장될 수 있다.
한편, 상기 제1 n형 질화물 반도체층은 InAlGaN 계열의 이성분계, 삼성분계 또는 사성분계 질화물층으로 형성될 수 있으며, 상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 넓은 밴드갭을 갖는 InAlGaN 계열의 이성분계, 삼성분계 또는 사성분계 질화물층으로 형성될 수 있다. 특히, 상기 제1 n형 질화물 반도체층은 AlxGa1 -xN(0≤x<1)이고, 상기 제2 n형 질화물 반도체층은 AlyGa1 -yN(0<y<1)일 수 있다. 여기서, x<y이다.
본 발명에 따르면, 실전위의 경로 상에 상대적으로 밴드갭이 넓은 제2 n형 질화물 반도체층을 위치시켜 실전위를 통한 전류를 억제하고 또한 실전위에 의한 캐리어 트랩을 방지할 수 있다. 이에 따라 정전 방전 특성 및 전류 분산 성능이 향상된 질화물 반도체 소자를 제공할 수 있다. 더욱이, 질화물 반도체의 성장 온도를 조절하여 V-피트를 갖는 질화물 반도체층 및 V-피트를 메우는 질화물 반도체층을 성장시킴으로써 인-시투 공정에 의해 반도체층들을 연속적으로 성장시킬 수 있다.
나아가, V-피트를 갖는 질화물 반도체층과 V-피트를 메우는 질화물 반도체층을 교대로 적층하여 분포 브래그 반사기를 형성함으로써 발광 다이오드 내부에서의 광 손실을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 내의 전류 분산을 설명하기 위한 개략적인 사시도이다.
도 3은 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수 있다. 그리고, 도면에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다. 여기서는 반도체 소자의 일 예로서 질화물 발광 다이오드를 설명한다.
도 1을 참조하면, 상기 발광 다이오드는 기판(21), 버퍼층(23), 하부 n형 질화물 반도체층(25), 제1 n형 질화물 반도체층(27), 제2 n형 질화물 반도체층(28), 활성층(29), p형 질화물 반도체층(31), 투명 전극(33), 제1 전극(35) 및 제2 전극(37)을 포함할 수 있다.
상기 기판(21)은 질화갈륨계 반도체층을 성장시키기 위한 기판으로, 사파이어, SiC, Si, 스피넬 등 특별히 제한되지 않는다. 상기 기판(21)은 그 위에 성장될 반도체층과 격자 부정합하는 이종 기판이다. 상기 기판(21)은 상부면에 돌출부들(도시하지 않음)을 가질 수 있으며, 예컨대 패터닝된 사파이어 기판일 수 있다.
상기 버퍼층(23)은 통상 저온 버퍼층(핵층) 및 고온 버퍼층을 포함한다. 상기 저온 버퍼층은 기판(21) 상에 400~600℃의 저온에서 (Al, Ga)N로 형성될 수 있으며, 바람직하게는 GaN 또는 AlN로 형성된다. 상기 저온 버퍼층은 약 25nm의 두께로 형성될 수 있다. 고온 버퍼층은 기판(21)과 하부 n형 반도체층(25) 사이에서 전위와 같은 결함발생을 완화하기 위한 층으로, 상대적으로 고온에서 성장된다. 상기 고온 버퍼층은 예컨대, 언도프트 GaN 또는 n형 불순물이 도핑된 GaN로 형성될 수 있다. 상기 버퍼층(23)을 형성하는 동안, 기판(21)과 버퍼층(23) 사이의 격자 부정합에 의해 실전위(D)가 발생한다.
상기 하부 n형 질화물 반도체층(25)은 n형 불순물, 예컨대 Si이 도핑된 질화갈륨계 반도체층으로 형성된다. 상기 하부 n형 질화물 반도체층(25)은 GaN층, AlGaN층 또는 InAlGaN층을 포함할 수 있으며, 단일층 또는 다중층으로 형성될 수 있다. 상기 하부 n형 질화물 반도체층에 도핑되는 Si 도핑농도는 5×1017/㎤ ~5×1019/㎤ 범위 내일 수 있다. 상기 하부 n형 질화물 반도체층(25)은 MOCVD 기술을 사용하여 챔버 내로 금속 소스 가스를 공급하여 예컨대 1000℃~1200℃에서 성장될 수 있다.
상기 하부 n형 질화물 반도체층(25)은 버퍼층(23) 상에 연속적으로 형성될 수 있으며, 버퍼층(23) 내에 형성된 실전위(D)는 하부 n형 질화물 반도체층(25)으로 전사된다.
상기 하부 n형 질화물 반도체층(25) 상에 제1 n형 질화물 반도체층(27)이 위치한다. 제1 n형 질화물 반도체층(27)은 InAlGaN계 반도체층, 예컨대 n-AlxGa1 -xN(0≤x<1)으로 성장될 수 있다. 제1 n형 질화물 반도체층(27)은 800℃ 내지 1000℃의 온도 범위에서 약 100~500nm의 두께로 성장되며, 따라서 상대적으로 평평한 상부면으로 둘러싸인 V-피트(V)가 형성된다. 상기 제1 n형 질화물 반도체층(27)의 성장 온도는 소스 유량, 챔버 내 압력에 따라 달라질 수 있다.
상대적으로 낮은 온도에서 질화물 반도체층을 성장시킬 경우, 수평 방향 성장에 비해 수직 방향 성장 속도가 빠르게 되고, 이에 따라 실전위(D)가 전사되는 경로 상에 V-피트(V)가 형성된다.
제1 n형 질화물 반도체층(27) 상에 제2 n형 질화물 반도체층(28)이 위치한다. 상기 제2 n형 질화물 반도체층(28)은 제1 n형 질화물 반도체층(27)의 V-피트( V)를 메우며 제1 n형 질화물 반도체층(27)의 상부면을 덮는다. V-피트(V) 내부의 제2 n형 질화물 반도체층(28)의 두께는 제1 n형 질화물 반도체층(27)의 상부면 상의 제2 n형 질화물 반도체층(28)의 두께보다 두껍다. 또한 상기 제2 n형 질화물 반도체층(28)은 제1 n형 질화물 반도체층(27)에 비해 상대적으로 넓은 밴드갭을 가지며, 또한 높은 비저항을 가질 수 있다. 예컨대, 상기 제2 n형 질화물 반도체층(28)은 제1 n형 질화물 반도체층(27)에 비해 넓은 밴드갭을 갖는 InAlGaN계 반도체층, 예컨대 AlyGa1 -yN(0<y<1, x<y)으로 형성될 수 있다.
또한, 상기 제2 n형 질화물 반도체층(28)은 제1 n형 질화물 반도체층(27)에 비해 낮은 농도의 n형 불순물이 도핑된 층이거나 또는 의도적인 불순물 도핑 없이 형성된 언도프트층일 수 있다. 불순물을 의도적으로 도핑하지 않더라도 질화갈륨계 화합물 반도체층이 n형 반도체 특성을 나타내는 것은 잘 알려져 있다.
상기 제2 n형 질화물 반도체층(28)은 상대적으로 높은 온도, 예컨대 1000℃~1200℃에서 약 50~300nm의 두께로 성장된다. 1000℃ 이상의 고온에서 성장됨에 따라, 제2 n형 질화물 반도체층(28)은 수평 방향의 성장이 우세하여 V-피트(V)를 메우며 상대적으로 평탄한 표면을 갖는다.
한편, 활성층(29)은 상기 제2 n형 질화물 반도체층(28) 상에 위치한다. 활성층(29)은 단일 양자우물구조 또는 장벽층과 양자우물층이 교대로 적층된 다중양자우물 구조를 가질 수 있다. 상기 장벽층은 양자우물층에 비해 밴드갭이 넓은 질화갈륨계 반도체층, 예컨대, GaN, InGaN, AlGaN 또는 AlInGaN로 형성될 수 있다. 양자우물층은 질화갈륨계 반도체층, 예컨대 InGaN으로 형성될 수 있으며, In 조성비는 원하는 광 파장에 의해 결정된다. 활성층(29)은 제2 n형 질화물 반도체층(28)에 접할 수 있으나, 이에 한정되는 것은 아니며, 활성층(29)과 제2 n형 질화물 반도체층(28) 사이에 다른 n형 질화물 반도체층(도시하지 않음)이 개재될 수도 있다.
상기 활성 영역(29)의 장벽층 및 양자우물층은 활성 영역의 결정 품질을 향상시키기 위해 불순물이 도핑되지 않은 언도프트층으로 형성될 수 있으나, 순방향 전압을 낮추기 위해 일부 또는 전체 활성 영역 내에 불순물이 도핑될 수도 있다.
상기 활성층(29) 상에 p형 질화물 반도체층(31)이 위치한다. p형 질화물 반도체층(31)은 Mg과 같은 p형 불순물이 도핑된 반도체층으로 형성된다. 상기 p형 질화물 반도체층(31)은 단일층 또는 다중층일 수 있으며, 예컨대 p형 클래드층 및 p형 콘택층을 포함할 수 있다.
상기 p형 질화물 반도체층(31) 상에 ITO와 같은 투명 전극(33)이 위치할 수 있다. 한편, 상기 p형 질화물 반도체층(31), 활성층(29)을 부분적으로 제거하여 노출된 n층 부분에 제1 전극(35)이 형성되고, 상기 투명 전극(33) 상에 제2 전극(37)이 형성되어 발광 다이오드가 완성된다. 상기 제1 전극(35)은 제1 n형 질화물 반도체층(27)에 접촉할 수 있으나, 이에 한정되는 것은 아니며, 제2 n형 질화물 반도체층(28) 또는 하부 n형 질화물 반도체층(25)에 접촉할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 내의 전류 분산을 설명하기 위한 개략적인 사시도이다. 여기서, (a)는 종래 기술에 따라 실전위가 형성된 제1 n형 질화물 반도체층(27)을 나타내고, (b)는 본 발명에 따라 V-피트가 형성된 제1 n형 질화물 반도체층(27)을 나타낸다.
도 2 (a)를 참조하면, 제1 n형 질화물 반도체층(27)에 실전위가 형성된 경우, 캐리어들(e)은 실전위(D)에 쉽게 트랩된다. 트랩된 캐리어들은 반도체 소자에 인가되는 전압에 의해 실전위(D)를 따라 쉽게 이동하며, 따라서 정전 방전 특성이 좋지 않다.
도 2 (b)를 참조하면, 제1 n형 질화물 반도체층(27)에 V-피트(V)가 형성되고, 이 V-피트(V)를 제1 n형 질화물 반도체층(27)에 비해 넓은 밴드갭을 갖는 제2 n형 질화물 반도체층(28)이 메우고 있다. 제2 n형 질화물 반도체층(28)이 제1 n형 질화물 반도체층(27)에 비해 넓은 밴드갭을 갖기 때문에, 제1 n형 질화물 반도체층(27) 내에서 캐리어들(e)은 에너지 장벽에 의해 V-피트(V) 내로 이동하기 어렵다. 따라서, 캐리어들(e)은 제1 n형 질화물 반도체층(27) 내에서 더 잘 분산된다.
더욱이, 제2 n형 질화물 반도체층(28)이 제1 n형 질화물 반도체층(27)의 상부면에 형성되므로, 이들 층의 경계에 2차원 전자 가스층이 형성되어 전류 분산 성능이 더욱 개선된다.
본 실시예에 따르면, V-피트 내로의 캐리어의 이동이 억제되므로, 제1 n형 질화물 반도체층(27) 내에서 전류가 쉽게 분산될 수 있다. 또한, 캐리어가 V-피트 내로 이동하는 것을 방지함으로써 실전위를 통한 전류 흐름을 억제할 수 있고, 따라서 반도체 소자의 정전 방전 특성을 개선할 수 있다.
V-피트(V)를 갖는 제1 n형 질화물 반도체층(27)은 실전위(D)를 갖는 n형 반도체층을 성장시키고 이 n형 반도체층을 식각함으로써 형성될 수도 있다. 그러나, 성장 조건을 제어하여 V-피트(V)를 형성할 경우, 인-시투 공정으로 제1 및 제2 n형 질화물 반도체층들(27, 28)을 성장시킬 수 있어 공정을 단순화할 수 있어 좋다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 실시예에 따른 반도체 소자는 도 1을 참조하여 설명한 발광 다이오드와 대체로 유사하나, 도 1의 발광 다이오드는 한 쌍의 제1 n형 질화물 반도체층(27)과 제2 n형 질화물 반도체층(28)을 갖는 것에 반해, 본 실시예에 따른 반도체 소자는 2쌍의 제1 n형 질화물 반도체층(27a, 27b)과 제2 n형 질화물 반도체층(28a, 28b)을 갖는 것에 차이가 있다.
즉, 도 1을 참조하여 설명한 바와 같이, 제1 n형 질화물 반도체층(27a)과 제2 n형 질화물 반도체층(28a)을 형성한 후, 상기 제2 n형 질화물 반도체층(28a) 상에 다시 V-피트(V)를 갖는 제1 n형 질화물 반도체층(27b)을 성장시키고, 이어서 상기 V-피트(V)를 메우는 제2 n형 질화물 반도체층(28b)을 성장시킨다.
이와 같이, 제1 n형 질화물 반도체층과 제2 n형 질화물 반도체층을 교대로 적층함으로써 실전위를 통한 전류를 더욱 억제할 수 있다.
본 실시예에 있어서, 제1 n형 질화물 반도체층과 제2 n형 질화물 반도체층을 2쌍 형성한 것으로 설명하였으나, 이에 한정되는 것은 아니며, 더 많은 쌍을 형성할 수 있다. 나아가, 상기 제1 n형 질화물 반도체층(27a, 27b)과 제2 n형 질화물 반도체층(28a, 28b)은 서로 조성이 다르기 때문에 굴절률이 또한 서로 다르다. 따라서, 상기 제1 n형 질화물 반도체층(27a, 27b)과 제2 n형 질화물 반도체층(28a, 28b)의 두께를 제어함으로서 분포 브래그 반사기를 형성할 수 있다. 이 분포 브래그 반사기는 활성 영역(29)에서 생성되어 기판(21) 측으로 진행하는 광을 반사시켜 발광 효율을 향상시킨다.
앞의 실시예들은 발광 다이오드를 예로 설명하였으나, 본 발명은 발광 다이오드에 한정되는 것은 아니며, HBT나 HEMT와 같이 질화물 반도체를 채택하는 다양한 소자에서 정전 방전 특성을 개선하기 위해 채택될 수 있다.

Claims (19)

  1. V-피트 및 상기 V-피트를 둘러싸는 상부면을 갖는 제1 n형 질화물 반도체층; 및
    상기 제1 n형 질화물 반도체층 상에 위치하며 상기 V-피트를 메우는 제2 n형 질화물 반도체층을 포함하고,
    상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 넓은 밴드갭을 갖는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 V-피트 내의 상기 제2 n형 질화물 반도체층의 두께는 상기 제1 n형 질화물 반도체층의 상부면 상에 위치하는 제2 n형 질화물 반도체층의 두께에 비해 더 두꺼운 반도체 소자.
  3. 청구항 1에 있어서,
    상기 제1 n형 질화물 반도체층은 AlxGa1 -xN(0≤x<1)이고,
    상기 제2 n형 질화물 반도체층은 AlyGa1 -yN(0<y<1)이고,
    x<y인 반도체 소자.
  4. 청구항 1에 있어서,
    상기 제1 n형 질화물 반도체층과 제2 n형 질화물 반도체층이 2쌍 이상 적층된 반도체 소자.
  5. 청구항 4에 있어서,
    상기 제1 n형 질화물 반도체층과 제2 n형 질화물 반도체층의 적층은 분포 브래그 반사기인 반도체 소자.
  6. 청구항 1에 있어서,
    상기 제1 n형 질화물 반도체층은 V-피트가 형성되는 온도에서 성장되고, 상기 제2 n형 질화물 반도체층은 V-피트를 메워 표면을 평탄화하는 온도에서 성장된 반도체 소자.
  7. 청구항 1에 있어서,
    상기 제1 n형 질화물 반도체층과 상기 제2 n형 질화물 반도체층은 인-시투로 성장된 반도체 소자.
  8. 청구항 1에 있어서,
    상기 제1 n형 질화물 반도체층은 상기 제2 n형 질화물 반도체층에 비해 낮은 비저항을 갖는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 제2 n형 질화물 반도체층 상부에 위치하는 p형 질화물 반도체층을 더 포함하는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 제2 n형 질화물 반도체층과 상기 p형 질화물 반도체층 사이에 위치하는 활성층을 더 포함하는 반도체 소자.
  11. 청구항 1 내지 청구항 10의 어느 한 항에 있어서,
    기판; 및
    하부 n형 질화물 반도체층을 더 포함하고,
    상기 제1 n형 질화물 반도체층은 상기 하부 n형 질화물 반도체층 상에 위치하는 반도체 소자.
  12. 기판 상에 하부 n형 질화물 반도체층을 형성하고,
    상기 하부 n형 질화물 반도체층 상에 V-피트를 갖는 제1 n형 질화물 반도체층을 형성하고,
    상기 제1 n형 질화물 반도체층 상에 상기 V-피트를 메우는 제2 n형 질화물 반도체층을 형성하는 것을 포함하되,
    상기 제2 n형 질화물 반도체층은 상기 제1 n형 질화물 반도체층에 비해 넓은 밴드갭을 갖는 반도체 소자 제조 방법.
  13. 청구항 12에 있어서,
    상기 V-피트 내의 상기 제2 n형 질화물 반도체층의 두께는 상기 제1 n형 질화물 반도체층의 상부면 상에 위치하는 제2 n형 질화물 반도체층의 두께에 비해 더 두꺼운 반도체 소자 제조 방법.
  14. 청구항 12에 있어서,
    상기 제1 n형 질화물 반도체층은 V-피트가 형성되는 온도에서 성장되고, 상기 제2 n형 질화물 반도체층은 V-피트를 메워 표면을 평탄화하는 온도에서 성장되는 반도체 소자 제조 방법.
  15. 청구항 14에 있어서,
    상기 제1 n형 질화물 반도체층은 800℃ 이상, 1000℃ 미만의 온도 범위에서 성장되고, 제2 n형 질화물 반도체층은 1000℃ 이상, 1200℃ 이하의 온도 범위에서 성장되는 반도체 소자 제조 방법.
  16. 청구항 12에 있어서,
    상기 제1 n형 질화물 반도체층은 AlxGa1 -xN(0≤x<1)이고,
    상기 제2 n형 질화물 반도체층은 AlyGa1 -yN(0<y<1)이고,
    x<y인 반도체 소자 제조 방법.
  17. 청구항 12에 있어서,
    상기 하부 n형 질화물 반도체층, 상기 제1 n형 질화물 반도체층 및 상기 제2 n형 질화물 반도체층은 인-시투로 형성되는 반도체 소자 제조 방법.
  18. 청구항 12에 있어서, 상기 제1 n형 질화물 반도체층 및 상기 제2 n형 질화물 반도체층은 2쌍 이상 적층되는 반도체 소자 제조 방법.
  19. 청구항 18에 있어서,
    상기 제1 n형 질화물 반도체층 및 상기 제2 n형 질화물 반도체층은 2쌍 이상 적층되어 분포 브래그 반사기를 형성하는 반도체 소자 제조 방법.
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