KR20130054034A - 발광 소자 - Google Patents

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KR20130054034A
KR20130054034A KR1020110119815A KR20110119815A KR20130054034A KR 20130054034 A KR20130054034 A KR 20130054034A KR 1020110119815 A KR1020110119815 A KR 1020110119815A KR 20110119815 A KR20110119815 A KR 20110119815A KR 20130054034 A KR20130054034 A KR 20130054034A
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light emitting
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semiconductor layer
layer
emitting device
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KR1020110119815A
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김재훈
이광칠
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엘지이노텍 주식회사
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Abstract

실시 예의 발광소자는 기판과, 기판상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 순서로 적층된 발광 구조물과, 제1 도전형 반도체층의 일부가 노출된 영역 상에 형성된 제1 전극과, 제2 도전형 반도체층 상부에 배치된 제2 전극을 포함하고, 발광 구조물은 제1 도전형 반도체층의 일부를 제1 방향 및 제2 방향으로 노출시킨다.

Description

발광 소자{LIGHT EMITTING DEVICE}
실시 예는 발광 소자에 관한 것이다.
반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등이나 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성 및 환경 친화성의 장점을 가진다.
따라서, 광 통신 수단의 송신 모듈, 액정 표시 장치(LCD:Liquid Crystal Display)의 백라이트를 구성하는 냉음극 형광 램프(CCFL: Cold Cathode Fluorescence Lamp)를 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호 등에까지 그 응용이 확대되고 있다.
실시 예는 전류 분배 및 방열을 향상시킬 수 있는 발광소자를 제공한다.
실시 예의 발광소자는 기판과, 상기 기판상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 순서로 적층된 발광 구조물과, 상기 제1 도전형 반도체층의 일부가 노출된 영역 상에 형성된 제1 전극과, 상기 제2 도전형 반도체층 상부에 배치된 제2 전극을 포함하고, 상기 발광 구조물은 상기 제1 도전형 반도체층의 일부를 제1 방향 및 제2 방향으로 노출시키는 트렌치 영역을 포함한다.
상기 트렌치 영역의 상기 제1 방향 및 제2 방향은 서로 수직할 수 있다.
상기 제1 및 제2 방향의 트렌치 영역은 교차(cross over)될 수 있다.
상기 제1 전극은 상기 제1 및 제2 방향의 트렌치 영역이 교차되는 상기 제1 도전형 반도체층 상에 배치될 수 있다.
상기 제2 전극은 상기 트렌치 영역에 의해 분리된 복수의 상기 제2 도전형 반도체층에 각각 배치될 수 있다.
상기 트렌치 영역의 폭은 5㎛ 내지 35㎛ 일 수 있다.
상기 제1 및 제2 방향으로 교차되는 영역의 상기 트렌치 영역의 폭은 50㎛ 내 100㎛일 수 있다.
상기 제1 전극 및 제2 전극은 서브마운트에 실장된 제1 전극 패드 및 제2 전극 패드에 각각 연결될 수 있다.
상기 제1 전극은 상기 제1 전극 패드와 면접촉(surface contact)하고, 상기 제2 전극은 상기 제2 전극 패드와 면접촉 할 수 있다.
상기 제1 전극 패드 및 상기 제2 전극 패드는 각각 핑거(finger) 구조로 상기 서브마운트 상에 실장될 수 있다.
상기 제1 전극 패드의 핑거와 상기 제2 전극 패드의 핑거는 서로 이격되고, 교번되게 배치될 수 있다.
상기 제2 도전형 반도체층과 상기 제2 전극 사이에 반사 오믹층 및 커런트 스프레드층을 더 포함할 수 있다.
적어도 하나 이상의 상기 발광 구조물의 상면, 측면 및 노출된 상기 트렌치 영역의 일부를 덮는 패시베이션층을 더 포함할 수 있다.
상기 제1 전극 하부와 상기 제1 도전형 반도체층 사이에 오믹층을 더 포함할 수 있다.
실시 예에 따른 발광소자는 전류 분산을 향상시키고, 방열을 향상시킬 수 있다.
도 1 및 도 2는 실시 예에 따른 발광소자의 평면도이고,
도 3은 실시 예에 따른 발광소자의 단면도이고,
도 4는 실시 예에 따른 발광소자의 사시도이고,
도 5는 실시 예에 따른 플립칩 일부의 단면도이고,
도 6은 실시 예에 따른 발광소자의 일부 평면도이고,
도 7은 발광소자 패키지의 일 실시예를 나타낸 도면이고,
도 8은 발광소자 패키지를 포함하는 헤드 램프의 일 실시예를 나타낸 도면이고,
도 9는 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일 실시예를 도시한 도면이다.
이하 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 및 도 2는 실시 예에 따른 발광소자의 평면도이고, 도 3은 실시 예에 따른 발광소자의 단면도이고, 도 4는 실시 예에 따른 발광소자의 사시도이고, 도 5는 실시 예에 따른 플립칩 일부의 단면도이고, 도 6은 실시 예에 따른 발광소자의 일부 평면도이다.
도 1 내지 도 3을 참조하면, 발광소자(100)는 한 개의 칩(singly chip) 단위 내에 트렌치(trench) 영역(T)에 의해 분리된 복수 개의 발광영역들(P: P1~Pn, n>1인 자연수)을 포함할 수 있다.
발광 소자(100)는 복수의 발광 영역들(P) 내에 복수의 제1 전극(160) 및 복수의 제2 전극(170)을 포함한다.
발광 소자(100)는 1mm×1mm(1mm2)급 대면적 칩일 수 있다. 예를 들어, 900㎛×900㎛(810000㎛2) 이상의 면적을 갖는 대면적 칩일 수 있다.
예를 들어, 도 1에 도시된 바와 같이 980㎛ × 980㎛ 사이즈의 칩 안에 200㎛ × 200㎛ 내지 300㎛ × 300㎛ 사이즈의 발광 영역들(P1~P9)이 9개 배치되거나, 도 2에 도시된 바와 같이 980㎛ × 980㎛ 사이즈의 칩 안에 400㎛ × 400㎛ 내지 500㎛ × 500㎛ 사이즈의 발광 영역들(P10 ~ P13)이 4개 배치될 수 있다. 발광 영역들(P)의 사이즈는 모두 동일하거나, 서로 상이할 수 있으나 이에 한정되지 않을 수 있다.
트렌치 영역(T)은 발광소자(100)를 복수의 발광 영역들(P)로 분리하고자 하는 개수에 따라 각 발광 영역들(P) 사이 및/또는 발광 영역들(P) 각각의 둘레에 배치될 수 있다. 또한, 트렌치 영역(T)은 서로 수직하는 제1 방향(D1) 및 제2 방향(D2)으로 형성될 수 있고, 제1 방향(D1) 및 제2 방향(D2)은 크로스 오버(cross over)될 수 있다.
인접한 발광 영역들(P) 사이에 배치된 트렌치 영역(T)의 폭(T1)은 5㎛ 내지 35㎛일 수 있다. 트렌치 영역(T)의 폭(T1)이 최소한 5㎛로 형성됨으로써, 발광 영역들(P) 간에 전기적 간섭 또는 물리적 영향을 방지할 수 있다. 또한, 트렌치 영역(T1)이 35㎛ 이상인 경우에는 발광영역(P)의 과도한 손실로 발광소자(100)의 발광 효율이 감소할 수 있다.
제1 방향(D1)과 제2 방향(D2)이 오버랩되는 트렌치 영역(T)의 폭(T2, T3)은 최소한 50㎛ 내지 100㎛로 형성됨으로써, 트렌치 영역(T)에 배치되는 제1 전극(160)의 측면이 인접한 발광 구조물(120)로부터 소정 간격 이격어 전기적인 쇼트를 방지하도록 배치될 수 있다.
제1 전극(160)은 인접한 발광 영역들(P)에 공유될 수 있다. 예를 들면, 하나의 제1 전극(160)은 네 개의 발광 영역들(P2, P3, P4, P5)에 동시에 연결될 수 있다. 제1 전극(160)은 발광 영역들(P)로 분리된 발광소자(100) 내에 복수 개 배치됨으로써, 전체적으로 발광소자(100)의 전류 확산(current spread)을 높일 수 있다.
제2 전극(170)은 발광 영역들(P1~P9)에 각각 배치될 수 있다. 제2 전극(170)은 발광 영역들(P1~P9)에 각각 배치됨으로써, 전체적으로 발광소자(100) 내의 전류 분산을 높일 수 있다.
또한, 실시 예는 하나의 칩 단위 내에 복수의 제1 전극(160) 및 제2 전극(170)이 형성됨으로써, 일반적으로 하나의 칩 단위 내에 한 쌍으로 구성된 제1 및 제2 전극보다 복수의 제1 전극(160) 및 제2 전극(170)을 통하여 방열 효율을 더 높일 수 있다.
도 3은 도 1에 도시된 발광소자(100)의 AA' 방향의 단면도이고, 도 4는 도 2에 도시된 발광소자(100)의 BB' 방향의 사시도이다.
도 3을 참조하면, 도 1에 도시된 발광소자(100)의 AA' 방향의 단면은 트렌치(T4)에 의해 분리된 세 개의 발광 영역들(P1, P5, P9)을 포함한다.
도 4를 참조하면, 도 2에 도시된 발광소자(100)의 BB' 방향의 사시도는 트렌치(T)에 의해 분리된 네 개의 발광 영역들(P10, P11, P12, P13)을 포함한다.
도 3 및 도 4를 참조하면, 발광소자(100)는 기판(110) 상에 버퍼층(115), 발광 구조물(120), 반사 오믹층(reflective ohmic layer, 130), 커런트 스프레드층(current spread layer, 140), 패시베이션층(passivation layer, 150), 제1 전극(160), 오믹층(165) 및 제2 전극(170)을 포함한다.
기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판을 일 수 있다. 예를 들어, 사파이어(SiO2), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge 및 Ga2O3 중 적어도 하나를 사용할 수 있다.
버퍼층(115)은 기판(110)과 발광 구조물(120) 사이의 재료의 격자 부정합 및 열 팽창 계수의 차이를 완화하기 위한 것이다. 버퍼층(115)의 재료는 3족-5족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다.
제1 도전형 반도체층(122)은 반도체 화합물로 형성될 수 있다. 제1 도전형 반도체층(122)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)이 N형 반도체층인 경우, 상기 제1도전형 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
제1 도전형 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다.
제1 도전형 반도체층(122)은 1mm×1mm(1mm2)의 대면적 칩에 대응될 수 있고,예를 들어, 900㎛×900㎛(810000㎛2) 이상의 면적일 수 있다.
활성층(124)은 제1 도전형 반도체층(122)을 통해서 주입되는 전자와 이후 형성되는 제2 도전형 반도체층(126)을 통해서 주입되는 정공이 서로 만나서 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(124)은 이중 접합 구조(Double Hetero Junction Structure), 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다. 예를 들어, 활성층(124)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
활성층(124)의 우물층/장벽층은 예를 들어, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, InAlGaN/InAlGaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 상기 우물층은 상기 장벽층의 밴드 갭보다 좁은 밴드 갭을 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층의 장벽층의 밴드 갭보다 더 넓은 밴드 갭을 가지는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(126)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다. 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
트렌치 영역(T)에 의해 분리된 복수의 상기 제2 도전형 반도체층은 90000㎛2 이상의 면적일 수 있다.
발광 구조물(120)의 표면, 즉 제2 도전형 반도체층(126)의 표면에는 요철이 형성되어 광추출 효과를 증가시킬 수 있다.
제1 도전형 반도체층(122)은 P형 반도체층으로, 제2 도전형 반도체층(126)은 N형 반도체층으로 구현할 수 있다. 또한, 제2 도전형 반도체층(126) 위에는 제2 도전형과 반대의 극성을 갖는 반도체 예컨대 제2 도전형 반도체층이 P형 반도체층일 경우 N형 반도체층(미도시)을 형성할 수 있다. 이에 따라 발광 구조물은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
반사 오믹층(reflective ohmic, 130)은 제2 도전형 반도체층(126) 상에 배치될 수 있다. 예를 들어 제2 도전형 반도체층(126)이 P형 질화물계 반도체층일 경우 제2 전극(160)과 제2 도전형 반도체층(126) 사이의 계면 특성을 향상시키고자 얇은 반투명 금속 또는 투명 금속 산화물층으로서 배치될 수 있다.
반사 오믹층(130)은 발광 파장에 대해 투과율이 높은 투명한 산화물계 물질, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminium Zinc Oxide), ATO(Aluminium Tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
커런트 스프레드층(current spread, 140)은 반사 오믹층(130) 상에 배치될 수 있고, 제2 도전형 반도체층(126)이 P형 질화물계 반도체층일 경우, 전류 주입(current injection) 또는 전류 퍼짐(current spread) 특성이 상대적으로 열악한 P형 질화물계 반도체층의 박막 특성을 보완하기 위해 배치될 수 있다. 커런트 스프레드층(150)은 투명하고 전기 전도성이 상대적으로 양호한 오믹컨택 특성을 갖는 예를 들어, 니켈(Ni)이나 금(Au)과 같은 금속을 결합시킨 후 적정온도 및 가스 분위기에서 열처리한 반투명 전도성 박막으로 형성될 수 있다.
패시베이션층(150)은 커런트 스프레드층(140), 반사오믹층(130) 및 제2 도전형 반도체층(126)의 상면 및 측면과, 활성층(124), 제1 도전형 반도체층(122)의 측면 상에 배치될 수 있다. 또한, 패시베이션층(140)은 노출된 트렌치 영역(T4)의 일부를 덮을 수 있다. 패시베이션층(150)은 절연물질로 이루어질 수 있으며, 상기 절연물질은 비전도성인 산화물이나 질화물로 이루어질 수 있으며, 일 예로서 실리콘 산화물(SiO2)층, 산화 질화물층, 산화 알루미늄층으로 이루어질 수 있다.
제1 전극(160)은 제1 도전형 반도체층(122)의 일부 영역이 노출된 트렌치 영역(T4)에 배치될 수 있다. 제1 전극(160)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 제1 전극(160)은 폭이 최소한 50㎛ 내지 100㎛로 형성됨으로써, 발광소자(100)에 예를 들면, 음(-)의 전원을 공급할 수 있다.
제1 전극(160)은 하부에 오믹층(165)과 접촉될 수 있다. 오믹층(165)은 트렌치 영역(T)에 노출된 제1 도전형 반도체층(122) 상에 배치될 수 있고, 제1 전극(160) 보다 폭이 넓게 형성될 수 있으며, 제1 도전형 반도체층(122)과 오믹 접촉한다. 오믹층(165)은 제1 전극(160)으로부터 발광 구조물(120)로 전원이 원활히 공급되도록 하는 역할을 한다. 예컨대, 오믹층(165)은 In, Zn, Ag, Sn, Ni, 및 Pt 중 적어도 하나를 포함할 수 있다.
제2 전극(170)은 트렌치 영역(T)에 의해 분리된 복수의 제2 도전형 반도체층(126)에 배치될 수 있고, 예를 들어 커런트 스프레드층(140) 상에 배치될 수 있다. 제1 전극(160)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 제2 전극(170)은 폭이 최소한 50㎛ 내지 100㎛로 형성됨으로써, 발광소자(100)에 예를 들면, 양(+)의 전원을 공급할 수 있다.
트렌치 영역(T4)은 예를 들면, 제1 도전형 반도체층(122)의 일부 영역이 메사 식각(mesa etching)된 영역일 수 있다. 상기 메사 식각에 의하여 노출되는 제1 도전형 반도체층(122)의 노출면은 활성층(124)의 하면보다 낮게 위치할 수 있다.
제1 전극(160)이 배치되는 트렌치 영역(T4)의 폭은 제1 전극(160)의 폭보다 최소한 10㎛이상 크게 배치되고, 최소한 50㎛ 내지 100㎛로 배치됨으로써, 제1 전극(160)과 인접한 발광 구조물(120)들 간에 전기적 간섭 및 또는 물리적 영향으로 인한 피해를 방지할 수 있다.
도 5는 실시 예에 따른 발광소자(100)를 포함하는 플립칩 구조의 일부 단면도이고, 도 6은 실시 예에 따른 플립칩 하면의 일부 평면도이다.
도 5 및 도 6을 참조하면, 발광소자(100)는 서브 마운트(200)에 실장된 기판(100), 버퍼층(115), 발광 구조물(120), 반사 오믹층(reflective ohmic, 130), 커런트 스프레드층(current spread, 140), 패시베이션층(passivation, 150), 제1 전극(160), 오믹층(165) 및 제2 전극(170)을 포함한다.
서브마운트(200)는 발광소자(100)를 플립칩 실장하기 위한 기판으로서, 제1 전극 패드(180) 및 제2 전극 패드(190)를 포함할 수 있다.
복수의 제1 전극(160)은 제1 전극 패드(180)와 전기적으로 연결되고, 복수의 제2 전극(190)은 제2 전극 패드(190)와 전기적으로 연결될 수 있다.
제1 전극 패드(180)는 복수의 제1 전극(160)과 면접촉(surface contact)하여 연결될 수 있고, 제2 전극 패드(190)는 복수의 제2 전극(190)과 면접촉하여 연결될 수 있다. 상기 플립칩 실장에 대하여 다양한 웨이퍼 본딩 기술이 이용될 수 있고, 예를 들면, 금속 본드 결합이 채용될 수 있다.
제1 전극 패드(180)는 복수의 제1 전극(160)에 대응하여 핑거(finger) 구조로 배치될 수 있고, 제2 전극 패드(190)는 마찬가지로 복수의 제2 전극(170)에 대응하여 핑거 구조로 배치될 수 있다.
제1 전극 패드(180)의 핑거들과 제2 전극 패드(190)의 핑거들은 전기적으로 절연되도록 서로 소정 간격 이격되게 배치될 수 있다. 또한, 제1 전극 패드(180)의 핑거들과 제2 전극 패드(190)의 핑거들은 서로 교번되게 배치될 수 있다.
서브마운트(200)는 규소, 세라믹, 알루미나, 질화알루미늄, 탄화규소, 사파이어, 또는 폴리이미드 및 폴리에스테르와 같은 중합성 재료 등과 같은 많은 다양한 재료로 형성될 수 있다. 서브마운트(200)는 인쇄 회로 기판(PCB), 또는 The Bergguist Company(Chanhassen, Minn)로부터 입수 가능한 T-Clad 열 클래드 절연된 기판 재료와 같은 임의의 기타 적합한 재료를 포함할 수 있다. PCB 실시예의 경우, 표준 FR-4 금속 코어 PCB, 또는 임의의 기타 유형의 인쇄 회로 기판과 같은 다양한 PCB 유형이 사용될 수 있다. 또한, 서브마운트(200)는 발광소자(100)로부터의 광 추출을 향상시키기 위해 반사형 세라믹, 유전체 또는 은과 같은 금속 반사기와 같은 높은 반사율의 재료를 포함할 수 있다.
도 7은 발광소자 패키지의 일 실시예를 나타낸 도면이다.
실시 예에 따른 발광소자 패키지(300)는 패키지 몸체(310)와, 패키지 몸체(310)에 설치된 제1 리드 프레임(321) 및 제2 리드 프레임(322)과, 패키지 몸체(310)에 설치되어 제1 리드 프레임(321) 및 제2 리드 프레임(322)과 전기적으로 연결되는 따른 발광소자(100)와, 발광소자(100)의 표면 또는 측면을 덮는 몰딩부(340)를 포함한다.
패키지 몸체(310)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있으며, 발광소자(100)의 주위에 경사면이 형성되어 광추출 효율을 높일 수 있다.
제1 리드 프레임(321) 및 제2 리드 프레임(322)은 서로 전기적으로 분리되며, 발광소자(100)에 전원을 제공한다. 또한, 제1 리드 프레임(321) 및 제2 리드 프레임(322)은 발광소자(100)에서 발생된 광을 반사시켜 광 효율을 증가시킬 수 있으며, 발광소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.
발광소자(100)는 패키지 몸체(310) 상에 설치되거나 제1 리드 프레임(321) 또는 제2 리드 프레임(322) 상에 설치될 수 있다. 발광소자(100)는 제1 리드 프레임(321) 및 제2 리드 프레임(322)과 플립칩 방식 또는 다이 본딩 방식 중 어느 하나에 의해 전기적으로 연결될 수 있다.
몰딩부(340)는 발광소자(100)를 둘러싸며 보호할 수 있다. 또한, 몰딩부(340)에 형광체(350)가 포함되어 발광소자(100)에서 방출된 광의 파장을 변화시킬 수 있다.
실시 예에 따른 발광소자 패키지(300)에서, 발광소자(100) 내에서 광추출 구조가 배치되어 광추출 특성이 향상될 수 있다.
발광소자 패키지(300)는 상술한 실시예들에 따른 발광소자 중 하나 또는 복수 개로 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광소자 패키지는 복수 개가 기판 상에 어레이되며, 발광소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광소자 패키지, 기판, 광학 부재는 라이트 유닛으로 기능할 수 있다. 또 다른 실시 예는 상술한 실시 예들에 기재된 반도체 발광소자 또는 발광소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다. 이하에서는 상술한 발광소자 패키지가 배치된 조명 시스템의 일실시예로서, 헤드 램프와 백라이트 유닛을 설명한다.
도 8은 발광소자 패키지를 포함하는 헤드 램프의 일 실시예를 나타낸 도면이다.
실시 예에 따른 헤드 램프(700)는 발광소자 패키지가 배치된 발광소자 모듈(710)에서 방출된 빛이 리플렉터(720)와 쉐이드(730)에서 반사된 후 렌즈(740)를 투과하여 차체 전방을 향할 수 있다.
상술한 바와 같이, 발광소자 모듈(710)에 사용되는 발광소자의 광추출 효율이 향상될 수 있으므로, 헤드 램프 전체의 광특성이 향상될 수 있다.
발광소자 모듈(710)에 포함된 발광소자 패키지는 전술한 발광소자를 복수 개로 탑재할 수 있으며, 이에 대해 한정하지 않는다.
도 9는 실시예에 따른 발광소자 패키지가 배치된 표시장치의 일 실시예를 도시한 도면이다.
도 9에 도시된 바와 같이, 실시예에 따른 표시장치(800)는 광원 모듈(830, 835)과, 바텀 커버(810) 상의 반사판(820)과, 상기 반사판(820)의 전방에 배치되며 상기 광원모듈에서 방출되는 빛을 표시장치 전방으로 가이드하는 도광판(840)과, 상기 도광판(840)의 전방에 배치되는 제1 프리즘시트(850)와 제2 프리즘시트(860)와, 상기 제2 프리즘시트(860)의 전방에 배치되는 패널(870)과 상기 패널(870)의 전반에 배치되는 컬러필터(880)를 포함하여 이루어진다.
광원 모듈은 회로 기판(830) 상의 상술한 발광소자 패키지(835)를 포함하여 이루어진다. 여기서, 회로 기판(830)은 PCB 등이 사용될 수 있고, 발광소자 패키지(835)는 도 7에서 설명한 바와 같다.
상기 바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 상기 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 상기 도광판(840)의 후면이나, 상기 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
도광판(840)은 발광소자 패키지 모듈에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(Polymethylmethacrylate; Pmma), 폴리카보네이트(Polycarbonate; Pc), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다. 그리고, 도광판이 생략되어 반사시트(820) 위의 공간에서 빛이 전달되는 에어 가이드 방식도 가능하다.
상기 제1 프리즘 시트(850)는 지지필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성되는데, 상기 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 상기 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
상기 제2 프리즘 시트(860)에서 지지필름 일면의 마루와 골의 방향은, 상기 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 광원 모듈과 반사시트로부터 전달된 빛을 상기 패널(870)의 전방향으로 고르게 분산하기 위함이다.
본 실시예에서 상기 제1 프리즘시트(850)과 제2 프리즘시트(860)가 광학시트를 이루는데, 상기 광학시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
상기 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있다.
상기 패널(870)은, 유리 바디 사이에 액정이 위치하고 빛의 편광성을 이용하기 위해 편광판을 양 유리바디에 올린 상태로 되어있다. 여기서, 액정은 액체와 고체의 중간적인 특성을 가지는데, 액체처럼 유동성을 갖는 유기분자인 액정이 결정처럼 규칙적으로 배열된 상태를 갖는 것으로, 상기 분자 배열이 외부 전계에 의해 변화되는 성질을 이용하여 화상을 표시한다.
표시장치에 사용되는 액정 표시 패널은, 액티브 매트릭스(active matrix) 방식으로서, 각 화소에 공급되는 전압을 조절하는 스위치로서 트랜지스터를 사용한다.
상기 패널(870)의 전면에는 컬러 필터(880)가 구비되어 상기 패널(870)에서 투사된 빛을, 각각의 화소마다 적색과 녹색 및 청색의 빛만을 투과하므로 화상을 표현할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 발광 소자, 110: 기판,
115: 버퍼층, 120: 발광 구조물,
130: 반사 오믹층, 140: 커런트 스프레드층,
150: 패시베이션층, 160: 제1 전극,
170: 제2 전극, 180: 제1 전극 패드,
190: 제2 전극 패드.

Claims (15)

  1. 기판;
    상기 기판상에 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층의 순서로 적층된 발광 구조물;
    상기 제1 도전형 반도체층의 일부가 노출된 영역 상에 형성된 제1 전극;
    상기 제2 도전형 반도체층 상부에 배치된 제2 전극;을 포함하고,
    상기 발광 구조물은 상기 제1 도전형 반도체층의 일부를 제1 방향 및 제2 방향으로 노출시키는 트렌치 영역을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 제1 전극은 상기 제1 및 제2 방향의 트렌치 영역이 교차되는 상기 제1 도전형 반도체층 상에 배치된 발광소자.
  3. 제2 항에 있어서,
    상기 제1 및 제2 방향으로 교차되는 영역의 상기 트렌치 영역의 폭은 50㎛ 내지 100㎛인 발광소자.
  4. 제1 항에 있어서,
    상기 제 1 도전형 반도체층은 810000㎛2 이상의 면적을 가지는 발광소자.
  5. 제1 항에 있어서,
    상기 트렌치에 의해 분리된 복수의 상기 제2 도전형 반도체층은 90000㎛2 이상의 면적을 가지는 발광소자.
  6. 제1 항에 있어서,
    상기 제2 전극은 상기 트렌치 영역에 의해 분리된 복수의 상기 제2 도전형 반도체층에 각각 배치된 발광소자.
  7. 제1 항에 있어서,
    상기 트렌치 영역의 상기 제1 방향 및 제2 방향은 서로 수직하는 발광소자.
  8. 제1 항에 있어서,
    상기 제1 및 제2 방향의 트렌치 영역은 교차(cross over)되는 발광소자.
  9. 제1 항에 있어서,
    상기 제1 전극 및 제2 전극은 서브마운트에 실장된 제1 전극 패드 및 제2 전극 패드에 각각 연결되는 발광소자.
  10. 제8 항에 있어서,
    상기 제1 전극은 상기 제1 전극 패드와 면접촉(surface contact)하고, 상기 제2 전극은 상기 제2 전극 패드와 면접촉하는 발광소자.
  11. 제1 항에 있어서,
    상기 제1 전극 패드 및 상기 제2 전극 패드는 각각 핑거(finger) 구조로 상기 서브마운트 상에 실장된 발광소자.
  12. 제10 항에 있어서,
    상기 제1 전극 패드의 핑거와 상기 제2 전극 패드의 핑거는 서로 이격되고, 교번되게 배치되는 발광소자.
  13. 제1 항에 있어서,
    상기 제2 도전형 반도체층과 상기 제2 전극 사이에 반사 오믹층 및 커런트 스프레드층을 더 포함하는 발광 소자.
  14. 제1 항에 있어서,
    적어도 하나 이상의 상기 발광 구조물의 상면, 측면 및 노출된 상기 트렌치 영역의 일부를 덮는 패시베이션층을 더 포함하는 발광 소자.
  15. 제1 항에 있어서,
    상기 제1 전극 하부와 상기 제1 도전형 반도체층 사이에 오믹층을 더 포함하는 발광소자.




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WO2018190618A1 (ko) * 2017-04-10 2018-10-18 엘지이노텍 주식회사 반도체 소자
CN111863853A (zh) * 2019-04-24 2020-10-30 深圳第三代半导体研究院 一种垂直集成单元二极管芯片
US11329097B2 (en) 2017-03-27 2022-05-10 Suzhou Lekin Semiconductor Co., Ltd. Semiconductor device having a first pad not overlapping first connection electrodes and a second pad not overlapping second connection electrodes in a thickness direction

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