KR20130047715A - 3-dimensional non-volatile memory device and method of fabricating the same - Google Patents
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Abstract
Description
본 발명은 비휘발성 메모리 기술에 관한 것으로서, 더욱 상세하게는, 3차원 비휘발성 메모리 장치 및 이의 제조 방법에 관한 것이다.The present invention relates to a nonvolatile memory technology, and more particularly, to a three-dimensional nonvolatile memory device and a method of manufacturing the same.
최근, 디지털 카메라, MP3 플레이어, PDA(personal digital assistants) 및 휴대폰과 같은 휴대용 디지털 응용 기기들의 수요가 증가하면서 비휘발성 메모리 시장은 급속도로 팽창하고 있다. 프로그래밍이 가능한 비휘발성 메모리인 플래시 메모리 소자가 스케일링의 한계에 도달함에 따라, 이를 대체할 수 있는 비휘발성 메모리로서 가역적으로 변환될 수 있는 재료막을 이용한 비휘발성 메모리 소자가 주목을 받고 있다.In recent years, the demand for portable digital applications such as digital cameras, MP3 players, personal digital assistants (PDAs), and cellular phones is increasing, and the nonvolatile memory market is rapidly expanding. As the flash memory device, which is a programmable nonvolatile memory, has reached the limit of scaling, a nonvolatile memory device using a material film that can be reversibly converted into a nonvolatile memory that can replace it has attracted attention.
통상적으로 반도체 메모리 장치의 집적도는 제품의 가격을 결정하는 중요한 요인이다. 이에 따라, 반도체 메모리 장치의 집적도 향상에 대한 요구가 심화되고 있다. 통상적으로, 반도체 메모리 장치의 집적도는 단위 메모리 셀이 점유하는 평면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 그러나, 높은 수준의 미세화 기술이 요구될수록 반도체 제조 설비 및/또는 반도체 제조 공정의 어려움으로 인하여 집적도는 점차 한계에 다다르고 있다.In general, the degree of integration of a semiconductor memory device is an important factor in determining the price of a product. Accordingly, there is a growing demand for improving the degree of integration of semiconductor memory devices. In general, the degree of integration of a semiconductor memory device is mainly determined by the planar area occupied by a unit memory cell, and thus is greatly influenced by the level of fine pattern formation technology. However, as a high level of miniaturization technology is required, the degree of integration is gradually reaching its limit due to the difficulty of semiconductor manufacturing equipment and / or semiconductor manufacturing process.
이러한 제약을 극복하기 위해, 최근 3차원 구조를 갖는 반도체 메모리 장치가 제안되고 있다. 하지만, 새로운 구조에 의한 공정의 불안정성 및/또는 제품의 신뢰성 저하 등의 문제점들이 발생되어, 이러한 문제점들을 해결하기 위한 연구가 진행되고 있다.In order to overcome this limitation, a semiconductor memory device having a three-dimensional structure has recently been proposed. However, problems such as the instability of the process and / or lowering the reliability of the product due to the new structure has been generated, and studies to solve these problems are in progress.
본 발명이 이루고자 하는 기술적 과제는, 지속적인 고집적화의 요구에 대응하여 간단한 구조를 가지면서도 고집적화가 가능한 3차원 비휘발성 메모리 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a three-dimensional nonvolatile memory device having a simple structure and capable of high integration in response to a demand for continuous high integration.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 전술한 이점을 갖는 3차원 비휘발성 메모리 장치를 용이하고 신뢰성 있게 제조할 수 있는 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a manufacturing method capable of easily and reliably manufacturing a three-dimensional nonvolatile memory device having the aforementioned advantages.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치는, 서로 평행하게 이격된 복수의 도전성 라인들; 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들; 및 상기 복수의 도전성 라인들과 상기 복수의 도전성 평판들의 교차 영역들 사이에 각각 배치되는 비휘발성 정보 저장막 패턴을 포함할 수 있다.According to one or more exemplary embodiments, a three-dimensional nonvolatile memory device includes: a plurality of conductive lines spaced apart from each other in parallel; A plurality of conductive plates spaced apart from each other in parallel with each other across the plurality of conductive lines; And a nonvolatile information storage layer pattern disposed between intersecting regions of the plurality of conductive lines and the plurality of conductive plates.
상기 비휘발성 정보 저장막 패턴은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서는, 상기 교차 영역들 사이에 상기 비휘발성 정보 저장막 패턴과 직렬 연결되는 선택 다이오드막 패턴을 더 포함할 수도 있다. 이 경우, 상기 비휘발성 정보 저장막 패턴과 상기 선택 다이오드막 패턴은 상기 복수의 도전성 라인들을 둘러쌀 수 있다. 또한, 상기 3차원 비휘발성 메모리 장치는 상기 비휘발성 정보 저장막 패턴과 상기 선택 다이오드막 패턴 사이에 삽입 전극층을 더 포함할 수도 있다.The nonvolatile information storage layer pattern may include a phase change material, a variable resistive material, a programmable metallizing cell (PMC) material, a magnetic material, or a combination thereof. The display device may further include a selection diode film pattern connected in series with the nonvolatile information storage film pattern between the crossing regions. In this case, the nonvolatile information storage layer pattern and the selection diode layer pattern may surround the plurality of conductive lines. The 3D nonvolatile memory device may further include an insertion electrode layer between the nonvolatile information storage layer pattern and the selection diode layer pattern.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 장치는, 기판 상에 상기 기판의 주면과 평행한 제 1 방향으로 연장된 라인 패턴들을 포함하며, 상기 라인 패턴들은 상기 제 1 방향과 다른 제 2 방향 및 제 3 방향으로 서로 평행하게 이격되어 3차원적으로 배치되는 복수의 도전성 라인들; 상기 기판 상에 상기 제 2 방향 및 상기 제 3 방향으로 연장되고, 상기 제 1 방향으로 서로 평행하게 이격되어 상기 복수의 도전성 라인들을 가로지르는 복수의 도전성 평판들; 상기 복수의 도전성 평판들 사이에 배치되는 절연막 패턴; 및 상기 복수의 도전성 라인들과 상기 복수의 도전성 평판들의 교차 영역들 사이에 각각 배치되는 비휘발성 정보 저장막 패턴을 포함할 수 있다.According to another aspect of the present invention, there is provided a three-dimensional nonvolatile memory device including line patterns extending in a first direction parallel to a main surface of the substrate, wherein the line patterns A plurality of conductive lines three-dimensionally spaced apart from one another in a second direction and a third direction different from the first direction; A plurality of conductive plates extending in the second direction and the third direction on the substrate and spaced apart from each other in parallel in the first direction to cross the plurality of conductive lines; An insulating film pattern disposed between the plurality of conductive plates; And a nonvolatile information storage layer pattern disposed between intersecting regions of the plurality of conductive lines and the plurality of conductive plates.
상기 비휘발성 정보 저장막 패턴은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함할 수 있다. 또한, 일부 실시예에서는, 상기 교차 영역들 사이에 상기 비휘발성 정보 저장막 패턴과 직렬 연결되는 선택 다이오드막 패턴을 더 포함할 수도 있다. 또한, 상기 3차원 비휘발성 메모리 장치는 상기 절연막 패턴 및 상기 복수의 도전성 라인들을 연속적으로 관통하는 지지 구조를 더 포함할 수도 있다.The nonvolatile information storage layer pattern may include a phase change material, a variable resistive material, a programmable metallizing cell (PMC) material, a magnetic material, or a combination thereof. In some embodiments, the select diode layer pattern may be further included between the crossing regions in series with the nonvolatile information storage layer pattern. The 3D nonvolatile memory device may further include a support structure that continuously penetrates the insulating layer pattern and the plurality of conductive lines.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법은, 서로 평행하게 이격된 복수의 도전성 라인들을 형성하는 단계; 상기 복수의 도전성 라인들 상에, 비휘발성 정보 저장막 패턴을 형성하는 단계; 및 상기 비휘발성 정보 저장막 패턴 상에 상기 복수의 도전성 라인들과의 교차 영역이 정의되도록, 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들을 형성하는 단계를 포함할 수 있다.According to one or more exemplary embodiments, a method of manufacturing a 3D nonvolatile memory device includes: forming a plurality of conductive lines spaced apart from each other in parallel; Forming a nonvolatile information storage layer pattern on the plurality of conductive lines; And forming a plurality of conductive plates spaced apart in parallel with each other across the plurality of conductive lines such that an intersection area with the plurality of conductive lines is defined on the nonvolatile information storage layer pattern. have.
일부 실시예에서, 상기 비휘발성 정보 저장막 패턴을 형성하는 단계는, 상기 복수의 도전성 라인들 상에 비휘발성 정보 저장막을 형성하는 단계; 및 상기 비휘발성 정보 저장막을 일정한 간격으로 패터닝하여 상기 비휘발성 정보 저장막 패턴을 형성하는 단계를 포함할 수 있다.In some embodiments, the forming of the nonvolatile information storage layer pattern may include forming a nonvolatile information storage layer on the plurality of conductive lines; And patterning the nonvolatile information storage film at regular intervals to form the nonvolatile information storage film pattern.
상기 비휘발성 정보 저장막 패턴은, 상변화 재료, 가변 저항성 재료, 프로그램 가능한 금속화셀(programmable metalliztion cell; PMC) 재료, 자성체 재료 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서는, 상기 비휘발성 정보 저장막 패턴과 함께 적층 구조를 형성하는 선택 다이오드막 패턴을 형성하는 단계가 더 수행될 수도 있다.The nonvolatile information storage layer pattern may include a phase change material, a variable resistive material, a programmable metallizing cell (PMC) material, a magnetic material, or a combination thereof. In some embodiments, the forming of the selection diode film pattern forming the stacked structure together with the nonvolatile information storage film pattern may be further performed.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법은, 기판 상에, 제 1 희생막들 및 제 1 도전막들을 교번하여 반복적으로 적층하는 단계; 적층된 상기 제 1 희생막들 및 상기 도전막들을 제 1 방향으로 연속적으로 라인 패터닝하여, 서로 평행하게 이격된 복수의 적층 라인 패턴들을 형성하는 단계; 상기 복수의 적층 라인 패턴들 내에 잔존하는 상기 제 1 희생막들의 적어도 일부를 제거하여 도전성 라인 패턴들을 노출시키는 단계; 상기 노출된 도전성 라인 패턴들 상에 비휘발성 정보 저장막을 형성하는 단계; 상기 기판 상에 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들을 형성하는 단계를 포함할 수도 있다.According to another aspect of the present invention, there is provided a method of manufacturing a 3D nonvolatile memory device, including: repeatedly stacking first sacrificial layers and first conductive layers on a substrate; Continuously patterning the stacked first sacrificial layers and the conductive layers in a first direction to form a plurality of stacked line patterns spaced in parallel with each other; Exposing conductive line patterns by removing at least a portion of the first sacrificial layers remaining in the plurality of stacked line patterns; Forming a nonvolatile information storage layer on the exposed conductive line patterns; The method may include forming a plurality of conductive plates spaced apart from each other in parallel with each other while crossing the conductive line patterns on which the nonvolatile information storage layer is formed.
일부 실시예에서는, 상기 비휘발성 정보 저장막을 형성하는 단계와 상기 복수의 도전성 평판들을 형성하는 단계 사이에, 상기 기판 상에, 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들을 매립하는 제 2 희생막을 형성하는 단계; 상기 제 2 희생막을 상기 제 1 방향과 다른 제 2 방향으로 라인 패터닝하여, 상기 도전성 라인 패턴들과 교차하는 제 2 희생막 패턴들을 형성하고, 상기 제 2 희생막 패턴들 사이에 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들의 제 1 부분을 노출시키는 단계; 상기 제 2 희생막 패턴들 사이에 노출된 상기 도전성 라인 패턴들의 상기 제 1 부분을 매립하도록, 상기 제 2 희생막 패턴들 사이에 절연막 패턴들을 형성하는 단계; 상기 제 2 희생막 패턴들을 제거하여, 상기 절연막 패턴들 사이에 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들의 제 2 부분을 노출시키는 단계가 더 수행될 수 있다. 이 경우, 상기 도전성 평판들은, 상기 비휘발성 정보 저장막이 형성된 상기 도전성 라인 패턴들의 제 2 부분을 매립하도록 상기 절연막 패턴들 사이에 형성될 수 있다.In some embodiments, between the forming of the nonvolatile information storage layer and the forming of the plurality of conductive plates, a second sacrificial layer filling the conductive line patterns on which the nonvolatile information storage layer is formed is formed on the substrate. Forming; Line patterning the second sacrificial layer in a second direction different from the first direction to form second sacrificial layer patterns crossing the conductive line patterns, and storing the nonvolatile information between the second sacrificial layer patterns. Exposing a first portion of the conductive line patterns with a film formed thereon; Forming insulating layer patterns between the second sacrificial layer patterns to fill the first portion of the conductive line patterns exposed between the second sacrificial layer patterns; The removing of the second sacrificial layer patterns may further include exposing a second portion of the conductive line patterns having the nonvolatile information storage layer formed therebetween. In this case, the conductive plates may be formed between the insulating layer patterns to fill the second portion of the conductive line patterns on which the nonvolatile information storage layer is formed.
일부 실시예에서는, 상기 비휘발성 정보 저장막 위에 또는 아래에 다이오드막을 형성하는 단계가 더 수행될 수 있다. 다른 실시예로서, 상기 비휘발성 정보 저장막 위에 또는 아래에 다이오드막을 형성하는 단계에 후속하여, 상기 도전성 라인 패턴들의 상기 제 1 부분을 노출시키는 단계와 상기 절연막 패턴들을 형성하는 단계 사이에, 상기 제 2 희생막 패턴들 사이에 노출된 상기 다이오드막을 제거하여 다이오드막 패턴을 형성하는 단계가 더 수행될 수도 있다. 이 경우, 상기 제 2 희생막 패턴들 사이에 노출된 상기 다이오드막과 함께 상기 비휘발성 정보 저장막을 연속적으로 제거하는 단계가 더 수행될 수 있다.In some embodiments, the step of forming a diode film on or under the nonvolatile information storage film may be further performed. In another embodiment, subsequent to forming a diode film on or under the nonvolatile information storage film, between exposing the first portion of the conductive line patterns and forming the insulating film patterns, The diode layer pattern may be further formed by removing the diode layer exposed between the two sacrificial layer patterns. In this case, the step of continuously removing the non-volatile information storage layer with the diode layer exposed between the second sacrificial layer pattern may be further performed.
일부 실시예에서는, 상기 교번하여 반복적으로 적층된 제 1 희생막들 및 제 1 도전막들을 관통하는 복수의 관통 홀들을 형성하는 단계; 및 상기 복수의 관통 홀들을 채우는 지지 구조를 형성하는 단계가 더 수행될 수 있다.
In some embodiments, forming a plurality of through holes penetrating the alternately repeatedly stacked first sacrificial layers and first conductive layers; And forming a support structure filling the plurality of through holes.
본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치에 따르면, 라인 형태의 복수의 도전성 라인들과 평면 형태의 복수의 도전성 평판들을 교차시켜 메모리 셀을 정의함으로써, 크로스 바 타입의 3차원 어레이 구조를 제공할 수 있다. 그에 따라, 4F2까지 3차원 메모리 셀 어레이의 디자인이 가능하여, 간단한 구조를 가지면서도 고집적화가 가능한 3차원 비휘발성 메모리 장치가 제공될 수 있다.According to a three-dimensional nonvolatile memory device according to an embodiment of the present invention, a cross bar type three-dimensional array structure is defined by crossing a plurality of line-shaped conductive lines and a plurality of planar conductive plates to define a memory cell. Can provide. Accordingly, a 3D memory cell array can be designed up to 4F 2 , and thus a 3D nonvolatile memory device having a simple structure and capable of high integration can be provided.
또한, 본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법에 따르면, 복수의 도전성 라인들, 비휘발성 정보 저장막 패턴 및 복수의 도전성 평판들을 형성함으로써, 전술한 이점을 갖는 3차원 비휘발성 메모리 장치를 용이하고 신뢰성 있게 제조할 수 있다.Further, according to the manufacturing method of the three-dimensional nonvolatile memory device according to the embodiment of the present invention, by forming a plurality of conductive lines, a nonvolatile information storage film pattern and a plurality of conductive plates, three-dimensional non-advantageous advantage The volatile memory device can be manufactured easily and reliably.
도 1a는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 개략적으로 도시하는 사시도, 도 1b는 도 1a의 선 IB-IB'를 따라 절취한 단면도이며, 1c는 본 발명의 다른 실시예에 따른 3 차원 비휘발성 메모리 셀 어레이의 비휘발성 정보 저장막 적층 구조를 개략적으로 도시한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법을 순서대로 도시하는 사시도들이다.
도 4은 도 3k의 선 Ⅳ-Ⅳ'를 따라 절취된 3차원 비휘발성 메모리 장치의 단면도를 도시한다.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 순서대로 도시하는 사시도들이다.
도 6은 도 5f의 선 Ⅵ-Ⅵ'를 따라 절취한 단면도이다.
도 7는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 전자 시스템의 일 예를 도시하는 블록도이다.
도 8은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 메모리 카드의 일 예를 도시하는 블록도이다.1A is a perspective view schematically illustrating a cell array of a three-dimensional nonvolatile memory device according to an embodiment of the present invention. FIG. 1B is a cross-sectional view taken along the line IB-IB 'of FIG. 1A, and FIG. A nonvolatile information storage film stack structure of a three-dimensional nonvolatile memory cell array according to another embodiment is schematically illustrated.
2 is a circuit diagram of a nonvolatile memory device according to an embodiment of the present invention.
3A to 3K are perspective views sequentially illustrating a method of manufacturing a 3D nonvolatile memory device according to an embodiment of the present invention.
4 illustrates a cross-sectional view of the three-dimensional nonvolatile memory device taken along the line IV-IV 'of FIG. 3K.
5A through 5F are perspective views sequentially illustrating a method of manufacturing a 3D nonvolatile memory device according to another exemplary embodiment of the present invention.
FIG. 6 is a cross-sectional view taken along line VI-VI ′ of FIG. 5F.
7 is a block diagram illustrating an example of an electronic system including a 3D nonvolatile memory device according to example embodiments.
8 is a block diagram illustrating an example of a memory card including a 3D nonvolatile memory device according to example embodiments.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
The embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art, and the following examples can be modified in various other forms, and the scope of the present invention is It is not limited to an Example. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the inventive concept to those skilled in the art.
*도면에서 동일 부호는 동일한 요소를 지칭한다. 또한, 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.In the drawings, like reference numerals refer to like elements. In addition, as used herein, the term "and / or" includes any and all combinations of one or more of the listed items.
본 명세서에서 사용된 용어는 실시예를 설명하기 위하여 사용되며, 본 발명의 범위를 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수로 기재되어 있다 하더라도, 문맥상 단수를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다(comprise)" 및/또는 "포함하는(comprising)"이란 용어는 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the scope of the invention. In addition, although described in the singular in this specification, a plural form may be included unless the singular is clearly indicated in the context. Also, as used herein, the terms "comprise" and / or "comprising" specify the shapes, numbers, steps, actions, members, elements and / or presence of these groups mentioned. It does not exclude the presence or addition of other shapes, numbers, operations, members, elements and / or groups.
본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다. Reference herein to a layer formed “on” a substrate or other layer refers to a layer formed directly on or above the substrate or other layer, or formed on an intermediate layer or intermediate layers formed on the substrate or other layer. It may also refer to a layer. It will also be appreciated by those skilled in the art that structures or shapes that are "adjacent" to other features may have portions that overlap or are disposed below the adjacent features.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임을 이해하여야 한다.As used herein, the terms "below," "above," "upper," "lower," "horizontal," or " May be used to describe the relationship of one constituent member, layer or regions with other constituent members, layers or regions, as shown in the Figures. It is to be understood that these terms encompass not only the directions indicated in the drawings, but also other directions of the device.
이하에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명될 것이다. 이들 도면들에 있어서, 예를 들면, 부재들의 크기와 형상은 설명의 편의와 명확성을 위하여 과장될 수 있으며, 실제 구현시, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 된다. 또한, 도면의 부재들의 참조 부호는 도면 전체에 걸쳐 동일한 부재를 지칭한다.
In the following, embodiments of the present invention will be described with reference to cross-sectional views schematically showing ideal embodiments (and intermediate structures) of the present invention. In these figures, for example, the size and shape of the members may be exaggerated for convenience and clarity of explanation, and in actual implementation, variations of the illustrated shape may be expected. Accordingly, embodiments of the present invention should not be construed as limited to the specific shapes of the regions shown herein. Also, reference numerals of members in the drawings refer to the same members throughout the drawings.
도 1a는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 셀 어레이를 개략적으로 도시하는 사시도이며, 도 1b는 도 1a의 선 IB-IB'를 따라 절취한 단면도를 나타내며, 도 1c는 본 발명의 다른 실시예에 따른 3 차원 비휘발성 메모리 셀 어레이의 일부를 개략적으로 도시한다.1A is a perspective view schematically illustrating a cell array of a 3D nonvolatile memory device according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line IB-IB 'of FIG. 1A, and FIG. A schematic illustration of a portion of a three dimensional nonvolatile memory cell array in accordance with another embodiment of the present invention.
도 1a 및 도 1b를 참조하면, 셀 어레이(1000)는 서로 평행하게 이격된 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 포함한다. 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은, 도 1a에 도시된 바와 같이, 기판(100)의 주면과 평행한 제 1 방향(예를 들면, x 방향)으로 연장된 도전성 패턴들일 수 있다. 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은, x 방향과는 다른 제 2 방향(예를 들면, y 방향)과 제 3 방향(예를 들면, z 방향)으로 서로 평행하게 이격 배치되어 3차원으로 배열될 수 있다. 1A and 1B, the
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 y 방향으로 3번 반복 배열되어 있지만, 이는 예시적이며, 메모리 장치의 용량에 따라 2 또는 4 번 이상으로 반복 배열될 수도 있다. 또한, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 z 방향으로 2 번 반복 배열되어 있지만, 이는 예시적이며, 마찬가지로, 2 또는 4 번 이상으로 반복 배열될 수도 있다.The plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 are repeatedly arranged three times in the y direction, but this is exemplary, and may be two or four times depending on the capacity of the memory device. It may be repeatedly arranged as above. In addition, the plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 are repeatedly arranged twice in the z direction, but this is exemplary, and likewise, at least two or four times. It may be arranged repeatedly.
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)의 폭 방향 단면은, 도 1a에 도시된 바와 같이, 사각형일 수 있지만 이에 제한되는 것은 아니며, 원형 또는 타원 다면을 가질 수 있다. 또한, 도시된 실시예에서, 상기 라인 패턴은 솔리드 형태이지만, 중공형 파이프 형태를 가질 수도 있다. 또한, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)의 표면은 후술하는 비휘발성 정보 저장막 패턴들의 프로그래밍 영역을 한정하기 위해 홈부 또는 돌출부와 같은 입체적 패턴을 가질 수도 있다.Width cross-sections of the plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 may be rectangular, as shown in FIG. 1A, but are not limited thereto. It can have an ellipse facet. Further, in the illustrated embodiment, the line pattern is in the form of a solid, but may also be in the form of a hollow pipe. In addition, the surfaces of the plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 are three-dimensional, such as grooves or protrusions, to define a programming area of the nonvolatile information storage layer patterns described later. It may have a pattern.
셀 어레이(1000)는 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들(WP1, WP2, WP3)을 포함한다. 복수의 도전성 평판들(WP1, WP2, WP3)은 소정의 두께(w)를 갖는 평판 패턴일 수 있다. 복수의 도전성 평판들(WP1, WP2, WP3)은, 제 1 방향(x 방향)과 다른 제 2 방향(y 방향) 및 제 3 방향(z 방향)으로 연장될 수 있다. The
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 복수의 도전성 평판들(WP1, WP2, WP3)은 x 방향, y 방향 및 z 방향으로 3차원적으로 배열된 교차 점들을 정의한다. 상기 교차 점은 도전성 평판들(WP1, WP2, WP3)이 폭 w를 갖기 때문에 폭 w를 갖는 교차 영역이 될 것이다. 상기 교차 영역들 사이에 각각 비트 값을 저장할 수 있는 비휘발성 정보 저장막 패턴(SM)이 배치될 수 있다. 상기 교차 점들에 배치되는 비휘발성 정보 저장막 패턴(SM)은 각각 단위 메모리 셀을 정의할 수 있다. The plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL23 and the plurality of conductive plates WP 1 , WP 2 , and WP 3 may be divided into three directions in the x, y, and z directions. Defines intersecting points arranged dimensionally. The intersection point will be an intersection region having a width w because the conductive plates WP 1 , WP 2 , WP 3 have a width w. A nonvolatile information storage layer pattern SM may be disposed between the intersection regions to store bit values. Each of the nonvolatile information storage layer patterns SM disposed at the intersections may define a unit memory cell.
비휘발성 정보 저장막 패턴(SM)은, 도 1b에 도시된 바와 같이, 폭 w를 갖는 교차 영역들(점선 SR로 표시된 영역) 내에 국지적으로 배치될 수 있다. 그러나, 이는 예시적이며, 다른 실시예에서, 비휘발성 정보 저장막 패턴(SM)은 교차 영역들(SR)로부터 연장되어 복수의 도전성 평판들(WP1, WP2, WP3) 사이의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 상에도 배치될 수 있다.As shown in FIG. 1B, the nonvolatile information storage layer pattern SM may be locally disposed in intersecting regions having a width w (the region indicated by a dashed line SR). However, this is exemplary, and in another embodiment, the nonvolatile information storage film pattern SM extends from the crossing regions SR to extend the conductive line between the plurality of conductive plates WP 1 , WP 2 , and WP 3 . It may also be arranged on the (BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 ).
비휘발성 정보 저장막 패턴(SM)은 전기적 신호에 의해 전기적 저항값이 가역적으로 변할 수 있고, 비휘발성 메모리 동작 구현을 위해 외부에서 에너지가 인가되지 않더라도 상기 전기적 저항값이 그대로 유지될 수 있는 상변화 재료, 가변 저항성 재료, 프로그래밍 가능한 금속화셀(programmable metallization cell: PMC), 자성체 재료, 또는 이들의 조합을 포함할 수 있다In the nonvolatile information storage layer pattern SM, an electrical resistance value may be reversibly changed by an electrical signal, and a phase change in which the electrical resistance value may be maintained even when no external energy is applied to implement a nonvolatile memory operation. Materials, variable resistive materials, programmable metallization cells (PMCs), magnetic materials, or combinations thereof.
상기 상변화 재료는, 비정질 상태에서 결정질 상태로 또는 그 반대로 가역적으로 전환될 수 있으며, 그에 따라 서로 다른 저항값을 갖는 재료이다. 일반적으로, 상기 상변화 재료는, 비정질 상태에서는 고저항을 갖고, 결정질 상태에서는 저저항을 갖는다. 상기 상변화 재료는, 예를 들면, GeSbTe계 재료, 즉, GeSb2Te3, Ge2Sb2Te5, GeSb2Te4 중 어느 하나 또는 이들의 조합과 같은 칼코게나이드계 화합물을 포함할 수 있다. 또는, 다른 상변화 재료로서, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In3SbTe2, GeTeSb2, GeTe3Sb, GeSbTePd 또는 AgInSbTe 가 있으며, 이들은 예시적일 뿐 본 발명이 이에 제한되는 것은 아니다. 또한, 전술한 재료들에, 불순물 원소, 예를 들면, B, C, N, P와 같은 비금속 원소가 더 도핑된 재료가 적용될 수도 있다.The phase change material is a material that can be reversibly converted from an amorphous state to a crystalline state or vice versa, and thus has different resistance values. In general, the phase change material has high resistance in an amorphous state and low resistance in a crystalline state. The phase change material may include, for example, a chalcogenide-based compound such as any one or combination of GeSbTe-based materials, ie, GeSb 2 Te 3 , Ge 2 Sb 2 Te 5 , GeSb 2 Te 4 , or a combination thereof. have. Or, there is a different phase change material, GeTeAs, GeSnTe, SeSnTe, GaSeTe, GeTeSnAu, SeSb2, InSe, GeTe, BiSeSb, PdTeGeSn, InSeTiCo, InSbTe, In 3 SbTe 2, GeTeSb 2, GeTe 3 Sb, GeSbTePd or AgInSbTe, These are merely exemplary and the present invention is not limited thereto. In addition, to the above materials, a material further doped with an impurity element, for example, a nonmetallic element such as B, C, N, or P may be applied.
본 발명의 실시예들에서 요구되는 상변화는 완전 결정 상태와 완전 비정질 상태 사이에서의 전환에 한정되지 않으며, 완전 결정 상태 및 완전 비정질 상태의 전체 스펙트럼 내에서 차이를 검출할 수 있을 정도의 서로 다른 두 상태간의 전환도 포함한다. 또한, 상기 상변화는 비휘발성 정보 저장막 패턴 전체에 걸쳐 일어날 수도 있으며, 일부에 걸쳐 일어날 수도 있는 것이다. 이와 같이, 일부에 걸쳐서 상변화 재료가 일어날 수 있기 때문에, 전술한 바와 같이, 비휘발성 정보 저장막 패턴(SM)은 반드시 교차 영역들(SR) 내에 국지적으로 존재할 필요는 없는 것이다.The phase change required in the embodiments of the present invention is not limited to the transition between the fully crystalline state and the completely amorphous state, and is different enough to detect a difference in the entire spectrum of the fully crystalline state and the completely amorphous state. This includes switching between two states. In addition, the phase change may occur throughout the nonvolatile information storage layer pattern or may occur over a part of the pattern. As such, since the phase change material may occur over a portion, as described above, the nonvolatile information storage film pattern SM does not necessarily need to exist locally in the crossing regions SR.
다른 실시예에서, 비휘발성 정보 저장막 패턴(SM)은, 상기 상변화 재료와 유사하게 전기적 신호에 의해 저저항 상태와 고저항 상태 사이에서 가역적으로 변할 수 있는 상기 가변 저항성 재료를 포함할 수도 있다. 상기 가변 저항성 재료의 예로서, SrTiO3, SrZrO3, Nb:SrTiO3와 같은 페로브스카이트계 산화물 또는 TiOx, NiO, TaOx, HfOx, AlOx, ZrOx, CuOx, NbOx, 및 TaOx, GaOx, GdOx, MnOx, PrCaMnO, 및 ZnONiOx와 같은 전이 금속 산화물이 있다. In another embodiment, the nonvolatile information storage layer pattern SM may include the variable resistive material that may be reversibly changed between a low resistance state and a high resistance state by an electrical signal similarly to the phase change material. . As an example of the variable resistance material, SrTiO 3, SrZrO 3, Nb : Fe lobe, such as SrTiO 3 Sky teugye oxide or TiO x, NiO, TaO x, HfO x, AlO x, ZrO x, CuO x, NbO x, and TaO x , Transition metal oxides such as GaO x , GdO x , MnOx, PrCaMnO, and ZnONiO x .
상기 페로브스카이트계 산화물 및 전이 금속 산화물은 전기적 펄스에 따른 저항값의 스위칭 특성이 나타난다. 이러한 스위칭 특성을 설명하기 위하여, 도전성 필라멘트, 계면 효과 및 트랩 전하와 관련된 다양한 메커니즘들이 제안되고 있지만, 이러한 메커니즘들이 명확한 것은 아니다. 그러나, 이들 재료는, 공통적으로 비휘발성 메모리 응용에 적합한 미세 구조 내에 전자에 의한 전류에 영향을 미치는 일종의 이력(hysterisis)을 갖는 인자를 가지고 있기 때문에 비휘발성 정보 저장막 패턴(SM)으로서 응용될 수 있다. The perovskite oxide and the transition metal oxide exhibit switching characteristics of resistance values according to electrical pulses. To explain these switching characteristics, various mechanisms related to conductive filaments, interfacial effects and trap charges have been proposed, but these mechanisms are not clear. However, these materials can be applied as a nonvolatile information storage film pattern SM because they commonly have a factor with some kind of hysterisis affecting the current by electrons in microstructures suitable for nonvolatile memory applications. have.
상기 이력은 인가 전압의 극성에 무관한 단극성(unipolar) 저항 재료와 양극성(bipolar) 저항 재료에 따라 구별되는 특성을 가질 수 있지만, 본 발명은 이에 제한되지 않는다. 예를 들면, 비휘발성 정보 저장막 패턴(SM)은 단극성 저항 재료로만 이루어지거나, 양극성 저항 재료로만 이루어질 수 있다. 또는, 비휘발성 정보 저장막 패턴(SM)은 상기 단극성 저항 재료로 이루어진 막과 양극성 저항 재료로 이루어진 막의 적층 구조체를 포함함으로써 멀티 비트 구동을 하도록 설계될 수도 있다. The hysteresis may have characteristics distinguished according to a unipolar resistance material and a bipolar resistance material irrespective of the polarity of the applied voltage, but the present invention is not limited thereto. For example, the nonvolatile information storage layer pattern SM may be made of only a monopolar resistive material or may be made of only a bipolar resistive material. Alternatively, the nonvolatile information storage film pattern SM may be designed for multi-bit driving by including a stacked structure of a film made of the unipolar resistive material and a film made of the bipolar resistive material.
다른 실시예에서는, 비휘발성 정보 저장막 패턴(SM)은 프로그래머블 금속화 셀(PMC)을 포함할 수도 있다. 상기 PMC 재료는 전기화학적으로 활성인, 예를 들면 산화 가능한 은(Ag), 테루륨(Te), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti)와 같은 금속 전극과 상대적으로 비활성인 텅스텐(W), 금(Au), 백금(Pt), 파라듐(Pd), 및 로듐(Rh)과 같은 금속 전극으로 이루어진 2개의 금속 전극들과 이들 사이에 배치되고 슈퍼 이온 영역들을 갖는 전해질 물질을 포함할 수 있다. 상기 전극들 중 적어도 어느 하나는 도전성 라인들 또는 도전성 평판들에 의해 구현될 수도 있다.In another embodiment, the nonvolatile information storage layer pattern SM may include a programmable metallization cell PMC. The PMC material is electrochemically active, for example tungsten which is relatively inert with metal electrodes such as oxidizable silver (Ag), terulium (Te), copper (Cu), tantalum (Ta) and titanium (Ti). Two metal electrodes consisting of metal electrodes such as (W), gold (Au), platinum (Pt), palladium (Pd), and rhodium (Rh) and an electrolyte material disposed between them and having super ion regions It may include. At least one of the electrodes may be implemented by conductive lines or conductive plates.
상기 PMC 재료는, 상기 전해질 재료 내에서 슈퍼 이온 영역들의 물리적 재배치를 통해서 저항 변화 또는 스위칭 특성을 나타낸다. 상기 슈퍼 이온 영역들을 갖는 전해질 물질은, 예를 들면, 게르마늄셀레늄 화합물(GeSe) 재료와 같은 베이스 글래스 재료(base glass material)일 수 있다. 상기 GeSe 화합물은 칼코게나이드 글래스 또는 칼로게나이드 재료로 지칭될 수도 있다. 이러한 GeSe 화합물에는, Ge3Se7, Ge4Se6 또는 Ge2Se3이 있다. 다른 실시예에서는, 다른 공지의 재료가 이용될 수도 있을 것이다.The PMC material exhibits resistance change or switching characteristics through physical rearrangement of super ion regions in the electrolyte material. The electrolyte material having the super ion regions may be, for example, a base glass material such as germanium selenium compound (GeSe) material. The GeSe compound may also be referred to as chalcogenide glass or chalcogenide material. Such GeSe compounds include Ge 3 Se 7 , Ge 4 Se 6, or Ge 2 Se 3 . In other embodiments, other known materials may be used.
다른 실시예로서, 비휘발성 정보 저장막 패턴(SM)은 자성체 재료를 포함할 수도 있다. 상기 자성체 재료는, 예를 들면, Mg, Ni, CO, 및/또는 Fe의 조합을 포함하는 조성물일 수 있다. 이 경우, 비휘발성 정보 저장막 패턴(SM)은 거대자기저항(GMR: Giant Magneto Resistive) 소자와 터널링자기저항(TMR:Tunneling Magneto Resistance)소자로서 응용될 수 있다. 특히, 터널링 자기저항 소자의 경우, 비휘발성 정보 저장막 패턴(SM)은, 이들 자성체 재료로 이루어진 막과 함께 적합한 절연막의 적층 구조체에 의해 얻어지는 자성 터널링 접합(magnetic tunneling junction)을 포함할 수 있으며, 스핀 토크 전달 메모리를 구현할 수 있다.할 수도 있다. In another embodiment, the nonvolatile information storage film pattern SM may include a magnetic material. The magnetic material may be, for example, a composition comprising a combination of Mg, Ni, CO, and / or Fe. In this case, the nonvolatile information storage layer pattern SM may be applied as a Giant Magneto Resistive (GMR) device and a Tunneling Magneto Resistance (TMR) device. In particular, in the case of a tunneling magnetoresistive element, the nonvolatile information storage film pattern SM may include a magnetic tunneling junction obtained by a laminated structure of a suitable insulating film together with a film made of these magnetic materials, A spin torque transfer memory can be implemented.
전술한 비휘발성 정보 저장막 패턴(SM)에 관하여 전술한 재료들은 예시적이며, 본 발명이 이에 의해 한정되는 것은 아니다. 또한, 비휘발성 정보 저장막 패턴(SM)은 단일 층을 갖거나, 전술한 층들이 조합된 2 개 이상의 층들을 포함하는 적층 구조체를 가질 수 있음은 전술한 바와 같다. The materials described above with respect to the above-described nonvolatile information storage film pattern SM are exemplary, and the present invention is not limited thereto. In addition, as described above, the nonvolatile information storage layer pattern SM may have a single layer or a laminate structure including two or more layers in which the above-described layers are combined.
교차 영역들(SR) 사이에 각각 배치되는 비휘발성 정보 저장 패턴들(SM)에 의해 구성하는 메모리 셀의 읽기 또는 프로그래밍시, 선택되지 않은 다른 인접하는 메모리 셀에서 일어나는 신호 간섭을 배제하기 위하여, 셀 어레이(1000)는 선택 다이오드막 패턴들(DI)을 더 포함할 수 있다. 선택 다이오드막 패턴들(DI)은 비휘발성 정보 저장 패턴들(SM)과 각각 전기적으로 직렬 연결될 수 있다. 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴들(DI)의 적층 순서와 관련하여, 도 1a에 도시된 바와 같이, 비휘발성 정보 저장막 패턴(SM) 상에 선택 다이오드막 패턴(DI)이 적층되는 방식일 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 다른 실시예에서는, 선택 다이오드막 패턴들(DI) 상에 비휘발성 정보 저장막 패턴(SM)이 적층될 수도 있을 것이다.In order to exclude signal interference occurring in other adjacent memory cells which are not selected during reading or programming of the memory cell constituted by the nonvolatile information storage patterns SM respectively disposed between the crossing regions SR, the cell The
선택 다이오드막 패턴(DI)은 정류 특성을 갖는 전기적 요소로서, P-N 접합 다이오드 또는 쇼트키 접합 다이오드일 수 있다. 상기 P-N 접합 다이오드의 경우에는, 비휘발성 정보 저장막 패턴(SM) 상에 이를 둘러싸는 P형 반도체층을 형성한 후, 상기 P형 반도체층 상에 N형 반도체층을 적층하고, 적절한 패터닝 공정을 수행하여 형성될 수 있다. 반대로, 정보 저장막 패턴(SM) 상에 이를 둘러싸는 N형 반도체층을 형성한 후, 상기 N형 반도체층 상에 P형 반도체층을 적층하고, 적절한 패터닝 공정을 수행하여 형성될 수 있다. 상기 쇼트키 접합 다이오드는, 비휘발성 정보 저장막 패턴들(SM) 상에 쇼트키 접합을 이루는 반도체층과 상기 반도체층과 오믹 접촉하는 도전층을 순차대로 또는 역순으로 적층한 후, 적절히 패터닝함으로써 형성될 수도 있다.The selection diode layer pattern DI is an electrical element having rectifying characteristics, and may be a P-N junction diode or a Schottky junction diode. In the case of the PN junction diode, a P-type semiconductor layer is formed on the nonvolatile information storage layer pattern SM, and then an N-type semiconductor layer is laminated on the P-type semiconductor layer, and an appropriate patterning process is performed. It can be formed by performing. On the contrary, it may be formed by forming an N-type semiconductor layer surrounding the information storage layer pattern SM and then laminating a P-type semiconductor layer on the N-type semiconductor layer and performing an appropriate patterning process. The Schottky junction diode is formed by sequentially stacking a semiconductor layer forming a Schottky junction and a conductive layer in ohmic contact with the semiconductor layer on the nonvolatile information storage layer patterns SM, and then patterning the pattern in an appropriate order. May be
전술한 실시예들에서, 비휘발성 정보 저장막 패턴(SM) 및 선택 다이오드막 패턴(DI)은 교차 영역(SR)에서 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 둘러싸는 형태를 갖지만, 이는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 비휘발성 정보 저장막 패턴(SM) 및 선택 다이오드막 패턴(DI) 중 어느 하나만이 도전성 라인(BL11, BL12, BL13; BL21, BL22, BL23)을 둘러싸는 형태를 가지거나 이들 모두 둘러싸지 않는 형태를 가질 수도 있다.In the above-described embodiments, the nonvolatile information storage layer pattern SM and the selection diode layer pattern DI may include conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , in the crossing region SR. BL 23 ), but this is exemplary and the present invention is not limited thereto. For example, only one of the nonvolatile information storage film pattern SM and the selection diode film pattern DI surrounds the conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 . It may have a form that does not surround or both.
또 다른 실시예에서는, 도 1c에 도시된 바와 같이, 도전성 라인(BL) 상에 형성된 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI) 사이에, 삽입 전극층(IM)이 더 배치될 수 있다. 삽입 전극층(IM)은 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI) 사이의 원치 않는 부반응을 억제할 수 있는 장벽층으로서 기능할 수도 있다. In another embodiment, as illustrated in FIG. 1C, an insertion electrode layer IM may be further disposed between the information storage layer pattern SM and the selection diode layer pattern DI formed on the conductive line BL. have. The insertion electrode layer IM may also function as a barrier layer capable of suppressing unwanted side reactions between the nonvolatile information storage film pattern SM and the selection diode film pattern DI.
다시, 도 1a 및 도 1b를 참조하면, 3차원 비휘발성 메모리 장치를 제조하기 위해서는, 서로 평행하게 이격된 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 먼저 형성할 수 있다. 이후, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 상에 비휘발성 정보 저장막 및 다이오드막을 순차대로 또는 역순으로 둘러싸고 일정한 간격으로 패터닝하여, 메모리 셀 분리 공정을 수행할 수 있다. 비휘발성 정보 저장막은 단일 층 또는 복수의 적층 구조를 가질 수 있음은 전술한 바와 같으며, 단극 저항성 재료막과 양극 저항성 재료막을 중첩하여 상기 비휘발성 정보 저장막을 형성하는 경우, 상기 선택 다이오드막은 생략될 수도 있다.Referring again to FIGS. 1A and 1B, in order to manufacture a 3D nonvolatile memory device, a plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , and BL 23 spaced in parallel to each other may be used. ) May be formed first. Thereafter, the nonvolatile information storage film and the diode film are surrounded on the plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 in order or in reverse order and patterned at regular intervals to form a memory cell. Separation process can be performed. As described above, the nonvolatile information storage film may have a single layer or a plurality of stacked structures. When the nonvolatile information storage film is formed by overlapping a monopolar resistive material film and an anode resistive material film, the selection diode film may be omitted. It may be.
상기 메모리 셀 분리 공정에 의해, 비휘발성 정보 저장막 패턴(SM) 및/또는 선택 다이오드막 패턴(DI)이 형성될 수 있다 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI)이 메모리 셀들을 형성한다. 후속하여, 상기 메모리 셀들 상에서 복수의 제 1 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)을 가로지르며 서로 평행하게 이격된 복수의 도전성 평판들(WP1, WP2, WP3)을 형성할 수 있다. 일부 실시예에서는, 비휘발성 정보 저장막, 다이오드막 사이에 삽입 도전막을 더 형성하여, 비휘발성 정보 저장막 패턴(SM)과 선택 다이오드막 패턴(DI) 사이에 삽입 전극 패턴(IM)을 제공할 수도 있다.
The nonvolatile information storage layer pattern SM and / or the selection diode layer pattern DI may be formed by the memory cell separation process. The nonvolatile information storage layer pattern SM and the selection diode layer pattern DI may be formed. Form memory cells. Subsequently, the plurality of conductive plates WP 1 , which are spaced in parallel with each other across the plurality of first conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 on the memory cells. WP 2 , WP 3 ) can be formed. In some embodiments, an insertion conductive layer may be further formed between the nonvolatile information storage layer and the diode layer to provide the insertion electrode pattern IM between the nonvolatile information storage layer pattern SM and the selection diode layer pattern DI. It may be.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 회로도이다. 2 is a circuit diagram of a nonvolatile memory device according to an embodiment of the present invention.
도 2를 참조하면, 비휘발성 메모리 장치는 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23), 제 2 신호 라인들(W1, W2, W3), 및 직렬 연결된 가변 저항(R) 및 다이오드(D)를 포함할 수 있다. 가변 저항(R) 및 다이오드(D)는 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 제 2 신호 라인들(W1, W2, W3) 사이에 각각 전기적으로 연결될 수 있다. 가변 저항(R)이 메모리 셀로서 기능하며, 다이오드(D)는 인접하는 메모리 셀들 사이의 간섭을 억제할 수 있다.Referring to FIG. 2, a nonvolatile memory device may include first signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 , second signal lines W1, W2, and W3. It may include a variable resistor (R) and a diode (D) connected in series. The variable resistor R and the diode D are disposed between the first signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 and the second signal lines W1, W2, and W3. Each may be electrically connected. The variable resistor R functions as a memory cell, and the diode D can suppress interference between adjacent memory cells.
제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 제 2 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 사이에 연결된 메모리 셀인 가변 저항(R)에 액세스하기 위하여, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 제 2 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 독립적으로 선택될 수 있다. 이들 신호 라인들을 선택하기 위하여, 신호 라인들 중 적어도 어느 한 종류의 단부에는 선택 트랜지스터(미도시)가 각각 연결될 수 있다.Between the first signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 and the second signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 The first signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 and the second signal lines BL 11 , BL 12 to access the variable resistor R, which is a memory cell connected to the memory cell. , BL 13 ; BL 21 , BL 22 , BL 23 ) may be independently selected. In order to select these signal lines, at least one kind of signal lines may be connected to select transistors (not shown).
도 2와 함께 도 1a를 참조하면, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 도 1a의 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)에 각각 대응될 수 있다. 즉, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 1차원적인 라인 형태를 가질 수 있다. 제 2 신호 라인들(W1, W2, W3)은 도 1a의 복수의 도전성 평판들(W1, W2, W3)에 각각 대응될 수 있다. 즉, 제 2 신호 라인들(W1, W2, W3)은 2차원적인 평면 형태를 가질 수 있다.Referring to FIG. 1A together with FIG. 2, the first signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , and BL 23 may correspond to the plurality of conductive lines BL 11 , BL 12 , and FIG. BL 13 ; BL 21 , BL 22 , and BL 23 ). That is, the first signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 may have a one-dimensional line shape. The second signal lines W1, W2, and W3 may correspond to the plurality of conductive plates W1, W2, and W3 of FIG. 1A, respectively. That is, the second signal lines W1, W2, and W3 may have a two-dimensional planar shape.
또한, 가변 저항(R)은 도 1a의 비휘발성 정보 저장막 패턴(SM)에 대응되고, 다이오드(D)는 도 1a의 선택 다이오드막 패턴들(DI)에 대응될 수 있다. 다른 실시예에서는, 도 1a를 참조하여 전술한 바와 같이, 비휘발성 정보 저장막 패턴(SM)을 상기 단극성 저항 재료로 이루어진 막과 양극성 저항 재료로 이루어진 막의 적층 구조체로 구현함으로써 선택 다이오드막 패턴들(DI)을 생략할 수 있으며, 이 경우, 다이오드(D)는 생략될 수 있다.In addition, the variable resistor R may correspond to the nonvolatile information storage layer pattern SM of FIG. 1A, and the diode D may correspond to the selection diode layer patterns DI of FIG. 1A. In another embodiment, as described above with reference to FIG. 1A, the selection diode film patterns are implemented by implementing the nonvolatile information storage film pattern SM as a laminated structure of a film made of the monopolar resistive material and a film made of the bipolar resistive material. DI may be omitted, and in this case, diode D may be omitted.
구동과 관련하여, 제 1 신호 라인들(BL11, BL12, BL13; BL21, BL22, BL23)은 비트라인일 수 있으며, 제 2 신호 라인들(W1, W2, W3)은 워드라인(정확하게는, 워드 평면)일 수 있다. 또는, 그 반대일 수도 있으며, 이들 신호 라인들은 기판(100) 상에 형성된 드라이버 회로(미도시)에 전기적으로 연결될 수 있다. 또한, 3 차원 배열을 이루는 각 x, y 및 z 방향의 메모리 셀들의 개수는 각각 2m 개 (m은 자연수)일 수 있으며, 고속의 가변 길이 접근(byte-addressable)이 가능하도록 적절한 블록 및 페이지 단위를 기초로 설계될 수 있다.
In connection with driving, the first signal lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 may be bit lines, and the second signal lines W1, W2, W3 may be words. May be a line (exactly a word plane). Alternatively, or vice versa, these signal lines may be electrically connected to a driver circuit (not shown) formed on the
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 장치의 제조 방법을 순서대로 도시하는 사시도들이다. 도 4은 도 3k의 선 Ⅳ-Ⅳ'를 따라 절취된 3차원 비휘발성 메모리 장치의 단면도를 도시한다.3A to 3K are perspective views sequentially illustrating a method of manufacturing a 3D nonvolatile memory device according to an embodiment of the present invention. 4 illustrates a cross-sectional view of the three-dimensional nonvolatile memory device taken along the line IV-IV 'of FIG. 3K.
도 3a를 참조하면, 기판(100) 상에 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 교번하여 반복적으로 적층시킬 수 있다. 기판(100)은, 예를 들면, 실리콘, 실리콘-온-절연체(SOI), 실리콘-게르마늄 또는 실리콘-온-사파이어(SOS)과 같은 실리콘계 기저 구조체 또는, 게르마늄, 및 갈륨-비소계 화합물 재료와 같은 Ⅲ-Ⅴ족 반도체 재료를 포함할 수 있다. 또는, 기판(100)은 전술한 반도체가 아닌 다른 재료를 포함할 수도 있으며, 이들 재료들은 예시적일 뿐, 본 발명이 이러한 재료에 의해 한정되는 것은 아니다. Referring to FIG. 3A, first
기판(100) 상에 적층되는 제 1 희생막들(10a, 10b, 10c)의 두께는 적절히 선택될 수 있다. 예를 들면, 제 1 희생막들(10a, 10b, 10c) 중 도전막들(20a, 20b) 사이에 개재되는 제 1 희생막들(10b, 도 2a에서는 단일층이지만, 2 이상의 복수 개일 수 있음)의 두께는 일정하고, 다른 도전막들(10a, 10c)의 두께는 이와 상이할 수 있다. 제 1 희생막(10a, 10b, 10c)은 절연막, 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘산소질화물 중 어느 하나 또는 이들의 조합일 수 있다. 제 1 희생막(10a, 10b, 10c)은, 예를 들면, 플라즈마강화화학기상증착 또는 화학기상증착에 의해 형성될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.The thicknesses of the first
제 1 도전막들(20a, 20b)의 두께는 서로 동일할 수 있다. 제 1 도전막들(20a, 20b)은 스퍼터링과 같은 물리적기상증착 또는 화학기상증착에 의해 형성될 수 있다. 제 1 도전막들(20a, 20b)은 후술하는 패터닝 공정을 통하여 도전성 라인들(도 1a의 (BL11, BL12, BL13; BL21, BL22, BL23 참조)이 되는 것이어서, 예를 들면, 높은 도전성을 갖는 금속, 예를 들면, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 또는, 몰리브데늄(Mo), 또는 이들의 합금을 포함할 수 있다. 또는, 제 1 도전막들(20a, 20b)은 이들의 도전성 질화물(예를 들면, TiN, MoN 등), 도전성 산소질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수도 있다. 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 제 1 도전막들(20a, 20b)은 비휘발성 정보 저장 패턴들(SM)과 신뢰성있는 계면을 형성할 수 있는 적합한 다른 물질을 포함할 수도 있다.The thicknesses of the first
제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)이 교번하여 반복적으로 적층된 결과물 상에, 라인 패턴을 갖는 제 1 식각 마스크막(M1)이 제공될 수 있다. 제 1 식각 마스크막(M1)의 상기 라인 패턴은 기판(100)에 평행한 제 1 방향(예를 들면, x 방향)으로 연장될 수 있다.A first etching mask layer M 1 having a line pattern may be provided on a resultant product in which the first
도 3b를 참조하면, 식각 마스크로서 제 1 식각 마스크막(M1)을 사용하여, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 연속적으로 패터닝하여, x 방향으로 연장되고, x 방향과 다른 제 2 방향(예를 들면, y 방향)으로 서로 평행하게 이격된 복수의 적층 라인 패턴들(LP)을 형성한다. 상기 패터닝 공정은 반응성 이온 식각과 같은 건식 식각 공정을 통하여 수행될 수 있다. 적층 라인 패턴들(LP) 내에는, 제 1 희생막들(10a, 10b, 10c)로부터 유래된 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)과 제 1 도전막들(20a, 20b)로부터 유래된 도전막 라인 패턴들(20ap, 20bp)이 반복적으로 적층되어 배치될 수 있다.Referring to FIG. 3B, the first
도 3c를 참조하면, 복수의 적층 라인 패턴들(LP) 내에 잔존하는 제 1 희생막들(20a, 20b)의 일부, 즉, 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)을 제거하여 도전성 라인 패턴들(20ap, 20bp)을 완전히 노출시킨다. 상기 제거 공정은 습식 식각과 같은 등방성 식각 공정에 의해 수행될 수 있다. 일부 실시예에서는, 상기 제거 공정 이전에, 서로 이격된 도전성 라인 패턴들(20ap, 20bp)을 지지하기 위한 지지 구조가 제공될 수 있으며, 이에 관하여는 후술하도록 한다.Referring to FIG. 3C, a portion of the first
도 3d를 참조하면, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 비휘발성 정보 저장막(30L)을 형성한다. 비휘발성 정보 저장막(30L)은 도 1a를 참조하여 개시한 바와 같이, 가변 저항성 재료 또는 가변 자성체 재료일 수 있다. 후속하여, 도 3e에 도시된 바와 같이, 비휘발성 정보 저장막(30L) 상에 다이오드막(40L)을 형성할 수 있다. 다이오드막(40L)은 도 1a를 참조하여 개시한 바와 같이, PN 접합 다이오드 또는 쇼트키 다이오드일 수 있다.Referring to FIG. 3D, a nonvolatile
다른 실시예에서는, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 먼저 다이오드막(40L)을 형성하고, 후속하여, 다이오드막(40L) 상에 비휘발성 정보 저장막(30L)이 형성될 수도 있다. 또 다른 실시예에서는, 비휘발성 정보 저장막(30L)과 다이오드막(40L) 사이에 삽입 전극층(도 1c의 IM 참조)을 더 형성할 수도 있다. 비휘발성 정보 저장막 (30L), 다이오드막(40L) 및 삽입 전극층(IM)은 균일한 증착이 가능한 화학기상증착 또는 원자층 증착에 의해 수행될 수 있다. 또 다른 실시예에서, 다이오드막(40L)이 생략될 수 있음은 전술한 바와 같으며, 이들 층들을 적층하기 이전, 또는 적층한 후에 인접하는 층 사이의 원치 않는 반응을 방지하기 위한 장벽층(미도시)이 더 형성될 수도 있다.In another embodiment, the
도 3f를 참조하면, 기판(100) 상에 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)을 매립하는 제 2 희생막(50L)을 형성할 수 있다. 제 2 희생막(50L)은 절연막, 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 실리콘산소질화물 중 어느 하나 또는 이들의 조합일 수 있다. 제 2 희생막(50L)은, 예를 들면, 플라즈마강화화학기상증착 또는 화학기상증착에 의해 형성될 수 있다. 제 2 희생막(50L)은 후술하는 절연막 패턴들(도 2i의 60LP 참조)과 식각 선택비를 갖는 절연막일 수 있다. 후속하여, 제 2 희생막(50L) 상에, 라인 패턴을 갖는 제 2 식각 마스크막(M2)이 제공될 수 있다. 제 2 식각 마스크막(M2)은 x 방향과 다른 제 2 방향(예를 들면, y 방향)으로 연장될 수 있다. Referring to FIG. 3F, a second
도 3g를 참조하면, 식각 마스크로서 제 2 식각 마스크막(M2)을 사용하여, 제 2 희생막(50L)을 패터닝하여, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 적층된 도전성 라인 패턴들(10ap, 20bp)과 교차하는 제 2 희생막 패턴들(50LP)을 형성할 수 있다. 제 2 희생막 패턴들(50LP)은 y 방향으로 연장되고, x 방향으로 서로 평행하게 이격될 수 있다. 이로써, 제 2 희생막 패턴들(50LP) 사이에, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(10ap, 20bp)의 제 1 부분이 노출될 수 있다.Referring to FIG. 3G, the second
도 3h를 참조하면, 식각 마스크로서 제 2 희생막 패턴들(50LP)을 이용하여, 제 2 희생막 패턴들(50LP) 사이에 노출된 도전성 라인 패턴들(20ap, 20bp)의 상기 제 1 부분 상의 비휘발성 정보 저장막(30L) 및 다이오드막(40L)을 연속적으로 식각하여, 도전성 라인 패턴들(20ap, 20bp)의 표면을 노출시킨다. 이로써, 제 2 희생막 패턴들(50LP) 내에 비휘발성 정보 저장막 패턴(30LP) 및 선택 다이오드막 패턴(40LP)이 형성될 수 있다. 비휘발성 정보 저장막 패턴(30LP)과 선택 다이오드막 패턴(40LP)은 일정한 간격으로 이격될 수 있으며, 이로써, 인접하는 메모리 셀들 사이의 셀 분리가 달성될 수 있다. Referring to FIG. 3H, on the first portion of the conductive line patterns 20ap and 20bp exposed between the second sacrificial layer patterns 50LP, using the second sacrificial layer patterns 50LP as an etching mask. The nonvolatile
다른 실시예에서는, 상기 셀 분리를 위해, 인접하는 메모리 셀들 사이의 전기적 분리를 방해할 수 있는 다이오드막(40L)만을 제거하고, 비휘발성 정보 저장막(30L)은 잔존시킬 수도 있다. 이를 위하여, 비휘발성 정보 저장막(30L)은 교차 영역(SR) 이외의 부분에서는 부도체일 필요가 있다.In another embodiment, only the
전술한 실시예는, 다이오드막(40L)을 형성하고, 셀 분리를 위해 비휘발성 정보 저장막을 패터닝하는 것에 관한 것이지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 다이오드막(40L)을 형성하지 않는 실시예, 예를 들면, 단극성 저항성 재료막과 양극성 저항성 재료막으로 비휘발성 정보 저장막을 구성한 경우, 구동시의 전압 극성을 제어함으로써 인접하는 메모리 셀들 사이의 간섭을 배제할 수 있으며, 이 경우, 다이오드막(40L)의 형성 공정이 생략될 수 있으며, 그 결과, 셀 분리를 위해 비휘발성 정보 저장막을 패터닝할 필요가 없을 수 있다. 이런 경우, 도 3f를 참조하여 개시된 제 2 희생막(50L)의 형성 공정, 그리고, 도 3g 및 도 3h를 참조하여 개시된 제 2 희생막 패턴들(50LP)의 형성 공정은 생략될 수도 있다.The above embodiment relates to forming the
도 3i를 참조하면, 제 2 희생막 패턴들(50LP) 사이에 노출된 도전성 라인 패턴들(20ap, 20bp)의 일부를 매립하도록, 제 2 희생막 패턴들(50LP) 사이에 절연막 패턴들(60LP)을 형성한다. 절연막 패턴들(60LP)은, 예를 들면, 제 2 희생막 패턴들(50LP) 사이를 매립하도록 제 2 희생막 패턴들(50LP) 상에 적합한 절연막을 형성하고, 에치백 공정 또는 화학기계적연마 공정과 같은 평탄화 공정을 수행함으로써 얻어질 수 있다.Referring to FIG. 3I, the insulating layer patterns 60LP are interposed between the second sacrificial layer patterns 50LP to fill a portion of the conductive line patterns 20ap and 20bp exposed between the second sacrificial layer patterns 50LP. ). For example, the insulating layer patterns 60LP may form a suitable insulating layer on the second sacrificial layer patterns 50LP to fill the gap between the second sacrificial layer patterns 50LP, and may include an etch back process or a chemical mechanical polishing process. It can be obtained by performing a planarization process such as.
도 3j를 참조하면, 제 2 희생막 패턴들(50LP)을 제거하여, 절연막 패턴들(60LP) 사이에 비휘발성 정보 저장막 패턴(30LP) 및 선택 다이오드막 패턴(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 노출시킨다.Referring to FIG. 3J, the plurality of conductive lines having the non-volatile information storage layer pattern 30LP and the selection diode layer pattern 40LP formed between the insulating layer patterns 60LP by removing the second sacrificial layer patterns 50LP may be formed. Expose a second portion of the patterns 20ap, 20bp.
도 3k를 참조하면, 노출된 정보 저장막 패턴(30LP) 및 선택 다이오드막(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 매립하도록, 절연막 패턴들(60LP) 사이에 도전성 평판들(70LP)을 형성한다(70LP). 도전성 평판들(70LP)은, 예를 들면, 절연막 패턴들(60LP) 사이를 매립하도록 절연막 패턴들(60LP) 상에 적합한 도전막을 형성하고, 에치백 공정 또는 화학기계적연마 공정과 같은 평탄화 공정을 수행함으로써 얻어질 수 있다. 이로써, 도전성 평판들(70LP)과 비휘발성 정보 저장막 패턴(30LP), 또는, 이에 직렬 연결되는 선택 다이오드막 패턴(40LP) 사이의 전기적 연결이 달성될 수 있다.Referring to FIG. 3K, between the insulating layer patterns 60LP to fill a second portion of the plurality of conductive line patterns 20ap and 20bp on which the exposed information storage layer pattern 30LP and the selection diode layer 40LP are formed. Conductive plates 70LP are formed on the substrate 70LP. For example, the conductive flat plates 70LP may form a suitable conductive film on the insulating film patterns 60LP to fill the insulating film patterns 60LP, and perform a planarization process such as an etch back process or a chemical mechanical polishing process. Can be obtained. As a result, an electrical connection between the conductive plates 70LP and the nonvolatile information storage layer pattern 30LP or the selection diode layer pattern 40LP connected in series thereto may be achieved.
상기 도전막은, 예를 들면, 높은 도전성과 안정성을 갖는 금속층, 예를 들면, 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 몰리브데늄(Mo)을 포함할 수 있다. 또는, 상기 도전막은 이들의 도전성 질화물(예를 들면, TiN, MoN 등), 도전성 산소질화물(예를 들면, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수도 있다. 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 상기 도전막은 불순물이 과도핑된 폴리실리콘을 포함할 수도 있다.The conductive film is, for example, a metal layer having high conductivity and stability, for example, platinum (Pt), ruthenium (Ru), iridium (Ir), silver (Ag), aluminum (Al), titanium (Ti), Tantalum (Ta), tungsten (W), silicon (Si), copper (Cu), nickel (Ni), cobalt (Co), and molybdenum (Mo) may be included. Alternatively, the conductive film may include these conductive nitrides (eg, TiN, MoN, etc.), conductive oxygen nitrides (eg, TiON, etc.), or a combination thereof (eg, TiSiN, TiAlON, etc.). . These materials are exemplary and the present invention is not limited thereto. For example, the conductive film may include polysilicon doped with impurities.
도 4를 참조하면, 3차원 반도체 메모리 장치는 서로 평행하게 이격된 복수의 도전성 라인들(20ap, 20bp)을 포함한다. 복수의 도전성 라인들(20ap, 20bp)을 가로지르면서 교차하는 복수의 도전성 평판들(WP1, WP2, WP3)을 포함한다. 복수의 도전성 평판들(WP1, WP2, WP3) 사이에는 저항막 패턴(60LP)이 배치되어 복수의 도전성 평판들(WP1, WP2, WP3)을 기계적으로 지지하고, 이들을 절연될 수 있다.Referring to FIG. 4, the 3D semiconductor memory device includes a plurality of conductive lines 20ap and 20bp spaced apart from each other in parallel. And a plurality of conductive plates WP 1 , WP 2 , and WP 3 crossing and crossing the plurality of conductive lines 20ap and 20bp. Among the plurality of the conductive plate (WP 1, WP 2, WP 3) , the resistive patterns (60LP) is arranged to support a plurality of conductive plate (WP 1, WP 2, WP 3) mechanically, be isolated them Can be.
복수의 도전성 평판들(WP1, WP2, WP3)은 소정의 두께(w)를 갖는 평판 패턴을 각각 포함한다. 상기 평판 패턴은, 제 1 방향(x 방향)과 다른 제 2 방향(y 방향) 및 제 3 방향(z 방향)으로 연장될 수 있으며, 상기 평판 패턴은 제 1 방향(x 방향)으로 서로 평행하게 이격되어 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 교차하여 교차 영역(SR)을 정의한다.The plurality of conductive plates WP 1 , WP 2 , and WP 3 each include a plate pattern having a predetermined thickness w. The flat plate pattern may extend in a second direction (y direction) and a third direction (z direction) different from the first direction (x direction), and the flat plate pattern may be parallel to each other in the first direction (x direction). The crossing area SR is defined by being spaced apart and crossing the plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 .
복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)과 복수의 도전성 평판들(WP1, WP2, WP3)이 교차되는 교차 영역(SR)에 비트 값을 저장할 수 있는 비휘발성 정보 저장막 패턴(SM)이 각각 배치되고, 정보 저장 패턴들(SM)이 각각 메모리 셀을 정의한다. Bit in intersection area SR where a plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 and a plurality of conductive plates WP 1 , WP 2 , WP 3 intersect. Each of the nonvolatile information storage layer patterns SM capable of storing a value is disposed, and the information storage patterns SM each define a memory cell.
비휘발성 정보 저장막 패턴(SM)은 도시된 바와 같이, 두께(w)를 갖는 도전성 평판(WP1, WP2, WP3)과 이에 교차하는 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23) 사이의 교차 영역(SR) 내에 국지적으로 배치되어 메모리 셀들 사이의 분리가 달성될 수 있다. 그러나, 이는 예시적이며, 비휘발성 정보 저장막의 저항 변화가 교차 영역들(SR) 내에서만 국지적으로 일어날 수 있다면, 비휘발성 정보 저장막 패턴(SM)은 교차 영역들(SR)은 물론 저항막 패턴(60LP)과 도전성 라인들(20ap, 20bp)이 교차하는 부분 상으로도 연장될 수 있다.
As illustrated, the nonvolatile information storage layer pattern SM may include conductive plates WP 1 , WP 2 , and WP 3 having a thickness w and conductive lines BL 11 , BL 12 , and BL 13 crossing the conductive plates WP 1 , WP 2 , and WP 3 ; Localization may be performed within the intersection region SR between BL 21 , BL 22 , and BL 23 to achieve separation between the memory cells. However, this is exemplary, and if the resistance change of the nonvolatile information storage film can occur locally only in the cross regions SR, the nonvolatile information storage film pattern SM may have a resist pattern as well as the cross regions SR. 60LP and the conductive lines 20ap and 20bp may also extend over the intersection portion.
도 5a 내지 도 5f는 본 발명의 다른 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 순서대로 도시하는 사시도들이며, 도 6은 도 5f의 선 Ⅵ-Ⅵ'를 따라 절취한 단면도이다. 이들 도면들의 구성 부재들 중 전술한 도면들의 구성 부재와 동일한 참조 부호를 갖는 구성 부재들에 대한 설명은 모순되지 않는 한 전술한 개시 사항을 참조할 수 있다.5A through 5F are perspective views sequentially illustrating a method of manufacturing a 3D nonvolatile memory device according to another exemplary embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along line VI-VI ′ of FIG. 5F. The description of the constituent members having the same reference numerals as the constituent members of the above-described drawings among the constituent members of these drawings may refer to the above-described disclosure unless otherwise contradicted.
도 5a를 참조하면, 기판(100) 상에 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 교번하여 반복적으로 적층시킬 수 있다. 전술한 바와 같이, 기판(100) 상에 적층되는 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)의 두께는 적절히 선택될 수 있다.Referring to FIG. 5A, first
도 5b를 참조하면, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)이 교번하여 반복적으로 적층된 결과물 상에, 포토리소그래피 공정을 통하여 적합한 마스크막을 형성한 후, 식각 공정을 수행하여, 상기 결과물을 관통하는 복수의 관통 홀들(h)을 형성할 수 있다. 관통 홀들(h)은 기판(100)의 주면에 수직한 방향, 즉, z 방향으로 형성될 수 있다. 관통 홀들(h)은, 후속 공정을 통해 얻어지는 복수의 도전성 라인들(도 5f의 20ap, 20bp)을 관통하되, 도 6에 도시된 바와 같이, 복수의 도전성 라인들(20ap, 20bp 참조)과 도전성 평판들(70LP)이 교차하지 않는 영역에 위치할 수 있다. 이에 관하여는, 더욱 상세히 후술하기로 한다.Referring to FIG. 5B, a suitable mask layer is formed through a photolithography process on a resultant product in which the first
도 5c를 참조하면, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)이 교번하여 반복적으로 적층된 결과물 상에, 관통 홀들(h)을 채우도록, 절연층을 형성하고, 에치백 또는 화학기계적연마 공정을 통하여 평탄화함으로써 지지 구조(SP)를 형성할 수 있다. 지지 구조(SP)는 도시된 바와 같이 관통 홀들(h)을 완전히 채워 형성되는 필라 형태일 수 있지만, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 관통 홀들(h)의 측벽 내에 일정한 두께로 절연층을 형성한 경우, 중공형 파이프 형태의 지지 구조(SP)가 제공될 수도 있을 것이다. 또한, 지지 구조(SP)는, 도시된 바와 같이, 원형 패턴뿐만 아니라, 타원 패턴, 또는, 사각 패턴과 같은 다각형 패턴을 가질 수 있다.Referring to FIG. 5C, the first
지지 구조(SP)는 적층된 제 1 희생막들(10a, 10b, 10c)과 식각 선택비를 갖는 재료로 형성될 수 있다. 예를 들면, 제 1 희생막들(10a, 10b, 10c)이 실리콘 산화물로 형성된 경우, 지지 구조(SP)는 실리콘 질화물로 형성될 수 있다. 또한, 지지 구조(SP)는 후속 공정에서 형성되는 절연막 패턴들(도 6의 60LP 참조)과 동일한 재료로 형성될 수도 있을 것이다. 이러한 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다.The support structure SP may be formed of a material having an etching selectivity with the stacked first
도 5d를 참조하면, 지지 구조(SP)가 형성된 결과물 상에, 도 3a에 도시된 바와 같이, 라인 패턴을 갖는 제 1 식각 마스크막(M1)이 제공될 수 있다. 제 1 식각 마스크막(M1)의 상기 라인 패턴은 기판(100)에 평행한 제 1 방향(예를 들면, x 방향)으로 연장될 수 있다.Referring to FIG. 5D, as shown in FIG. 3A, a first etching mask layer M 1 having a line pattern may be provided on a resultant on which the support structure SP is formed. The line pattern of the first etching mask layer M 1 may extend in a first direction (eg, x direction) parallel to the
이후, 식각 마스크로서 제 1 식각 마스크막(M1)을 사용하여, 제 1 희생막들(10a, 10b, 10c) 및 제 1 도전막들(20a, 20b)을 연속적으로 패터닝하여, x 방향으로 연장되고, x 방향과 다른 제 2 방향(예를 들면, y 방향)으로 서로 평행하게 이격된 복수의 적층 라인 패턴들(LP)을 형성한다. 상기 패터닝 공정은 반응성 이온 식각과 같은 건식 식각 공정을 통하여 수행될 수 있다. 적층 라인 패턴들(LP) 내에는, 제 1 희생막들(10a, 10b, 10c)로부터 유래된 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)과 제 1 도전막들(20a, 20b)로부터 유래된 도전막 라인 패턴들(20ap, 20bp)이 반복적으로 적층되어 배치될 수 있다.Subsequently, the first
도 5e를 참조하면, 복수의 적층 라인 패턴들(LP) 내의 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)을 제거하여, 도전성 라인 패턴들(20ap, 20bp)을 노출시킨다. 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)의 제거를 위하여, 제 1 희생막 라인 패턴들(10ap, 10bp, 10cp)과 지지 구조(SP)의 식각 선택비를 이용한 식각 공정이 수행될 수 있다. 또한, 이러한 식각 공정은, 습식 식각과 같은 등방성 식각 공정에 의해 수행될 수 있다. 상기 제거 공정 동안 도전성 라인 패턴들(20ap, 20bp)은 지지 구조(SP)에 의해 기계적으로 지지될 수 있다.Referring to FIG. 5E, the first sacrificial layer line patterns 10ap, 10bp and 10cp in the plurality of stacked line patterns LP are removed to expose the conductive line patterns 20ap and 20bp. In order to remove the first sacrificial layer line patterns 10ap, 10bp, and 10cp, an etching process using an etching selectivity of the first sacrificial layer line patterns 10ap, 10bp and 10cp and the support structure SP may be performed. Can be. In addition, the etching process may be performed by an isotropic etching process such as wet etching. The conductive line patterns 20ap and 20bp may be mechanically supported by the support structure SP during the removal process.
후속하여, 도 3d 내지 도 3j를 참조하여, 개시한 성막 공정 및 패터닝 공정을 수행할 수 있다. 예를 들면, 도 3d에서와 같이, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 비휘발성 정보 저장막(30L)을 형성할 수 있다. 후속하여, 도 3e에 도시된 바와 같이, 비휘발성 정보 저장막 (30L) 상에 다이오드막(40L)을 형성할 수 있다. 다른 실시예에서는, 노출된 도전성 라인 패턴들(20ap, 20bp) 상에 먼저 다이오드막(40L)을 형성하고, 후속하여, 다이오드막(40L) 상에 비휘발성 정보 저장막(30L)을 형성할 수도 있다. 또 다른 실시예에서는, 비휘발성 정보 저장막(30L)과 다이오드막(40L) 사이에 삽입 전극층(도 1c의 IM 참조)을 더 형성할 수도 있다. 비휘발성 정보 저장막(30L), 다이오드막(40L) 및 삽입 전극층(IM)의 형성은 균일한 증착이 가능한 화학기상증착 또는 원자층 증착에 의해 수행될 수 있다.Subsequently, referring to FIGS. 3D to 3J, the disclosed film forming process and the patterning process may be performed. For example, as shown in FIG. 3D, the nonvolatile
선택적으로는, 도 3f에 도시된 바와 같이, 기판(100) 상에 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)을 매립하는 제 2 희생막(50L)을 증착할 수 있다. 제 2 희생막(50L)은 후술하는 절연막 패턴들(도 2i의 60LP 참조)과 식각 선택비를 갖는 절연막일 수 있다. 후속하여, 제 2 희생막(50L) 상에, 라인 패턴을 갖는 제 2 식각 마스크막(M2)이 제공될 수 있다. 제 2 식각 마스크막(M2)은 제 2 방향(예를 들면, y 방향)으로 연장될 수 있다. Optionally, as shown in FIG. 3F, a second sacrificial layer filling the conductive line patterns 20ap and 20bp having the nonvolatile
후속하여, 도 3g를 참조하여 개시한 바와 같이, 식각 마스크로서 제 2 식각 마스크막(M2)을 사용하여, 제 2 희생막(50L)을 패터닝하면, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)과 교차하는 제 2 희생막 패턴들(50LP)을 형성할 수 있다. 제 2 희생막 패턴들(50LP)은 y 방향으로 연장되고, x 방향으로 서로 평행하게 이격될 수 있다. 이로써, 제 2 희생막 패턴들(50LP) 사이에, 비휘발성 정보 저장막(30L) 및 다이오드막(40L)이 형성된 도전성 라인 패턴들(20ap, 20bp)의 제 1 부분이 노출될 수 있다.Subsequently, as described with reference to FIG. 3G, when the second
이후, 도 3h를 참조하여 개시한 바와 같이, 식각 마스크로서 제 2 희생막 패턴들(50LP)을 이용하여, 제 2 희생막 패턴들(50LP) 사이에 노출된 도전성 라인 패턴들(20ap, 20bp)의 제 1 부분 상의 비휘발성 정보 저장막(30L) 및 다이오드막(40L)을 연속적으로 제거하여, 도전성 라인 패턴들(20ap, 20bp)의 표면을 노출시킨다. 이로써, 인접하는 메모리 셀들 사이의 분리가 달성된다. 다른 실시예에서는, 인접하는 메모리 셀 사이의 전기적 분리를 방해할 수 있는 다이오드막만(40L)을 제거할 수도 있음은 전술한 바와 같다.Thereafter, as described with reference to FIG. 3H, the conductive line patterns 20ap and 20bp exposed between the second sacrificial layer patterns 50LP are formed by using the second sacrificial layer patterns 50LP as an etching mask. The nonvolatile
후속하여, 셀 분리가 달성된 결과물 상에, 도 3i를 참조하면, 노출된 도전성 라인 패턴들(20ap, 20bp)의 일부를 매립하도록, 제 2 희생막 패턴들(50LP) 사이에 절연막 패턴들(60LP)을 형성한다. 절연막 패턴들(60LP)은, 예를 들면, 제 2 희생막 패턴들(50LP) 사이를 매립하도록 제 2 희생막 패턴들(50LP) 상에 적합한 절연막을 형성하고, 에치백 공정 또는 화학기계적연마 공정과 같은 평탄화 공정을 수행함으로써 얻어질 수 있다.Subsequently, on the resultant cell separation achieved, referring to FIG. 3I, insulating layer patterns (between the second sacrificial layer patterns 50LP) are embedded to fill a portion of the exposed conductive line patterns 20ap and 20bp. 60LP). For example, the insulating layer patterns 60LP may form a suitable insulating layer on the second sacrificial layer patterns 50LP to fill the gap between the second sacrificial layer patterns 50LP, and may include an etch back process or a chemical mechanical polishing process. It can be obtained by performing a planarization process such as.
다음으로, 도 3j를 참조하여 개시한 바와 같이, 제 2 희생막 패턴들(50LP)을 제거하여, 절연막 패턴들(60LP) 사이에 비휘발성 정보 저장막 패턴(30LP) 및 선택 다이오드막 패턴(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 노출시킨다. 이후, 도 3k를 참조하여 개시한 바와 같이, 노출된 정보 저장막 패턴(30LP) 및 선택 다이오드막(40LP)이 형성된 복수의 도전성 라인 패턴들(20ap, 20bp)의 제 2 부분을 매립하도록, 절연막 패턴들(60LP) 사이에 도전성 평판들(70LP)을 형성한다(70LP). Next, as described with reference to FIG. 3J, the non-volatile information storage layer pattern 30LP and the selection diode layer pattern 40LP are removed between the insulating layer patterns 60LP by removing the second sacrificial layer patterns 50LP. ) Exposes a second portion of the plurality of conductive line patterns 20ap and 20bp. Thereafter, as described with reference to FIG. 3K, the insulating layer is filled with the second portion of the plurality of conductive line patterns 20ap and 20bp on which the exposed information storage layer pattern 30LP and the selection diode layer 40LP are formed. The conductive plates 70LP are formed between the patterns 60LP (70LP).
이와 같은 공정을 수행하여, 도 5f에 도시된 바와 같은 3차원 반도체 메모리 장치를 얻을 수 있다. 도 5f의 3차원 반도체 메모리 장치는, 도 4의 메모리 장치와 달리, 서로 평행하게 이격된 복수의 도전성 라인들(20ap, 20bp)을 관통하는 지지 구조(SP)를 포함한다.By performing such a process, a three-dimensional semiconductor memory device as shown in FIG. 5F can be obtained. Unlike the memory device of FIG. 4, the 3D semiconductor memory device of FIG. 5F includes a support structure SP that penetrates a plurality of conductive lines 20ap and 20bp spaced in parallel to each other.
도 6에서는, 지지 구조(SP)가 메모리 셀들의 사이 사이에 형성되는 것이 개시되고 있지만, 이는 예시적이다. 지지 구조(SP)는 메모리 셀들의 블록 단위마다 형성되거나 2 개 이상의 메모리 셀들의 사이마다 형성될 수도 있다.
In FIG. 6, it is disclosed that a support structure SP is formed between memory cells, but this is exemplary. The support structure SP may be formed for each block unit of memory cells, or may be formed for every two or more memory cells.
전술한 실시예들에 따른 3차원 비휘발성 메모리 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예에 따른 3차원 비휘발성 메모리 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 또는 Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치가 실장된 패키지는 상기 3차원 비휘발성 메모리 장치들을 제어하는 컨트롤러 및/또는 논리 소자등을 더 포함할 수도 있다.
3D nonvolatile memory devices according to the above-described embodiments may be implemented in various types of semiconductor package. For example, the 3D nonvolatile memory device according to the embodiment of the present invention may be a package on package (PoP), ball grid arrays (BGAs), chip scale packages (CSPs), plastic leaded chip carrier (PLCC), plastic dual in Line Package (PDIP), Die in Waffle Pack, Die in Wafer FoSM, Chip On Board (COB), Ceramic Dual In-Line Package (CERDIP), Plastic Metric Quad Flat Pack (MQFP), Thin Quad Flatpack (TQFP), Small Outline (SOIC), Shrink Small Outline Package (SSOP), Thin Small Outline (TSOP), Thin Quad Flatpack (TQFP), System In Package (SIP), Multi Chip Package (MCP), Wafer-level Fabricated Package (WFP) Alternatively, the package may be packaged in a Wafer-Level Processed Stack Package (WSP). The package in which the 3D nonvolatile memory device is mounted according to embodiments of the present invention may further include a controller and / or a logic element for controlling the 3D nonvolatile memory device.
도 7는 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 전자 시스템(1100)의 일 예를 도시하는 블록도이다.FIG. 7 is a block diagram illustrating an example of an
도 7를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(I/O; 1120), 기억 장치(memory device; 1130), 인터페이스(1140) 및 버스(bus; 1150)를 포함할 수 있다. 상기 컨트롤러 (1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합될 수 있다. Referring to FIG. 7, an
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 제1 및 제2 실시예들에 개시된 3차원 비휘발성 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1130)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/ 또는 에스램 장치 등)를 더 포함하는 혼성 구조를 가질 수도 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램등을 더 포함할 수도 있다.The
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 태블릿 피씨(tablet PC), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The
도 8은 본 발명의 실시예들에 따른 3차원 비휘발성 메모리 장치를 포함하는 메모리 카드(1200)의 일 예를 도시하는 블록도이다. 8 is a block diagram illustrating an example of a
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 제1 및 제2 실시예들에 개시된 3차원 비휘발성 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 또한, 상기 기억 장치(1210)는 다른 형태의 반도체 메모리 장치(예를 들면, 디램 장치 및/또는 에스램 장치)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.Referring to FIG. 8, a
메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 플로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로서 사용되는 에스램(1221)을 포함할 수도 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223) 및 메모리 인터페이스(1225)를 더 포함할 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host) 사이의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(1225)는 메모리 컨트롤러(1220)와 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(ECC; 1224)을 더 포함할 수 있다. 에러 정정 블록(1224)은 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. The
전술한 3차원 비휘발성 메모리 장치는 컴퓨터 시스템의 하드디스크를 대체할 수 있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다. 이 경우, 본 발명의 실시예에 따른 크로스 바 타입의 3차원 비휘발성 메모리 장치는 petascale의 컴퓨팅 성능을 제공할 수 있으며, 고속의 자료 입출력이 가능하도록 한다. The above-described three-dimensional nonvolatile memory device may also be implemented as a solid state disk (SSD) that can replace a hard disk of a computer system. In this case, the three-dimensional non-volatile memory device of the cross bar type according to the embodiment of the present invention can provide petascale computing performance and enable high-speed data input and output.
전술한 실시예들은 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)이 기판(100)의 주면과 평행한 제 1 방향(예를 들면, x 방향)으로 연장된 도전성 패턴들인 비휘발성 메모리 장치에 대하여 개시하고 있지만, 이는 예시적이며, 복수의 도전성 라인들(BL11, BL12, BL13; BL21, BL22, BL23)이, 예를 들면, 기판(10)에 수직한 방향(즉, z 방향)으로 연장되고, x 방향 및 y 방향으로 서로 평행하게 이격 배치되어 3차원으로 배열될 수도 있으며, 이 또한 본 발명의 범위에 포함됨을 이해하여야 한다.In the above-described embodiments, a plurality of conductive lines BL 11 , BL 12 , BL 13 ; BL 21 , BL 22 , BL 23 are arranged in a first direction (eg, x direction) parallel to the main surface of the
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the appended claims. It will be clear to those who have knowledge.
Claims (1)
상기 복수의 도전성 라인들 상에, 비휘발성 정보 저장막 패턴을 형성하는 단계; 및
상기 비휘발성 정보 저장막 패턴 상에 상기 복수의 도전성 라인들과의 교차 영역이 정의되도록, 상기 복수의 도전성 라인들을 가로지르면서 서로 평행하게 이격된 복수의 도전성 평판들을 형성하는 단계를 포함하는 3차원 비휘발성 메모리 장치의 제조 방법.Forming a plurality of conductive lines spaced parallel to each other;
Forming a nonvolatile information storage layer pattern on the plurality of conductive lines; And
Forming a plurality of conductive plates spaced apart from each other in parallel with the plurality of conductive lines such that crossing regions with the plurality of conductive lines are defined on the nonvolatile information storage layer pattern. Method of manufacturing a nonvolatile memory device.
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